JP4978950B2 - 半導体集積回路装置及び基板バイアス制御方法 - Google Patents
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Description
図3は、本発明の実施の形態に係る半導体集積回路装置及び基板バイアス制御回路の構成を示すブロック図である。半導体集積回路装置は、基板バイアスを制御される対象となる主回路10と、基板バイアスを制御する基板バイアス制御回路15とを具備する。基板バイアス制御回路15は、ディレイモニタ部20と、PNバランスモニタ回路26と、制御回路28と、電圧生成部301、302とを具備する。電圧生成部301は、アップダウンカウンタ(U/Dカウンタ)311とバイアス電圧生成回路321とを備え、電圧生成部302は、U/Dカウンタ312とバイアス電圧生成回路322とを備える。
素子特性は、PNバランスモニタターゲット3からマージン分下方にある破線5のさらに下方の領域にプロットされる。この領域では、Pチャネルトランジスタ側にマージンを持たせても、さらにNチャネルトランジスタ側の遅延が小さい。即ち、Nチャネルトランジスタの閾値電圧が、マージン分よりもさらに低い方に偏っている。
素子特性は、PNバランスモニタターゲット3と、マージン分下方にある破線5との間の領域にプロットされる。この領域では、Nチャネルトランジスタの閾値電圧が、Pチャネルトランジスタの閾値電圧に比べてマージン範囲内で低い方に偏っている。
素子特性は、PNバランスモニタターゲット3からマージン分上方にある破線4のさらに上方の領域にプロットされる。この領域では、Nチャネルトランジスタ側にマージンを持たせても、さらにPチャネルトランジスタ側の遅延が小さい。即ち、Pチャネルトランジスタの閾値電圧が、マージン分よりもさらに低い方に偏っている。
素子特性は、PNバランスモニタターゲット3と、マージン分下方にある破線4との間の領域にプロットされる。この領域では、Pチャネルトランジスタの閾値電圧が、Nチャネルトランジスタの閾値電圧に比べてマージン範囲内で低い方に偏っている。
15 基板バイアス制御回路
20 ディレイモニタ部
21 遅延回路
22 比較回路
26 PNバランスモニタ回路
28 制御回路
301、302 電圧生成部
311、312 U/Dカウンタ
321、322 ウェルバイアス生成回路
41、42 遅延回路
43、44、45、46 立ち上がり検出回路
47、48、49 RSフリップフロップ
Claims (4)
- Pチャネルトランジスタの基板バイアス電圧を生成する第1バイアス生成回路と、
Nチャネルトランジスタの基板バイアス電圧を生成する第2バイアス生成回路と、
前記Pチャネルトランジスタの基板バイアス電圧と前記Nチャネルトランジスタの基板バイアス電圧とが印加されて動作する回路の動作状態に基づいて、前記第1バイアス生成回路と、前記第2バイアス生成回路とを独立して制御する制御回路と、
前記回路の遅延時間を測定し、前記回路の遅延時間と所定の遅延時間との比較結果を出力するディレイモニタ部と、
前記Pチャネルトランジスタのオン電流と前記Nチャネルトランジスタのオン電流とのバランスを測定し、PNバランス信号を出力するPNバランスモニタ部と
を具備し、
前記PNバランスモニタ部は、
遅延時間が前記Pチャネルトランジスタの特性に依存する第1遅延回路と、
遅延時間が前記Nチャネルトランジスタの特性に依存する第2遅延回路と、前記PNバランス信号は前記第1遅延回路によって生成される遅延時間と前記第2遅延回路によって生成される遅延時間との差に基づいて生成され、
前記差が所定の範囲内であるか否かを示す第2PNバランス信号を生成し、前記第2PNバランス信号を前記制御回路に出力する回路と
を備え、
前記制御回路は、クロック信号に同期して動作し、前記クロック信号の1周期間に、前記Pチャネルトランジスタの基板バイアスと前記Nチャネルトランジスタの基板バイアスのうちの一方のみ変化させ、前記ディレイモニタ部が出力する前記比較結果と前記PNバランスモニタ部が出力するPNバランス信号とに基づいて、前記第1バイアス生成回路と前記第2バイアス生成回路とを独立して制御し、前記第2PNバランス信号に基づいて、前記所定の範囲内で最も遅延時間が前記所定の遅延時間に近づくように制御する
半導体集積回路装置。 - 前記第1遅延回路は、カスケード接続される複数のAND回路を含み、
前記第2遅延回路は、カスケード接続される複数のOR回路を含む
請求項1に記載の半導体集積回路装置。 - 前記第1遅延回路は、カスケード接続される複数のNAND回路を含み、
前記第2遅延回路は、カスケード接続される複数のNOR回路を含む
請求項1に記載の半導体集積回路。 - Pチャネルトランジスタの基板バイアス電圧を設定する第1バイアス設定ステップと、
Nチャネルトランジスタの基板バイアス電圧を設定する第2バイアス設定ステップと、
前記Pチャネルトランジスタの基板バイアス電圧と前記Nチャネルトランジスタの基板バイアス電圧とが印加されて動作する回路の動作状態に基づいて、前記Pチャネルトランジスタの基板バイアス電圧と、前記Nチャネルトランジスタの基板バイアス電圧とを独立して制御する制御ステップと、
前記回路の遅延時間を測定し、前記回路の遅延時間と所定の遅延時間との比較結果を出力するディレイモニタステップと、
前記Pチャネルトランジスタのオン電流と前記Nチャネルトランジスタのオン電流とのバランスを測定し、PNバランス信号を出力するPNバランスモニタステップと
を具備し、
前記PNバランスモニタステップは、
遅延時間が前記Pチャネルトランジスタの特性に依存する第1遅延生成ステップと、
遅延時間が前記Nチャネルトランジスタの特性に依存する第2遅延生成ステップと、
前記第1遅延生成ステップによって生成される遅延時間と、前記第2遅延生成ステップによって生成される遅延時間との差に基づいて、前記PNバランス信号を生成するステップと、
前記差が所定の範囲内であるか否かを示す第2PNバランス信号を生成し、前記第2PNバランス信号を前記制御ステップに出力するステップと
を備え、
前記制御ステップは、一度に前記Pチャネルトランジスタの基板バイアスと前記Nチャネルトランジスタの基板バイアスのうちの一方のみ変化させるステップを備え、前記ディレイモニタステップが出力する前記比較結果と、前記PNバランスモニタステップが出力するPNバランス信号とに基づいて、前記第1バイアス設定ステップと、前記第2バイアス設定ステップとを独立して制御するステップを含み、前記第2PNバランス信号に基づいて、前記所定の範囲内で最も遅延時間が前記所定の遅延時間に近づくように制御するステップを備える
基板バイアス制御方法。
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