JP2007281267A - 半導体集積回路装置及び基板バイアス制御方法 - Google Patents

Abstract

【課題】基板バイアス電圧制御回路は、許容されるオン電流の範囲を逸脱しないように、基板バイアス電圧を制御し、リーク電流を低減する必要がある。
【解決手段】半導体集積回路装置は、第１バイアス生成回路（３０１）と第２バイアス生成回路（３０２）と制御回路（２８）とを具備する。第１バイアス生成回路（３０１）は、Ｐチャネルトランジスタの基板バイアス電圧を生成する。第２バイアス生成回路（３０２）は、Ｎチャネルトランジスタの基板バイアス電圧を生成する。回路（１０、１５）は、Ｐチャネルトランジスタの基板バイアス電圧とＮチャネルトランジスタの基板バイアス電圧とが印加されて動作する。制御回路（２８）は、この回路（１０、１５）の動作状態に基づいて、第１バイアス生成回路（３０１）と、第２バイアス生成回路（３０２）とを独立して制御する。
【選択図】図３

Description

本発明は、トランジスタの基板バイアスを制御する基板バイアス制御方法及びその制御方法により基板バイアスが制御される半導体集積回路装置に関する。

近年、携帯電話や携帯情報装置などバッテリを電源とする端末が増加し、内蔵される半導体集積回路の低消費電力化が進行している。これまで、電源電圧を下げて低消費電力化を進めてきた。それに伴って動作速度は低下するが、トランジスタの閾値電圧を下げることによりオン電流を増加させて高速化を達成してきた。しかし、半導体の微細化が進むにつれ、また、高速化が進むにつれてリーク電流は増大する。そのため、半導体集積回路内部では、その動作に無関係にリーク電流が流れ、半導体集積回路の消費電力の相当の部分を占めるようになってきている。従って、半導体集積回路の消費電力を低減するために、トランジスタのリーク電流を抑制することは、効果的である。トランジスタのリーク電流とオン電流との間に相関関係があることが知られている。即ち、オン電流と、リーク電流の対数値とは比例するため、リーク電流を抑制することは、オン電流を抑制することでもある。

例えば、特開２００３−１４２５９８号公報には、トランジスタのウェルバイアスを制御することにより、製造プロセスや温度変化による回路の動作速度の変化の補償と、Ｐチャネルトランジスタ−Ｎチャネルトランジスタ間の閾値電圧の差の補償とを同時に行う技術が開示されている。図１に示されるように、この半導体集積回路は、遅延モニタ回路５１と、比較回路５２と、ＰＮバランス補償回路５３と、ウェルバイアス制御回路５５とを有する。遅延モニタ回路５１は、入力クロックを遅延させて出力する。比較回路５２は、入力クロックと遅延されたクロックとを比較する。ＰＮバランス補償回路５３は、Ｐチャネルトランジスタ−Ｎチャネルトランジスタ間の閾値電圧を検出する。ウェルバイアス制御回路５５は、比較回路５２の出力にＰＮバランス補償回路５３の出力を加算器５６により反映させてトランジスタのウェルのバイアスを制御する。

図２を参照して、この半導体集積回路のバイアス制御方法が具体的に説明される。図２には、縦軸にＰチャネルトランジスタのオン電流Ｉｏｎｐ、横軸にＮチャネルトランジスタのオン電流Ｉｏｎｎをとり、半導体集積回路の素子特性が示される。一点鎖線１で囲まれる領域が、オン電流の許容範囲を示している。この一点鎖線１の内側が、許容されるオン電流、即ち、許容されるリーク電流に収まる特性である。この領域は、製造プロセス、電源電圧等の使用条件で決まる。

ＮチャネルトランジスタとＰチャネルトランジスタとの遅延値の基準が、Ｎチャネルトランジスタのオン電流ＩｏｎｎとＰチャネルトランジスタのオン電流Ｉｏｎｐとの合計値を指標とし、実線２として、示される。以降、この実線２で示される特性をディレイモニタターゲットと称する。オン電流Ｉｏｎｎとオン電流Ｉｏｎｐの合計値は、このディレイモニタターゲット２の近傍にあることが望ましい。

オン電流Ｉｏｎｎとオン電流Ｉｏｎｐとのバランスを示す指標が、破線３として示される。以降、破線３はＰＮバランスモニタターゲットと称する。オン電流Ｉｏｎｎとオン電流Ｉｏｎｐとは、このＰＮバランスモニタターゲット３の近傍にあることが望ましい。従って、オン電流Ｉｏｎｎとオン電流Ｉｏｎｐとは、ディレイモニタターゲット２とＰＮバランスモニタターゲット３との交点近傍にあることが最も好ましいことになる。

点９１１で示される特性は、ディレイモニタターゲット２よりもオン電流の和（Ｉｏｎｎ＋Ｉｏｎｐ）が大きく、Ｎチャネルトランジスタ、Ｐチャネルトランジスタの遅延値が、基準値より短い（動作速度が速い）ことを示している。また、ＰＮバランスモニタターゲット３から離れていることから、点９１１で示される特性は、オン電流Ｉｏｎｎ、Ｉｏｎｐのバランスもとれていない。この場合、Ｎチャネルトランジスタの閾値電圧がＰチャネルトランジスタに比べて相対的に低い方に偏っていることが示されている。

点９１１で示される特性は、トランジスタのウェルバイアスが制御されて、点９１２で示される特性になる。この特性遷移のうち、矢印９２１で示されるＰＮバランスモニタターゲット３に沿って変化する調整量は、Ｎチャネルトランジスタ及びＰチャネルトランジスタ双方のウェルバイアスの電圧調整分に相当する。また、矢印９２２で示されるオン電流Ｉｏｎｎのみ変化する調整量は、Ｎチャネル側の閾値電圧が低い方に偏っているために調整されたものであり、Ｎチャネルトランジスタのウェルバイアス電圧上昇による調整量に相当する。この調整により、ディレイモニタターゲット２とＰＮバランスモニタターゲット３との交点に近づき、より適正なウェルバイアスが与えられるようになることがわかる。

しかし、点９５１で示される特性は、同じように、調整量９６１と調整量９６２とにより点９５２で示される特性に調整される。この場合、点９５２で示される特性は、ディレイモニタターゲット２に達しているが、オン電流の許容範囲１の外側にあり、許容されるオン電流の範囲を外れている。

このように、上記の技術では、基板バイアスを制御する際に、オン電流（リーク電流）の許容範囲を逸脱する可能性がある。トランジスタに対して許容されるオン電流、リーク電流は、特定の範囲内に収まるように製造条件が設定される。この範囲を逸脱したオン電流、リーク電流を生じさせるような基板バイアスをかけることは、そのトランジスタの故障率等に影響を与える。

また、上記文献では、Ｐチャネルトランジスタのオン電流とＮチャネルトランジスタのオン電流とのバランス（＝リーク電流のバランス、以降ＰＮバランスと称する）は、インバータの入出力を短絡して生成した論理閾値電圧と、基準電圧とを比較することによりモニタされている。この論理閾値電圧の生成方法は、トランジスタに貫通電流が流れるため、消費電力の増加を招くことになる。

特開２００３−１４２５９８号公報

このように、基板バイアス電圧制御回路は、許容されるオン電流の範囲を逸脱しないように、基板バイアス電圧を制御し、リーク電流を低減する必要がある。本発明は、トランジスタの性能管理範囲を逸脱しにくく、適正な基板バイアス電圧を供給する基板バイアス電圧制御方法、基板バイアス電圧制御回路を搭載する半導体集積回路装置を提供する。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の観点では、半導体集積回路装置は、第１バイアス生成回路（３０１）と第２バイアス生成回路（３０２）と制御回路（２８）とを具備する。第１バイアス生成回路（３０１）は、Ｐチャネルトランジスタの基板バイアス電圧を生成する。第２バイアス生成回路（３０２）は、Ｎチャネルトランジスタの基板バイアス電圧を生成する。回路（１０、１５）は、Ｐチャネルトランジスタの基板バイアス電圧とＮチャネルトランジスタの基板バイアス電圧とが印加されて動作する。制御回路（２８）は、この回路（１０、１５）の動作状態に基づいて、第１バイアス生成回路（３０１）と、第２バイアス生成回路（３０２）とを独立して制御する。

本発明の他の観点では、基板バイアス制御方法は、第１バイアス設定ステップと、第２バイアス設定ステップと、制御ステップとを具備する。第１バイアス設定ステップは、Ｐチャネルトランジスタの基板バイアス電圧を設定する。第２バイアス設定ステップは、Ｎチャネルトランジスタの基板バイアス電圧を設定する。回路（１０、１５）は、設定されたＰチャネルトランジスタの基板バイアス電圧とＮチャネルトランジスタの基板バイアス電圧とが印加されて動作する。制御ステップは、この回路の動作状態に基づいて、Ｐチャネルトランジスタの基板バイアス電圧と、Ｎチャネルトランジスタの基板バイアス電圧とを独立して制御する。

本発明によれば、トランジスタの性能管理範囲を逸脱しにくく、適正な基板バイアス電圧を供給する基板バイアス電圧制御方法、基板バイアス電圧制御回路を搭載する半導体集積回路装置を提供することができる。また、本発明によれば、半導体集積回路装置に適正な基板バイアス電圧が供給されるため、無駄なリーク電流を削減することができる。また、本発明によれば、ＰＮバランスの許容範囲が設定され、その許容範囲内でリーク電流が最も少なくなるように制御されるため、さらにリーク電流を削減することができる。

図を参照して、本発明を実施するための最良の形態が説明される。
図３は、本発明の実施の形態に係る半導体集積回路装置及び基板バイアス制御回路の構成を示すブロック図である。半導体集積回路装置は、基板バイアスを制御される対象となる主回路１０と、基板バイアスを制御する基板バイアス制御回路１５とを具備する。基板バイアス制御回路１５は、ディレイモニタ部２０と、ＰＮバランスモニタ回路２６と、制御回路２８と、電圧生成部３０１、３０２とを具備する。電圧生成部３０１は、アップダウンカウンタ（Ｕ／Ｄカウンタ）３１１とバイアス電圧生成回路３２１とを備え、電圧生成部３０２は、Ｕ／Ｄカウンタ３１２とバイアス電圧生成回路３２２とを備える。

ディレイモニタ部２０は、ディレイ回路２１と比較器２２とを含み、信号の伝搬遅延時間が設計値と合致するか比較し、比較結果を制御回路２８に出力する。即ち、ディレイ回路２１は、入力されたクロック信号ＣＬＫを入力し、遅延させて比較器２２に出力する。比較器２２は、ディレイ回路２１によって遅延されたクロック信号と、入力されたクロック信号ＣＬＫとの位相を比較する。その位相差が、遅延時間の設計値より速いことを示すとき、比較器２２は信号ＵＰをアクティブにする。また、設計値より遅いことを示すとき、比較器２２は信号ＤＯＷＮをアクティブにする。従って、設計値通りであれば、どちらの信号もアクティブにならない。ディレイ回路２１には、基板バイアス制御回路１５によって制御されたＰチャネルトランジスタの基板バイアスＶＮＷとＮチャネルトランジスタの基板バイアスＶＰＷとが供給されており、遅延時間に対するフィードバックループが形成される。

ＰＮバランスモニタ回路２６は、Ｐチャネル素子とＮチャネル素子との遅延時間の差によってＰＮバランスを判定し、判定結果を制御回路２８に出力する。例えば、ＰＮバランスモニタ回路２６は、図４に示されるように、遅延回路４１、４２と、立ち上がり検出回路４３、４４、４５、４６と、ＲＳフリップフロップ４７、４８、４９とを備える。ここでは、遅延回路４１は、カスケード接続されるＡＮＤ回路群により遅延を生成し、遅延回路４２は、カスケード接続されるＯＲ回路群により遅延を生成する。

ＡＮＤ回路は、図５（ａ）に示されるように、並列接続されるＰチャネルトランジスタと直列接続されるＮチャネルトランジスタとを含み、その遅延時間はＮチャネルトランジスタに依存する。ＯＲ回路は、図５（ｂ）に示されるように、直列接続されるＰチャネルトランジスタと並列接続されるＮチャネルトランジスタとを含み、その遅延時間はＰチャネルトランジスタに依存する。ＡＮＤ回路、ＯＲ回路が多段接続されることにより、遅延時間の増幅と、素子間の製造ばらつきの平均化がなされる。ＰＮバランスがとれているとき遅延回路４１と遅延回路４２の遅延値が等しくなるように構成されている。遅延回路４１、４２には基板バイアス制御回路１５によって制御されたＰチャネルトランジスタの基板バイアスＶＮＷとＮチャネルトランジスタの基板バイアスＶＰＷとが供給されており、ＰＮバランスに対するフィードバックループが形成される。

遅延回路４１、４２の所定のノードから立ち上がり検出回路４３〜４６に遅延されたクロック信号が供給される。ここでは、立ち上がり検出回路４４に供給される信号より２回路分遅延時間の短いクロック信号が立ち上がり検出回路４３に供給される。同じように、立ち上がり検出回路４５に供給される信号より２回路分遅延時間の短いクロック信号が立ち上がり検出回路４６に供給される。この２回路分の遅延時間が、ＰＮバランスの許容範囲に相当する。従って、遅延回路４１、４２から遅延された信号を取り出す位置を変更することにより、ＰＮバランスの許容範囲を変更することが可能である。

立ち上がり検出回路４３〜４６は、入力された信号の立ち上がり位置を示す信号を生成し、ＲＳフリップフロップ４７〜４９に出力する。ＲＳフリップフロップ４７は、立ち上がり検出回路４３が立ち上がりを検出してから立ち上がり検出回路４５が立ち上がりを検出するまで出力信号ＥＮ３を“Ｈ”とし、立ち上がり検出回路４５が立ち上がりを検出してから立ち上がり検出回路４３が立ち上がりを検出するまで出力信号ＥＮ３を“Ｌ”とする。ＲＳフリップフロップ４８は、立ち上がり検出回路４４が立ち上がりを検出してから立ち上がり検出回路４５が立ち上がりを検出するまで出力信号ＥＮ１を“Ｈ”とし、立ち上がり検出回路４５が立ち上がりを検出してから立ち上がり検出回路４４が立ち上がりを検出するまで出力信号ＥＮ１を“Ｌ”とする。ＲＳフリップフロップ４９は、立ち上がり検出回路４４が立ち上がりを検出してから立ち上がり検出回路４６が立ち上がりを検出するまで出力信号ＥＮ２を“Ｈ”とし、立ち上がり検出回路４６が立ち上がりを検出してから立ち上がり検出回路４４が立ち上がりを検出するまで出力信号ＥＮ２を“Ｌ”とする。

出力信号ＥＮ１、ＥＮ２、ＥＮ３は、遅延されたクロック信号の立ち上がり位置で“Ｈ”／“Ｌ”が入れ替わる。従って、クロック信号の立ち上がり時点において、出力信号ＥＮ１、ＥＮ２、ＥＮ３は、ＲＳフリップフロップ４７、４８、４９に入力されて比較される２つの信号のうち、遅く立ち上がった信号がどちらであるかを示している。即ち、出力信号ＥＮ１〜ＥＮ３は、次に示されるような意味を持つ。出力信号ＥＮ１は、製造ばらつきのバランスがとれていれば、遅延値が等しくなるはずの遅延回路４１（ＡＮＤ回路パス）と、遅延回路４２（ＯＲ回路パス）との遅延値の比較結果である。従って、信号ＥＮ１が“Ｌ”であることは、ＡＮＤ回路側の遅延値が小さいことを示している。即ち、この場合は、Ｐチャネルトランジスタの閾値電圧に比べてＮチャネルトランジスタの閾値電圧が低い方に偏っていることを示している。信号ＥＮ１が“Ｈ”である場合は、その逆に、Ｎチャネルトランジスタの閾値電圧に比べてＰチャネルトランジスタの閾値電圧が低い方に偏っていることを示している。

出力信号ＥＮ２は、製造ばらつきのバランスがとれていれば、遅延回路４１（ＡＮＤ回路パス）の遅延値が、遅延回路４２（ＯＲ回路パス）の遅延値より小さくなるパスでの遅延値の比較結果である。即ち、この比較は、遅延回路４２側に所定のマージンを持たせた比較である。従って、信号ＥＮ２が“Ｌ”の場合は、ＡＮＤ回路パスの遅延値が２回路分以上小さい、即ち、Ｐチャネルトランジスタの閾値電圧に比べてＮチャネルトランジスタの閾値電圧がより低い方に偏っていることを示している。信号ＥＮ２が“Ｈ”の場合は、Ｐチャネルトランジスタの閾値電圧が、Ｎチャネルトランジスタの閾値電圧に比べて低い場合と、Ｎチャネルトランジスタの閾値電圧がＰチャネルトランジスタの閾値電圧よりマージン分低い場合とを含む。

出力信号ＥＮ３は、製造ばらつきのバランスがとれていれば、遅延回路４１（ＡＮＤ回路パス）の遅延値が、遅延回路４２（ＯＲ回路パス）の遅延値より大きくなるパスでの遅延値の比較結果である。即ち、この比較は、遅延回路４１側に所定のマージンを持たせた比較である。従って、信号ＥＮ３が“Ｈ”の場合は、ＯＲ回路パスの遅延値が２回路分以上小さい、即ち、Ｎチャネルトランジスタの閾値電圧に比べてＰチャネルトランジスタの閾値電圧がより低い方に偏っていることを示している。信号ＥＮ３が“Ｌ”の場合は、Ｎチャネルトランジスタの閾値電圧が、Ｐチャネルトランジスタの閾値電圧に比べて低い場合と、Ｐチャネルトランジスタの閾値電圧がＮチャネルトランジスタの閾値電圧よりマージン分低い場合とを含む。このようにして生成された信号ＥＮ１〜ＥＮ３は、制御回路２８に出力される。

制御回路２８は、ディレイモニタターゲット２に対する判定結果信号ＵＰ、ＤＯＷＮと、ＰＮバランスモニタターゲット３に対する判定結果信号ＥＮ１、ＥＮ２、ＥＮ３とを入力する。また、制御回路２８は、電圧生成部３０１から、Ｐチャネルトランジスタの基板バイアス電圧ＶＮＷが上限或いは下限に達したことを通知する信号ＣＮｍｘ、ＣＮｍｎを受け、電圧生成部３０２から、Ｎチャネルトランジスタの基板バイアス電圧ＶＰＷが上限或いは下限に達したことを通知する信号ＣＰｍｘ、ＣＰｍｎを受ける。これらの入力信号に基づいて、制御回路２８は、クロック信号ＣＬＫの立ち上がり毎に、電圧生成部３０１、３０２に基板バイアス電圧の上昇及び下降を指示する。

制御回路２８の制御論理は、図６に示されるように、真理値表で表すことができる。基本的な制御論理は、ディレイモニタ部２０の出力信号ＤＯＷＮがアクティブのとき、制御回路２８は、ＰＮバランスモニタ回路２６の出力信号（ＥＮ１，ＥＮ２）が（Ｈ，Ｈ）であれば信号ＮＤＷＮをアクティブにし、出力信号（ＥＮ１，ＥＮ３）が（Ｌ，Ｌ）であれば信号ＰＤＷＮをアクティブにする。信号ＵＰがアクティブのとき、制御回路２８は、出力信号（ＥＮ１，ＥＮ２）が（Ｈ，Ｈ）であれば信号ＰＵＰをアクティブにし、信号（ＥＮ１，ＥＮ３）が（Ｌ，Ｌ）であれば信号ＮＵＰをアクティブにする。信号ＮＤＷＮは、電圧生成部３０１にバイアスを深くするように、信号ＮＵＰは、バイアスを浅くするように指示する信号である。信号ＰＤＷＮは、電圧生成部３０２にバイアスを深くするように、信号ＰＵＰは、バイアスを浅くするように指示する信号である。

ここで、基板バイアスをＭＯＳトランジスタの逆バイアス方向に大きくすることを「基板バイアスを深くする」、順方向に大きくすることを「基板バイアスを浅くする」と慣例に従って表記する。バイアスを深くすることは、素子の動作速度を遅くさせ、バイアスを浅くすることは、動作速度を速くする。また、逆バイアスは、電流が流れにくい方向のバイアスである。従って、Ｐチャネルトランジスタでは基板に高電位を、Ｎチャネルトランジスタでは基板に低電位を印加することになり、ＰチャネルとＮチャネルとでは、印加される電圧が逆になる。

また、電圧生成部３０１、３０２が制限値に達したときの制御論理は、次のように変わる。電圧生成部３０１が制限値に達したことを示す信号ＣＮｍｎをアクティブにした時、信号ＥＮ３が“Ｌ”である場合、制御回路２８は、電圧生成部３０１がさらにバイアスを深くすることはできないため、電圧生成部３０２に出力する信号ＰＤＷＮをアクティブにする。また、電圧生成部３０２が制限値に達したことを示す信号ＣＰｍｎをアクティブにした時、信号ＥＮ２が“Ｈ”である場合、制御回路２８は、電圧生成部３０２がさらにバイアスを深くできないため、電圧生成部３０１に出力する信号ＮＤＷＮをアクティブにする。

電圧生成部３０２が制限値に達したことを示す信号ＣＰｍｘをアクティブにした時、信号ＥＮ３が“Ｌ”である場合、制御回路２８は、電圧生成部３０２がさらにバイアスを浅くできないため、電圧生成部３０１に出力される信号ＮＵＰをアクティブにする。電圧生成部３０１が制限値に達したことを示す信号ＣＮｍｘをアクティブにした時、信号ＥＮ２が“Ｈ”である場合、制御回路２８は、電圧生成部３０１がバイアスを浅くできないため、電圧生成部３０２に出力される信号ＰＵＰをアクティブにする。この真理値表の論理は、図７で示されるように、組み合せ論理回路で実現することができる。

電圧生成部３０１は、アップダウンカウンタ（Ｕ／Ｄカウンタ）３１１とバイアス電圧生成回路３２１とを備える。Ｕ／Ｄカウンタ３１１は、制御回路２８の指示に従って、信号ＮＵＰがアクティブであればカウントアップし、信号ＮＤＷＮがアクティブであればカウントダウンする。Ｕ／Ｄカウンタ３１１のカウントが上限値に達すると信号ＣＮｍｘをアクティブにし、カウントが下限値に達すると信号ＣＮｍｎをアクティブにして制御回路２８に通知する。バイアス電圧生成回路３２１は、Ｕ／Ｄカウンタ３１１が出力するカウント値に基づいてＰチャネルトランジスタの基板バイアス電圧ＶＮＷを生成して各部に供給する。従って、電圧生成部３０１は、Ｕ／Ｄカウンタ３１１が上限値を示す時Ｐチャネルトランジスタの基板バイアスが最も浅くなる電圧を、Ｕ／Ｄカウンタ３１１が下限値を示す時Ｐチャネルトランジスタの基板バイアスが最も深くなる電圧を生成する。

電圧生成部３０２は、Ｕ／Ｄカウンタ３１２とバイアス電圧生成回路３２２とを備える。Ｕ／Ｄカウンタ３１２は、制御回路２８の指示に従って、信号ＰＵＰがアクティブであればカウントアップし、信号ＰＤＷＮがアクティブであればカウントダウンする。Ｕ／Ｄカウンタ３１２のカウントが上限値に達すると信号ＣＰｍｘをアクティブにし、カウントが下限値に達すると信号ＣＰｍｎをアクティブにして制御回路２８に通知する。バイアス電圧生成回路３２２は、Ｕ／Ｄカウンタ３１２が出力するカウント値に基づいてＮチャネルトランジスタの基板バイアス電圧ＶＰＷを生成して各部に供給する。従って、電圧生成部３０２は、Ｕ／Ｄカウンタ３１２が上限値を示す時Ｎチャネルトランジスタの基板バイアスが最も浅くなる電圧を、Ｕ／Ｄカウンタ３１２が下限値を示す時Ｎチャネルトランジスタの基板バイアスが最も深くなる電圧を生成する。

次に、図を参照して基板バイアス制御回路１５の動作を説明する。図８は、電圧生成部３０１、３０２が制限値に達するまでの動作を説明する図である。縦軸にＰチャネルトランジスタのオン電流Ｉｏｎｐ、横軸にＮチャネルトランジスタのオン電流Ｉｏｎｎをとり、半導体集積回路の素子特性が示される。一点鎖線１で示される領域が、オン電流の許容範囲の境界を示している。この一点鎖線１の内側が許容されるオン電流、即ち、許容されるリーク電流に収まる特性であることを示している。この領域は、製造プロセス、電源電圧等の使用条件で決まってくるものである。

実線２は、ＮチャネルトランジスタとＰチャネルトランジスタとの遅延値の基準をオン電流Ｉｏｎｎとオン電流Ｉｏｎｐとの合計値を指標として示されるディレイモニタターゲットを示す。オン電流Ｉｏｎｎとオン電流Ｉｏｎｐの合計値は、このディレイモニタターゲット２の近傍にあることが望ましい。このディレイモニタターゲット２を境界にオン電流Ｉｏｎｐ、Ｉｏｎｎが大きい領域（領域Ａ、Ｂ）では、信号ＤＯＷＮがアクティブになり、小さい領域（領域Ｃ、Ｄ）では、信号ＵＰがアクティブになる。

破線３は、オン電流Ｉｏｎｎとオン電流Ｉｏｎｐとのバランスを示すＰＮバランスモニタターゲットを示す。オン電流Ｉｏｎｎとオン電流Ｉｏｎｐとは、このＰＮバランスモニタターゲット３の近傍にあることが望ましい。従って、オン電流Ｉｏｎｎとオン電流Ｉｏｎｐとは、ディレイモニタターゲット２とＰＮバランスモニタターゲット３との交点近傍にあることが最も好ましいことになる。このディレイモニタターゲット３を境界として、オン電流Ｉｏｎｐが大きい領域（ディレイモニタターゲット３と縦軸とに挟まれる領域：領域Ａ、Ｃ）では信号ＥＮ１が“Ｈ”となり、オン電流Ｉｏｎｎが大きい領域（ディレイモニタターゲット３と横軸とに挟まれる領域：領域Ｂ、Ｄ）では信号ＥＮ１は“Ｌ”となる。

さらに、破線４は、ＰＮバランスモニタターゲットの上限を示す。この破線４を境界として、オン電流Ｉｏｎｐが大きい領域（破線４と縦軸とに挟まれる領域）では信号ＥＮ３が“Ｈ”となり、オン電流Ｉｏｎｎが大きい領域（破線４と横軸とに挟まれる領域）では信号ＥＮ３は“Ｌ”となる。破線５は、ＰＮバランスモニタターゲットの下限を示す。この破線５を境界として、オン電流Ｉｏｎｐが大きい領域（破線５と縦軸とに挟まれる領域）では信号ＥＮ２が“Ｈ”となり、オン電流Ｉｏｎｎが大きい領域（破線５と横軸とに挟まれる領域）では信号ＥＮ２は“Ｌ”となる。

従って、ＰＮバランスモニタターゲット３、破線４、５を境界として４領域に分けて素子特性を説明すると以下のようになる。

（ＥＮ１，ＥＮ２）＝（Ｌ，Ｌ）の場合
素子特性は、ＰＮバランスモニタターゲット３からマージン分下方にある破線５のさらに下方の領域にプロットされる。この領域では、Ｐチャネルトランジスタ側にマージンを持たせても、さらにＮチャネルトランジスタ側の遅延が小さい。即ち、Ｎチャネルトランジスタの閾値電圧が、マージン分よりもさらに低い方に偏っている。

（ＥＮ１，ＥＮ２）＝（Ｌ，Ｈ）の場合
素子特性は、ＰＮバランスモニタターゲット３と、マージン分下方にある破線５との間の領域にプロットされる。この領域では、Ｎチャネルトランジスタの閾値電圧が、Ｐチャネルトランジスタの閾値電圧に比べてマージン範囲内で低い方に偏っている。

（ＥＮ１，ＥＮ３）＝（Ｈ，Ｈ）の場合
素子特性は、ＰＮバランスモニタターゲット３からマージン分上方にある破線４のさらに上方の領域にプロットされる。この領域では、Ｎチャネルトランジスタ側にマージンを持たせても、さらにＰチャネルトランジスタ側の遅延が小さい。即ち、Ｐチャネルトランジスタの閾値電圧が、マージン分よりもさらに低い方に偏っている。

（ＥＮ１，ＥＮ３）＝（Ｈ，Ｌ）の場合
素子特性は、ＰＮバランスモニタターゲット３と、マージン分下方にある破線４との間の領域にプロットされる。この領域では、Ｐチャネルトランジスタの閾値電圧が、Ｎチャネルトランジスタの閾値電圧に比べてマージン範囲内で低い方に偏っている。

制御回路２８が生成するバイアス電圧を制御する信号は、４種類である。Ｎチャネルトランジスタの基板バイアスを、信号ＰＤＷＮは深くし、信号ＰＵＰは、浅くする。Ｐチャネルトランジスタの基板バイアスを、信号ＮＤＷＮは深くし、信号ＮＵＰは浅くする。制御回路２８は、これらの信号をその状況に応じて使い分けて基板バイアスを調整する。基板バイアス制御回路１５は、ディレイモニタターゲット２とＰＮバランスモニタターゲット３とにより分割される領域に対応して次のように動作する。

領域Ａは、信号ＤＯＷＮがアクティブであり、（ＥＮ１，ＥＮ２，ＥＮ３）＝（Ｈ，Ｈ，Ｈ）または（Ｈ，Ｈ，Ｌ）となる領域である。従って、図６を参照して、制御回路２８は、電圧生成部３０１に出力される信号ＮＤＷＮをアクティブにする。Ｕ／Ｄカウンタ３１１は、カウントダウンし、それに伴ってバイアス電圧生成回路３２１は、Ｐチャネルトランジスタの基板バイアス電圧ＶＮＷを上げる。Ｐチャネルトランジスタの基板バイアスが深くなると、閾値電圧が高くなってオン電流が減少し、動作速度は抑制される。即ち、領域Ａにプロットされる特性であれば、基板バイアス制御回路１５は、Ｐチャネルトランジスタ側の基板バイアスを調整し、Ｐチャネルトランジスタの基板バイアスが深くなっていく。即ち、素子特性は、図８に示される矢印６２の方向に調整されることになる。従って、図８に示されるように、点６１１で示される特性は、オン電流Ｉｏｎｐが矢印６２で示される電流分だけ減少し、点６１２で示される特性に調整される。これは、Ｐチャネルトランジスタの基板バイアスが深くなって動作速度が低下し、適正なオン電流Ｉｏｎｐに調整されたことを示している。

領域Ｂは、信号ＤＯＷＮがアクティブであり、（ＥＮ１，ＥＮ２，ＥＮ３）＝（Ｌ，Ｌ，Ｌ）または（Ｌ，Ｈ，Ｌ）となる領域である。従って、図６を参照して、制御回路２８は、電圧生成部３０２に出力される信号ＰＤＷＮをアクティブにする。Ｕ／Ｄカウンタ３１２は、カウントダウンし、それに伴ってバイアス電圧生成回路３２２は、Ｎチャネルトランジスタの基板バイアス電圧ＶＰＷを下げる。Ｎチャネルトランジスタの基板バイアスが深くなると、閾値電圧が高くなってオン電流が減少し、動作速度は抑制される。即ち、領域Ｂにプロットされる特性であれば、基板バイアス制御回路１５は、Ｎチャネルトランジスタ側の基板バイアスを調整し、Ｎチャネルトランジスタの基板バイアスが深くなっていく。即ち、素子特性は、図８に示される矢印６４の方向に調整されることになる。従って、図８に示されるように、点６３１で示される特性は、オン電流Ｉｏｎｎが矢印６４で示される電流分だけ減少し、点６３２で示される特性に調整される。これは、Ｎチャネルトランジスタの基板バイアスが深くなって動作速度が低下し、適正なオン電流Ｉｏｎｎに調整されたことを示している。なお、この点６３１で示された特性は、図２に点９５１で示された特性と同じ位置にプロットされているが、調整後の位置は、本実施の形態では、点６３２にプロットされ、許容範囲１の内側に調整されていることがわかる。

領域Ｃは、信号ＵＰがアクティブであり、（ＥＮ１，ＥＮ２，ＥＮ３）＝（Ｈ，Ｈ，Ｈ）または（Ｈ，Ｈ，Ｌ）となる領域である。従って、図６を参照して、制御回路２８は、電圧生成部３０２に出力される信号ＰＵＰをアクティブにする。Ｕ／Ｄカウンタ３１２は、カウントアップし、それに伴ってバイアス電圧生成回路３２２は、Ｎチャネルトランジスタの基板バイアス電圧ＶＰＷを上げる。Ｎチャネルトランジスタの基板バイアスが浅くなると、閾値電圧が低くなってオン電流が増加し、動作速度は上昇する。即ち、領域Ｃにプロットされる特性であれば、基板バイアス制御回路１５は、Ｎチャネルトランジスタ側の基板バイアスを調整し、Ｎチャネルトランジスタの基板バイアスが浅くなっていく。即ち、素子特性は、図８に示される矢印６７の方向に調整されることになる。従って、図８に示されるように、点６６１で示される特性は、オン電流Ｉｏｎｎが矢印６７で示される電流分だけ増加し、点６６２で示される特性に調整される。これは、Ｎチャネルトランジスタの基板バイアスが浅くなって動作速度が上昇し、適正なオン電流Ｉｏｎｎに調整されたことを示している。

領域Ｄは、信号ＵＰがアクティブであり、（ＥＮ１，ＥＮ２，ＥＮ３）＝（Ｌ，Ｌ，Ｌ）または（Ｌ，Ｈ，Ｌ）となる領域である。従って、図６を参照して、制御回路２８は、電圧生成部３０１に出力される信号ＮＵＰをアクティブにする。Ｕ／Ｄカウンタ３１１は、カウントアップし、それに伴ってバイアス電圧生成回路３２１は、Ｐチャネルトランジスタの基板バイアス電圧ＶＮＷを下げる。Ｐチャネルトランジスタの基板バイアスが浅くなると、閾値電圧が低くなってオン電流が増加し、動作速度は上昇する。即ち、領域Ｄにプロットされる特性であれば、基板バイアス制御回路１５は、Ｐチャネルトランジスタ側の基板バイアスを調整し、Ｐチャネルトランジスタの基板バイアスが浅くなっていく。即ち、素子特性は、図８に示される矢印６９の方向に調整されることになる。従って、図８に示されるように、点６８１で示される特性は、オン電流Ｉｏｎｐが矢印６９で示される電流分だけ増加し、点６８２で示される特性に調整される。これは、Ｐチャネルトランジスタの基板バイアスが浅くなって動作速度が上昇し、適正なオン電流Ｉｏｎｐに調整されたことを示している。

点７１１で示される特性のように、ＰＮバランスモニタターゲット３に近い特性を有するが、ディレイモニタターゲット２から離れている特性の場合も上記のように調整動作が行われる。即ち、領域Ｂにある点７１１で示される特性は、点６３１で示される特性のように、まず、Ｎチャネルトランジスタの基板バイアスが調整される。オン電流Ｉｏｎｎが矢印７２１で示される電流分だけ減少し、ＰＮバランスモニタターゲット３上の点７１２で示される特性に調整される。ＰＮバランスモニタターゲット３上では、信号ＥＮ１が“Ｌ”または“Ｈ”どちらかになり、信号ＥＮ１に基づいて領域Ａ、領域Ｂどちらかの調整が行われる。即ち、領域Ｂに素子特性がプロットされる場合の調整が続くと、特性はＰＮバランスモニタターゲット３を超えて領域Ａにプロットされるようになる。領域Ａに素子特性がプロットされる場合の調整が続くと、特性はＰＮバランスモニタターゲット３を超えて領域Ｂにプロットされるようになる。この調整が繰り返され、点７１３で示される特性に達する。

図８では、点６１２、点６６２、点６８２、点７１３で示される特性は、調整途中を示している。また、点６３２で示される特性は、ディレイモニタターゲット２上にあり、ディレイモニタ部２０から出力される信号ＤＯＷＮ及び信号ＵＰの両方がアクティブにならないため、調整が終了したことを示している。

図９を参照して、ＰＮバランスモニタターゲット３に達した後の動作について説明する。点７６１で示される特性は、領域Ｂに素子特性がプロットされる場合の調整が行われ、ＰＮバランスモニタターゲット３上に点７６２で示される特性に調整される。その後、点７６２で示される特性は、ＰＮバランスモニタターゲット３近傍をディレイモニタターゲット２に向かって領域Ａまたは領域Ｂに素子特性がプロットされる場合の調整が行われ、点７６３で示される特性に調整される。ここまでの調整量は、矢印７７１と矢印７７２との和として示される。そのオン電流Ｉｏｎｎ成分は、Ｕ／Ｄカウンタ３１２のカウント値、オン電流Ｉｏｎｐ成分は、Ｕ／Ｄカウンタ３１１のカウント値に対応する。

点７６３に到達したとき、Ｕ／Ｄカウンタ３１２のカウント値が制限値ＣＰｍｎに達したとする。Ｕ／Ｄカウンタ３１２は、信号ＣＰｍｎをアクティブにして制限値に達したことを制御回路２８に通知する。制御回路２８は、信号ＰＤＷＮをアクティブにする条件のとき、即ち、（ＥＮ１，ＥＮ２）＝（Ｌ，Ｈ）であれば、図６に示されるように、信号ＰＤＷＮの代わりに信号ＮＤＷＮをアクティブにする。従って、特性がＰＮバランスモニタターゲット３と破線５との間の許容範囲内にプロットされる場合、矢印７７３で示されるように、通常の領域Ｂにおける調整と異なるＰチャネルトランジスタの基板バイアスが調整される。点７６４で示される特性に達すると、信号ＥＮ２は“Ｌ”となるため、制御回路２８は、信号ＮＤＷＮをアクティブにせず、調整が終了する。従って、調整された特性は、ＰＮバランスモニタターゲットの許容範囲を逸脱することはない。点７６３と点７６４とを比較すると、ＰＮバランスモニタターゲットから多少はずれるが、ディレイモニタターゲットに近づき、それによってオン電流Ｉｏｎｐが減少することがわかる。

また、点７６３に到達したとき、Ｕ／Ｄカウンタ３１１のカウント値が制限値ＣＮｍｎに達したとする。Ｕ／Ｄカウンタ３１１は、信号ＣＮｍｎをアクティブにして制限値に達したことを制御回路２８に通知する。制御回路２８は、信号ＮＤＷＮをアクティブにする条件のとき、即ち、（ＥＮ１，ＥＮ３）＝（Ｈ，Ｌ）であれば、図６に示されるように、信号ＮＤＷＮの代わりに信号ＰＤＷＮをアクティブにする。従って、Ｕ／Ｄカウンタ３１２がカウントダウンされる。特性がＰＮバランスモニタターゲット３と破線４との間の許容範囲内にプロットされる場合、矢印７７４で示されるように、通常の領域Ａにおける調整と異なるＮチャネルトランジスタの基板バイアスが調整される。点７６５に達したとき、Ｕ／Ｄカウンタ３１２が制限値ＣＰｍｎを示すと、調整は終了する。ＰＮバランスモニタターゲット上の点７６３に比較して、調整後の点７６５は、オン電流Ｉｏｎｎがさらに減少していることがわかる。

領域Ｃ／Ｄにおいても、領域Ａ／Ｂと同じように、ＰＮバランスモニタターゲットを少し外して、ディレイモニタターゲットに極力近付けるように制御することができる。このように、ＰＮバランスモニタターゲットの許容範囲内において、オン電流が最適となるように調整することができる。

制御回路２８の制御論理は、図１０に示されるように、ディレイモニタ部２０の出力信号ＤＯＷＮ／ＵＰに対して対称になっていなくてもよい。信号ＵＰがアクティブになる条件は、Ｐチャネルトランジスタ、Ｎチャネルトランジスタ、或いはその両方の動作速度が設計値を下回るときであり、性能を確保するために動作速度を上げたい状態にある。従って、可能な限りディレイモニタターゲット２に近付けた特性にするため、図１０に示される真理値表では、図６に示される真理値表に比べて２ヵ所変えてある。一つは、信号ＵＰがアクティブであり、（ＥＮ１，ＥＮ２，ＥＮ３）＝（Ｈ，Ｈ，Ｈ）かつ制限値ＣＰｍｘの場合に、出力ＮＵＰをアクティブにする箇所である。もう一つは、信号ＵＰがアクティブであり、（ＥＮ１，ＥＮ２，ＥＮ３）＝（Ｌ，Ｌ，Ｌ）かつ制限値ＣＮｍｘの場合に、出力ＰＵＰをアクティブにする箇所である。

図１１を参照して、図１０に示される制御論理に従って動作する基板バイアス制御回路１５の動作が説明される。基本的な動作は、図６を参照して先に説明された動作と同じである。従って、領域Ｃに点８１１で示される特性は、まず領域Ｃにおける調整が矢印８２１で示される調整量だけ施され、点８１２で示される特性になる。その後、点８１２で示される特性は、領域Ｃまたは領域Ｄにおける調整が矢印８２２で示される調整量だけ施され、ＰＮバランスモニタターゲット３の沿うように、点８１３になる。ここまで調整したところでＵ／Ｄカウンタ３１２がカウントアップの制限値に達し、信号ＣＰｍｘをアクティブにする。Ｎチャネルトランジスタの基板バイアスの調整が停止状態になり、調整余地のあるＰチャネルトランジスタの基板バイアスが調整されることになる。従って、矢印８２３の方向に調整が進む。

図６に示される制御論理では、調整により特性が破線４に移動したとき、即ち、信号（ＥＮ１，ＥＮ２，ＥＮ３）が（Ｈ，Ｈ，Ｈ）になると、出力信号ＮＵＰ、ＰＵＰがアクティブにならなくなり、調整が終了する。図１０に示される制御論理では、信号（ＥＮ１，ＥＮ２，ＥＮ３）が（Ｈ，Ｈ，Ｈ）の場合にも出力信号ＮＵＰがアクティブになり、さらにＰチャネルトランジスタの基板バイアスが浅く調整される。特性がディレイモニタターゲットに２に達するか、Ｐチャネルトランジスタの基板バイアスを調整するＵ／Ｄカウンタ３１１が制限値に達するまでＰチャネルトランジスタの基板バイアスが調整される。図１１では、Ｕ／Ｄカウンタ３１１が制限値に達した状態が示される。従って、ＰＮバランスは破線４を超えることになるが、よりディレイモニタターゲット２に近くなり、動作速度が設計値に近くなることがわかる。

このように、基板バイアス制御回路１５は、トランジスタの性能管理範囲を逸脱しにくく、適正な基板バイアスを供給することが可能となる。また、基板バイアス制御回路１５は、主回路１０に適正な基板バイアス電圧を供給するため、無駄なリーク電流を削減することができる。

従来の基板バイアス制御回路の構成を示すブロック図である。 従来の基板バイアス制御回路の動作を説明するための図である。 本発明の実施の形態に係る半導体集積回路装置及び基板バイアス制御回路の構成を示すブロック図である。 同ＰＮバランスモニタ回路の構成を示す回路図である。 同ＡＮＤ回路、ＯＲ回路の回路図である。 同制御回路の制御論理を示す真理値表である。 同制御回路の具体的回路例を示す回路図である。 同基板バイアス制御回路の動作を説明するための図（１）である。 同基板バイアス制御回路の動作を説明するための図（２）である。 同制御回路の制御論理の別の例を示す真理値表である。 同基板バイアス制御回路の動作を説明するための図（３）である。

符号の説明

１０ 主回路（ｍａｃｒｏ）
１５ 基板バイアス制御回路
２０ ディレイモニタ部
２１ 遅延回路
２２ 比較回路
２６ ＰＮバランスモニタ回路
２８ 制御回路
３０１、３０２ 電圧生成部
３１１、３１２ Ｕ／Ｄカウンタ
３２１、３２２ ウェルバイアス生成回路
４１、４２ 遅延回路
４３、４４、４５、４６ 立ち上がり検出回路
４７、４８、４９ ＲＳフリップフロップ

Claims (12)

1. Ｐチャネルトランジスタの基板バイアス電圧を生成する第１バイアス生成回路と、
   Ｎチャネルトランジスタの基板バイアス電圧を生成する第２バイアス生成回路と、
   前記Ｐチャネルトランジスタの基板バイアス電圧と前記Ｎチャネルトランジスタの基板バイアス電圧とが印加されて動作する回路の動作状態に基づいて、前記第１バイアス生成回路と、前記第２バイアス生成回路とを独立して制御する制御回路と
   を具備する
   半導体集積回路装置。
2. 前記制御回路は、クロック信号に同期して動作し、前記クロック信号の１周期間に、前記Ｐチャネルトランジスタの基板バイアスと前記Ｎチャネルトランジスタの基板バイアスのうちの一方のみ変化させる
   請求項１に記載の半導体集積回路装置。
3. さらに、前記回路の遅延時間を測定し、前記回路の遅延時間と所定の遅延時間との比較結果を出力するディレイモニタ部と、
   前記Ｐチャネルトランジスタのオン電流と前記Ｎチャネルトランジスタのオン電流とのバランスを測定し、ＰＮバランス信号を出力するＰＮバランスモニタ部と
   を具備し、
   前記制御回路は、前記ディレイモニタ部が出力する前記比較結果と、前記ＰＮバランスモニタ部が出力するＰＮバランス信号とに基づいて、前記第１バイアス生成回路と、前記第２バイアス生成回路とを独立して制御する
   請求項１または請求項２に記載の半導体集積回路装置。
4. 前記ＰＮバランスモニタ部は、
   遅延時間が前記Ｐチャネルトランジスタの特性に依存する第１遅延回路と、
   遅延時間が前記Ｎチャネルトランジスタの特性に依存する第２遅延回路と
   を備え、
   前記第１遅延回路によって生成される遅延時間と、前記第２遅延回路によって生成される遅延時間との差に基づいて、前記ＰＮバランス信号を生成する
   請求項３に記載の半導体集積回路装置。
5. 前記ＰＮバランスモニタ部は、さらに、前記差が所定の範囲内であるか否かを示す第２ＰＮバランス信号を生成し、前記第２ＰＮバランス信号を前記制御回路に出力する回路を備え、
   前記制御回路は、前記第２ＰＮバランス信号に基づいて、前記所定の範囲内で最も遅延時間が前記所定の遅延時間に近づくように制御する
   請求項４に記載の半導体集積回路装置。
6. 前記第１遅延回路は、カスケード接続される複数のＡＮＤ回路を含み、
   前記第２遅延回路は、カスケード接続される複数のＯＲ回路を含む
   請求項４または請求項５に記載の半導体集積回路装置。
7. 前記第１遅延回路は、カスケード接続される複数のＮＡＮＤ回路を含み、
   前記第２遅延回路は、カスケード接続される複数のＮＯＲ回路を含む
   請求項４または請求項５に記載の半導体集積回路。
8. Ｐチャネルトランジスタの基板バイアス電圧を設定する第１バイアス設定ステップと、
   Ｎチャネルトランジスタの基板バイアス電圧を設定する第２バイアス設定ステップと、
   前記Ｐチャネルトランジスタの基板バイアス電圧と前記Ｎチャネルトランジスタの基板バイアス電圧とが印加されて動作する回路の動作状態に基づいて、前記Ｐチャネルトランジスタの基板バイアス電圧と、前記Ｎチャネルトランジスタの基板バイアス電圧とを独立して制御する制御ステップと
   を具備する基板バイアス制御方法。
9. 前記制御ステップは、一度に前記Ｐチャネルトランジスタの基板バイアスと前記Ｎチャネルトランジスタの基板バイアスのうちの一方のみ変化させるステップを備える
   請求項８に記載の基板バイアス制御方法。
10. さらに、前記回路の遅延時間を測定し、前記回路の遅延時間と所定の遅延時間との比較結果を出力するディレイモニタステップと、
    前記Ｐチャネルトランジスタのオン電流と前記Ｎチャネルトランジスタのオン電流とのバランスを測定し、ＰＮバランス信号を出力するＰＮバランスモニタステップと
    を具備し、
    前記制御ステップは、前記ディレイモニタステップが出力する前記比較結果と、前記ＰＮバランスモニタステップが出力するＰＮバランス信号とに基づいて、前記第１バイアス設定ステップと、前記第２バイアス設定ステップとを独立して制御するステップを含む
    請求項８または請求項９に記載の基板バイアス制御方法。
11. 前記ＰＮバランスモニタステップは、
    遅延時間が前記Ｐチャネルトランジスタの特性に依存する第１遅延生成ステップと、
    遅延時間が前記Ｎチャネルトランジスタの特性に依存する第２遅延生成ステップと
    前記第１遅延生成ステップによって生成される遅延時間と、前記第２遅延生成ステップによって生成される遅延時間との差に基づいて、前記ＰＮバランス信号を生成するステップと
    を備える
    請求項１０に記載の基板バイアス制御方法。
12. 前記ＰＮバランスモニタステップは、さらに、前記差が所定の範囲内であるか否かを示す第２ＰＮバランス信号を生成し、前記第２ＰＮバランス信号を前記制御ステップに出力するステップを備え、
    前記制御ステップは、前記第２ＰＮバランス信号に基づいて、前記所定の範囲内で最も遅延時間が前記所定の遅延時間に近づくように制御するステップを備える
    請求項１１に記載の基板バイアス制御方法。

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