JP2015027068A - 半導体集積回路装置 - Google Patents
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Abstract
Description
<半導体集積回路装置の構成>
初めに、本実施の形態1の半導体集積回路装置の構成について説明する。
次に、本実施の形態1の半導体集積回路装置における基板バイアスの制御方法について説明する。
(1/Idsp)+(1/Idsn)=Rt1 (1)
を満たすときに、ステップS17として、そのときの基板バイアスVbnを電圧値Vbn1として決定することができる。
Rt1=(1/Idsp1)+(1/Idsn1) (2)
を満たす。
次に、主回路がNOR回路である例について、説明する。図16は、実施の形態1の半導体集積回路装置における主回路に印加する基板バイアスを制御する工程の一部を示すフロー図である。図17は、遅延時間が目標時間に等しくなるように基板バイアスの電圧値が決定されることを説明するための図である。図17の横軸は、基板バイアスVbpおよび基板バイアスVbnの電圧値を示し、図17の縦軸は、遅延時間Tpdを示す。
次に、電流モニタ回路CM1の変形例について説明する。図18は、実施の形態1の変形例の半導体集積回路装置における電流モニタ回路の構成を示す回路図である。図19は、基板バイアスVbnの電圧値Vbn1と、電流モニタ回路を流れる電流Idsnとの関係を模式的に示すグラフである。図20は、互いに直列に接続されたnチャネル型のMISFETの数Nmと、基板バイアスVbnの電圧値Vbn1との関係を模式的に示すグラフである。
閾値電圧のばらつきを補償する他の方法として、半導体集積回路装置内に形成されたレプリカ回路の遅延時間が目標時間になるように、レプリカ回路に印加する基板バイアスの電圧値を決定し、この電圧値に設定された基板バイアスを主回路に印加して閾値電圧を制御する方法が考えられる。しかしながら、半導体集積回路装置内にレプリカ回路を形成することは、レプリカ回路を形成する面積の分だけ、半導体集積回路装置の面積が増加することになるため、半導体集積回路装置を小型化する観点からは、欠点となる。
本実施の形態1の半導体集積回路装置は、速度モニタ回路に加え、電流モニタ回路として、主回路と同様に、pチャネル型およびnチャネル型のうち一方のチャネル型のMISFETが互いに直列に接続された回路を有する。速度モニタ回路に含まれるインバータ回路を構成するMISFETのうち他方のチャネル型のMISFETに基板バイアスが印加された状態における速度モニタ回路の遅延時間に基づいて、当該他方のチャネル型のMISFETに印加される基板バイアスの電圧値を決定する。次に、当該電圧値に設定された基板バイアスを当該他方のチャネル型のMISFETに印加し、当該一方のチャネル型のMISFETに基板バイアスを印加する。そして、このように基板バイアスが印加された状態で、それぞれのチャネル型のMISFETを流れる電流に基づいて、当該一方のチャネル型のMISFETに印加される基板バイアスの電圧値を決定する。
実施の形態1の半導体集積回路装置では、好適には、主回路および基板バイアス制御回路を構成するMISFETのうち、pチャネル型のMISFETの間で閾値電圧が等しく、nチャネル型のMISFETの間で閾値電圧が等しかった。それに対して、実施の形態2の半導体集積回路装置では、主回路および基板バイアス制御回路は、それぞれの領域の間でpチャネル型のMISFETの閾値電圧が異なり、かつ、nチャネル型のMISFETの閾値電圧が異なる複数の回路領域の各々に形成されている。
本実施の形態2の半導体集積回路装置では、主回路および基板バイアス制御回路を構成するMISFETは、それぞれの領域の間でpチャネル型のMISFETの閾値電圧が異なり、かつ、nチャネル型のMISFETの閾値電圧が異なる2つの回路領域HVTおよび回路領域LVTに形成されている。
本実施の形態2では、MISFETの閾値電圧が異なる2つの回路領域HVTおよび回路領域LVTの各々において、実施の形態1における基板バイアスの制御方法と同様の基板バイアスの制御方法を行うことができる。
本実施の形態2の半導体集積回路装置では、主回路および基板バイアス制御回路は、それぞれの領域の間でpチャネル型のMISFETの閾値電圧が異なり、かつ、nチャネル型のMISFETの閾値電圧が異なる複数の回路領域に形成されている。これにより、主回路が、MISFETの閾値電圧が異なる複数の回路領域の各々に形成されている場合でも、それぞれの回路領域に形成された基板バイアス制御回路を用いて、それぞれの回路領域の主回路について、遅延時間が目標時間になるように、基板バイアスの電圧値を精度よく制御することができる。したがって、主回路のうちMISFETの閾値電圧が異なる複数の回路領域の各々に形成された部分について、実施の形態1と同様に、主回路を構成するMISFETの閾値電圧などの特性のばらつきを容易に補償することができるので、半導体集積回路装置の性能を向上させることができる。
実施の形態1の半導体集積回路装置では、pチャネル型のMISFETおよびnチャネル型のMISFETからなるCMISインバータ回路を複数備えた速度モニタ回路と、電流モニタ回路とを有していた。それに対して、実施の形態3の半導体集積回路装置では、pチャネル型のMISFETのみからなるインバータ回路を複数備えた速度モニタ回路と、nチャネル型のMISFETのみからなるインバータ回路を複数備えた速度モニタ回路とを有するが、電流モニタ回路を有しない。
図27は、実施の形態3の半導体集積回路装置の構成を示すブロック図である。図27に示すように、本実施の形態3の半導体集積回路装置は、主回路MC2と、基板バイアス制御回路CC2とを有する。本実施の形態3の半導体集積回路装置は、基板バイアス制御回路CC2が、複数の遅延回路としての速度モニタ回路DC2および速度モニタ回路DC3を有する点、ならびに、電流モニタ回路を有しない点で、実施の形態1の半導体集積回路装置と異なる。また、本実施の形態3の半導体集積回路装置における主回路MC2、および、電圧発生回路としての基板バイアス発生回路GC2の各々については、実施の形態1の半導体集積回路装置における主回路MC1、および、基板バイアス発生回路GC1のそれぞれと同様にすることができる。
次に、本実施の形態3の半導体集積回路装置における基板バイアスの制御方法について説明する。図32は、実施の形態3の半導体集積回路装置における主回路に印加する基板バイアスを制御する工程の一部を示すフロー図である。
本実施の形態3の半導体集積回路装置は、電流モニタ回路を有しないが、速度モニタ回路として、主回路と同様に、pチャネル型およびnチャネル型のうち一方のチャネル型のMISFETが互いに直列に接続されたインバータ回路を備えた回路を有する。また、本実施の形態3の半導体集積回路装置は、速度モニタ回路として、主回路と同様に、他方のチャネル型のMISFETを含むインバータ回路を備えた回路を有する。当該他方のチャネル型のMISFETを含む速度モニタ回路に基板バイアスが印加された状態における速度モニタ回路の遅延時間に基づいて、当該他方のチャネル型のMISFETに印加される基板バイアスの電圧値を決定する。また、当該一方のチャネル型のMISFETが互いに直列に接続された速度モニタ回路に基板バイアスが印加された状態における速度モニタ回路の遅延時間に基づいて、当該一方のチャネル型のMISFETに印加される基板バイアスの電圧値を決定する。
実施の形態1の半導体集積回路装置では、速度モニタ回路として、pチャネル型のMISFETおよびnチャネル型のMISFETからなるCMISインバータ回路を備えた速度モニタ回路を有していた。それに対して、実施の形態4の半導体集積回路装置では、速度モニタ回路として、pチャネル型のMISFETのみからなるインバータ回路を備えた速度モニタ回路、または、nチャネル型のMISFETのみからなるインバータ回路を備えた速度モニタ回路を有する。
実施の形態1の半導体集積回路装置では、NAND回路およびNOR回路において互いに直列に接続された同一のチャネル型の2つのMISFETの各々に印加される基板バイアスの電圧値は、同一であった。それに対して、実施の形態5の半導体集積回路装置では、NAND回路およびNOR回路において互いに直列に接続された同一のチャネル型の2つのMISFETの各々には、別々に調整された電圧値を有する基板バイアスがそれぞれ印加される。
初めに、本実施の形態5の半導体集積回路装置の構成について説明する。
次に、本実施の形態5の半導体集積回路装置が形成されるSOI基板の平面構成および断面構成について説明する。
次に、上記の4つの領域である領域ARN1、領域ARP1、領域ARN2および領域ARP2を有するSOI基板上における、NAND回路を含む速度モニタ回路の構成について説明する。なお、MISFETQP41、MISFETQP42、MISFETQN41およびMISFETQN42の各々を、MISFETQP1、MISFETQP2、MISFETQN1およびMISFETQN2のそれぞれに置き換えることにより、NAND回路を含む主回路についても、同様に構成することができる。
次に、上記の4つの領域である領域ARN1、領域ARP1、領域ARN2および領域ARP2を有するSOI基板上における、NOR回路を含む速度モニタ回路の構成について説明する。なお、以下では、NAND回路を含む速度モニタ回路と同様の部分については、一部の説明を省略し、主としてNAND回路を含む速度モニタ回路と異なる部分について説明する。また、MISFETQP43、MISFETQP44、MISFETQN43およびMISFETQN44の各々を、MISFETQP3、MISFETQP4、MISFETQN3およびMISFETQN4のそれぞれに置き換えることにより、NOR回路を含む主回路についても、同様に構成することができる。
次に、上記の4つの領域である領域ARN1、領域ARP1、領域ARN2および領域ARP2を有するSOI基板上における、インバータ回路を含む速度モニタ回路の構成について説明する。なお、以下では、NAND回路を含む速度モニタ回路と同様の部分については、一部の説明を省略し、主としてNAND回路を含む速度モニタ回路と異なる部分について説明する。また、インバータ回路を含む主回路も、インバータ回路を含む速度モニタ回路と同様に構成することができる。
次に、本実施の形態5の半導体集積回路装置における基板バイアスの制御方法について説明する。
次に、主回路がNOR回路である例について、説明する。図54は、実施の形態5の半導体集積回路装置における主回路に印加する基板バイアスを制御する工程の一部を示すフロー図である。
次に、比較例の半導体集積回路装置が形成されるSOI基板の平面構成について説明する。
本実施の形態5の半導体集積回路装置は、SOI基板の支持基板1の表面1a側に形成され、支持基板1の表面1a内で、X軸方向にそれぞれ延在し、かつ、Y軸方向に配列された4つの半導体領域を有する。4つの半導体領域として、p型ウェル6c、n型ウェル5d、p型ウェル6eおよびn型ウェル5fが、この順に配列されている。p型ウェル6c、n型ウェル5d、p型ウェル6eおよびn型ウェル5fの各々の上には、BOX層を介してSOI層が形成されている。
1a 表面
2a〜2f BOX層
3a〜3f SOI層
4 素子分離溝
5、5d、5f n型ウェル
6、6c、6e p型ウェル
7 ゲート絶縁膜
8a ゲート電極
8b、8c ダミーゲート電極
9 p型半導体領域
10 n型半導体領域
11 サイドウォールスペーサ
12 シリサイド層
13、17 層間絶縁膜
14、18 コンタクトホール
15、19 プラグ
16 第1層配線
20 第2層配線
21〜24 半導体領域
51d、51f、61c、61e 領域
ARN、ARN1、ARN2、ARN21、ARN22、ARNH、ARNL 領域
ARP、ARP1、ARP11、ARP12、ARP2、ARPH、ARPL 領域
BP 部分
CC1、CC2、CC4 基板バイアス制御回路
CM1、CM11、CM11H、CM11L 電流モニタ回路
CM12〜CM14、CM14H、CM14L、CM15、CM4 電流モニタ回路
DC1、DC1H、DC1L 速度モニタ回路
DC11、DC11H、DC11L インバータ回路
DC2、DC21、DC22、DC3、DC31、DC32 速度モニタ回路
DC211、DC221、DC311、DC321 インバータ回路
DC4、DC41、DC42、DC5 速度モニタ回路
DC411 NAND回路
DC421 NOR回路
GC1、GC2、GC4 基板バイアス発生回路
GND 接地電位
HVT、LVT 回路領域
LN1〜LN4 直線
MC1、MC1H、MC1L、MC2、MC4、MC41、MC42 主回路
n1〜n4 ノード
PNT0〜PNT2 点
QN1、QN1H、QN1L、QN2、QN2H、QN2L MISFET
QN3〜QN5、QN5H、QN5L、QN6 MISFET
QN7、QN7H、QN7L、QN8、QN8H、QN8L MISFET
QN9〜QN11、QN21〜QN23 MISFET
QN41〜QN44 MISFET
QP1、QP1H、QP1L、QP2、QP2H、QP2L MISFET
QP3〜QP5、QP5H、QP5L、QP6、QP6H、QP6L MISFET
QP7、QP8、QP21〜QP23、QP41〜QP44 MISFET
RN21、RN22、RP21、RP22 抵抗素子
Vb1n、Vb2n、Vb3n、Vbn、Vbns、Vbp、Vbps 基板バイアス
Vdd 電源電圧
Vg、Vin、Vin1、Vin2、Vout 電圧
Claims (35)
- 第1チャネル型の第1MISFETと、前記第1チャネル型と異なる第2チャネル型の第2MISFETと、前記第2MISFETと直列に接続された前記第2チャネル型の第3MISFETとを含む主回路と、
前記第1MISFETに第1基板バイアス電圧を印加し、前記第2MISFETおよび前記第3MISFETに第2基板バイアス電圧を印加するように制御する制御回路と、
を有し、
前記制御回路は、
前記第1チャネル型の第4MISFETを含む第1インバータ回路を備えた第1遅延回路と、
前記第1チャネル型の第5MISFETと、前記第2チャネル型の第6MISFETと、前記第6MISFETと直列に接続された前記第2チャネル型の第7MISFETとを含み、前記第5MISFETを流れる第1電流と、前記第6MISFETおよび前記第7MISFETを流れる第2電流とをモニタする第1電流モニタ回路と、
前記第1基板バイアス電圧と、前記第2基板バイアス電圧とを発生させる電圧発生回路と、
を有し、
前記制御回路は、
前記第1基板バイアス電圧を前記電圧発生回路により発生させて前記第4MISFETに印加し、
前記第1基板バイアス電圧が前記第4MISFETに印加された状態における前記第1遅延回路の第1遅延時間に基づいて、前記第1基板バイアス電圧の第1電圧値を決定し、
前記第1電圧値に設定された前記第1基板バイアス電圧を前記電圧発生回路により発生させて前記第5MISFETに印加し、
前記第1電圧値に設定された前記第1基板バイアス電圧が印加された状態で前記第5MISFETを流れる前記第1電流を、前記第1電流モニタ回路により取得し、
前記第2基板バイアス電圧を前記電圧発生回路により発生させて前記第6MISFETおよび前記第7MISFETに印加し、
前記第2基板バイアス電圧が印加された状態で前記第6MISFETおよび前記第7MISFETを流れる前記第2電流を、前記第1電流モニタ回路により取得し、
取得された前記第1電流、および、取得された前記第2電流に基づいて、前記第2基板バイアス電圧の第2電圧値を決定し、
前記第1電圧値に設定された前記第1基板バイアス電圧を前記電圧発生回路により発生させて前記第1MISFETに印加し、前記第2電圧値に設定された前記第2基板バイアス電圧を前記電圧発生回路により発生させて前記第2MISFETおよび前記第3MISFETに印加するように制御する、半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記制御回路は、
前記第1遅延時間が、前記主回路の第2遅延時間の第1目標時間と異なる第2目標時間になるように、前記第1電圧値を決定し、
取得された前記第1電流、および、取得された前記第2電流の各々の逆数の和により算出される第1算出値が、前記第1目標時間に応じて設定された第1設定値になるように、前記第2電圧値を決定する、半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第1チャネル型はpチャネル型であり、
前記第2チャネル型はnチャネル型であり、
前記主回路は、NAND回路を有し、
前記NAND回路は、前記第1MISFETと、前記第2MISFETと、前記第3MISFETと、前記第1MISFETと並列に接続されたpチャネル型の第8MISFETとを含む、半導体集積回路装置。 - 請求項3記載の半導体集積回路装置において、
前記第5MISFETのソース電極は、電源に接続されており、
前記第5MISFETのドレイン電極は、接地されており、
前記第6MISFETのドレイン電極は、前記電源に接続されており、
前記第6MISFETのソース電極は、前記第7MISFETのドレイン電極と接続されており、
前記第7MISFETのソース電極は、接地されている、半導体集積回路装置。 - 請求項3記載の半導体集積回路装置において、
第1基板と、
前記第1基板の第1主面側の第1領域で、前記第1基板の前記第1主面側に形成されたn型の第1半導体領域と、
前記第1基板の前記第1主面側の第2領域で、前記第1基板の前記第1主面側に形成されたp型の第2半導体領域と、
前記第1領域で、前記第1半導体領域上に形成された第1絶縁層と、
前記第2領域で、前記第2半導体領域上に形成された第2絶縁層と、
前記第1絶縁層上に形成された第1半導体層と、
前記第2絶縁層上に形成された第2半導体層と、
を有し、
前記第1MISFET、前記第4MISFETおよび前記第5MISFETは、前記第1半導体層に形成されており、
前記第2MISFET、前記第3MISFET、前記第6MISFETおよび前記第7MISFETは、前記第2半導体層に形成されており、
前記第1基板バイアス電圧は、前記第1半導体領域に印加され、
前記第2基板バイアス電圧は、前記第2半導体領域に印加される、半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第1チャネル型はnチャネル型であり、
前記第2チャネル型はpチャネル型であり、
前記主回路は、NOR回路を有し、
前記NOR回路は、前記第1MISFETと、前記第2MISFETと、前記第3MISFETと、前記第1MISFETと並列に接続されたnチャネル型の第9MISFETとを含む、半導体集積回路装置。 - 請求項6記載の半導体集積回路装置において、
前記第5MISFETのドレイン電極は、電源に接続されており、
前記第5MISFETのソース電極は、接地されており、
前記第6MISFETのソース電極は、前記電源に接続されており、
前記第6MISFETのドレイン電極は、前記第7MISFETのソース電極と接続されており、
前記第7MISFETのドレイン電極は、接地されている、半導体集積回路装置。 - 請求項6記載の半導体集積回路装置において、
第2基板と、
前記第2基板の第2主面側の第3領域で、前記第2基板の前記第2主面側に形成されたp型の第3半導体領域と、
前記第2基板の前記第2主面側の第4領域で、前記第2基板の前記第2主面側に形成されたn型の第4半導体領域と、
前記第3領域で、前記第3半導体領域上に形成された第3絶縁層と、
前記第4領域で、前記第4半導体領域上に形成された第4絶縁層と、
前記第3絶縁層上に形成された第3半導体層と、
前記第4絶縁層上に形成された第4半導体層と、
を有し、
前記第1MISFET、前記第4MISFETおよび前記第5MISFETは、前記第3半導体層に形成されており、
前記第2MISFET、前記第3MISFET、前記第6MISFETおよび前記第7MISFETは、前記第4半導体層に形成されており、
前記第1基板バイアス電圧は、前記第3半導体領域に印加され、
前記第2基板バイアス電圧は、前記第4半導体領域に印加される、半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第1インバータ回路は、前記第4MISFETと、前記第2チャネル型の第10MISFETとを含むCMISインバータ回路であり、
前記第1遅延回路は、互いに直列に接続された複数の前記第1インバータ回路を備えている、半導体集積回路装置。 - 請求項9記載の半導体集積回路装置において、
前記第1遅延回路は、互いに直列に接続された3以上の奇数の前記第1インバータ回路を備えたリングオシレータ回路である、半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第1電流モニタ回路は、前記第2チャネル型の第11MISFETと、前記第2チャネル型の第12MISFETと、前記第12MISFETと直列に接続された前記第2チャネル型の第13MISFETと、前記第12MISFETおよび前記第13MISFETと直列に接続された前記第2チャネル型の第14MISFETとを含み、前記第11MISFETを流れる第3電流と、前記第12MISFET、前記第13MISFETおよび前記第14MISFETを流れる第4電流とをモニタし、
前記制御回路は、
取得された前記第1電流、および、取得された前記第2電流に基づいて、前記第2基板バイアス電圧の第3電圧値を決定し、
前記第2基板バイアス電圧を前記電圧発生回路により発生させて前記第11MISFETに印加し、
前記第2基板バイアス電圧が印加された状態で前記第11MISFETを流れる前記第3電流を、前記第1電流モニタ回路により取得し、
取得された前記第1電流、および、取得された前記第3電流に基づいて、前記第2基板バイアス電圧の第4電圧値を決定し、
前記第2基板バイアス電圧を前記電圧発生回路により発生させて前記第12MISFET、前記第13MISFETおよび前記第14MISFETに印加し、
前記第2基板バイアス電圧が印加された状態で前記第12MISFET、前記第13MISFETおよび前記第14MISFETを流れる前記第4電流を、前記第1電流モニタ回路により取得し、
取得された前記第1電流、および、取得された前記第4電流に基づいて、前記第2基板バイアス電圧の第5電圧値を決定し、
前記第3電圧値、前記第4電圧値および前記第5電圧値に基づいて前記第2電圧値を決定する、半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記主回路は、前記第1チャネル型の第15MISFETと、前記第2チャネル型の第16MISFETと、前記第16MISFETと直列に接続された前記第2チャネル型の第17MISFETとを含み、
前記制御回路は、前記第15MISFETに第3基板バイアス電圧を印加し、前記第16MISFETおよび前記第17MISFETに第4基板バイアス電圧を印加するように制御し、
前記制御回路は、
前記第1チャネル型の第18MISFETを含む第2インバータ回路を備えた第2遅延回路と、
前記第1チャネル型の第19MISFETと、前記第2チャネル型の第20MISFETと、前記第20MISFETと直列に接続された前記第2チャネル型の第21MISFETとを含み、前記第19MISFETを流れる第5電流と、前記第20MISFETおよび前記第21MISFETを流れる第6電流とをモニタする第2電流モニタ回路と、
を有し、
前記電圧発生回路は、前記第3基板バイアス電圧と、前記第4基板バイアス電圧とを発生させ、
前記第1MISFET、前記第4MISFETおよび前記第5MISFETの各々の閾値電圧の絶対値は、前記第15MISFET、前記第18MISFETおよび前記第19MISFETのいずれの閾値電圧の絶対値よりも大きく、
前記第2MISFET、前記第3MISFET、前記第6MISFETおよび前記第7MISFETの各々の閾値電圧の絶対値は、前記第16MISFET、前記第17MISFET、前記第20MISFETおよび前記第21MISFETのいずれの閾値電圧の絶対値よりも大きく、
前記制御回路は、
前記第3基板バイアス電圧を前記電圧発生回路により発生させて前記第18MISFETに印加し、
前記第3基板バイアス電圧が前記第18MISFETに印加された状態における前記第2遅延回路の第3遅延時間に基づいて、前記第3基板バイアス電圧の第6電圧値を決定し、
前記第6電圧値に設定された前記第3基板バイアス電圧を前記電圧発生回路により発生させて前記第19MISFETに印加し、
前記第6電圧値に設定された前記第3基板バイアス電圧が印加された状態で前記第19MISFETを流れる前記第5電流を、前記第2電流モニタ回路により取得し、
前記第4基板バイアス電圧を前記電圧発生回路により発生させて前記第20MISFETおよび前記第21MISFETに印加し、
前記第4基板バイアス電圧が印加された状態で前記第20MISFETおよび前記第21MISFETを流れる前記第6電流を、前記第2電流モニタ回路により取得し、
取得された前記第5電流、および、取得された前記第6電流に基づいて、前記第4基板バイアス電圧の第7電圧値を決定し、
前記第6電圧値に設定された前記第3基板バイアス電圧を前記電圧発生回路により発生させて前記第15MISFETに印加し、前記第7電圧値に設定された前記第4基板バイアス電圧を前記電圧発生回路により発生させて前記第16MISFETおよび前記第17MISFETに印加するように制御する、半導体集積回路装置。 - 請求項12記載の半導体集積回路装置において、
第3基板と、
前記第3基板の第3主面側の第5領域、および、前記第3基板の前記第3主面側の領域であって前記第5領域と隣り合う第6領域で、前記第3基板の前記第3主面側に形成された、第1導電型の第5半導体領域と、
前記第3基板の前記第3主面側の第7領域、および、前記第3基板の前記第3主面側の領域であって前記第7領域と隣り合う第8領域で、前記第3基板の前記第3主面側に形成された、前記第1導電型と異なる第2導電型の第6半導体領域と、
前記第5領域で、前記第5半導体領域の上層部に形成された、前記第1導電型の第7半導体領域と、
前記第6領域で、前記第5半導体領域の上層部に形成された、前記第1導電型の第8半導体領域と、
前記第7領域で、前記第6半導体領域の上層部に形成された、前記第2導電型の第9半導体領域と、
前記第8領域で、前記第6半導体領域の上層部に形成された、前記第2導電型の第10半導体領域と、
前記第7半導体領域上、および、前記第8半導体領域上に形成された第5絶縁層と、
前記第9半導体領域上、および、前記第10半導体領域上に形成された第6絶縁層と、
前記第5領域および前記第6領域で、前記第5絶縁層上に形成された第5半導体層と、
前記第7領域および前記第8領域で、前記第6絶縁層上に形成された第6半導体層と、
を有し、
前記第1MISFET、前記第4MISFETおよび前記第5MISFETは、前記第5領域で前記第5半導体層に形成されており、
前記第15MISFET、前記第18MISFETおよび前記第19MISFETは、前記第6領域で前記第5半導体層に形成されており、
前記第2MISFET、前記第3MISFET、前記第6MISFETおよび前記第7MISFETは、前記第7領域で前記第6半導体層に形成されており、
前記第16MISFET、前記第17MISFET、前記第20MISFETおよび前記第21MISFETは、前記第8領域で前記第6半導体層に形成されており、
前記第7半導体領域における前記第1導電型の不純物濃度は、前記第8半導体領域における前記第1導電型の不純物濃度よりも大きく、
前記第9半導体領域における前記第2導電型の不純物濃度は、前記第10半導体領域における前記第2導電型の不純物濃度よりも大きく、
前記第1導電型がn型であり、かつ、前記第2導電型がp型であるときは、前記第1チャネル型がpチャネル型であり、かつ、前記第2チャネル型がnチャネル型であり、
前記第1導電型がp型であり、かつ、前記第2導電型がn型であるときは、前記第1チャネル型がnチャネル型であり、かつ、前記第2チャネル型がpチャネル型である、半導体集積回路装置。 - 第1チャネル型の第1MISFETと、前記第1チャネル型と異なる第2チャネル型の第2MISFETと、前記第2MISFETと直列に接続された前記第2チャネル型の第3MISFETとを含む主回路と、
前記第1MISFETに第1基板バイアス電圧を印加し、前記第2MISFETおよび前記第3MISFETに第2基板バイアス電圧を印加するように制御する制御回路と、
を有し、
前記制御回路は、
前記第1チャネル型の第4MISFETを含む第1インバータ回路を備えた第1遅延回路と、
前記第2チャネル型の第5MISFETと、前記第5MISFETと直列に接続された前記第2チャネル型の第6MISFETとを含む第2インバータ回路を備えた第2遅延回路と、
前記第1基板バイアス電圧と、前記第2基板バイアス電圧とを発生させる電圧発生回路と、
を有し、
前記制御回路は、
前記第1基板バイアス電圧を前記電圧発生回路により発生させて前記第4MISFETに印加し、
前記第1基板バイアス電圧が前記第4MISFETに印加された状態における前記第1遅延回路の第1遅延時間に基づいて、前記第1基板バイアス電圧の第1電圧値を決定し、
前記第2基板バイアス電圧を前記電圧発生回路により発生させて前記第5MISFETおよび前記第6MISFETに印加し、
前記第2基板バイアス電圧が前記第5MISFETおよび前記第6MISFETに印加された状態における前記第2遅延回路の第2遅延時間に基づいて、前記第2基板バイアス電圧の第2電圧値を決定し、
前記第1電圧値に設定された前記第1基板バイアス電圧を前記電圧発生回路により発生させて前記第1MISFETに印加し、前記第2電圧値に設定された前記第2基板バイアス電圧を前記電圧発生回路により発生させて前記第2MISFETおよび前記第3MISFETに印加するように制御する、半導体集積回路装置。 - 請求項14記載の半導体集積回路装置において、
前記第1チャネル型はpチャネル型であり、
前記第2チャネル型はnチャネル型であり、
前記主回路は、NAND回路を有し、
前記NAND回路は、前記第1MISFETと、前記第2MISFETと、前記第3MISFETと、前記第1MISFETと並列に接続されたpチャネル型の第7MISFETとを含む、半導体集積回路装置。 - 請求項15記載の半導体集積回路装置において、
第1基板と、
前記第1基板の第1主面側の第1領域で、前記第1基板の前記第1主面側に形成されたn型の第1半導体領域と、
前記第1基板の前記第1主面側の第2領域で、前記第1基板の前記第1主面側に形成されたp型の第2半導体領域と、
前記第1領域で、前記第1半導体領域上に形成された第1絶縁層と、
前記第2領域で、前記第2半導体領域上に形成された第2絶縁層と、
前記第1絶縁層上に形成された第1半導体層と、
前記第2絶縁層上に形成された第2半導体層と、
を有し、
前記第1MISFETおよび前記第4MISFETは、前記第1半導体層に形成されており、
前記第2MISFET、前記第3MISFET、前記第5MISFETおよび前記第6MISFETは、前記第2半導体層に形成されており、
前記第1基板バイアス電圧は、前記第1半導体領域に印加され、
前記第2基板バイアス電圧は、前記第2半導体領域に印加される、半導体集積回路装置。 - 請求項14記載の半導体集積回路装置において、
前記第1チャネル型はnチャネル型であり、
前記第2チャネル型はpチャネル型であり、
前記主回路は、NOR回路を有し、
前記NOR回路は、前記第1MISFETと、前記第2MISFETと、前記第3MISFETと、前記第1MISFETと並列に接続されたnチャネル型の第8MISFETとを含む、半導体集積回路装置。 - 請求項17記載の半導体集積回路装置において、
第2基板と、
前記第2基板の第2主面側の第3領域で、前記第2基板の前記第2主面側に形成されたp型の第3半導体領域と、
前記第2基板の前記第2主面側の第4領域で、前記第2基板の前記第2主面側に形成されたn型の第4半導体領域と、
前記第3領域で、前記第3半導体領域上に形成された第3絶縁層と、
前記第4領域で、前記第4半導体領域上に形成された第4絶縁層と、
前記第3絶縁層上に形成された第3半導体層と、
前記第4絶縁層上に形成された第4半導体層と、
を有し、
前記第1MISFETおよび前記第4MISFETは、前記第3半導体層に形成されており、
前記第2MISFET、前記第3MISFET、前記第5MISFETおよび前記第6MISFETは、前記第4半導体層に形成されており、
前記第1基板バイアス電圧は、前記第3半導体領域に印加され、
前記第2基板バイアス電圧は、前記第4半導体領域に印加される、半導体集積回路装置。 - 第1基板と、
前記第1基板の第1主面側に形成され、前記第1主面内で第1方向に延在する第1導電型の第1半導体領域と、
前記第1基板の前記第1主面側に形成され、前記第1主面内で前記第1方向に延在する前記第1導電型と異なる第2導電型の第2半導体領域と、
前記第1基板の前記第1主面側に形成され、前記第1主面内で前記第1方向に延在する前記第1導電型の第3半導体領域と、
前記第1基板の前記第1主面側に形成され、前記第1主面内で前記第1方向に延在する前記第2導電型の第4半導体領域と、
前記第1半導体領域上に形成された第1絶縁層と、
前記第2半導体領域上に形成された第2絶縁層と、
前記第3半導体領域上に形成された第3絶縁層と、
前記第4半導体領域上に形成された第4絶縁層と、
前記第1絶縁層上に形成された第1半導体層と、
前記第2絶縁層上に形成された第2半導体層と、
前記第3絶縁層上に形成された第3半導体層と、
前記第4絶縁層上に形成された第4半導体層と、
前記第2半導体層に形成された第1チャネル型の第1MISFETと、
前記第1半導体層または前記第3半導体層に形成された前記第1チャネル型と異なる第2チャネル型の第2MISFETと、
を有し、
前記第1半導体領域、前記第2半導体領域、前記第3半導体領域、および、前記第4半導体領域は、前記第1主面内で前記第1方向と交差する第2方向に、前記第1半導体領域、前記第2半導体領域、前記第3半導体領域、および、前記第4半導体領域の順に配列され、
前記第2MISFETは、前記第1MISFETと直列に接続されており、
前記第1導電型がp型であり、かつ、前記第2導電型がn型であるときは、前記第1チャネル型がpチャネル型であり、かつ、前記第2チャネル型がnチャネル型であり、
前記第1導電型がn型であり、かつ、前記第2導電型がp型であるときは、前記第1チャネル型がnチャネル型であり、かつ、前記第2チャネル型がpチャネル型である、半導体集積回路装置。 - 請求項19記載の半導体集積回路装置において、
前記第1半導体層に形成された前記第2チャネル型の第3MISFETを有し、
前記第2MISFETは、前記第3半導体層に形成され、
前記第3MISFETは、前記第1MISFETと直列に接続され、
前記第2MISFETは、前記第3MISFETの前記第1MISFET側と反対側で、前記第3MISFETと直列に接続されている、半導体集積回路装置。 - 請求項20記載の半導体集積回路装置において、
前記第2半導体層に形成された前記第1チャネル型の第4MISFETを有し、
前記第1導電型はp型であり、
前記第2導電型はn型であり、
前記第4MISFETは、前記第1MISFETと並列に接続され、
前記第1MISFETと、前記第2MISFETと、前記第3MISFETと、前記第4MISFETとにより、NAND回路が形成されており、
前記第2半導体領域に、第1基板バイアス電圧が印加され、
前記第3半導体領域に、第2基板バイアス電圧が印加され、
前記第1半導体領域に、前記第1基板バイアス電圧と異なる第3基板バイアス電圧が印加される、半導体集積回路装置。 - 請求項21記載の半導体集積回路装置において、
前記第3半導体層に形成されたnチャネル型の第5MISFETと、
前記第2半導体層に形成されたpチャネル型の第6MISFETと、
前記第4半導体層に形成されたpチャネル型の第7MISFETと、
前記第3半導体層に形成されたnチャネル型の第8MISFETと、
を有し、
前記第7MISFETは、前記第5MISFETと直列に接続され、
前記第6MISFETは、前記第7MISFETの前記第5MISFET側と反対側で、前記第7MISFETと直列に接続され、
前記第8MISFETは、前記第5MISFETと並列に接続され、
前記第5MISFETと、前記第6MISFETと、前記第7MISFETと、前記第8MISFETとにより、NOR回路が形成されており、
前記第4半導体領域に、前記第2基板バイアス電圧と異なる第4基板バイアス電圧が印加される、半導体集積回路装置。 - 請求項21記載の半導体集積回路装置において、
前記第1MISFETのソース電極、および、前記第4MISFETのソース電極は、電源に接続され、
前記第1MISFETのドレイン電極、および、前記第4MISFETのドレイン電極は、前記第3MISFETのドレイン電極と接続され、
前記第3MISFETのソース電極は、前記第2MISFETのドレイン電極と接続され、
前記第2MISFETのソース電極は、接地されている、半導体集積回路装置。 - 請求項20記載の半導体集積回路装置において、
前記第2半導体層に形成された前記第1チャネル型の第9MISFETを有し、
前記第1導電型はn型であり、
前記第2導電型はp型であり、
前記第9MISFETは、前記第1MISFETと並列に接続され、
前記第1MISFETと、前記第2MISFETと、前記第3MISFETと、前記第9MISFETとにより、NOR回路が形成されており、
前記第2半導体領域に、第5基板バイアス電圧が印加され、
前記第3半導体領域に、第6基板バイアス電圧が印加され、
前記第1半導体領域に、前記第5基板バイアス電圧と異なる第7基板バイアス電圧が印加される、半導体集積回路装置。 - 請求項24記載の半導体集積回路装置において、
前記第1MISFETのソース電極、および、前記第9MISFETのソース電極は、接地され、
前記第1MISFETのドレイン電極、および、前記第9MISFETのドレイン電極は、前記第3MISFETのドレイン電極と接続され、
前記第3MISFETのソース電極は、前記第2MISFETのドレイン電極と接続され、
前記第2MISFETのソース電極は、電源に接続されている、半導体集積回路装置。 - 請求項19記載の半導体集積回路装置において、
前記第2MISFETは、前記第3半導体層に形成され、
前記第1MISFETと、前記第2MISFETとにより、インバータ回路が形成されている、半導体集積回路装置。 - 請求項19記載の半導体集積回路装置において、
前記第1絶縁層は、前記第1半導体領域のうち前記第1方向の第1端部上に形成されず、
前記第2絶縁層は、前記第2半導体領域のうち前記第1方向の第2端部上に形成されず、
前記第3絶縁層は、前記第3半導体領域のうち前記第1方向の第3端部上に形成されず、
前記第4絶縁層は、前記第4半導体領域のうち前記第1方向の第4端部上に形成されず、
前記第1端部は、前記第1端部上に形成された第1接続電極を介して、第8基板バイアス電圧を印加する第1電圧発生回路と電気的に接続され、
前記第2端部は、前記第2端部上に形成された第2接続電極を介して、第9基板バイアス電圧を印加する第2電圧発生回路と電気的に接続され、
前記第3端部は、前記第3端部上に形成された第3接続電極を介して、第10基板バイアス電圧を印加する第3電圧発生回路と電気的に接続され、
前記第4端部は、前記第4端部上に形成された第4接続電極を介して、第11基板バイアス電圧を印加する第4電圧発生回路と電気的に接続されている、半導体集積回路装置。 - 第1チャネル型の第1MISFETと、前記第1チャネル型と異なる第2チャネル型の第2MISFETと、前記第2MISFETと直列に接続された前記第2チャネル型の第3MISFETとを含む主回路と、
前記第1MISFETに第1基板バイアス電圧を印加し、前記第2MISFETに第2基板バイアス電圧を印加し、前記第3MISFETに第3基板バイアス電圧を印加するように制御する制御回路と、
を有し、
前記制御回路は、
前記第1チャネル型の第4MISFETと、前記第2チャネル型の第5MISFETとを含む第1インバータ回路を備えた第1遅延回路と、
前記第1チャネル型の第6MISFETと、前記第2チャネル型の第7MISFETと、前記第7MISFETと直列に接続された前記第2チャネル型の第8MISFETとを含む第1回路を備えた第2遅延回路と、
前記第1チャネル型の第9MISFETと、前記第2チャネル型の第10MISFETとを含み、前記第9MISFETを流れる第1電流と、前記第10MISFETを流れる第2電流とをモニタする第1電流モニタ回路と、
前記第1基板バイアス電圧と、前記第2基板バイアス電圧と、前記第3基板バイアス電圧とを発生させる電圧発生回路と、
を有し、
前記制御回路は、
前記第1基板バイアス電圧を前記電圧発生回路により発生させて前記第9MISFETに印加し、
前記第1基板バイアス電圧が印加された状態で前記第9MISFETを流れる前記第1電流を、前記第1電流モニタ回路により取得し、
取得された前記第1電流に基づいて、前記第1基板バイアス電圧の第1電圧値を決定し、
前記第2基板バイアス電圧を前記電圧発生回路により発生させて前記第10MISFETに印加し、
前記第2基板バイアス電圧が印加された状態で前記第10MISFETを流れる前記第2電流を、前記第1電流モニタ回路により取得し、
取得された前記第2電流に基づいて、前記第2基板バイアス電圧の第2電圧値を決定し、
前記第1電圧値に設定された前記第1基板バイアス電圧を前記電圧発生回路により発生させて前記第4MISFETに印加し、前記第2電圧値に設定された前記第2基板バイアス電圧を前記電圧発生回路により発生させて前記第5MISFETに印加し、
前記第1基板バイアス電圧が前記第4MISFETに印加され、前記第2基板バイアス電圧が前記第5MISFETに印加された状態における前記第1遅延回路の第1遅延時間を取得し、
取得された前記第1遅延時間に基づいて、前記第1基板バイアス電圧の第3電圧値と、前記第2基板バイアス電圧の第4電圧値とを決定し、
前記第3電圧値に設定された前記第1基板バイアス電圧を前記電圧発生回路により発生させて前記第6MISFETに印加し、前記第4電圧値に設定された前記第2基板バイアス電圧を前記電圧発生回路により発生させて前記第7MISFETに印加し、前記第3基板バイアス電圧を前記電圧発生回路により発生させて前記第8MISFETに印加し、
前記第1基板バイアス電圧が前記第6MISFETに印加され、前記第2基板バイアス電圧が前記第7MISFETに印加され、前記第3基板バイアス電圧が前記第8MISFETに印加された状態における前記第2遅延回路の第2遅延時間に基づいて、前記第3基板バイアス電圧の第5電圧値を決定し、
前記第3電圧値に設定された前記第1基板バイアス電圧を前記電圧発生回路により発生させて前記第1MISFETに印加し、前記第4電圧値に設定された前記第2基板バイアス電圧を前記電圧発生回路により発生させて前記第2MISFETに印加し、前記第5電圧値に設定された前記第3基板バイアス電圧を前記電圧発生回路により発生させて前記第3MISFETに印加するように制御する、半導体集積回路装置。 - 請求項28記載の半導体集積回路装置において、
前記制御回路は、
前記第1電流が、前記第1電流の第1目標値になるように、前記第1電圧値を決定し、
前記第2電流が、前記第2電流の第2目標値になるように、前記第2電圧値を決定し、
前記第1電圧値の決定、前記第2電圧値の決定、および、前記第1遅延時間の取得を、前記第1目標値および前記第2目標値を変更しながら繰り返し、取得された前記第1遅延時間が第1目標時間に応じて設定された第1設定範囲内であるときに、前記第1電圧値を前記第3電圧値として決定し、前記第2電圧値を前記第4電圧値として決定する、半導体集積回路装置。 - 請求項28記載の半導体集積回路装置において、
前記制御回路は、前記第2遅延時間が第2目標時間になるように、前記第5電圧値を決定する、半導体集積回路装置。 - 請求項28記載の半導体集積回路装置において、
前記第1チャネル型はpチャネル型であり、
前記第2チャネル型はnチャネル型であり、
前記主回路は、第1NAND回路を有し、
前記第1NAND回路は、前記第1MISFETと、前記第2MISFETと、前記第3MISFETと、前記第1MISFETと並列に接続されたpチャネル型の第11MISFETとを含み、
前記第1回路は、第2NAND回路であり、
前記第2NAND回路は、前記第6MISFETと、前記第7MISFETと、前記第8MISFETと、前記6MISFETと並列に接続されたpチャネル型の第12MISFETとを含み、
前記制御回路は、
前記第3電圧値に設定された前記第1基板バイアス電圧を前記第6MISFETおよび前記第12MISFETに印加し、前記第4電圧値に設定された前記第2基板バイアス電圧を前記第7MISFETに印加し、前記第3基板バイアス電圧を前記第8MISFETに印加し、
前記第1基板バイアス電圧が前記第6MISFETおよび前記第12MISFETに印加され、前記第2基板バイアス電圧が前記第7MISFETに印加され、前記第3基板バイアス電圧が前記第8MISFETに印加された状態における前記第2遅延時間に基づいて、前記第5電圧値を決定し、
前記第3電圧値に設定された前記第1基板バイアス電圧を前記第1MISFETおよび前記第11MISFETに印加し、前記第4電圧値に設定された前記第2基板バイアス電圧を前記第2MISFETに印加し、前記第5電圧値に設定された前記第3基板バイアス電圧を前記第3MISFETに印加するように制御する、半導体集積回路装置。 - 請求項31記載の半導体集積回路装置において、
第1基板と、
前記第1基板の第1主面側に形成され、前記第1主面内で第1方向に延在するp型の第1半導体領域と、
前記第1基板の前記第1主面側に形成され、前記第1主面内で前記第1方向に延在するn型の第2半導体領域と、
前記第1基板の前記第1主面側に形成され、前記第1主面内で前記第1方向に延在するp型の第3半導体領域と、
前記第1基板の前記第1主面側に形成され、前記第1主面内で前記第1方向に延在するn型の第4半導体領域と、
前記第1半導体領域上に形成された第1絶縁層と、
前記第2半導体領域上に形成された第2絶縁層と、
前記第3半導体領域上に形成された第3絶縁層と、
前記第4半導体領域上に形成された第4絶縁層と、
前記第1絶縁層上に形成された第1半導体層と、
前記第2絶縁層上に形成された第2半導体層と、
前記第3絶縁層上に形成された第3半導体層と、
前記第4絶縁層上に形成された第4半導体層と、
を有し、
前記第1半導体領域、前記第2半導体領域、前記第3半導体領域、および、前記第4半導体領域は、前記第1主面内で前記第1方向と交差する第2方向に、前記第1半導体領域、前記第2半導体領域、前記第3半導体領域、および、前記第4半導体領域の順に配列され、
前記第6MISFETおよび前記第12MISFETは、前記第2半導体層に形成され、
前記第7MISFETは、前記第3半導体層に形成され、
前記第8MISFETは、前記第1半導体層に形成されており、
前記制御回路は、
前記第3電圧値に設定された前記第1基板バイアス電圧を前記第2半導体領域に印加することにより前記第6MISFETおよび前記第12MISFETに印加し、
前記第4電圧値に設定された前記第2基板バイアス電圧を前記第3半導体領域に印加することにより前記第7MISFETに印加し、
前記第3基板バイアス電圧を前記第1半導体領域に印加することにより前記第8MISFETに印加する、半導体集積回路装置。 - 請求項31記載の半導体集積回路装置において、
前記主回路は、第1NOR回路を有し、
前記第1NOR回路は、nチャネル型の第13MISFETと、pチャネル型の第14MISFETと、前記第14MISFETと直列に接続されたpチャネル型の第15MISFETと、前記第13MISFETと並列に接続されたnチャネル型の第16MISFETとを含み、
前記制御回路は、前記第13MISFETおよび前記第16MISFETに前記第2基板バイアス電圧を印加し、前記第14MISFETに前記第1基板バイアス電圧を印加し、前記第15MISFETに第4基板バイアス電圧を印加するように制御し、
前記制御回路は、nチャネル型の第17MISFETと、pチャネル型の第18MISFETと、前記第18MISFETと直列に接続されたpチャネル型の第19MISFETと、前記第17MISFETと並列に接続されたnチャネル型の第20MISFETとを含む第2NOR回路を備えた第3遅延回路を含み、
前記電圧発生回路は、前記第4基板バイアス電圧を発生させ、
前記制御回路は、
前記第3電圧値に設定された前記第1基板バイアス電圧を前記電圧発生回路により発生させて前記第18MISFETに印加し、前記第4電圧値に設定された前記第2基板バイアス電圧を前記電圧発生回路により発生させて前記第17MISFETおよび前記第20MISFETに印加し、前記第4基板バイアス電圧を前記電圧発生回路により発生させて前記第19MISFETに印加し、
前記第1基板バイアス電圧が前記第18MISFETに印加され、前記第2基板バイアス電圧が前記第17MISFETおよび前記第20MISFETに印加され、前記第4基板バイアス電圧が前記第19MISFETに印加された状態における前記第3遅延回路の第3遅延時間に基づいて、前記第4基板バイアス電圧の第6電圧値を決定し、
前記第3電圧値に設定された前記第1基板バイアス電圧を前記電圧発生回路により発生させて前記第14MISFETに印加し、前記第4電圧値に設定された前記第2基板バイアス電圧を前記電圧発生回路により発生させて前記第13MISFETおよび前記第16MISFETに印加し、前記第6電圧値に設定された前記第4基板バイアス電圧を前記電圧発生回路により発生させて前記第15MISFETに印加するように制御する、半導体集積回路装置。 - 請求項28記載の半導体集積回路装置において、
前記第1チャネル型はnチャネル型であり、
前記第2チャネル型はpチャネル型であり、
前記主回路は、第3NOR回路を有し、
前記第3NOR回路は、前記第1MISFETと、前記第2MISFETと、前記第3MISFETと、前記第1MISFETと並列に接続されたnチャネル型の第21MISFETとを含み、
前記第1回路は、第4NOR回路であり、
前記第4NOR回路は、前記第6MISFETと、前記第7MISFETと、前記第8MISFETと、前記6MISFETと並列に接続されたnチャネル型の第22MISFETとを含み、
前記制御回路は、
前記第3電圧値に設定された前記第1基板バイアス電圧を前記第6MISFETおよび前記第22MISFETに印加し、前記第4電圧値に設定された前記第2基板バイアス電圧を前記第7MISFETに印加し、前記第3基板バイアス電圧を前記第8MISFETに印加し、
前記第1基板バイアス電圧が前記第6MISFETおよび前記第22MISFETに印加され、前記第2基板バイアス電圧が前記第7MISFETに印加され、前記第3基板バイアス電圧が前記第8MISFETに印加された状態における前記第2遅延時間に基づいて、前記第5電圧値を決定し、
前記第3電圧値に設定された前記第1基板バイアス電圧を前記第1MISFETおよび前記第21MISFETに印加し、前記第4電圧値に設定された前記第2基板バイアス電圧を前記第2MISFETに印加し、前記第5電圧値に設定された前記第3基板バイアス電圧を前記第3MISFETに印加するように制御する、半導体集積回路装置。 - 請求項34記載の半導体集積回路装置において、
第2基板と、
前記第2基板の第2主面側に形成され、前記第2主面内で第3方向に延在するn型の第5半導体領域と、
前記第2基板の前記第2主面側に形成され、前記第2主面内で前記第3方向に延在するp型の第6半導体領域と、
前記第2基板の前記第2主面側に形成され、前記第2主面内で前記第3方向に延在するn型の第7半導体領域と、
前記第2基板の前記第2主面側に形成され、前記第2主面内で前記第3方向に延在するp型の第8半導体領域と、
前記第5半導体領域上に形成された第5絶縁層と、
前記第6半導体領域上に形成された第6絶縁層と、
前記第7半導体領域上に形成された第7絶縁層と、
前記第8半導体領域上に形成された第8絶縁層と、
前記第5絶縁層上に形成された第5半導体層と、
前記第6絶縁層上に形成された第6半導体層と、
前記第7絶縁層上に形成された第7半導体層と、
前記第8絶縁層上に形成された第8半導体層と、
を有し、
前記第5半導体領域、前記第6半導体領域、前記第7半導体領域、および、前記第8半導体領域は、前記第2主面内で前記第3方向と交差する第4方向に、前記第5半導体領域、前記第6半導体領域、前記第7半導体領域、および、前記第8半導体領域の順に配列され、
前記第6MISFETおよび前記第22MISFETは、前記第6半導体層に形成され、
前記第7MISFETは、前記第7半導体層に形成され、
前記第8MISFETは、前記第5半導体層に形成されており、
前記制御回路は、
前記第3電圧値に設定された前記第1基板バイアス電圧を前記第6半導体領域に印加することにより前記第6MISFETおよび前記第22MISFETに印加し、
前記第4電圧値に設定された前記第2基板バイアス電圧を前記第7半導体領域に印加することにより前記第7MISFETに印加し、
前記第3基板バイアス電圧を前記第5半導体領域に印加することにより前記第8MISFETに印加する、半導体集積回路装置。
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