JP2001156261A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
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Abstract
(57)【要約】
【課題】 回路規模を縮小しつつ、製品歩留りの改善と
信頼性を確保しつつ高速化を実現し、製品歩留りの向上
と使い勝手のよい半導体集積回路装置を提供する。 【解決手段】 ＣＭＯＳで構成される主回路に対して、
その動作速度に対応した速度検出信号を形成する速度モ
ニタ回路と、上記主回路及び上記速度モニタ回路を構成
するＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯ
ＳＦＥＴとがそれぞれ形成される半導体領域に、対応す
る基板バイアス電圧を供給する基板バイアス制御回路を
設け、上記基板バイアス制御回路により、複数種類の動
作速度に対応して設定された速度信号と上記速度検出信
号とが一致するように上記基板バイアス電圧を形成す
る。主回路を構成するＭＯＳＦＥＴが形成される半導体
領域に基板バイアス回路により正のバイアス電圧を供給
するとともに、上記半導体領域とソースとの間に流れる
基板電流に応答して上記半導体領域に供給れる電流を制
限する電流制限回路を設ける。
信頼性を確保しつつ高速化を実現し、製品歩留りの向上
と使い勝手のよい半導体集積回路装置を提供する。 【解決手段】 ＣＭＯＳで構成される主回路に対して、
その動作速度に対応した速度検出信号を形成する速度モ
ニタ回路と、上記主回路及び上記速度モニタ回路を構成
するＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯ
ＳＦＥＴとがそれぞれ形成される半導体領域に、対応す
る基板バイアス電圧を供給する基板バイアス制御回路を
設け、上記基板バイアス制御回路により、複数種類の動
作速度に対応して設定された速度信号と上記速度検出信
号とが一致するように上記基板バイアス電圧を形成す
る。主回路を構成するＭＯＳＦＥＴが形成される半導体
領域に基板バイアス回路により正のバイアス電圧を供給
するとともに、上記半導体領域とソースとの間に流れる
基板電流に応答して上記半導体領域に供給れる電流を制
限する電流制限回路を設ける。
Description
【０００１】
【発明の属する利用分野】本発明は半導体集積回路装置
に関し、主に複数通りの動作速度で動作させられるＣＭ
ＯＳ回路や高速動作が要求されるＣＭＯＳ回路を備えた
ものに利用して有効な技術に関するものである。
に関し、主に複数通りの動作速度で動作させられるＣＭ
ＯＳ回路や高速動作が要求されるＣＭＯＳ回路を備えた
ものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】本発明を成した後の調査によって、後で
説明する本発明に関連すると思われるものとして、特開
平１１−１２２０４７号公報（以下、先行技術１とい
う）があることが判明した。先行技術１の公報において
は、処理性能を劣化させることなく消費電流を低減する
ため、内部回路に含まれるＭＯＳトランジスタのバック
ゲートへ与えられるバックゲート電圧の電圧レベルを、
モード検出信号からの動作モードに応じて、複数の異な
る電圧レベルの電圧を発生する電圧発生回路の出力電圧
を選択して供給してＭＯＳトランジスタのしきい値電圧
を変化させるものである。また、上記のような先行技術
１とは発明の前提が異なり、本願発明者等によりなさ
れ、基板バアイス制御によりＭＯＳトランジスタのプロ
セスばらつきを補償するという発明を本願出願人が特開
平８−２７４６２０号公報（以下、先行技術２という）
において提案している。
説明する本発明に関連すると思われるものとして、特開
平１１−１２２０４７号公報（以下、先行技術１とい
う）があることが判明した。先行技術１の公報において
は、処理性能を劣化させることなく消費電流を低減する
ため、内部回路に含まれるＭＯＳトランジスタのバック
ゲートへ与えられるバックゲート電圧の電圧レベルを、
モード検出信号からの動作モードに応じて、複数の異な
る電圧レベルの電圧を発生する電圧発生回路の出力電圧
を選択して供給してＭＯＳトランジスタのしきい値電圧
を変化させるものである。また、上記のような先行技術
１とは発明の前提が異なり、本願発明者等によりなさ
れ、基板バアイス制御によりＭＯＳトランジスタのプロ
セスばらつきを補償するという発明を本願出願人が特開
平８−２７４６２０号公報（以下、先行技術２という）
において提案している。
【０００３】
【発明が解決しようとする課題】上記先行技術１におい
ては、低消費電力のためにＭＯＳトランジスタのバック
ゲート電圧を変化させるために、それに対応した数の電
圧発生回路を有するものである。かかる電圧発生回路
は、負のバックゲート電圧を形成する場合には例えば上
記公報の添付図面の図９に示されるようなチャージポン
プ回路が用いられる。このチャージポンプ回路は、ＤＣ
−ＤＣコンバータであるが、その電圧変換効率は低くそ
の消費電力は比較的大きなものとなる。
ては、低消費電力のためにＭＯＳトランジスタのバック
ゲート電圧を変化させるために、それに対応した数の電
圧発生回路を有するものである。かかる電圧発生回路
は、負のバックゲート電圧を形成する場合には例えば上
記公報の添付図面の図９に示されるようなチャージポン
プ回路が用いられる。このチャージポンプ回路は、ＤＣ
−ＤＣコンバータであるが、その電圧変換効率は低くそ
の消費電力は比較的大きなものとなる。
【０００４】上記先行技術１においては、上記のように
複数通りの動作モードがある場合、それに対応した数の
電圧発生回路が必要となって回路規模を大きくしてしま
うとともに、１つの動作モードにおいては必要なバッグ
ゲートは１つであるのに対して、上記のように複数通り
の動作モードに対応したバックゲートを発生させるもの
では、使用しないバックゲート電圧を発生させるために
無駄な電流消費を生じさせてしまうという問題がある。
そこで、１つの動作モードのときには、それに対応した
電圧発生回路のみを動作させ、他のバックゲート電圧に
対応された電圧発生回路の動作を停止させればよいが、
その場合には動作モードの切り換え応答性が犠牲になっ
てしまうものである。
複数通りの動作モードがある場合、それに対応した数の
電圧発生回路が必要となって回路規模を大きくしてしま
うとともに、１つの動作モードにおいては必要なバッグ
ゲートは１つであるのに対して、上記のように複数通り
の動作モードに対応したバックゲートを発生させるもの
では、使用しないバックゲート電圧を発生させるために
無駄な電流消費を生じさせてしまうという問題がある。
そこで、１つの動作モードのときには、それに対応した
電圧発生回路のみを動作させ、他のバックゲート電圧に
対応された電圧発生回路の動作を停止させればよいが、
その場合には動作モードの切り換え応答性が犠牲になっ
てしまうものである。
【０００５】前記先行技術１のかかる問題を解決するた
めに、それとは全く別の観点で本願発明者等においては
先に発明された先行技術２を組み合わせることにより、
回路の簡素化と低消費電力化を併せ持つ上に、プロセス
ばらつきにも対応でき、製品歩留りの大幅な改善を可能
とするＣＭＯＳ構成の半導体集積回路装置や製品歩留り
の改善と信頼性とを確保しつつ高速化を可能にしたＭＯ
Ｓ構成の半導体集積回路装置を開発するに至った。
めに、それとは全く別の観点で本願発明者等においては
先に発明された先行技術２を組み合わせることにより、
回路の簡素化と低消費電力化を併せ持つ上に、プロセス
ばらつきにも対応でき、製品歩留りの大幅な改善を可能
とするＣＭＯＳ構成の半導体集積回路装置や製品歩留り
の改善と信頼性とを確保しつつ高速化を可能にしたＭＯ
Ｓ構成の半導体集積回路装置を開発するに至った。
【０００６】この発明の目的は、回路規模を縮小しつ
つ、低消費電力化と製品歩留りの向上を実現した半導体
集積回路装置を提供することにある。この発明の目的
は、上記に加えて使い勝手の改善を実現した半導体集積
回路装置を提供することにある。この発明の他の目的
は、製品歩留りの改善と信頼性を確保しつつ高速化を実
現した半導体集積回路装置を提供することにある。この
発明の更に他の目的は、上記に加えて、制御性と素子の
微細化に適合した半導体集積回路装置を提供することに
ある。この発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。
つ、低消費電力化と製品歩留りの向上を実現した半導体
集積回路装置を提供することにある。この発明の目的
は、上記に加えて使い勝手の改善を実現した半導体集積
回路装置を提供することにある。この発明の他の目的
は、製品歩留りの改善と信頼性を確保しつつ高速化を実
現した半導体集積回路装置を提供することにある。この
発明の更に他の目的は、上記に加えて、制御性と素子の
微細化に適合した半導体集積回路装置を提供することに
ある。この発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。ＣＭＯＳで構成される主回路に対し
て、その動作速度に対応した速度検出信号を形成する速
度モニタ回路と、上記主回路及び上記速度モニタ回路を
構成するＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型
ＭＯＳＦＥＴとがそれぞれ形成される半導体領域に、対
応する基板バイアス電圧を供給する基板バイアス制御回
路を設け、上記基板バイアス制御回路により、複数種類
の動作速度に対応して設定された速度信号と上記速度検
出信号とが一致するように上記基板バイアス電圧を形成
する。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。ＣＭＯＳで構成される主回路に対し
て、その動作速度に対応した速度検出信号を形成する速
度モニタ回路と、上記主回路及び上記速度モニタ回路を
構成するＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型
ＭＯＳＦＥＴとがそれぞれ形成される半導体領域に、対
応する基板バイアス電圧を供給する基板バイアス制御回
路を設け、上記基板バイアス制御回路により、複数種類
の動作速度に対応して設定された速度信号と上記速度検
出信号とが一致するように上記基板バイアス電圧を形成
する。
【０００８】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。ＣＭＯＳで構成される主回路に対して、その動作速
度に対応した速度検出信号を形成する速度モニタ回路
と、電源電圧発生回路とを設け、上記電源電圧発生回路
により、複数種類の動作速度に対応して設定された速度
信号と上記速度検出信号とが一致するように上記主回路
と速度モニタ回路の動作電圧を制御する。
表的なものの概要を簡単に説明すれば、下記の通りであ
る。ＣＭＯＳで構成される主回路に対して、その動作速
度に対応した速度検出信号を形成する速度モニタ回路
と、電源電圧発生回路とを設け、上記電源電圧発生回路
により、複数種類の動作速度に対応して設定された速度
信号と上記速度検出信号とが一致するように上記主回路
と速度モニタ回路の動作電圧を制御する。
【０００９】本願において開示される発明のうち更に他
の代表的なものの概要を簡単に説明すれば、下記の通り
である。主回路を構成するＭＯＳＦＥＴが形成される半
導体領域に基板バイアス回路により正のバイアス電圧を
供給するとともに、上記半導体領域とソースとの間に流
れる基板電流に応答して上記半導体領域に供給れる電流
を制限する電流制限回路を設ける。
の代表的なものの概要を簡単に説明すれば、下記の通り
である。主回路を構成するＭＯＳＦＥＴが形成される半
導体領域に基板バイアス回路により正のバイアス電圧を
供給するとともに、上記半導体領域とソースとの間に流
れる基板電流に応答して上記半導体領域に供給れる電流
を制限する電流制限回路を設ける。
【００１０】
【発明の実施の形態】図１には、この発明に係る半導体
集積回路装置の一実施例の基本的なブロック図が示され
ている。同図には、この発明に関連する回路ブロックを
取り出して示されている。同図の各回路ブロックは、公
知のＣＭＯＳ集積回路の製造技術によって、特に制限さ
れないが、単結晶シリコンのような１個の半導体基板上
において形成される。
集積回路装置の一実施例の基本的なブロック図が示され
ている。同図には、この発明に関連する回路ブロックを
取り出して示されている。同図の各回路ブロックは、公
知のＣＭＯＳ集積回路の製造技術によって、特に制限さ
れないが、単結晶シリコンのような１個の半導体基板上
において形成される。
【００１１】本願において、用語「ＭＯＳ」は、本来は
メタル・オキサイド・セミコンダクタ構成を簡略的に呼
称するようになったものと理解される。しかし、近年の
一般的呼称でのＭＯＳは、半導体装置の本質部分のうち
のメタルをポリシリコンのような金属でない電気導電体
に換えたり、オキサイドを他の絶縁体に換えたりするも
のもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳ
に付いての捉え方の変化に応じた広い技術的意味合いを
持つと理解されるようになってきている。ＭＯＳＦＥＴ
又はＭＯＳトランジスタもまた同様に狭い意味で理解さ
れているのではなく、実質上は絶縁ゲート電界効果トラ
ンジスタとして捉えられるような広義の構成をも含めて
の意味となってきている。本発明のＣＭＯＳ、ＭＯＳＦ
ＥＴ及びＭＯＳトランジスタ等は一般的呼称に習ってい
る。
メタル・オキサイド・セミコンダクタ構成を簡略的に呼
称するようになったものと理解される。しかし、近年の
一般的呼称でのＭＯＳは、半導体装置の本質部分のうち
のメタルをポリシリコンのような金属でない電気導電体
に換えたり、オキサイドを他の絶縁体に換えたりするも
のもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳ
に付いての捉え方の変化に応じた広い技術的意味合いを
持つと理解されるようになってきている。ＭＯＳＦＥＴ
又はＭＯＳトランジスタもまた同様に狭い意味で理解さ
れているのではなく、実質上は絶縁ゲート電界効果トラ
ンジスタとして捉えられるような広義の構成をも含めて
の意味となってきている。本発明のＣＭＯＳ、ＭＯＳＦ
ＥＴ及びＭＯＳトランジスタ等は一般的呼称に習ってい
る。
【００１２】同図の主回路は、その基本的な構成である
Ｐチャンネル型ＭＯＳＦＥＴＱ１とＮチャンネル型ＭＯ
ＳＦＥＴＱ２からなるＣＭＯＳインバータ回路が代表と
して例示的に示されている。かかるＣＭＯＳ回路を用い
て主回路が構成されてなる半導体集積回路装置が消費す
る電力には，スイッチング時の充放電によるダイナミッ
クな消費電力と，サブスレッショルドリーク電流による
スタティックな消費電力が存在する。ダイナミックな消
費電力は，電源電位ｖｄｄの二乗に比例するため，電源
電位ｖｄｄの値を下げると効果的に消費電力を低下でき
る。近年、上記主回路として、例えばマイクロプロセッ
サ等では，電源電位ｖｄｄを下げて低消費電力化する傾
向にある。
Ｐチャンネル型ＭＯＳＦＥＴＱ１とＮチャンネル型ＭＯ
ＳＦＥＴＱ２からなるＣＭＯＳインバータ回路が代表と
して例示的に示されている。かかるＣＭＯＳ回路を用い
て主回路が構成されてなる半導体集積回路装置が消費す
る電力には，スイッチング時の充放電によるダイナミッ
クな消費電力と，サブスレッショルドリーク電流による
スタティックな消費電力が存在する。ダイナミックな消
費電力は，電源電位ｖｄｄの二乗に比例するため，電源
電位ｖｄｄの値を下げると効果的に消費電力を低下でき
る。近年、上記主回路として、例えばマイクロプロセッ
サ等では，電源電位ｖｄｄを下げて低消費電力化する傾
向にある。
【００１３】上記ＣＭＯＳ回路の動作速度は電源電位ｖ
ｄｄの低下にともない遅くなる。動作速度の劣化を防ぐ
ためには，電源電位ｖｄｄの低下にともないＭＯＳＦＥ
Ｔのしきい値電圧を下げる必要がある。しかし、しきい
値電圧を下げると図３５のしきい値電圧と電流との特性
図に示すように極端にサブスレッショルドリーク電流が
増加する。このため、電源電位ｖｄｄの低下が進むにつ
れて、従来はそれほど大きくなかったサブスレッショル
ドリーク電流によるスタティックな消費電力の増加が顕
著になってきた。このため、高速性と低電力性の二点を
両立したマイクロプロセッサ等のＣＭＯＳデジタル回路
を実現することが重要な課題となっている。
ｄｄの低下にともない遅くなる。動作速度の劣化を防ぐ
ためには，電源電位ｖｄｄの低下にともないＭＯＳＦＥ
Ｔのしきい値電圧を下げる必要がある。しかし、しきい
値電圧を下げると図３５のしきい値電圧と電流との特性
図に示すように極端にサブスレッショルドリーク電流が
増加する。このため、電源電位ｖｄｄの低下が進むにつ
れて、従来はそれほど大きくなかったサブスレッショル
ドリーク電流によるスタティックな消費電力の増加が顕
著になってきた。このため、高速性と低電力性の二点を
両立したマイクロプロセッサ等のＣＭＯＳデジタル回路
を実現することが重要な課題となっている。
【００１４】上記の問題を解決する方法として、前記先
行技術１（例えば特開平１１−１２２０４７号公報）に
より提案されているように、基板バイアスを動作モード
に応じて複数の異なる電位に固定することにより、ＭＯ
Ｓトランジスタのしきい値電圧を調整する方法が挙げら
れる。しかしながら、先行技術１では、前記のようにバ
ックゲート電圧に対応した、言い換えるならば、低速動
作モード、中速動作モード及び高速動作モードのそれぞ
れに対応して複数の電圧発生回路を必要とするため、回
路規模が大きくなってしまうとともに、電圧発生回路で
の無駄な電流消費が生じてしまうという問題を有する。
行技術１（例えば特開平１１−１２２０４７号公報）に
より提案されているように、基板バイアスを動作モード
に応じて複数の異なる電位に固定することにより、ＭＯ
Ｓトランジスタのしきい値電圧を調整する方法が挙げら
れる。しかしながら、先行技術１では、前記のようにバ
ックゲート電圧に対応した、言い換えるならば、低速動
作モード、中速動作モード及び高速動作モードのそれぞ
れに対応して複数の電圧発生回路を必要とするため、回
路規模が大きくなってしまうとともに、電圧発生回路で
の無駄な電流消費が生じてしまうという問題を有する。
【００１５】この実施例では、前記本願発明者等におい
て先に開発された先行技術２における電圧制御技術を利
用するものである。すなわち、主回路の動作速度を測定
するために同じＣＭＯＳ回路で速度モニタ回路を構成す
る。速度モニタ回路及び主回路は、基板バイアス制御回
路で形成されたＰＭＯＳ基板バイアス及びＮＭＯＳ基板
バイアスによりＭＯＳＦＥＴのしきい値電圧を変化させ
ることができ、その結果動作速度を制御することができ
る。
て先に開発された先行技術２における電圧制御技術を利
用するものである。すなわち、主回路の動作速度を測定
するために同じＣＭＯＳ回路で速度モニタ回路を構成す
る。速度モニタ回路及び主回路は、基板バイアス制御回
路で形成されたＰＭＯＳ基板バイアス及びＮＭＯＳ基板
バイアスによりＭＯＳＦＥＴのしきい値電圧を変化させ
ることができ、その結果動作速度を制御することができ
る。
【００１６】速度モニタ回路は、速度切り換えのための
制御信号を受け、その動作速度に応じて速度検出信号を
出力する。基板バイアス制御回路は、速度モニタ回路が
出力する速度検出信号をもとに速度モニタ回路の動作速
度を検出し、上記制御信号と比較して動作速度が所望の
値になるようにＰＭＯＳ基板バイアス及びＮＭＯＳ基板
バイアスを発生して、速度モニタ回路及び主回路のＰチ
ャンネル型ＭＯＳＦＥＴＱ１とＮチャンネル型ＭＯＳＦ
ＥＴＱ２がそれぞれ形成される半導体領域（通常、ウェ
ル領域）に供給する。
制御信号を受け、その動作速度に応じて速度検出信号を
出力する。基板バイアス制御回路は、速度モニタ回路が
出力する速度検出信号をもとに速度モニタ回路の動作速
度を検出し、上記制御信号と比較して動作速度が所望の
値になるようにＰＭＯＳ基板バイアス及びＮＭＯＳ基板
バイアスを発生して、速度モニタ回路及び主回路のＰチ
ャンネル型ＭＯＳＦＥＴＱ１とＮチャンネル型ＭＯＳＦ
ＥＴＱ２がそれぞれ形成される半導体領域（通常、ウェ
ル領域）に供給する。
【００１７】例えば、速度モニタ回路に対して上記制御
信号により設定された動作速度に対して、その速度検出
信号が遅い場合は基板バイアスを浅くしてＭＯＳＦＥＴ
のしきい値電圧を下げるように制御して、速度モニタ回
路及び主回路の動作速度を速くする。反対に、速度モニ
タ回路の速度検出信号上記設定値よりも速い場合は基板
バイアスを深くしてＭＯＳＦＥＴのしきい値電圧を上
げ、速度モニタ回路及び主回路の動作速度を遅くする。
速度モニタ回路の動作速度が上記設定値に等しい時には
基板バイアスをそのまま保ち続ける。この結果、速度モ
ニタ回路及び主回路は、上記制御信号により設定された
動作モードに対応した動作速度を保つことができる。
信号により設定された動作速度に対して、その速度検出
信号が遅い場合は基板バイアスを浅くしてＭＯＳＦＥＴ
のしきい値電圧を下げるように制御して、速度モニタ回
路及び主回路の動作速度を速くする。反対に、速度モニ
タ回路の速度検出信号上記設定値よりも速い場合は基板
バイアスを深くしてＭＯＳＦＥＴのしきい値電圧を上
げ、速度モニタ回路及び主回路の動作速度を遅くする。
速度モニタ回路の動作速度が上記設定値に等しい時には
基板バイアスをそのまま保ち続ける。この結果、速度モ
ニタ回路及び主回路は、上記制御信号により設定された
動作モードに対応した動作速度を保つことができる。
【００１８】この実施例では、特に制限されないが、Ｐ
ＭＯＳ基板バイアスは電圧ｖｈｈ１〜ｖｈｈ２、及びＮ
ＭＯＳ基板バイアスはｖｌｌ１〜ｖｌｌ２のように、逆
バイアスにも順バイアスにも印加することができるよう
にされている。図３６の基板バイアスとしきい値電圧と
の特性図に示すように、（ａ）に示したＮチャンネル型
ＭＯＳＦＥＴの特性と、（ｂ）に示したＰチャンネル型
ＭＯＳＦＥＴの特性に示すように、ＭＯＳトランジスタ
に逆バイアスを印加すると、基板バイアスは深くなる方
向で、しきい値電圧は高くなる。ＭＯＳトランジスタに
順バイアスを印加すると、基板バイアスは浅くなる方向
で、しきい値電圧は低くなる。
ＭＯＳ基板バイアスは電圧ｖｈｈ１〜ｖｈｈ２、及びＮ
ＭＯＳ基板バイアスはｖｌｌ１〜ｖｌｌ２のように、逆
バイアスにも順バイアスにも印加することができるよう
にされている。図３６の基板バイアスとしきい値電圧と
の特性図に示すように、（ａ）に示したＮチャンネル型
ＭＯＳＦＥＴの特性と、（ｂ）に示したＰチャンネル型
ＭＯＳＦＥＴの特性に示すように、ＭＯＳトランジスタ
に逆バイアスを印加すると、基板バイアスは深くなる方
向で、しきい値電圧は高くなる。ＭＯＳトランジスタに
順バイアスを印加すると、基板バイアスは浅くなる方向
で、しきい値電圧は低くなる。
【００１９】例えばＮチャンネル型ＭＯＳＦＥＴは基板
バイアスを大きくするとしきい値電圧が下がり、Ｐチャ
ンネル型ＭＯＳＦＥＴは基板バイアスを小さくするとし
きい値電圧が下がる。Ｎチャンネル型ＭＯＳＦＥＴで
は、基板バイアスがＮチャンネル型ＭＯＳＦＥＴのソー
ス電位と比較して負の電位である場合、ＰＮ接合の逆方
向にバイアスされている事から逆バイアスと呼ばれる。
また、基板バイアスがソース電位と比較して正の電位で
ある場合、ＰＮ接合の順方向にバイアスされている事か
ら順バイアスと呼ばれる。Ｐチャンネル型ＭＯＳＦＥＴ
の場合は反対で、基板バイアスがＰチャンネル型ＭＯＳ
ＦＥＴのソース電位と比較して正の電位である場合を逆
バイアス、負の電位である場合を順バイアスと呼ぶ。
バイアスを大きくするとしきい値電圧が下がり、Ｐチャ
ンネル型ＭＯＳＦＥＴは基板バイアスを小さくするとし
きい値電圧が下がる。Ｎチャンネル型ＭＯＳＦＥＴで
は、基板バイアスがＮチャンネル型ＭＯＳＦＥＴのソー
ス電位と比較して負の電位である場合、ＰＮ接合の逆方
向にバイアスされている事から逆バイアスと呼ばれる。
また、基板バイアスがソース電位と比較して正の電位で
ある場合、ＰＮ接合の順方向にバイアスされている事か
ら順バイアスと呼ばれる。Ｐチャンネル型ＭＯＳＦＥＴ
の場合は反対で、基板バイアスがＰチャンネル型ＭＯＳ
ＦＥＴのソース電位と比較して正の電位である場合を逆
バイアス、負の電位である場合を順バイアスと呼ぶ。
【００２０】以下、本明細書においては、基板バイアス
をＭＯＳＦＥＴの逆バイアス方向に大きくすることを
「基板バイアスを深くする」と、また順バイアス方向に
大きくする事を「基板バイアスを浅くする」と表現す
る。このことから、ＣＭＯＳ回路は基板に逆バイアスを
印加すると動作速度を遅くし、順バイアスを印加すると
動作速度を速くすることがわかる。
をＭＯＳＦＥＴの逆バイアス方向に大きくすることを
「基板バイアスを深くする」と、また順バイアス方向に
大きくする事を「基板バイアスを浅くする」と表現す
る。このことから、ＣＭＯＳ回路は基板に逆バイアスを
印加すると動作速度を遅くし、順バイアスを印加すると
動作速度を速くすることがわかる。
【００２１】この実施例では、各動作モードに対応して
共通に用いられる速度モニタ回路と基板バイアス制御回
路により、各動作モードに応じた複数通りのＰＭＯＳバ
イアスとＮＭＯＳバイアスを形成することができる。こ
の結果、回路の簡素化を図ることができるときもに、そ
の動作モードでは使用しないバックゲート電圧に対応し
た電圧発生回路が存在しないから、そこでの無駄な電流
消費がなく、効率のよい電圧発生動作を行わせることが
できる。例えば、半導体集積回路装置が何も動作を行わ
ないスタンバイ状態、遅い信号処理動作で設定される低
速モード、中間的な信号処理動作時に設定される中速モ
ード及び最高速の信号処理時に設定される高速モードの
４通りの動作モードを設けても、上記速度モニタ回路及
び基板バイアス制御回路はそれぞれの動作モードに対し
て共通に使用される。
共通に用いられる速度モニタ回路と基板バイアス制御回
路により、各動作モードに応じた複数通りのＰＭＯＳバ
イアスとＮＭＯＳバイアスを形成することができる。こ
の結果、回路の簡素化を図ることができるときもに、そ
の動作モードでは使用しないバックゲート電圧に対応し
た電圧発生回路が存在しないから、そこでの無駄な電流
消費がなく、効率のよい電圧発生動作を行わせることが
できる。例えば、半導体集積回路装置が何も動作を行わ
ないスタンバイ状態、遅い信号処理動作で設定される低
速モード、中間的な信号処理動作時に設定される中速モ
ード及び最高速の信号処理時に設定される高速モードの
４通りの動作モードを設けても、上記速度モニタ回路及
び基板バイアス制御回路はそれぞれの動作モードに対し
て共通に使用される。
【００２２】このことは、単に回路の簡素化や低消費電
力をもたらすことだけではなく、上記制御信号の設定に
より、上記低速モードと中速モードとの中間に例えば低
中速モードを設定したり、上記中速モードと高速モード
との間に例えば中高速モードを設定したりすることもで
きる。つまり、上記の回路構成では上記制御信号の変更
による、いわばソフトウェアによりＣＭＯＳ回路の動作
速度をその時々の信号処理時間に応じて任意の速度に設
定することができ、使い勝手の飛躍的な向上も実現でき
るという別の効果も奏することができる。
力をもたらすことだけではなく、上記制御信号の設定に
より、上記低速モードと中速モードとの中間に例えば低
中速モードを設定したり、上記中速モードと高速モード
との間に例えば中高速モードを設定したりすることもで
きる。つまり、上記の回路構成では上記制御信号の変更
による、いわばソフトウェアによりＣＭＯＳ回路の動作
速度をその時々の信号処理時間に応じて任意の速度に設
定することができ、使い勝手の飛躍的な向上も実現でき
るという別の効果も奏することができる。
【００２３】この実施例においては、別の観点からする
と半導体集積回路装置の製造歩留りを飛躍的に改善する
ことができる。近年のようにＭＯＳＦＥＴの微細化が進
むと、作成プロセスにおけるＭＯＳＦＥＴ寸法やＭＯＳ
ＦＥＴ性能のばらつきが大きくなる。ところで、マイク
ロプロセッサ等のＣＭＯＳ回路で構成される半導体集積
回路装置では、多数のＭＯＳＦＥＴを総合した結果が動
作速度や消費電力を決定する。このため、マイクロプロ
セッサチップの内部でＭＯＳＦＥＴが性能ばらつきを持
っている場合でも、チップとして性能を見た場合には個
々のＭＯＳＦＥＴ性能のばらつきは平均化される。従っ
て、チップ内の性能平均がチップ間でばらつきを持つ事
が問題となる。
と半導体集積回路装置の製造歩留りを飛躍的に改善する
ことができる。近年のようにＭＯＳＦＥＴの微細化が進
むと、作成プロセスにおけるＭＯＳＦＥＴ寸法やＭＯＳ
ＦＥＴ性能のばらつきが大きくなる。ところで、マイク
ロプロセッサ等のＣＭＯＳ回路で構成される半導体集積
回路装置では、多数のＭＯＳＦＥＴを総合した結果が動
作速度や消費電力を決定する。このため、マイクロプロ
セッサチップの内部でＭＯＳＦＥＴが性能ばらつきを持
っている場合でも、チップとして性能を見た場合には個
々のＭＯＳＦＥＴ性能のばらつきは平均化される。従っ
て、チップ内の性能平均がチップ間でばらつきを持つ事
が問題となる。
【００２４】図３７に示すように、チップの数が多いと
チップ内の平均しきい値電圧は図のように正規分布をす
る。この分布の広がりが、近年の微細化により大きくな
ってきている。このようにばらつきを持つマイクロプロ
セッサ等の半導体集積回路装置において、全マイクロプ
ロセッサチップに対し、前記先行技術１のような低速と
高速動作モードに対応して固定的な基板バイアスを逆バ
イアス（例えば−１．５Ｖ）や順バイアス（例えば＋
０．５Ｖ）として印加すると、ばらつきの分布は図３８
のように広がりを持ったまま変化する。
チップ内の平均しきい値電圧は図のように正規分布をす
る。この分布の広がりが、近年の微細化により大きくな
ってきている。このようにばらつきを持つマイクロプロ
セッサ等の半導体集積回路装置において、全マイクロプ
ロセッサチップに対し、前記先行技術１のような低速と
高速動作モードに対応して固定的な基板バイアスを逆バ
イアス（例えば−１．５Ｖ）や順バイアス（例えば＋
０．５Ｖ）として印加すると、ばらつきの分布は図３８
のように広がりを持ったまま変化する。
【００２５】もし仮に図３８の（ａ）点よりもしきい値
電圧が低くなるとサブスレッショルドリーク電流による
スタティックな消費電力が増大しすぎるとしたら、製造
されたマイクロプロセッサチップのうち約１／３は高速
モードで使用できない。同様に、図３８の（ｂ）点より
もしきい値電圧が高くなると動作速度が遅くなりすぎる
としたら、やはりチップの約１／３が低消費電力モード
で使用できないことになる。結局、チップの歩留りは１
／３にしかならず、半導体集積回路装置の製造効率を悪
化させるものになる。
電圧が低くなるとサブスレッショルドリーク電流による
スタティックな消費電力が増大しすぎるとしたら、製造
されたマイクロプロセッサチップのうち約１／３は高速
モードで使用できない。同様に、図３８の（ｂ）点より
もしきい値電圧が高くなると動作速度が遅くなりすぎる
としたら、やはりチップの約１／３が低消費電力モード
で使用できないことになる。結局、チップの歩留りは１
／３にしかならず、半導体集積回路装置の製造効率を悪
化させるものになる。
【００２６】この実施例においては、前記のように速度
モニタ回路と基板バイアス制御回路を組み合わせて、Ｐ
ＭＯＳ基板バイアス及びＮＭＯＳ基板バイアスを形成す
るものであるために、個々のチップのしきい値電圧の分
布がばらつき抑制効果によって狭い範囲に集中すること
となる。つまり、個々のチップ毎において、基板バイア
スを逆バイアスから順バイアスまでの間（例えば−１．
５Ｖから＋０．５Ｖ）変化させることにより、マイクロ
プロセッサチップの性能ばらつきを所望の位置に抑制で
きる。
モニタ回路と基板バイアス制御回路を組み合わせて、Ｐ
ＭＯＳ基板バイアス及びＮＭＯＳ基板バイアスを形成す
るものであるために、個々のチップのしきい値電圧の分
布がばらつき抑制効果によって狭い範囲に集中すること
となる。つまり、個々のチップ毎において、基板バイア
スを逆バイアスから順バイアスまでの間（例えば−１．
５Ｖから＋０．５Ｖ）変化させることにより、マイクロ
プロセッサチップの性能ばらつきを所望の位置に抑制で
きる。
【００２７】上記のようにばらつきを抑制する位置を、
モード切替信号により変化させると、図４０のように高
速モード、中速モード、低速低消費電力モードのそれぞ
れの位置にばらつきを集約させることができる。したが
って、本願発明の適用によって、ＣＭＯＳデジタル回路
で構成されるマイクロプロセッサチップは、前記のよう
に高速化と低消費電力化を同時に実現しつつ、さらにチ
ップの歩留まりを飛躍的に向上させる事ができる。
モード切替信号により変化させると、図４０のように高
速モード、中速モード、低速低消費電力モードのそれぞ
れの位置にばらつきを集約させることができる。したが
って、本願発明の適用によって、ＣＭＯＳデジタル回路
で構成されるマイクロプロセッサチップは、前記のよう
に高速化と低消費電力化を同時に実現しつつ、さらにチ
ップの歩留まりを飛躍的に向上させる事ができる。
【００２８】また、このばらつきを抑制する位置を図４
１のようにサブスレッショルドリーク電流が増大しすぎ
る限界である（ａ）点に置くと、約１／３のマイクロプ
ロセッサチップを（ａ）点にそろえることができ、最高
速モードを設定する事ができる。同様に動作速度が遅く
なる限界である（ｂ）点にばらつきの抑制位置を置く
と、約１／３のチップを（ｂ）点にそろえることがで
き、最低消費電力モードを設定する事ができる。さら
に、ＣＭＯＳ回路が動作しないスタンバイ状態において
は、基板バイアスを最も深く印加する事により図４２の
ようにスタンバイモードを設定し、超低消費電力モード
にすることができる。
１のようにサブスレッショルドリーク電流が増大しすぎ
る限界である（ａ）点に置くと、約１／３のマイクロプ
ロセッサチップを（ａ）点にそろえることができ、最高
速モードを設定する事ができる。同様に動作速度が遅く
なる限界である（ｂ）点にばらつきの抑制位置を置く
と、約１／３のチップを（ｂ）点にそろえることがで
き、最低消費電力モードを設定する事ができる。さら
に、ＣＭＯＳ回路が動作しないスタンバイ状態において
は、基板バイアスを最も深く印加する事により図４２の
ようにスタンバイモードを設定し、超低消費電力モード
にすることができる。
【００２９】この実施例のように共通に使用される基板
バイアス制御回路において、基板バイアス電圧を前記図
３６に示したように順バイアスから逆バイアスの範囲で
変化させることは、制御効率を高くする上で極めて有益
なものとなる。すなわち、本願出願人の先願に係る先行
技術２のように、ＭＯＳＦＥＴに対して逆バイアス電圧
のみを印加して、そのしきい値電圧（Threshold Voltag
e)を変化させる場合に比べ、この実施例のように順バイ
アスから逆バイアスの範囲とした場合は、図４３の特性
図に示すように基板バイアス（Substrate Bias) の電圧
変化幅をほぼ半減させることができる。
バイアス制御回路において、基板バイアス電圧を前記図
３６に示したように順バイアスから逆バイアスの範囲で
変化させることは、制御効率を高くする上で極めて有益
なものとなる。すなわち、本願出願人の先願に係る先行
技術２のように、ＭＯＳＦＥＴに対して逆バイアス電圧
のみを印加して、そのしきい値電圧（Threshold Voltag
e)を変化させる場合に比べ、この実施例のように順バイ
アスから逆バイアスの範囲とした場合は、図４３の特性
図に示すように基板バイアス（Substrate Bias) の電圧
変化幅をほぼ半減させることができる。
【００３０】図４３には、基板バイアスとしきい値電圧
の関係を示す特性図が示されている。順バイアスと逆バ
イアスとを用い、しきい値電圧を０．１５Ｖに制御する
場合、ベスト(BEST)側の範囲でばらつきが生じるＭＯＳ
ＦＥＴのしきい値電圧を上記目標の０．１５Ｖに戻すに
は最大で電圧（ｃ）の基板バイアスを発生させればよい
し、ワートス（WORST)側の範囲でばらつきが生じるＭＯ
ＳＦＥＴのしきい値電圧を上記目標の０．１５Ｖに戻す
には、最大で（ｂ）の基板バイアス電圧を発生させれば
よい。つまり、上記ベストとワートスの範囲でばらつき
を持つＭＯＳＦＥＴのしきい値電圧を目標値（TYPCAL）
に制御するに必要な制御電圧の範囲は、（ｂ）＋（ｃ）
のように約１Ｖ程度でよい。
の関係を示す特性図が示されている。順バイアスと逆バ
イアスとを用い、しきい値電圧を０．１５Ｖに制御する
場合、ベスト(BEST)側の範囲でばらつきが生じるＭＯＳ
ＦＥＴのしきい値電圧を上記目標の０．１５Ｖに戻すに
は最大で電圧（ｃ）の基板バイアスを発生させればよい
し、ワートス（WORST)側の範囲でばらつきが生じるＭＯ
ＳＦＥＴのしきい値電圧を上記目標の０．１５Ｖに戻す
には、最大で（ｂ）の基板バイアス電圧を発生させれば
よい。つまり、上記ベストとワートスの範囲でばらつき
を持つＭＯＳＦＥＴのしきい値電圧を目標値（TYPCAL）
に制御するに必要な制御電圧の範囲は、（ｂ）＋（ｃ）
のように約１Ｖ程度でよい。
【００３１】これに対して、先行技術２のように逆バイ
アス電圧のみを用いるものでは、ＭＯＳＦＥＴのしきい
値電圧を全体的に小さくなるように下側にシフトさせ
る。つまり、前記ワースト（ＷＯＲＳＴ）特性を図示の
ように下げた特性として、これに従って、前記のＴＹＰ
ＩＣＡＬ特性をＢＥＳＴ特性に置き換え、ＷＯＲＳＴ特
性をＴＹＰＣＡＬ特性に置き換えるようにするもので
る。この場合には、前記と同じ範囲でばらつきを持つＭ
ＯＳＦＥＴを目標値に制御するに必要な制御電圧の範囲
は、（ａ）のように約１．９Ｖまで大きくする必要があ
る。
アス電圧のみを用いるものでは、ＭＯＳＦＥＴのしきい
値電圧を全体的に小さくなるように下側にシフトさせ
る。つまり、前記ワースト（ＷＯＲＳＴ）特性を図示の
ように下げた特性として、これに従って、前記のＴＹＰ
ＩＣＡＬ特性をＢＥＳＴ特性に置き換え、ＷＯＲＳＴ特
性をＴＹＰＣＡＬ特性に置き換えるようにするもので
る。この場合には、前記と同じ範囲でばらつきを持つＭ
ＯＳＦＥＴを目標値に制御するに必要な制御電圧の範囲
は、（ａ）のように約１．９Ｖまで大きくする必要があ
る。
【００３２】更に別の観点からすると、この実施例のよ
うに基板バイアスを順バイアスから逆バイアスの範囲で
変化させることは、高集積化を図る上で極めて有益なも
のとなる。すなわち、図４４に示されたしきい値電圧
（Threshold Voltage)とゲート長（Gete Length)との特
性図において、基板バイアス電圧Ｖｂｂの電圧値が逆バ
イアス方向に大きいときにはゲート長の変化に対するし
きい値電圧の変化が大きくなる。特に、素子の微細化の
ためにゲート長を短くし、ショートチャンネル効果が生
じる付近で設計すると、ゲート長のプロセスばらつきに
対するしきい値電圧の変化が極端に大きくなる。
うに基板バイアスを順バイアスから逆バイアスの範囲で
変化させることは、高集積化を図る上で極めて有益なも
のとなる。すなわち、図４４に示されたしきい値電圧
（Threshold Voltage)とゲート長（Gete Length)との特
性図において、基板バイアス電圧Ｖｂｂの電圧値が逆バ
イアス方向に大きいときにはゲート長の変化に対するし
きい値電圧の変化が大きくなる。特に、素子の微細化の
ためにゲート長を短くし、ショートチャンネル効果が生
じる付近で設計すると、ゲート長のプロセスばらつきに
対するしきい値電圧の変化が極端に大きくなる。
【００３３】ＭＯＳＦＥＴのレイアウト設計において、
高集積化のために上記ショートチャンネル効果が生じる
付近でＭＯＳＦＥＴのゲート長を設定することが多い。
この場合、この実施例のように基板バイアスを順バイア
スから逆バイアスの範囲で変化させ、ＭＯＳＦＥＴを大
きな逆バイアス電圧を印加した状態で動作させないよう
にすると、上記しきい値電圧の変化幅が小さくすること
ができ、素子の微細化を図りつつ安定したしきい値電圧
の設定及び制御が可能になるものである。
高集積化のために上記ショートチャンネル効果が生じる
付近でＭＯＳＦＥＴのゲート長を設定することが多い。
この場合、この実施例のように基板バイアスを順バイア
スから逆バイアスの範囲で変化させ、ＭＯＳＦＥＴを大
きな逆バイアス電圧を印加した状態で動作させないよう
にすると、上記しきい値電圧の変化幅が小さくすること
ができ、素子の微細化を図りつつ安定したしきい値電圧
の設定及び制御が可能になるものである。
【００３４】ところで、基板バイアスを順バイアスに印
加してマイクロプロセッサの性能ばらつきを抑制するに
あたり、次の問題が生じる。まず、順バイアスでしきい
値を下げることによりサブスレッショルドリーク電流が
増加する。次に、順バイアスによりＭＯＳトランジスタ
の基板内部でバイポーラ構造のバイポーラ電流が増大す
る。さらに、順バイアスによりラッチアップが発生しつ
いにはＭＯＳＦＥＴを破壊に至らしめる。
加してマイクロプロセッサの性能ばらつきを抑制するに
あたり、次の問題が生じる。まず、順バイアスでしきい
値を下げることによりサブスレッショルドリーク電流が
増加する。次に、順バイアスによりＭＯＳトランジスタ
の基板内部でバイポーラ構造のバイポーラ電流が増大す
る。さらに、順バイアスによりラッチアップが発生しつ
いにはＭＯＳＦＥＴを破壊に至らしめる。
【００３５】つまり、ＣＭＯＳ回路に順バイアスをかけ
た場合、しきい値電圧の低下に伴いサブスレッショルド
リーク電流が増加し、順バイアスによりＣＭＯＳ回路を
形成している基板の内部でバイポーラ電流が増加し、ま
た順バイアスが大きすぎるとラッチアップ現象を起こし
てＭＯＳトランジスタを破壊する可能性がある。これ
ら、電流の増加は、半導体集積回路装置の低消費電力化
にとっては致命的な欠点となる。またラッチアップは起
きてはならない。
た場合、しきい値電圧の低下に伴いサブスレッショルド
リーク電流が増加し、順バイアスによりＣＭＯＳ回路を
形成している基板の内部でバイポーラ電流が増加し、ま
た順バイアスが大きすぎるとラッチアップ現象を起こし
てＭＯＳトランジスタを破壊する可能性がある。これ
ら、電流の増加は、半導体集積回路装置の低消費電力化
にとっては致命的な欠点となる。またラッチアップは起
きてはならない。
【００３６】そこで、この実施例では、電流増加とラッ
チアップの発生を防止するため、電力制限回路は主回路
の電流または温度を計測し、主回路がある一定の電流ま
たは温度を示した場合には、制限信号を発生して基板バ
イアス制御回路がＰＭＯＳ基板バイアス及びＮＭＯＳ基
板バイアスをそれ以上浅くしないように制限する。この
ことで、電流増加とラッチアップの発生を防止できる。
このことにより、信頼性の高いマイクロプロセッサを提
供できる。このような電力制限回路の付加によって、前
記のような動作制御よる種々の利点を享受しつつ、半導
体集積回路装置の信頼性を実現するものである。
チアップの発生を防止するため、電力制限回路は主回路
の電流または温度を計測し、主回路がある一定の電流ま
たは温度を示した場合には、制限信号を発生して基板バ
イアス制御回路がＰＭＯＳ基板バイアス及びＮＭＯＳ基
板バイアスをそれ以上浅くしないように制限する。この
ことで、電流増加とラッチアップの発生を防止できる。
このことにより、信頼性の高いマイクロプロセッサを提
供できる。このような電力制限回路の付加によって、前
記のような動作制御よる種々の利点を享受しつつ、半導
体集積回路装置の信頼性を実現するものである。
【００３７】図２には、本発明に係る半導体集積回路装
置の一実施例のブロック図が示されている。同図は、図
１の速度モニタ回路及び基板バイアス制御回路をより具
体的に示したものであり、速度モニタ回路は、クロック
デューティ変換回路と遅延列から構成され、基板バイア
ス制御回路は位相周波数比較回路と基板バイアス発生回
路から構成される。以下、主回路の代表として示された
ＣＭＯＳインバータ回路は、前記図１のＣＭＯＳインバ
ータ回路と同様であり、その回路記号は省略するもので
ある。
置の一実施例のブロック図が示されている。同図は、図
１の速度モニタ回路及び基板バイアス制御回路をより具
体的に示したものであり、速度モニタ回路は、クロック
デューティ変換回路と遅延列から構成され、基板バイア
ス制御回路は位相周波数比較回路と基板バイアス発生回
路から構成される。以下、主回路の代表として示された
ＣＭＯＳインバータ回路は、前記図１のＣＭＯＳインバ
ータ回路と同様であり、その回路記号は省略するもので
ある。
【００３８】クロックデューティ変換回路は、速度情報
が周波数の形態とされたクロック信号からなる制御信号
を受け、かかる制御信号のデューティ比を所望の値に変
化させて基準信号として出力する。例えば、図６の波形
図に示したように、制御信号に対して周波数を１／４に
分周し、デューティ比を１：３にした信号を基準信号と
して出力させる。この基準信号は、遅延列により遅延さ
れる。遅延列は上記基準信号を受けて、ＰＭＯＳ基板バ
イアス及びＮＭＯＳ基板バイアスの値に応じた遅延時間
を経て遅延信号を出力する。
が周波数の形態とされたクロック信号からなる制御信号
を受け、かかる制御信号のデューティ比を所望の値に変
化させて基準信号として出力する。例えば、図６の波形
図に示したように、制御信号に対して周波数を１／４に
分周し、デューティ比を１：３にした信号を基準信号と
して出力させる。この基準信号は、遅延列により遅延さ
れる。遅延列は上記基準信号を受けて、ＰＭＯＳ基板バ
イアス及びＮＭＯＳ基板バイアスの値に応じた遅延時間
を経て遅延信号を出力する。
【００３９】例えば、上記遅延列は図４に示されている
ように、ＣＭＯＳインバータ回路が直列接続されてお
り、初段のインバータに基準信号が供給される。各イン
バータのＭＯＳトランジスタには、ＰＭＯＳ基板バイア
ス及びＮＭＯＳ基板バイアスが印加され、かかる基板バ
イアスに対応して遅延時間を変化させられる。この実施
例では、最終段から３個めのインバータ出力の遅延が、
図６の制御信号（クロック信号）１周期だけ遅れるよう
な段数のインバータを接続する。例えば、最終段から４
段目のインバータから出力を遅延信号１１として取り出
し、２段目のインバータ出力を遅延信号１２として取り
出す。
ように、ＣＭＯＳインバータ回路が直列接続されてお
り、初段のインバータに基準信号が供給される。各イン
バータのＭＯＳトランジスタには、ＰＭＯＳ基板バイア
ス及びＮＭＯＳ基板バイアスが印加され、かかる基板バ
イアスに対応して遅延時間を変化させられる。この実施
例では、最終段から３個めのインバータ出力の遅延が、
図６の制御信号（クロック信号）１周期だけ遅れるよう
な段数のインバータを接続する。例えば、最終段から４
段目のインバータから出力を遅延信号１１として取り出
し、２段目のインバータ出力を遅延信号１２として取り
出す。
【００４０】この時遅延列の入出力信号は図７のように
なる。すなわち、基準信号の立ち下がりエッジと比べ
て、遅延信号１１の立ち上がりエッジは速く発生し遅延
信号１２の立ち上がりエッジは遅く発生するように設計
されている。それぞれの位相差は、基準信号と遅延信号
１１、あるいは基準信号と遅延信号１２とのＡＮＤ（ア
ンド）をとることで計測できる。
なる。すなわち、基準信号の立ち下がりエッジと比べ
て、遅延信号１１の立ち上がりエッジは速く発生し遅延
信号１２の立ち上がりエッジは遅く発生するように設計
されている。それぞれの位相差は、基準信号と遅延信号
１１、あるいは基準信号と遅延信号１２とのＡＮＤ（ア
ンド）をとることで計測できる。
【００４１】図７に示した状態、つまり、基準信号の立
ち下がり、言い換えるならば、制御信号の１周期に対し
て、遅延信号１１の立ち上がりは速く、遅延信号１２の
立ち上がりは遅くなるような位相関係が標準的な遅延列
の持つ遅延時間であり、プロセスばらつきや電源電位の
変動、温度の変化等により遅延列の遅延時間が変化する
と、図２に示した位相周波数比較回路が速いか遅いかを
判断する。例えば遅延列の遅延時間が速くなると、遅延
信号１１と１２の立ち上がりエッジは基準信号の立ち下
がりエッジよりも速く発生し、逆に遅延時間が遅くなる
と遅延信号１１と１２の立ち上がりエッジは遅く発生す
るようになる。
ち下がり、言い換えるならば、制御信号の１周期に対し
て、遅延信号１１の立ち上がりは速く、遅延信号１２の
立ち上がりは遅くなるような位相関係が標準的な遅延列
の持つ遅延時間であり、プロセスばらつきや電源電位の
変動、温度の変化等により遅延列の遅延時間が変化する
と、図２に示した位相周波数比較回路が速いか遅いかを
判断する。例えば遅延列の遅延時間が速くなると、遅延
信号１１と１２の立ち上がりエッジは基準信号の立ち下
がりエッジよりも速く発生し、逆に遅延時間が遅くなる
と遅延信号１１と１２の立ち上がりエッジは遅く発生す
るようになる。
【００４２】遅延時間が速い場合は、位相周波数比較回
路はダウン信号を出力し、遅延時間が遅い場合は位相周
波数比較回路がアップ信号を出力する。基板バイアス発
生回路は、ダウン信号を受け取ると基板バイアスを深く
する。すなわち、ＰＭＯＳ基板バイアスを大きくし、Ｎ
ＭＯＳ基板バイアスを小さくして逆バイアス方向に基板
バイアスを深くしていく。その結果、遅延列及び主回路
の動作速度は遅くなる。また基板バイアス発生回路がア
ップ信号を受け取ると、基板バイアスを浅くする。すな
わち、ＰＭＯＳ基板バイアスを小さくし、ＮＭＯＳ基板
バイアスを大きくして順バイアス方向に基板バイアスを
浅くしていく。その結果、遅延列及び主回路の動作速度
は速くなる。
路はダウン信号を出力し、遅延時間が遅い場合は位相周
波数比較回路がアップ信号を出力する。基板バイアス発
生回路は、ダウン信号を受け取ると基板バイアスを深く
する。すなわち、ＰＭＯＳ基板バイアスを大きくし、Ｎ
ＭＯＳ基板バイアスを小さくして逆バイアス方向に基板
バイアスを深くしていく。その結果、遅延列及び主回路
の動作速度は遅くなる。また基板バイアス発生回路がア
ップ信号を受け取ると、基板バイアスを浅くする。すな
わち、ＰＭＯＳ基板バイアスを小さくし、ＮＭＯＳ基板
バイアスを大きくして順バイアス方向に基板バイアスを
浅くしていく。その結果、遅延列及び主回路の動作速度
は速くなる。
【００４３】上記のような帰還制御動作によって、遅延
列の動作速度が設定値になると、アップ信号やダウン信
号はとまり、基板バイアス発生回路も一定の基板バイア
スを供給することで、遅延列と主回路の動作速度が一定
に保たれる。遅延列は、インバータ以外にもＡＮＤゲー
トやＮＯＲゲートといったＣＭＯＳ論理回路を用いても
よいし、また主回路となるマイクロプロセッサのクリテ
ィカルパスと同じ組合せのＣＭＯＳ回路を用いてもよ
い。
列の動作速度が設定値になると、アップ信号やダウン信
号はとまり、基板バイアス発生回路も一定の基板バイア
スを供給することで、遅延列と主回路の動作速度が一定
に保たれる。遅延列は、インバータ以外にもＡＮＤゲー
トやＮＯＲゲートといったＣＭＯＳ論理回路を用いても
よいし、また主回路となるマイクロプロセッサのクリテ
ィカルパスと同じ組合せのＣＭＯＳ回路を用いてもよ
い。
【００４４】電力制限回路は、主回路の電流若しくは温
度を計測し、電流値若しくは温度が設定の値よりも大き
くなると制限信号を発生する。制限信号が位相周波数比
較回路31に入力される場合、位相周波数比較回路はアッ
プ信号を停止する。また、制限信号が基板バイアス発生
回路に入力される場合、基板バイアス発生回路は現時点
の基板バイアスより浅い基板バイアスを供給しなくな
る。このようにして、主回路の電流が増大したり温度が
上昇しすぎるのを防ぎ、しきい値電圧低下に伴うサブス
レッショルドリーク電流の上昇を抑え、順バイアスに伴
うバイポーラ電流の増加を抑え、ラッチアップの発生を
防ぐ。
度を計測し、電流値若しくは温度が設定の値よりも大き
くなると制限信号を発生する。制限信号が位相周波数比
較回路31に入力される場合、位相周波数比較回路はアッ
プ信号を停止する。また、制限信号が基板バイアス発生
回路に入力される場合、基板バイアス発生回路は現時点
の基板バイアスより浅い基板バイアスを供給しなくな
る。このようにして、主回路の電流が増大したり温度が
上昇しすぎるのを防ぎ、しきい値電圧低下に伴うサブス
レッショルドリーク電流の上昇を抑え、順バイアスに伴
うバイポーラ電流の増加を抑え、ラッチアップの発生を
防ぐ。
【００４５】図３には、本発明の他の実施例のブロック
図が示されている。同図は、図１の速度モニタ回路及び
基板バイアス制御回路をより具体的に示したものであ
り、速度モニタ回路は、リング発振回路から構成され、
基板バイアス制御回路は位相周波数比較回路と基板バイ
アス発生回路から構成される。リング発振回路は、ＰＭ
ＯＳ基板バイアス及びＮＭＯＳ基板バイアスの値に応じ
て発振周波数を変化させ、速度検出信号としての発振信
号を出力する。
図が示されている。同図は、図１の速度モニタ回路及び
基板バイアス制御回路をより具体的に示したものであ
り、速度モニタ回路は、リング発振回路から構成され、
基板バイアス制御回路は位相周波数比較回路と基板バイ
アス発生回路から構成される。リング発振回路は、ＰＭ
ＯＳ基板バイアス及びＮＭＯＳ基板バイアスの値に応じ
て発振周波数を変化させ、速度検出信号としての発振信
号を出力する。
【００４６】図５にはリング発振回路の一実施例の回路
図が示されている。図のように、リング発振回路は、奇
数個のＣＭＯＳインバータ回路がリング状に接続されて
おり、一ヶ所から発振信号が出力される。各インバータ
のＭＯＳＦＥＴには、ＰＭＯＳ基板バイアス及びＮＭＯ
Ｓ基板バイアスが印加され、その遅延時間が変化させら
れることにより発振周波数を調節できる。位相周波数比
較回路では、速度情報が周波数の形態とされたクロック
信号からなる制御信号とリング発振回路の発振信号の周
波数を比較する。
図が示されている。図のように、リング発振回路は、奇
数個のＣＭＯＳインバータ回路がリング状に接続されて
おり、一ヶ所から発振信号が出力される。各インバータ
のＭＯＳＦＥＴには、ＰＭＯＳ基板バイアス及びＮＭＯ
Ｓ基板バイアスが印加され、その遅延時間が変化させら
れることにより発振周波数を調節できる。位相周波数比
較回路では、速度情報が周波数の形態とされたクロック
信号からなる制御信号とリング発振回路の発振信号の周
波数を比較する。
【００４７】図８に位相周波数比較回路の一実施例の回
路図が示されている。制御信号とリング発振回路の発振
信号の周波数が等しい時、位相周波数比較回路は出力を
出さない。つまり、上記両信号の周波数（位相）が等し
いときには、例えばアップ信号とダウン信号は共にロウ
レベルのままである。プロセスばらつきや電源電位の変
動、温度の変化等によりリング発振回路の遅延列の遅延
時間が変化して発振周波数が変化すると、位相周波数比
較回路がアップ信号またはダウン信号を出力する。
路図が示されている。制御信号とリング発振回路の発振
信号の周波数が等しい時、位相周波数比較回路は出力を
出さない。つまり、上記両信号の周波数（位相）が等し
いときには、例えばアップ信号とダウン信号は共にロウ
レベルのままである。プロセスばらつきや電源電位の変
動、温度の変化等によりリング発振回路の遅延列の遅延
時間が変化して発振周波数が変化すると、位相周波数比
較回路がアップ信号またはダウン信号を出力する。
【００４８】例えばリング発振回路の発振周波数が制御
信号よりも高くなると、位相周波数比較回路はダウン信
号を例えばハイレベルとし、発振周波数が低い場合は位
相周波数比較回路がアップ信号を例えばハイレベルとす
る。基板バイアス発生回路は、ダウン信号のハイレベル
により基板バイアスを深くするよう動作する。すなわ
ち、ＰＭＯＳ基板バイアスを大きくし、ＮＭＯＳ基板バ
イアスを小さくして逆バイアス方向に基板バイアスを深
くしていく。その結果、上記リング発振回路の遅延列の
遅延時間が長くなってリング発振回路の発振周波数が低
くなる。基板バイアス発生回路は、上記のようにアップ
信号がハイレベルにされると、基板バイアスを浅くす
る。すなわち、ＰＭＯＳ基板バイアスを小さくし、ＮＭ
ＯＳ基板バイアスを大きくして順バイアス方向に基板バ
イアスを浅くしていく。その結果、リング発振回路の発
振周波数は高くなる。
信号よりも高くなると、位相周波数比較回路はダウン信
号を例えばハイレベルとし、発振周波数が低い場合は位
相周波数比較回路がアップ信号を例えばハイレベルとす
る。基板バイアス発生回路は、ダウン信号のハイレベル
により基板バイアスを深くするよう動作する。すなわ
ち、ＰＭＯＳ基板バイアスを大きくし、ＮＭＯＳ基板バ
イアスを小さくして逆バイアス方向に基板バイアスを深
くしていく。その結果、上記リング発振回路の遅延列の
遅延時間が長くなってリング発振回路の発振周波数が低
くなる。基板バイアス発生回路は、上記のようにアップ
信号がハイレベルにされると、基板バイアスを浅くす
る。すなわち、ＰＭＯＳ基板バイアスを小さくし、ＮＭ
ＯＳ基板バイアスを大きくして順バイアス方向に基板バ
イアスを浅くしていく。その結果、リング発振回路の発
振周波数は高くなる。
【００４９】上記のような帰還制御動作によって、リン
グ発振回路の発振周波数が制御信号の周波数と等しくな
ると、アップ信号やダウン信号はとまり、基板バイアス
発生回路も一定の基板バイアスを供給することで、遅延
列と主回路の動作速度が一定に保たれる。上記リング発
振回路を構成する遅延列は、インバータ以外にもＡＮＤ
ゲートやＮＯＲゲートといったＣＭＯＳ論理回路を用い
てもよいし、また主回路となるマイクロプロセッサのク
リティカルパスと同じ組合せのＣＭＯＳ回路を用いても
よい。
グ発振回路の発振周波数が制御信号の周波数と等しくな
ると、アップ信号やダウン信号はとまり、基板バイアス
発生回路も一定の基板バイアスを供給することで、遅延
列と主回路の動作速度が一定に保たれる。上記リング発
振回路を構成する遅延列は、インバータ以外にもＡＮＤ
ゲートやＮＯＲゲートといったＣＭＯＳ論理回路を用い
てもよいし、また主回路となるマイクロプロセッサのク
リティカルパスと同じ組合せのＣＭＯＳ回路を用いても
よい。
【００５０】この実施例においても、電力制限回路は、
主回路の電流若しくは温度を計測し、電流値若しくは温
度が設定の値よりも大きくなると制限信号を発生する。
制限信号が位相周波数比較回路に入力される場合、位相
周波数比較回路はアップ信号を停止する。また、制限信
号が基板バイアス発生回路に入力される場合、基板バイ
アス発生回路は現時点の基板バイアスより浅い基板バイ
アスを供給しなくなる。このようにして、主回路の電流
が増大したり温度が上昇しすぎるのを防ぎ、しきい値電
圧低下に伴うサブスレッショルドリーク電流の上昇を抑
え、順バイアスに伴うバイポーラ電流の増加を抑え、ラ
ッチアップの発生を防ぐ。
主回路の電流若しくは温度を計測し、電流値若しくは温
度が設定の値よりも大きくなると制限信号を発生する。
制限信号が位相周波数比較回路に入力される場合、位相
周波数比較回路はアップ信号を停止する。また、制限信
号が基板バイアス発生回路に入力される場合、基板バイ
アス発生回路は現時点の基板バイアスより浅い基板バイ
アスを供給しなくなる。このようにして、主回路の電流
が増大したり温度が上昇しすぎるのを防ぎ、しきい値電
圧低下に伴うサブスレッショルドリーク電流の上昇を抑
え、順バイアスに伴うバイポーラ電流の増加を抑え、ラ
ッチアップの発生を防ぐ。
【００５１】図９には、図２又は図３に示された基板バ
イアス発生回路の一実施例の回路図が示されている。こ
の実施例の基板バイアス発生回路は、アップ／ダウンカ
ウンタ、デコーダ、Ｄ／Ａコンバータから構成される。
アップ／ダウンカウンタは、前記位相周波数比較回路で
形成されたアップ信号及びダウン信号を受け、アップ信
号ではカウンタ信号のカウントを増加し、ダウン信号で
はカウンタ信号のカウントを減少する。
イアス発生回路の一実施例の回路図が示されている。こ
の実施例の基板バイアス発生回路は、アップ／ダウンカ
ウンタ、デコーダ、Ｄ／Ａコンバータから構成される。
アップ／ダウンカウンタは、前記位相周波数比較回路で
形成されたアップ信号及びダウン信号を受け、アップ信
号ではカウンタ信号のカウントを増加し、ダウン信号で
はカウンタ信号のカウントを減少する。
【００５２】デコーダは上記アップ／ダウンカウンタの
カウンタ信号をデコードし、デコーダ信号を出力する。
Ｄ／Ａコンバータはデコーダ信号に応じた電位をＰＭＯ
Ｓ基板バイアス、ＮＭＯＳ基板バイアスとして出力す
る。例えばＮＭＯＳ基板バイアスを逆バイアス−１．５
Ｖから順バイアス＋０．５Ｖまで変化させる場合、ダウ
ン信号がアサート（例えばハイレベル）されるとＮＭＯ
Ｓ基板バイアスは深くなる方向、すなわち＋０．５Ｖか
ら−１．５Ｖの方向へダウン信号に応じて所定の電圧毎
に変化していく。また、アップ信号がアサート（例えば
ハイレベル）されるとＮＭＯＳ基板バイアスは浅くなる
方向、すなわち−１．５Ｖから＋０．５Ｖの方向へアッ
プ信号に応じて所定の電圧毎に変化していく。
カウンタ信号をデコードし、デコーダ信号を出力する。
Ｄ／Ａコンバータはデコーダ信号に応じた電位をＰＭＯ
Ｓ基板バイアス、ＮＭＯＳ基板バイアスとして出力す
る。例えばＮＭＯＳ基板バイアスを逆バイアス−１．５
Ｖから順バイアス＋０．５Ｖまで変化させる場合、ダウ
ン信号がアサート（例えばハイレベル）されるとＮＭＯ
Ｓ基板バイアスは深くなる方向、すなわち＋０．５Ｖか
ら−１．５Ｖの方向へダウン信号に応じて所定の電圧毎
に変化していく。また、アップ信号がアサート（例えば
ハイレベル）されるとＮＭＯＳ基板バイアスは浅くなる
方向、すなわち−１．５Ｖから＋０．５Ｖの方向へアッ
プ信号に応じて所定の電圧毎に変化していく。
【００５３】また、例えばＰＭＯＳ基板バイアスを逆バ
イアス＋１．５Ｖ（電源電位が１．８Ｖのの時には３．
３Ｖ）から順バイアス−０．５Ｖ（電源電位が１．８Ｖ
の時には１．３Ｖ）まで変化させる場合、ダウン信号が
アサートされるとＰＭＯＳ基板バイアスは深くなる方
向、すなわち−０．５Ｖから＋１．５Ｖの方向へダウン
信号に応じて所定の電圧毎に変化していく。また、アッ
プ信号がアサートされるとＰＭＯＳ基板バイアスは浅く
なる方向、すなわち＋１．５Ｖから−０．５Ｖの方向へ
アップ信号に応じて所定の電圧毎に変化していく。
イアス＋１．５Ｖ（電源電位が１．８Ｖのの時には３．
３Ｖ）から順バイアス−０．５Ｖ（電源電位が１．８Ｖ
の時には１．３Ｖ）まで変化させる場合、ダウン信号が
アサートされるとＰＭＯＳ基板バイアスは深くなる方
向、すなわち−０．５Ｖから＋１．５Ｖの方向へダウン
信号に応じて所定の電圧毎に変化していく。また、アッ
プ信号がアサートされるとＰＭＯＳ基板バイアスは浅く
なる方向、すなわち＋１．５Ｖから−０．５Ｖの方向へ
アップ信号に応じて所定の電圧毎に変化していく。
【００５４】図１０には、図２又は図３に示された基板
バイアス発生回路の他の一実施例の回路図が示されてい
る。この実施例の基板バイアス発生回路は、アップ／ダ
ウンシフトレジスタ、Ｄ／Ａコンバータから構成され
る。アップ／ダウンシフトレジスタは、前記位相周波数
比較回路で形成されたアップ信号及びダウン信号を受
け、アップ信号によりレジスタ信号出力のうち選択され
る位置を上に移動し、ダウン信号によりレジスタ信号出
力のうち選択される位置を下に移動する。
バイアス発生回路の他の一実施例の回路図が示されてい
る。この実施例の基板バイアス発生回路は、アップ／ダ
ウンシフトレジスタ、Ｄ／Ａコンバータから構成され
る。アップ／ダウンシフトレジスタは、前記位相周波数
比較回路で形成されたアップ信号及びダウン信号を受
け、アップ信号によりレジスタ信号出力のうち選択され
る位置を上に移動し、ダウン信号によりレジスタ信号出
力のうち選択される位置を下に移動する。
【００５５】Ｄ／Ａコンバータはレジスタ信号に応じた
電位をＰＭＯＳ基板バイアス、ＮＭＯＳ基板バイアスと
して出力する。例えばＮＭＯＳ基板バイアスを逆バイア
ス−１．５Ｖから順バイアス＋０．５Ｖまで変化させる
場合、ダウン信号がアサートされるとＮＭＯＳ基板バイ
アスは深くなる方向、すなわち＋０．５Ｖから−１．５
Ｖの方向へダウン信号に応じて所定の電圧毎に変化して
いく。 また、アップ信号がアサートされるとＮＭＯＳ
基板バイアスは浅くなる方向、すなわち−１．５Ｖから
＋０．５Ｖの方向へアップ信号に応じて所定の電圧毎に
変化していく。
電位をＰＭＯＳ基板バイアス、ＮＭＯＳ基板バイアスと
して出力する。例えばＮＭＯＳ基板バイアスを逆バイア
ス−１．５Ｖから順バイアス＋０．５Ｖまで変化させる
場合、ダウン信号がアサートされるとＮＭＯＳ基板バイ
アスは深くなる方向、すなわち＋０．５Ｖから−１．５
Ｖの方向へダウン信号に応じて所定の電圧毎に変化して
いく。 また、アップ信号がアサートされるとＮＭＯＳ
基板バイアスは浅くなる方向、すなわち−１．５Ｖから
＋０．５Ｖの方向へアップ信号に応じて所定の電圧毎に
変化していく。
【００５６】例えばＰＭＯＳ基板バイアスを逆バイアス
＋０．５Ｖ（電源電位が１．８Ｖの時には３．３Ｖ）か
ら順バイアス−０．５Ｖ（電源電位が１．８Ｖの時には
１．３Ｖ）まで変化させる場合、ダウン信号がアサート
されるとＰＭＯＳ基板バイアスは深くなる方向、すなわ
ち−０．５Ｖから＋１．５Ｖの方向へダウン信号に応じ
て所定の電圧毎に変化していく。また、アップ信号がア
サートされるとＰＭＯＳ基板バイアスは浅くなる方向、
すなわち＋１．５Ｖから−０．５Ｖの方向へアップ信号
に応じて所定の電圧毎に変化していく。
＋０．５Ｖ（電源電位が１．８Ｖの時には３．３Ｖ）か
ら順バイアス−０．５Ｖ（電源電位が１．８Ｖの時には
１．３Ｖ）まで変化させる場合、ダウン信号がアサート
されるとＰＭＯＳ基板バイアスは深くなる方向、すなわ
ち−０．５Ｖから＋１．５Ｖの方向へダウン信号に応じ
て所定の電圧毎に変化していく。また、アップ信号がア
サートされるとＰＭＯＳ基板バイアスは浅くなる方向、
すなわち＋１．５Ｖから−０．５Ｖの方向へアップ信号
に応じて所定の電圧毎に変化していく。
【００５７】図１１には、図２又は図３に示された基板
バイアス発生回路の更に他の一実施例の回路図が示され
ている。この実施例の基板バイアス発生回路はインバー
タ回路、チャージポンプ、ループフィルタ、ＤＣ／ＤＣ
コンバータから構成される。チャージポンプは、前記位
相周波数比較回路で形成されたアップ信号をインバータ
で反転した信号と、ダウン信号を入力し、アップ信号が
入っている間は電源電位ｖｄｄから電流が出力に供給さ
れ、ダウン信号が入っている間は電源電位ｖｓｓ方向へ
電流が出力から放出され、出力の電位を変化させる。
バイアス発生回路の更に他の一実施例の回路図が示され
ている。この実施例の基板バイアス発生回路はインバー
タ回路、チャージポンプ、ループフィルタ、ＤＣ／ＤＣ
コンバータから構成される。チャージポンプは、前記位
相周波数比較回路で形成されたアップ信号をインバータ
で反転した信号と、ダウン信号を入力し、アップ信号が
入っている間は電源電位ｖｄｄから電流が出力に供給さ
れ、ダウン信号が入っている間は電源電位ｖｓｓ方向へ
電流が出力から放出され、出力の電位を変化させる。
【００５８】この出力電位は抵抗と容量からなるループ
フィルタを通って直流電位になり、直流電位はＤＣ／Ｄ
ＣコンバータによりＰＭＯＳ基板バイアスとＮＭＯＳ基
板バイアスに変換される。例えばＮＭＯＳ基板バイアス
を逆バイアス−１．５Ｖから順バイアス＋０．５Ｖまで
変化させる場合、ダウン信号がアサートされるとＮＭＯ
Ｓ基板バイアスは深くなる方向、すなわち＋０．５Ｖか
ら−１．５Ｖの方向へダウン信号に応じてアナログ的に
変化していく。また、アップ信号がアサートされるとＮ
ＭＯＳ基板バイアスは浅くなる方向、すなわち−１．５
Ｖから＋０．５Ｖの方向へアップ信号に応じてアナログ
的に変化していく。
フィルタを通って直流電位になり、直流電位はＤＣ／Ｄ
ＣコンバータによりＰＭＯＳ基板バイアスとＮＭＯＳ基
板バイアスに変換される。例えばＮＭＯＳ基板バイアス
を逆バイアス−１．５Ｖから順バイアス＋０．５Ｖまで
変化させる場合、ダウン信号がアサートされるとＮＭＯ
Ｓ基板バイアスは深くなる方向、すなわち＋０．５Ｖか
ら−１．５Ｖの方向へダウン信号に応じてアナログ的に
変化していく。また、アップ信号がアサートされるとＮ
ＭＯＳ基板バイアスは浅くなる方向、すなわち−１．５
Ｖから＋０．５Ｖの方向へアップ信号に応じてアナログ
的に変化していく。
【００５９】例えばＰＭＯＳ基板バイアスを逆バイアス
＋１．５Ｖ（電源電位が１．８Ｖの時には３．３Ｖ）か
ら順バイアス−０．５Ｖ（電源電位が１．８Ｖの時には
１．３Ｖ）まで変化させる場合、ダウン信号がアサート
されるとＰＭＯＳ基板バイアスは深くなる方向、すなわ
ち−０．５Ｖから＋１．５Ｖの方向へダウン信号に応じ
てアナログ的に変化していく。また、アップ信号がアサ
ートされるとＰＭＯＳ基板バイアスは浅くなる方向、す
なわち＋１．５Ｖから−０．５Ｖの方向へアップ信号に
応じてアナログ的に変化していく。
＋１．５Ｖ（電源電位が１．８Ｖの時には３．３Ｖ）か
ら順バイアス−０．５Ｖ（電源電位が１．８Ｖの時には
１．３Ｖ）まで変化させる場合、ダウン信号がアサート
されるとＰＭＯＳ基板バイアスは深くなる方向、すなわ
ち−０．５Ｖから＋１．５Ｖの方向へダウン信号に応じ
てアナログ的に変化していく。また、アップ信号がアサ
ートされるとＰＭＯＳ基板バイアスは浅くなる方向、す
なわち＋１．５Ｖから−０．５Ｖの方向へアップ信号に
応じてアナログ的に変化していく。
【００６０】図１２には、電力制限回路の一実施例のブ
ロック図示されている。この実施例の電力制限回路は、
電流測定回路と電圧比較器から構成される。電流測定回
路は測定している電流を電圧値に変換して出力電圧を生
成する。電圧比較器は基準電位と出力電圧の電位を比較
し、出力電圧が基準電位より大きくなると制限信号をア
サートする。
ロック図示されている。この実施例の電力制限回路は、
電流測定回路と電圧比較器から構成される。電流測定回
路は測定している電流を電圧値に変換して出力電圧を生
成する。電圧比較器は基準電位と出力電圧の電位を比較
し、出力電圧が基準電位より大きくなると制限信号をア
サートする。
【００６１】図１４には、上記電流測定回路の一実施例
の回路図が示されている。この回路では、ＰＭＯＳ基板
バイアスによるＰＭＯＳトランジスタのリーク電流を測
定し電圧に変換する。つまり、Ｐチャンネル型ＭＯＳＦ
ＥＴのゲートとソースに電源電圧ｖｄｄを供給し、その
基板（バックゲート）にＰＭＯＳ基板バイアスを印加す
る。Ｐチャンネル型ＭＯＳＦＥＴのゲートに上記のよう
にソースと同電位の電源電圧ｖｄｄを印加した場合、オ
フ状態にされてリーク電流が抵抗に流れる。
の回路図が示されている。この回路では、ＰＭＯＳ基板
バイアスによるＰＭＯＳトランジスタのリーク電流を測
定し電圧に変換する。つまり、Ｐチャンネル型ＭＯＳＦ
ＥＴのゲートとソースに電源電圧ｖｄｄを供給し、その
基板（バックゲート）にＰＭＯＳ基板バイアスを印加す
る。Ｐチャンネル型ＭＯＳＦＥＴのゲートに上記のよう
にソースと同電位の電源電圧ｖｄｄを印加した場合、オ
フ状態にされてリーク電流が抵抗に流れる。
【００６２】ＭＯＳＦＥＴは、正の温度特性を持つもの
であるために、主回路の電流が増大したり温度が上昇し
すぎると、しきい値電圧低下に伴うサブスレッショルド
リーク電流が増大し、抵抗で発生する電圧降下を大きす
る。この電圧降下が、基準電圧より高くなると、電圧比
較回路により上記制限信号を形成する。このため、電圧
比較回路は、上記基準電圧付近の入力信号に対して高感
度の電圧比較動作、言い換えるならば、高利得の電圧増
幅動作を行うよう形成される。
であるために、主回路の電流が増大したり温度が上昇し
すぎると、しきい値電圧低下に伴うサブスレッショルド
リーク電流が増大し、抵抗で発生する電圧降下を大きす
る。この電圧降下が、基準電圧より高くなると、電圧比
較回路により上記制限信号を形成する。このため、電圧
比較回路は、上記基準電圧付近の入力信号に対して高感
度の電圧比較動作、言い換えるならば、高利得の電圧増
幅動作を行うよう形成される。
【００６３】上記構成において、Ｐチャンネル型ＭＯＳ
ＦＥＴの基板バイアスとして、順バイアスを印加してデ
ィプレッションモードにすれば、上記のようにゲートと
ソースとを同電位としても電流が流れる。しかしなが
ら、前記のような帰還制御動作での基板バイアス制御回
路では、Ｐチャンネル型ＭＯＳＦＥＴをディプレッショ
ンモードにするような基板バイアスを行わないから、上
記リーク電流が抵抗に流れるものとなる。
ＦＥＴの基板バイアスとして、順バイアスを印加してデ
ィプレッションモードにすれば、上記のようにゲートと
ソースとを同電位としても電流が流れる。しかしなが
ら、前記のような帰還制御動作での基板バイアス制御回
路では、Ｐチャンネル型ＭＯＳＦＥＴをディプレッショ
ンモードにするような基板バイアスを行わないから、上
記リーク電流が抵抗に流れるものとなる。
【００６４】図１５には、上記電流測定回路の他の一実
施例の回路図が示されている。この回路は、ＮＭＯＳ基
板バイアスによるＮＭＯＳトランジスタのリーク電流を
測定し電圧に変換する。つまり、Ｎチャンネル型ＭＯＳ
ＦＥＴのドレインに電源電圧ｖｄｄを供給し、ゲートと
ソースを共接続して回路の接地電位ｖｓｓとの間に抵抗
を接続する。Ｎチャンネル型ＭＯＳＦＥＴのゲートとソ
ースを接続した場合、オフ状態にされてリーク電流が抵
抗に流れる。前記同様に主回路の電流が増大したり温度
が上昇しすぎると、しきい値電圧低下に伴ってリーク電
流が増大し、抵抗で発生する電圧降下を大きする。この
電圧降下分が、基準電圧より高くなると、電圧比較回路
により上記制限信号を形成する。
施例の回路図が示されている。この回路は、ＮＭＯＳ基
板バイアスによるＮＭＯＳトランジスタのリーク電流を
測定し電圧に変換する。つまり、Ｎチャンネル型ＭＯＳ
ＦＥＴのドレインに電源電圧ｖｄｄを供給し、ゲートと
ソースを共接続して回路の接地電位ｖｓｓとの間に抵抗
を接続する。Ｎチャンネル型ＭＯＳＦＥＴのゲートとソ
ースを接続した場合、オフ状態にされてリーク電流が抵
抗に流れる。前記同様に主回路の電流が増大したり温度
が上昇しすぎると、しきい値電圧低下に伴ってリーク電
流が増大し、抵抗で発生する電圧降下を大きする。この
電圧降下分が、基準電圧より高くなると、電圧比較回路
により上記制限信号を形成する。
【００６５】図１６には、上記電流測定回路の更に他の
実施例の回路図が示されている。この回路は、前記のよ
うなゲートとソースが共通接続されたＰチャンネル型Ｍ
ＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴを共通接続
し、Ｎチャンネル型ＭＯＳＦＥＴのソースと回路の接地
電位ｖｓｓとの間に上記抵抗を接続するものである。つ
まり、電源電圧ｖｄｄと回路の接地電位ｖｓｓとの間
に、逆方向の電圧が印加されるダイオード接続のＰチャ
ンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴ及
び抵抗を直列形態に接続する。この実施例回路では、Ｐ
ＭＯＳ基板バイアス及びＮＭＯＳ基板バイアスによりＣ
ＭＯＳ回路のサブスレッショルドリーク電流を検出し、
それを抵抗に流すことにより電圧信号に変換するもので
ある。
実施例の回路図が示されている。この回路は、前記のよ
うなゲートとソースが共通接続されたＰチャンネル型Ｍ
ＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴを共通接続
し、Ｎチャンネル型ＭＯＳＦＥＴのソースと回路の接地
電位ｖｓｓとの間に上記抵抗を接続するものである。つ
まり、電源電圧ｖｄｄと回路の接地電位ｖｓｓとの間
に、逆方向の電圧が印加されるダイオード接続のＰチャ
ンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴ及
び抵抗を直列形態に接続する。この実施例回路では、Ｐ
ＭＯＳ基板バイアス及びＮＭＯＳ基板バイアスによりＣ
ＭＯＳ回路のサブスレッショルドリーク電流を検出し、
それを抵抗に流すことにより電圧信号に変換するもので
ある。
【００６６】図１７には、上記電流測定回路の他の一実
施例の概略素子構造断面図が示されている。この同図で
は、寄生素子の役割を判り易くするために、使用するＭ
ＯＳＦＥＴを前記のような単なる回路記号ではなく、デ
バイスの断面構造で表している。この実施例で使用する
Ｎチャンネル型ＭＯＳＦＥＴは、特に制限されないが、
Ｐ型基板上に形成された深い深さのウェル領域（N-isol
ation)にｐウェルが形成されて、ｎ領域からなるソース
とドレインが形成される。このような素子構造では、Ｎ
チャンネル型ＭＯＳＦＥＴの基板内に存在するＮＰＮ型
バイポーラトランジスタ、つまり、ｎ領域をコレクタと
し、Ｐウェルをベースとし、深い深さのウェル領域（N-
isolation)をエミッタとするＮＰＮ型の寄生トランジス
タが存在する。
施例の概略素子構造断面図が示されている。この同図で
は、寄生素子の役割を判り易くするために、使用するＭ
ＯＳＦＥＴを前記のような単なる回路記号ではなく、デ
バイスの断面構造で表している。この実施例で使用する
Ｎチャンネル型ＭＯＳＦＥＴは、特に制限されないが、
Ｐ型基板上に形成された深い深さのウェル領域（N-isol
ation)にｐウェルが形成されて、ｎ領域からなるソース
とドレインが形成される。このような素子構造では、Ｎ
チャンネル型ＭＯＳＦＥＴの基板内に存在するＮＰＮ型
バイポーラトランジスタ、つまり、ｎ領域をコレクタと
し、Ｐウェルをベースとし、深い深さのウェル領域（N-
isolation)をエミッタとするＮＰＮ型の寄生トランジス
タが存在する。
【００６７】上記コレクタとして作用するｎ領域には、
抵抗を介して電源電圧ｖｄｄを印加し、エミッタとして
作用するウェル領域（N-isolation)には抵抗を介して回
路の接地電位ｖｓｓを供給する。上記Ｐウェルには、前
記主回路や速度モニタ回路等のＮチャンネル型ＭＯＳＦ
ＥＴと同様に、ＮＭＯＳ基板バイアスが印加されてい
る。上記寄生バイポーラ型トランジスタのコレクタ−エ
ミッタ経路には電流が流れないようにバイアスする必要
があり、プロセスばらつき等によってＮＭＯＳ基板バイ
アスによって電流を生じると、出力電圧が低下して、前
記のような電圧比較回路でそれを検出することができ
る。
抵抗を介して電源電圧ｖｄｄを印加し、エミッタとして
作用するウェル領域（N-isolation)には抵抗を介して回
路の接地電位ｖｓｓを供給する。上記Ｐウェルには、前
記主回路や速度モニタ回路等のＮチャンネル型ＭＯＳＦ
ＥＴと同様に、ＮＭＯＳ基板バイアスが印加されてい
る。上記寄生バイポーラ型トランジスタのコレクタ−エ
ミッタ経路には電流が流れないようにバイアスする必要
があり、プロセスばらつき等によってＮＭＯＳ基板バイ
アスによって電流を生じると、出力電圧が低下して、前
記のような電圧比較回路でそれを検出することができ
る。
【００６８】図１８には、上記電流測定回路の更に他の
一実施例の概略素子構造断面図が示されている。この同
図でも前記同様に寄生素子の役割を判り易くするため
に、使用するＭＯＳＦＥＴを前記のような単なる回路記
号ではなく、デバイスの断面構造で表している。この実
施例で使用するＰチャンネル型ＭＯＳＦＥＴは、特に制
限されないが、Ｐ型基板に形成されたＮ型ウェル領域に
形成される。この構成に代えて、前記同様に深い深さの
ウェル領域（N-isolation)にＮ型ウェル領域を形成して
もよい。
一実施例の概略素子構造断面図が示されている。この同
図でも前記同様に寄生素子の役割を判り易くするため
に、使用するＭＯＳＦＥＴを前記のような単なる回路記
号ではなく、デバイスの断面構造で表している。この実
施例で使用するＰチャンネル型ＭＯＳＦＥＴは、特に制
限されないが、Ｐ型基板に形成されたＮ型ウェル領域に
形成される。この構成に代えて、前記同様に深い深さの
ウェル領域（N-isolation)にＮ型ウェル領域を形成して
もよい。
【００６９】このような素子構造では、Ｐチャンネル型
ＭＯＳＦＥＴの基板内に存在するＰＮＰ型バイポーラト
ランジスタ、つまり、Ｐ基板をコレクタとし、Ｎウェル
をベースとし、ソース，ドレインを構成するｐ領域をエ
ミッタしたＰＮＰ型の寄生トランジスタが存在する。上
記コレクタとして作用するＰ基板には、抵抗を介して回
路の接地電位ｖｓｓを印加し、エミッタとして作用する
ｐ領域には抵抗を介して電源電圧ｖｄｄを供給する。上
記Ｎウェルには、前記主回路や速度モニタ回路等のＰチ
ャンネル型ＭＯＳＦＥＴと同様に、ＰＭＯＳ基板バイア
スが印加されている。上記寄生バイポーラ型トランジス
タのコレクタ−エミッタ経路には電流が流れないように
バイアスする必要があり、プロセスばらつき等によって
ＰＭＯＳ基板バイアスによって電流を生じると、出力電
圧が低下して、前記のような電圧比較回路でそれを検出
することができる。
ＭＯＳＦＥＴの基板内に存在するＰＮＰ型バイポーラト
ランジスタ、つまり、Ｐ基板をコレクタとし、Ｎウェル
をベースとし、ソース，ドレインを構成するｐ領域をエ
ミッタしたＰＮＰ型の寄生トランジスタが存在する。上
記コレクタとして作用するＰ基板には、抵抗を介して回
路の接地電位ｖｓｓを印加し、エミッタとして作用する
ｐ領域には抵抗を介して電源電圧ｖｄｄを供給する。上
記Ｎウェルには、前記主回路や速度モニタ回路等のＰチ
ャンネル型ＭＯＳＦＥＴと同様に、ＰＭＯＳ基板バイア
スが印加されている。上記寄生バイポーラ型トランジス
タのコレクタ−エミッタ経路には電流が流れないように
バイアスする必要があり、プロセスばらつき等によって
ＰＭＯＳ基板バイアスによって電流を生じると、出力電
圧が低下して、前記のような電圧比較回路でそれを検出
することができる。
【００７０】これらの各実施例回路により、電力制限回
路は主回路のサブスレッショルドリーク電流やバイポー
ラ構造に起因するリーク電流が設定値より大きくなる
と、制限信号をアサートする。実際の回路においては、
前述の異なる複数の電力測定回路を用いて複数の電力制
限回路を形成し、全制限信号出力のＯＲ（論理和）をと
って基板バイアス制御回路への制限信号を供給してもよ
い。
路は主回路のサブスレッショルドリーク電流やバイポー
ラ構造に起因するリーク電流が設定値より大きくなる
と、制限信号をアサートする。実際の回路においては、
前述の異なる複数の電力測定回路を用いて複数の電力制
限回路を形成し、全制限信号出力のＯＲ（論理和）をと
って基板バイアス制御回路への制限信号を供給してもよ
い。
【００７１】図１３には、上記電力制限回路の他の一実
施例のブロック図が示されている。この実施例の電力制
限回路は、温度測定回路と電圧比較器から構成される。
温度測定回路は測定している温度を電圧値に変換して出
力電圧を生成する。電圧比較器は基準電位と出力電位の
電位を比較し、出力電圧が基準電位より大きくなると制
限信号をアサートする。
施例のブロック図が示されている。この実施例の電力制
限回路は、温度測定回路と電圧比較器から構成される。
温度測定回路は測定している温度を電圧値に変換して出
力電圧を生成する。電圧比較器は基準電位と出力電位の
電位を比較し、出力電圧が基準電位より大きくなると制
限信号をアサートする。
【００７２】図１９には、上記温度測定回路の一実施例
の回路図が示されている。この回路では、ダイオードの
逆接合抵抗が温度により変化することを利用している。
つまり、温度が高くなると、逆接合抵抗が小さくなって
固定抵抗との抵抗比が変化して、出力電圧を電源電圧ｖ
ｄｄ方向に変化させる。電圧比較器は、上記のような出
力電圧と基準電位とを比較し、出力電圧が基準電位より
大きくなると制限信号をアサートする。従って、この温
度検出回路により、温度を測定しそれを電圧に変換でき
る。
の回路図が示されている。この回路では、ダイオードの
逆接合抵抗が温度により変化することを利用している。
つまり、温度が高くなると、逆接合抵抗が小さくなって
固定抵抗との抵抗比が変化して、出力電圧を電源電圧ｖ
ｄｄ方向に変化させる。電圧比較器は、上記のような出
力電圧と基準電位とを比較し、出力電圧が基準電位より
大きくなると制限信号をアサートする。従って、この温
度検出回路により、温度を測定しそれを電圧に変換でき
る。
【００７３】この温度測定回路の検出信号を受けて電力
制限回路は主回路の温度が設定値よりも高くなると、制
限信号をアサートする。実際の回路においては、温度測
定用の電力制限回路と電流測定用の電力制限回路を組み
あわせ、必要な種類の電力測定回路を用いて複数の電力
制限回路を形成し、全制限信号出力のＯＲ（論理和）を
とって基板バイアス回路への制限信号を供給してもよ
い。
制限回路は主回路の温度が設定値よりも高くなると、制
限信号をアサートする。実際の回路においては、温度測
定用の電力制限回路と電流測定用の電力制限回路を組み
あわせ、必要な種類の電力測定回路を用いて複数の電力
制限回路を形成し、全制限信号出力のＯＲ（論理和）を
とって基板バイアス回路への制限信号を供給してもよ
い。
【００７４】図２０には、本発明の他の一実施例のブロ
ック図が示されている。同図は、基本的には図１の変形
例であり、速度モニタ回路に対して、制御信号発生回路
が設けられる。制御信号発生回路は、クロック信号とモ
ード切替信号を受けて、モード切替信号に対応してクロ
ック信号の周波数を変化させる。つまり、低速モード、
中速モード及び高速モードのいずれか１つを選択し、制
御信号として速度モニタ回路に供給する。
ック図が示されている。同図は、基本的には図１の変形
例であり、速度モニタ回路に対して、制御信号発生回路
が設けられる。制御信号発生回路は、クロック信号とモ
ード切替信号を受けて、モード切替信号に対応してクロ
ック信号の周波数を変化させる。つまり、低速モード、
中速モード及び高速モードのいずれか１つを選択し、制
御信号として速度モニタ回路に供給する。
【００７５】この構成では、クロック信号を基準とし
て、その周波数を基準にモード切替信号に対応した複数
種類の周波数にされた制御信号を形成することができ
る。つまり、半導体集積回路装置の内部で周波数の形態
とされた制御信号（速度情報）を形成することができ
る。他の構成は、前記図１の実施例と同様である。
て、その周波数を基準にモード切替信号に対応した複数
種類の周波数にされた制御信号を形成することができ
る。つまり、半導体集積回路装置の内部で周波数の形態
とされた制御信号（速度情報）を形成することができ
る。他の構成は、前記図１の実施例と同様である。
【００７６】図２４には、図２０の実施例における制御
信号発生回路の一実施例のブロック図が示されている。
この実施例の制御信号発生回路はクロック発生回路、分
周回路、セレクタから構成される。クロック信号は例え
ば位相同期ループ回路などで構成されるクロック発生回
路により周波数を逓倍させる。かかる逓倍された生成ク
ロック信号は、分周回路を用いて分周される。分周回路
では、複数の分周段を持ち、各分周段からそれぞれの段
数に応じた分周信号が形成される事により複数の異なる
周波数を持った分周信号を生成する。
信号発生回路の一実施例のブロック図が示されている。
この実施例の制御信号発生回路はクロック発生回路、分
周回路、セレクタから構成される。クロック信号は例え
ば位相同期ループ回路などで構成されるクロック発生回
路により周波数を逓倍させる。かかる逓倍された生成ク
ロック信号は、分周回路を用いて分周される。分周回路
では、複数の分周段を持ち、各分周段からそれぞれの段
数に応じた分周信号が形成される事により複数の異なる
周波数を持った分周信号を生成する。
【００７７】セレクタは上記複数の分周信号の中から、
モード切替信号に応じて１つの分周信号を選択し、前記
のように周波数の形態とされた制御信号として、前記の
ような速度モニタ回路に供給する。このような制御信号
発生回路を用いることによって、前記図２０の実施例に
示されたように、モード切替信号に応じた周波数の制御
信号を速度モニタに供給する事ができる。
モード切替信号に応じて１つの分周信号を選択し、前記
のように周波数の形態とされた制御信号として、前記の
ような速度モニタ回路に供給する。このような制御信号
発生回路を用いることによって、前記図２０の実施例に
示されたように、モード切替信号に応じた周波数の制御
信号を速度モニタに供給する事ができる。
【００７８】前記図４０に示されたように、高速モー
ド、中速モード及び低速モードの中かから、マイクロプ
ロセッサの性能ばらつきを高速モードに統一するために
は、図２０の実施例のようにモード切替信号を用いて周
波数の高い制御信号を供給すればよい。また、同様に、
マイクロプロセッサの性能ばらつきを中速モードあるい
は低速モードに統一するためには、図２０の実施例でモ
ード切替信号を用いて周波数の低い分周信号を選択して
制御信号を形成し、速度モニタ回路に供給すればよい。
ド、中速モード及び低速モードの中かから、マイクロプ
ロセッサの性能ばらつきを高速モードに統一するために
は、図２０の実施例のようにモード切替信号を用いて周
波数の高い制御信号を供給すればよい。また、同様に、
マイクロプロセッサの性能ばらつきを中速モードあるい
は低速モードに統一するためには、図２０の実施例でモ
ード切替信号を用いて周波数の低い分周信号を選択して
制御信号を形成し、速度モニタ回路に供給すればよい。
【００７９】図２１には、本発明の他の一実施例のブロ
ック図が示されている。同図は、基本的には図１の変形
例であり、速度モニタ回路に直接モード切替信号を供給
する。モード切替信号を用いて速度モニタ回路の遅延時
間若しくはリング発振回路の発振周波数を変化させる事
で、主回路を高速モード、中速モード、低速モードとい
った、所望のモードごとにばらつきを抑制できる。他の
構成は、前記図１の実施例と同様である。
ック図が示されている。同図は、基本的には図１の変形
例であり、速度モニタ回路に直接モード切替信号を供給
する。モード切替信号を用いて速度モニタ回路の遅延時
間若しくはリング発振回路の発振周波数を変化させる事
で、主回路を高速モード、中速モード、低速モードとい
った、所望のモードごとにばらつきを抑制できる。他の
構成は、前記図１の実施例と同様である。
【００８０】図２２には、本発明の他の一実施例のブロ
ック図が示されている。同図は、図２の実施例にモード
切替信号を付加した変形例であり、図２の実施例におけ
る遅延列に直接モード切替信号が供給される。つまり、
遅延列に対してモード切替信号により遅延段数が切替ら
れる。
ック図が示されている。同図は、図２の実施例にモード
切替信号を付加した変形例であり、図２の実施例におけ
る遅延列に直接モード切替信号が供給される。つまり、
遅延列に対してモード切替信号により遅延段数が切替ら
れる。
【００８１】例えば、遅延段数を少なくすると、同じ基
板バイアスなら遅延時間が短くなる。その結果、基準と
なるクロック信号の１周期に上記遅延時間を合わせるよ
うに基板バイアスを逆バイアス方向に大きくする。つま
り、遅延段数が少なくなった分だけ１つの遅延段当たり
の遅延時間を大きくするような基板バイアスの制御がか
かることとなる。かかる基板バイアスでは、上記のよう
な速度モニタ回路での長くされた遅延時間に対応して主
回路は、低速モードで動作することとなる。
板バイアスなら遅延時間が短くなる。その結果、基準と
なるクロック信号の１周期に上記遅延時間を合わせるよ
うに基板バイアスを逆バイアス方向に大きくする。つま
り、遅延段数が少なくなった分だけ１つの遅延段当たり
の遅延時間を大きくするような基板バイアスの制御がか
かることとなる。かかる基板バイアスでは、上記のよう
な速度モニタ回路での長くされた遅延時間に対応して主
回路は、低速モードで動作することとなる。
【００８２】逆に、遅延段数を増やすと、同じ基板バイ
アスなら遅延時間が長くなる。その結果、長くなった遅
延時間を基準となるクロック信号を１周期に合わせるよ
うに基板バイアスを順バイアス方向に小さくして、遅延
段数が多くなくなった分だけ１つの遅延段当たりの遅延
時間を小さくするような基板バイアスの制御が行われ
る。これにより、上記とは逆に主回路及び速度モニタ回
路は高速モードに設定される。中速モードは、その中間
の遅延段数が選択される。
アスなら遅延時間が長くなる。その結果、長くなった遅
延時間を基準となるクロック信号を１周期に合わせるよ
うに基板バイアスを順バイアス方向に小さくして、遅延
段数が多くなくなった分だけ１つの遅延段当たりの遅延
時間を小さくするような基板バイアスの制御が行われ
る。これにより、上記とは逆に主回路及び速度モニタ回
路は高速モードに設定される。中速モードは、その中間
の遅延段数が選択される。
【００８３】図２５には、上記図２２の遅延列の一実施
例の回路図が示されている。遅延列は、インバータ等の
ＣＭＯＳ論理回路で構成される複数個の遅延素子と２つ
のセレクタ２２、セレクタ２３からなる。遅延素子は直
列に接続され、初段の遅延素子に基準信号が入力され
る。遅延素子列の任意の位置から出力が出され、セレク
タ２２やセレクタ２３はモード切替信号に応じた位置に
ある遅延素子の出力を選択し、遅延信号１１、遅延信号
１２として出力する。
例の回路図が示されている。遅延列は、インバータ等の
ＣＭＯＳ論理回路で構成される複数個の遅延素子と２つ
のセレクタ２２、セレクタ２３からなる。遅延素子は直
列に接続され、初段の遅延素子に基準信号が入力され
る。遅延素子列の任意の位置から出力が出され、セレク
タ２２やセレクタ２３はモード切替信号に応じた位置に
ある遅延素子の出力を選択し、遅延信号１１、遅延信号
１２として出力する。
【００８４】上記遅延信号１１と１２は、前記図７に示
した位相関係のときに動作モードに対応した目標値に基
板バイアスが設定される。逆にいうなら、基準信号のパ
ルス幅（クロック信号の１周期）に対して、遅延信号１
１は短く、遅延信号１２は長くなるように基板バイアス
の制御がなされる。この基準信号のパルス幅が一定であ
るので、モード切替信号によりセレクタ２２と２３によ
り遅延列の遅延段数が切り替えられることによって、個
々の遅延段での遅延時間が選択された段数と逆比例とな
るように基板バイアスが制御されるので、主回路での動
作速度の切り替えが行われる。上記遅延列の遅延素子は
インバータ以外にもＮＡＮＤやＮＯＲといったＣＭＯＳ
論理回路でよく、あるいはマイクロプロセッサのクリテ
ィカルパスを用いてもよい。
した位相関係のときに動作モードに対応した目標値に基
板バイアスが設定される。逆にいうなら、基準信号のパ
ルス幅（クロック信号の１周期）に対して、遅延信号１
１は短く、遅延信号１２は長くなるように基板バイアス
の制御がなされる。この基準信号のパルス幅が一定であ
るので、モード切替信号によりセレクタ２２と２３によ
り遅延列の遅延段数が切り替えられることによって、個
々の遅延段での遅延時間が選択された段数と逆比例とな
るように基板バイアスが制御されるので、主回路での動
作速度の切り替えが行われる。上記遅延列の遅延素子は
インバータ以外にもＮＡＮＤやＮＯＲといったＣＭＯＳ
論理回路でよく、あるいはマイクロプロセッサのクリテ
ィカルパスを用いてもよい。
【００８５】図２６には、上記遅延列の他の一実施例の
回路図が示されている。この実施例では、図２５と逆
に、モード選択信号に応じてセレクタ２４により、基準
信号をどの位置の遅延素子（遅延段）へ入力させるかを
決定する。出力位置は固定されている。これらの構成に
よっても、前記図２５と同様な動作を行わせることがで
きる。この実施例でも、前記同様に高速モードでは遅延
素子列中の遅延素子数を増やし、遅延列の遅延時間を長
くする。逆に低速モードでは遅延素子列中の遅延素子数
を減らし、遅延列中の遅延時間を短くする。この実施例
では、上記２つの遅延信号１１と１２の組み合わせによ
り、速度判定を行う場合において、１つのセレクタ２４
により構成できるので、回路の簡素化を図ることができ
る。
回路図が示されている。この実施例では、図２５と逆
に、モード選択信号に応じてセレクタ２４により、基準
信号をどの位置の遅延素子（遅延段）へ入力させるかを
決定する。出力位置は固定されている。これらの構成に
よっても、前記図２５と同様な動作を行わせることがで
きる。この実施例でも、前記同様に高速モードでは遅延
素子列中の遅延素子数を増やし、遅延列の遅延時間を長
くする。逆に低速モードでは遅延素子列中の遅延素子数
を減らし、遅延列中の遅延時間を短くする。この実施例
では、上記２つの遅延信号１１と１２の組み合わせによ
り、速度判定を行う場合において、１つのセレクタ２４
により構成できるので、回路の簡素化を図ることができ
る。
【００８６】図２３には、本発明の更に他の一実施例の
ブロック図が示されている。同図は、図３の実施例にモ
ード切替信号を付加した変形例であり、図３の実施例に
おけるリング発振回路に直接モード切替信号が供給され
る。つまり、リング発振回路に対してモード切替信号に
よりリング発振回路のインバータ段数が切替られる。
ブロック図が示されている。同図は、図３の実施例にモ
ード切替信号を付加した変形例であり、図３の実施例に
おけるリング発振回路に直接モード切替信号が供給され
る。つまり、リング発振回路に対してモード切替信号に
よりリング発振回路のインバータ段数が切替られる。
【００８７】例えば、遅延段数を少なくすると、同じ基
板バイアスなら帰還ループでの遅延時間が短くなる。そ
の結果、リング発振回路の発振周波数は高くなる。した
がって、基準となるクロック信号の周波数（位相）とリ
ング発振回路の発振周波数を合わせるようにリング発振
回路の発振周波数を低くするように、基板バイアスを逆
バイアス方向に変化させる。つまり、リング段数が少な
くなった分だけ１つの遅延段当たりの遅延時間を大きく
するような基板バイアスの制御がかかることとなり、か
かる基板バイアスでは、主回路は低速モードで動作する
こととなる。
板バイアスなら帰還ループでの遅延時間が短くなる。そ
の結果、リング発振回路の発振周波数は高くなる。した
がって、基準となるクロック信号の周波数（位相）とリ
ング発振回路の発振周波数を合わせるようにリング発振
回路の発振周波数を低くするように、基板バイアスを逆
バイアス方向に変化させる。つまり、リング段数が少な
くなった分だけ１つの遅延段当たりの遅延時間を大きく
するような基板バイアスの制御がかかることとなり、か
かる基板バイアスでは、主回路は低速モードで動作する
こととなる。
【００８８】逆に、遅延段数を増やすと、同じ基板バイ
アスなら遅延時間が長くなる。その結果、リング発振回
路の発振周波数は高くなる。したがって、基準となるク
ロック信号の周波数に上記リング発振回路の発振周波数
を合わせるように（遅延時間を短くするように）基板バ
イアスを順バイアス方向に小さくするような制御がかか
り、上記のように遅延段数が多くなくなった分だけ１つ
の遅延段当たりの遅延時間を小さくするような基板バイ
アスが小さくなる。これにより、上記とは逆に主回路及
び速度モニタ回路は高速モードに設定される。中速モー
ドは、その中間の遅延段数が選択される。
アスなら遅延時間が長くなる。その結果、リング発振回
路の発振周波数は高くなる。したがって、基準となるク
ロック信号の周波数に上記リング発振回路の発振周波数
を合わせるように（遅延時間を短くするように）基板バ
イアスを順バイアス方向に小さくするような制御がかか
り、上記のように遅延段数が多くなくなった分だけ１つ
の遅延段当たりの遅延時間を小さくするような基板バイ
アスが小さくなる。これにより、上記とは逆に主回路及
び速度モニタ回路は高速モードに設定される。中速モー
ドは、その中間の遅延段数が選択される。
【００８９】図２７には、リング発振回路の一実施例の
回路図が示されている。リング発振回路は、インバータ
等のＣＭＯＳ論理回路で構成される複数個かつの遅延素
子とセレクタ２５からなる。遅延素子はリング状に接続
され、任意の遅延素子から発進信号を出力する。モード
切替信号に応じて、セレクタ２５はインバータ列が何段
でリングを形成するかを決定する。遅延素子はインバー
タ以外にもＮＡＮＤやＮＯＲといったＣＭＯＳ論理回路
でよく、あるいはマイクロプロセッサのクリティカルパ
スを用いてもよい。これらの構成により、図２３実施例
では、例えば高速モードではリング発進回路中の素子数
を増やし、発振周波数を低くする。逆に低速モードでは
リング発進回路中の素子数を減らして、リング発進回路
中の遅延時間を高くする。
回路図が示されている。リング発振回路は、インバータ
等のＣＭＯＳ論理回路で構成される複数個かつの遅延素
子とセレクタ２５からなる。遅延素子はリング状に接続
され、任意の遅延素子から発進信号を出力する。モード
切替信号に応じて、セレクタ２５はインバータ列が何段
でリングを形成するかを決定する。遅延素子はインバー
タ以外にもＮＡＮＤやＮＯＲといったＣＭＯＳ論理回路
でよく、あるいはマイクロプロセッサのクリティカルパ
スを用いてもよい。これらの構成により、図２３実施例
では、例えば高速モードではリング発進回路中の素子数
を増やし、発振周波数を低くする。逆に低速モードでは
リング発進回路中の素子数を減らして、リング発進回路
中の遅延時間を高くする。
【００９０】図２８には、この発明に係る半導体集積回
路装置の一実施例の概略ブロック図が示されている。こ
の実施例の半導体集積回路装置は、主回路に対して１つ
の制御回路が設けられる。この実施例では、前記図１等
で説明してきた基板バイアスを制御するための制御回路
が組み込まれている。同一チップにこのような制御回路
を組み込み、半導体集積回路装置の主回路のＰＭＯＳ基
板バイアス及びＮＭＯＳ基板バイアスを生成する事が可
能である。制御回路に与えられる制御信号及びモード切
替信号は、チップの外部から供給されてもよい。あるい
はチップ内で命令をデコードして与えてもよい。
路装置の一実施例の概略ブロック図が示されている。こ
の実施例の半導体集積回路装置は、主回路に対して１つ
の制御回路が設けられる。この実施例では、前記図１等
で説明してきた基板バイアスを制御するための制御回路
が組み込まれている。同一チップにこのような制御回路
を組み込み、半導体集積回路装置の主回路のＰＭＯＳ基
板バイアス及びＮＭＯＳ基板バイアスを生成する事が可
能である。制御回路に与えられる制御信号及びモード切
替信号は、チップの外部から供給されてもよい。あるい
はチップ内で命令をデコードして与えてもよい。
【００９１】図２９には、この発明に係る半導体集積回
路装置の他の一実施例の概略ブロック図が示されてい
る。この実施例では、主回路の規模が大きい場合、主回
路は複数のブロックに分割される。このように分割され
た複数のブロック毎に前記図１等で説明した制御回路が
設けられる。このことにより基板に生じる基板ノイズを
防止したり、あるいはブロック毎に異なる制御をする事
で、きめ細かな高速化や低消費電力化を実現できる。こ
の場合でも、制御信号及びモード切替信号はチップ外部
から供給されても、チップ内部から命令を与えてもよ
い。また、制御信号及びモード切替信号をブロック毎に
変える事で、前述したブロック毎の異なる制御を可能と
する。
路装置の他の一実施例の概略ブロック図が示されてい
る。この実施例では、主回路の規模が大きい場合、主回
路は複数のブロックに分割される。このように分割され
た複数のブロック毎に前記図１等で説明した制御回路が
設けられる。このことにより基板に生じる基板ノイズを
防止したり、あるいはブロック毎に異なる制御をする事
で、きめ細かな高速化や低消費電力化を実現できる。こ
の場合でも、制御信号及びモード切替信号はチップ外部
から供給されても、チップ内部から命令を与えてもよ
い。また、制御信号及びモード切替信号をブロック毎に
変える事で、前述したブロック毎の異なる制御を可能と
する。
【００９２】図３０には、この発明に係る半導体集積回
路装置の他の一実施例の概略ブロック図が示されてい
る。この実施例でも、主回路は複数のブロックに分割さ
れる。このように分割された複数のブロックが設けられ
た場合、制御回路のうち直接的に基板バイアスを形成す
るＤ／Ａコンバータ回路だけを、各ブロック毎に分散し
て複数個配置することにより、面積の増加を抑える事が
できる。
路装置の他の一実施例の概略ブロック図が示されてい
る。この実施例でも、主回路は複数のブロックに分割さ
れる。このように分割された複数のブロックが設けられ
た場合、制御回路のうち直接的に基板バイアスを形成す
るＤ／Ａコンバータ回路だけを、各ブロック毎に分散し
て複数個配置することにより、面積の増加を抑える事が
できる。
【００９３】図３１には、この発明に係る半導体集積回
路装置の更に他の一実施例の概略ブロック図が示されて
いる。この実施例では、主回路内に制御回路を組み込
み、制御回路のうちＤ／Ａコンバータだけを主回路のチ
ップと別チップで用意し、制御回路からデコーダ信号を
Ｄ／Ａコンバータに伝え、それに応じてＤ／Ａコンバー
タがＰＭＯＳ基板バイアス及びＮＭＯＳ基板バイアスを
主回路に供給する。このようにＤ／Ａコンバータを別チ
ップで用意する場合には、バイポーラ型トランジスタ等
を用いて低電源インピーダンスで基板バイアス電圧を形
成することができる。
路装置の更に他の一実施例の概略ブロック図が示されて
いる。この実施例では、主回路内に制御回路を組み込
み、制御回路のうちＤ／Ａコンバータだけを主回路のチ
ップと別チップで用意し、制御回路からデコーダ信号を
Ｄ／Ａコンバータに伝え、それに応じてＤ／Ａコンバー
タがＰＭＯＳ基板バイアス及びＮＭＯＳ基板バイアスを
主回路に供給する。このようにＤ／Ａコンバータを別チ
ップで用意する場合には、バイポーラ型トランジスタ等
を用いて低電源インピーダンスで基板バイアス電圧を形
成することができる。
【００９４】図３２には、この発明に係る半導体集積回
路装置の一実施例の構成図が示されている。この実施例
では、動作モードは通常動作とスタンバイモードの２種
類から構成される。主回路及び速度モニタ回路の電源電
圧がｖｄｄ＝１．８Ｖ、ｖｓｓ＝０．０ｖである場合、
制御を行わなければＰＭＯＳ基板バイアスを１．８Ｖ、
ＮＭＯＳ基板バイアスを０．０Ｖとすることで通常動作
を行わせる。しきい値電圧のばらつき制御動作をするた
めには、ＰＭＯＳ基板バイアスを逆バイアス３．３Ｖか
ら順バイアス１．３Ｖまで変化させ、ＮＭＯＳ基板バイ
アスを逆バイアス−１．５Ｖから順バイアス０．５Ｖま
で変化させる。
路装置の一実施例の構成図が示されている。この実施例
では、動作モードは通常動作とスタンバイモードの２種
類から構成される。主回路及び速度モニタ回路の電源電
圧がｖｄｄ＝１．８Ｖ、ｖｓｓ＝０．０ｖである場合、
制御を行わなければＰＭＯＳ基板バイアスを１．８Ｖ、
ＮＭＯＳ基板バイアスを０．０Ｖとすることで通常動作
を行わせる。しきい値電圧のばらつき制御動作をするた
めには、ＰＭＯＳ基板バイアスを逆バイアス３．３Ｖか
ら順バイアス１．３Ｖまで変化させ、ＮＭＯＳ基板バイ
アスを逆バイアス−１．５Ｖから順バイアス０．５Ｖま
で変化させる。
【００９５】そして、主回路が動作をしないスタンバイ
モードにあるときには、基板バイアスを最も深くする、
すなわちＰＭＯＳ基板バイアスを３．３Ｖ、ＮＭＯＳ基
板バイアスを−１．５Ｖとすることで、スタンバイ中の
サブスレッショルドリーク電流を低減できる。これらの
動作を組み合わせる事で、高速でかつ低消費電力な半導
体集積回路装置を実現する事ができる。このような動作
モードの指示は、例えば前記制御信号をロウレベル又は
ハイレベルに固定すること、言い換えるならば、速度情
報が周波数の形態で入力されたクロック信号の周波数を
ゼロにすればよい。あるいは、前記モード切替信号によ
り、モニタ回路や基板バイアス制御回路の動作を実質的
に停止させ、上記電圧３．３Ｖと−１．５Ｖを固定的に
供給するものであってもよい。
モードにあるときには、基板バイアスを最も深くする、
すなわちＰＭＯＳ基板バイアスを３．３Ｖ、ＮＭＯＳ基
板バイアスを−１．５Ｖとすることで、スタンバイ中の
サブスレッショルドリーク電流を低減できる。これらの
動作を組み合わせる事で、高速でかつ低消費電力な半導
体集積回路装置を実現する事ができる。このような動作
モードの指示は、例えば前記制御信号をロウレベル又は
ハイレベルに固定すること、言い換えるならば、速度情
報が周波数の形態で入力されたクロック信号の周波数を
ゼロにすればよい。あるいは、前記モード切替信号によ
り、モニタ回路や基板バイアス制御回路の動作を実質的
に停止させ、上記電圧３．３Ｖと−１．５Ｖを固定的に
供給するものであってもよい。
【００９６】図３３には、この発明に係る半導体集積回
路装置の他の一実施例の構成図が示されている。この実
施例では、電源電圧の制御によって、前記基板バイアス
の制御と同様な速度制御を行うようにするものである。
つまり、前記図１ないし図３２等で説明した実施例で
は、主回路や速度モニタの動作速度を制御するために、
基板バイアスを変化させるものであるが、このような基
板バイアスの制御の代わりに、電源電圧を制御しても同
じように高速化、低消費電力化、ばらつきの抑制を同時
に実現する事ができる。
路装置の他の一実施例の構成図が示されている。この実
施例では、電源電圧の制御によって、前記基板バイアス
の制御と同様な速度制御を行うようにするものである。
つまり、前記図１ないし図３２等で説明した実施例で
は、主回路や速度モニタの動作速度を制御するために、
基板バイアスを変化させるものであるが、このような基
板バイアスの制御の代わりに、電源電圧を制御しても同
じように高速化、低消費電力化、ばらつきの抑制を同時
に実現する事ができる。
【００９７】この場合は、電源電圧が１．３Ｖと０．５
Ｖのときに低電力、あるいはスタンバイモードにあり、
電源電位が３．３Ｖと−１．５Ｖの時に高速モードにな
る。そして、かかる低速モードあるいは高速モードにお
けるＭＯＳＦＥＴのしきい値電圧のばらつき制御は、高
電圧側が３．３Ｖ〜１．３Ｖであり、低電圧側が−１．
５Ｖ〜０．５Ｖとなる。上記低電圧側は接地電位ｖｓｓ
に固定するものであってもよい。このような電源電圧を
制御する場合は、前記図２等の実施例におけるアップと
ダウン信号の入力を交換する必要がある。
Ｖのときに低電力、あるいはスタンバイモードにあり、
電源電位が３．３Ｖと−１．５Ｖの時に高速モードにな
る。そして、かかる低速モードあるいは高速モードにお
けるＭＯＳＦＥＴのしきい値電圧のばらつき制御は、高
電圧側が３．３Ｖ〜１．３Ｖであり、低電圧側が−１．
５Ｖ〜０．５Ｖとなる。上記低電圧側は接地電位ｖｓｓ
に固定するものであってもよい。このような電源電圧を
制御する場合は、前記図２等の実施例におけるアップと
ダウン信号の入力を交換する必要がある。
【００９８】図３４には、この発明に係る半導体集積回
路装置の更に他の一実施例の構成図が示されている。こ
の実施例では、基本的には図３３と同様に電源電圧の制
御によって、前記基板バイアスの制御と同様な速度制御
を行うようにするものである。前記図３３と異なる点
は、ＭＯＳＦＥＴの基板バイアスをｖｄｄやｖｓｓに固
定し、電源電圧を制御するものである。この場合には、
図３３のように低電圧側を接地電位に固定するというよ
うな変形を採ることができず、例えば電源電圧が１．３
Ｖと０．５Ｖのときに低電力、あるいはスタンバイモー
ドにあり、電源電位が３．３Ｖと−１．５Ｖの時に高速
モードになり、かかる低速モードあるいは高速モードに
おけるＭＯＳＦＥＴのしきい値電圧のばらつき制御は、
高電圧側が３．３Ｖ〜１．３Ｖであり、低電圧側が−
１．５Ｖ〜０．５Ｖとなる。したがって、基板バイアス
を固定した場合、ソースに与えられる電源電圧との相対
的関係で、前記基板バイアスの制御と同様となり、図３
３の実施例に比べて制御性を改善することができる。
路装置の更に他の一実施例の構成図が示されている。こ
の実施例では、基本的には図３３と同様に電源電圧の制
御によって、前記基板バイアスの制御と同様な速度制御
を行うようにするものである。前記図３３と異なる点
は、ＭＯＳＦＥＴの基板バイアスをｖｄｄやｖｓｓに固
定し、電源電圧を制御するものである。この場合には、
図３３のように低電圧側を接地電位に固定するというよ
うな変形を採ることができず、例えば電源電圧が１．３
Ｖと０．５Ｖのときに低電力、あるいはスタンバイモー
ドにあり、電源電位が３．３Ｖと−１．５Ｖの時に高速
モードになり、かかる低速モードあるいは高速モードに
おけるＭＯＳＦＥＴのしきい値電圧のばらつき制御は、
高電圧側が３．３Ｖ〜１．３Ｖであり、低電圧側が−
１．５Ｖ〜０．５Ｖとなる。したがって、基板バイアス
を固定した場合、ソースに与えられる電源電圧との相対
的関係で、前記基板バイアスの制御と同様となり、図３
３の実施例に比べて制御性を改善することができる。
【００９９】以上の実施例では、高速かつ低消費電力で
動作が可能な半導体集積回路において，以下に示す課題
を同時に満たすＣＭＯＳ回路，及びそれで構成されたＣ
ＭＯＳ−ＬＳＩチップならびに半導体集積回路装置を提
供できる。 （１）ＣＭＯＳ回路の性能ばらつきを抑制し歩留まりを
向上する。 （２）ばらつきによって，低速になったチップを高速化
できる。 （３）ばらつきによって高消費電力になったチップを低
電力化できる。
動作が可能な半導体集積回路において，以下に示す課題
を同時に満たすＣＭＯＳ回路，及びそれで構成されたＣ
ＭＯＳ−ＬＳＩチップならびに半導体集積回路装置を提
供できる。 （１）ＣＭＯＳ回路の性能ばらつきを抑制し歩留まりを
向上する。 （２）ばらつきによって，低速になったチップを高速化
できる。 （３）ばらつきによって高消費電力になったチップを低
電力化できる。
【０１００】この発明の基板バイアス電圧の制御による
前記半導体集積回路装置の製造歩留りを改善するという
発想は、次のような発展形へと導かれる。すなわち、近
年のようなＭＯＳＦＥＴの低電圧動作のために、しき値
電圧を低くする必要がある。しかし、このようにしきい
値電圧を低くするためにはゲート絶縁膜の膜厚を薄く形
成することが必要であり、作成プロセスにおけるばらつ
きが大きくなるとともに、耐圧が低下して信頼性に問題
が生じる。
前記半導体集積回路装置の製造歩留りを改善するという
発想は、次のような発展形へと導かれる。すなわち、近
年のようなＭＯＳＦＥＴの低電圧動作のために、しき値
電圧を低くする必要がある。しかし、このようにしきい
値電圧を低くするためにはゲート絶縁膜の膜厚を薄く形
成することが必要であり、作成プロセスにおけるばらつ
きが大きくなるとともに、耐圧が低下して信頼性に問題
が生じる。
【０１０１】そこで、発展させられた本発明の別の実施
例では、プロセス的な真性のしきい値電圧は耐圧やプロ
セスのばらつきを優先させて比較的大きく設定する。い
わば一世代前の確立されたプロセスを用いることによ
り、比較的安定した素子特性ばらつきやゲート絶縁耐圧
を確保することができる。しかし、このような素子をそ
のまま用いると、低消費電力化のために動作電圧を低く
すると回路が動作しないか、あるいは回路が動作しても
充分な動作電流が得られなくなって、所望の動作速度が
得られなくってしまう。そこで、所望の回路動作を実現
するために、言い換えるならば、実効的なＭＯＳＦＥＴ
のしきい値電圧を低くするために、ＭＯＳＦＥＴが形成
される半導体領域に順バイアス方向の基板電圧を与える
ようにするものである。つまり、前記の「基板バイアス
を浅くする」ためだけの基板バイアス回路を設ける。
例では、プロセス的な真性のしきい値電圧は耐圧やプロ
セスのばらつきを優先させて比較的大きく設定する。い
わば一世代前の確立されたプロセスを用いることによ
り、比較的安定した素子特性ばらつきやゲート絶縁耐圧
を確保することができる。しかし、このような素子をそ
のまま用いると、低消費電力化のために動作電圧を低く
すると回路が動作しないか、あるいは回路が動作しても
充分な動作電流が得られなくなって、所望の動作速度が
得られなくってしまう。そこで、所望の回路動作を実現
するために、言い換えるならば、実効的なＭＯＳＦＥＴ
のしきい値電圧を低くするために、ＭＯＳＦＥＴが形成
される半導体領域に順バイアス方向の基板電圧を与える
ようにするものである。つまり、前記の「基板バイアス
を浅くする」ためだけの基板バイアス回路を設ける。
【０１０２】もとより、ＭＯＳＦＥＴの基板バイアスを
浅くするとＭＯＳＦＥＴのしきい値電圧を低して動作速
度を速すること自体は、一般的に知られている。しかし
ながら、このように基板バイアスを浅くするのは、基板
バイアスを深くすることとの組み合わせからなるもので
あり、ＭＯＳＦＥＴが形成される半導体領域に専ら順バ
イアス電圧のみを供給するようにして、信頼性や所望の
動作速度を確保しつつ、製品歩留りの改善を図るという
ような発想は存在しない。
浅くするとＭＯＳＦＥＴのしきい値電圧を低して動作速
度を速すること自体は、一般的に知られている。しかし
ながら、このように基板バイアスを浅くするのは、基板
バイアスを深くすることとの組み合わせからなるもので
あり、ＭＯＳＦＥＴが形成される半導体領域に専ら順バ
イアス電圧のみを供給するようにして、信頼性や所望の
動作速度を確保しつつ、製品歩留りの改善を図るという
ような発想は存在しない。
【０１０３】つまり、従来技術では、ＭＯＳＦＥＴが形
成される半導体領域に順バイアスを加えてＭＯＳＦＥＴ
のしきい値電圧を低して動作を高速にすると、反面にお
いてラッチアップ等の素子破壊に至るという致命的な問
題が生じるため、比較的大きな素子のプロセスばらつき
を考慮したマージンを設けるなど、素子破壊防止を最優
先の条件として回路を構成するものである。これに対し
て、本願発明の発展させられた発明の別の実施例では、
以下に説明するような電流制限回路の付加によって、高
い信頼性のもとに所望の動作速度を確保しつつ、製品歩
留りの改善を図ることができるものとなる。そして、制
御性と素子の微細化に適合した半導体集積回路装置を得
ることができる。
成される半導体領域に順バイアスを加えてＭＯＳＦＥＴ
のしきい値電圧を低して動作を高速にすると、反面にお
いてラッチアップ等の素子破壊に至るという致命的な問
題が生じるため、比較的大きな素子のプロセスばらつき
を考慮したマージンを設けるなど、素子破壊防止を最優
先の条件として回路を構成するものである。これに対し
て、本願発明の発展させられた発明の別の実施例では、
以下に説明するような電流制限回路の付加によって、高
い信頼性のもとに所望の動作速度を確保しつつ、製品歩
留りの改善を図ることができるものとなる。そして、制
御性と素子の微細化に適合した半導体集積回路装置を得
ることができる。
【０１０４】図４５には、本発明に係る半導体集積回路
装置の他の一実施例の基本的なブロック図が示されてい
る。同図には、前記同様に本発明に関連する回路ブロッ
クを取り出して示されている。基板バイアス発生回路Ｓ
ＢＧ１は、主回路ＬＳＩ１を構成するＭＯＳＦＥＴの基
板に与える電圧を発生し、ＰＭＯＳトランジスタへの基
板バイアスＮ１とｎＭＯＳトランジスタへの基板バイア
スＮ３を出力する。上記基板バイアスＮ１とＮ３は、上
記ＭＯＳＦＥＴのソースとそれが形成される半導体領域
との間のＰＮ接合に順バイアス方向の電圧とされる。
装置の他の一実施例の基本的なブロック図が示されてい
る。同図には、前記同様に本発明に関連する回路ブロッ
クを取り出して示されている。基板バイアス発生回路Ｓ
ＢＧ１は、主回路ＬＳＩ１を構成するＭＯＳＦＥＴの基
板に与える電圧を発生し、ＰＭＯＳトランジスタへの基
板バイアスＮ１とｎＭＯＳトランジスタへの基板バイア
スＮ３を出力する。上記基板バイアスＮ１とＮ３は、上
記ＭＯＳＦＥＴのソースとそれが形成される半導体領域
との間のＰＮ接合に順バイアス方向の電圧とされる。
【０１０５】このような順バイアスＮ１とＮ３を印加し
た場合において、前記のようなラッチアップ等による素
子破壊を確実に防止するために電流制限回路ＣＬＣ１お
よびＣＬＣ２が設けられる。これらの電流制限回路ＣＬ
Ｃ１およびＣＬＣ２のそれぞれは、上記基板バイアスＮ
１およびＮ３を受けて、同じ電位の基板バイアスをＮ
２，Ｎ４として主回路ＬＳＩ１のＭＯＳＦＥＴの基板に
供給するとともに、それに流れる電流を制限するように
機能する。
た場合において、前記のようなラッチアップ等による素
子破壊を確実に防止するために電流制限回路ＣＬＣ１お
よびＣＬＣ２が設けられる。これらの電流制限回路ＣＬ
Ｃ１およびＣＬＣ２のそれぞれは、上記基板バイアスＮ
１およびＮ３を受けて、同じ電位の基板バイアスをＮ
２，Ｎ４として主回路ＬＳＩ１のＭＯＳＦＥＴの基板に
供給するとともに、それに流れる電流を制限するように
機能する。
【０１０６】上記電流制限回路ＣＬＣ１およびＣＬＣ２
は、基板バイアス発生回路ＳＢＧ１が発生する基板バイ
アスにより主回路ＬＳＩ１内で流れる素子破壊に至るよ
うな電流量を制限する。つまり、ＰＭＯＳトランジスタ
の基板バイアスが電源電位ＶＤＤよりも低い場合、ある
いはＮＭＯＳトランジスタの基板バイアスがグランド電
位よりも高い場合、この基板バイアスは順方向バイアス
となり、トランジスタ内に存在するＰＮ接合や、寄生バ
イポーラトランジスタに大きな電流を流してしまう。こ
の大電流は、無駄な電力を増やし、主回路ＬＳＩ１を誤
動作させ、また大電流が流れすぎてトランジスタを破壊
してしまうラッチアップという現象を引き起こすことが
ある。
は、基板バイアス発生回路ＳＢＧ１が発生する基板バイ
アスにより主回路ＬＳＩ１内で流れる素子破壊に至るよ
うな電流量を制限する。つまり、ＰＭＯＳトランジスタ
の基板バイアスが電源電位ＶＤＤよりも低い場合、ある
いはＮＭＯＳトランジスタの基板バイアスがグランド電
位よりも高い場合、この基板バイアスは順方向バイアス
となり、トランジスタ内に存在するＰＮ接合や、寄生バ
イポーラトランジスタに大きな電流を流してしまう。こ
の大電流は、無駄な電力を増やし、主回路ＬＳＩ１を誤
動作させ、また大電流が流れすぎてトランジスタを破壊
してしまうラッチアップという現象を引き起こすことが
ある。
【０１０７】そこで、電流制限回路ＣＬＣ１およびＣＬ
Ｃ２を用いて主回路ＬＳＩ１内のＭＯＳトランジスタ基
板に流れる電流量を制限することで、主回路ＬＳＩ１の
動作信頼性を向上させることができる。前記図１４ない
し図１９のような実施例の電力制限回路は、それモニタ
回路に流れる電流を検知して、主回路での電流制御を行
なうようにするものである。これに対して、図４５の実
施例は、主回路そのものに流れる電流に応答して、その
電流制限をものであるので信頼性の上で格段に優れてい
る。つまり、前記の実施例では、１つの半導体集積回路
に形成される素子特性のばらつきの影響を受けるので、
素子ばらつきのワーストケースを考慮したマージンが必
要になるものである。これに対して、この実施例では、
主回路そのものに流れる電流に応答して電流制限動作が
行なわれるために素子ばらつきを考慮したマージンが不
要になるものである。
Ｃ２を用いて主回路ＬＳＩ１内のＭＯＳトランジスタ基
板に流れる電流量を制限することで、主回路ＬＳＩ１の
動作信頼性を向上させることができる。前記図１４ない
し図１９のような実施例の電力制限回路は、それモニタ
回路に流れる電流を検知して、主回路での電流制御を行
なうようにするものである。これに対して、図４５の実
施例は、主回路そのものに流れる電流に応答して、その
電流制限をものであるので信頼性の上で格段に優れてい
る。つまり、前記の実施例では、１つの半導体集積回路
に形成される素子特性のばらつきの影響を受けるので、
素子ばらつきのワーストケースを考慮したマージンが必
要になるものである。これに対して、この実施例では、
主回路そのものに流れる電流に応答して電流制限動作が
行なわれるために素子ばらつきを考慮したマージンが不
要になるものである。
【０１０８】図４６には、本発明に係る半導体集積回路
装置の他の一実施例の基本的なブロック図が示されてい
る。この実施例では、基板バイアス発生回路ＳＢＧ１
は、図４６に示すように、基板バイアス用電圧源ＶＧＮ
１と電流増幅回路ＡＭＰ１，ＡＭＰ２から構成されるこ
とに着目し、上記電流増幅回路ＡＭＰ１，ＡＭＰ２の電
流供給能力に電流制限機能を付加するものである。別の
見方をすると、電流増幅回路は出力回路であり、有限の
出力インピーダンスを有している。この出力インピーダ
ンスを積極的に活用し、主回路そのものに流れる電流が
予め決められた電流量を超えたなら、その電圧降下によ
って順方向のバイアス電圧を低下させられるため、リー
ク電流量制限が行なわれるものである。
装置の他の一実施例の基本的なブロック図が示されてい
る。この実施例では、基板バイアス発生回路ＳＢＧ１
は、図４６に示すように、基板バイアス用電圧源ＶＧＮ
１と電流増幅回路ＡＭＰ１，ＡＭＰ２から構成されるこ
とに着目し、上記電流増幅回路ＡＭＰ１，ＡＭＰ２の電
流供給能力に電流制限機能を付加するものである。別の
見方をすると、電流増幅回路は出力回路であり、有限の
出力インピーダンスを有している。この出力インピーダ
ンスを積極的に活用し、主回路そのものに流れる電流が
予め決められた電流量を超えたなら、その電圧降下によ
って順方向のバイアス電圧を低下させられるため、リー
ク電流量制限が行なわれるものである。
【０１０９】つまり、基板バイアス用電圧源ＶＧＮ１
は、主回路ＬＳＩ１に与える基板バイアスにあたる電圧
をそれぞれＮ５，Ｎ６から出力する。電流増幅回路ＡＭ
Ｐ１，ＡＭＰ２はＮ５，Ｎ６の電位を保ったまま、供給
できる電流量を増幅させる。このようにして、増幅され
て充分な電流を供給できるようになった基板バイアス発
生回路ＳＢＧ１は基板バイアスをＮ１，Ｎ３から出力す
る。これらのバイアスは、主回路ＬＳＩ１に与えられ
る。このことにより、主回路ＬＳＩ１に与えられる順バ
イアスにより、ＭＯＳトランジスタ内部に存在するＰ／
Ｎ接合や寄生バイポーラトランジスタに流れる無駄な電
流を減らして誤動作を抑えることができる。この実施例
では、出力回路の出力インピーダンスを利用するので、
回路素子数を低減できるものとなる。
は、主回路ＬＳＩ１に与える基板バイアスにあたる電圧
をそれぞれＮ５，Ｎ６から出力する。電流増幅回路ＡＭ
Ｐ１，ＡＭＰ２はＮ５，Ｎ６の電位を保ったまま、供給
できる電流量を増幅させる。このようにして、増幅され
て充分な電流を供給できるようになった基板バイアス発
生回路ＳＢＧ１は基板バイアスをＮ１，Ｎ３から出力す
る。これらのバイアスは、主回路ＬＳＩ１に与えられ
る。このことにより、主回路ＬＳＩ１に与えられる順バ
イアスにより、ＭＯＳトランジスタ内部に存在するＰ／
Ｎ接合や寄生バイポーラトランジスタに流れる無駄な電
流を減らして誤動作を抑えることができる。この実施例
では、出力回路の出力インピーダンスを利用するので、
回路素子数を低減できるものとなる。
【０１１０】電流増幅回路ＡＭＰ１，ＡＭＰ２による電
流を制限は、基板バイアスを供給する主回路ＬＳＩ１の
回路規模が変わる場合には、規模に応じて電流制限回路
ＡＭＰ１，ＡＭＰ２を設計しなおす必要がある。この点
に関しては、前記図４５の実施例のように基板バイアス
回路ＳＢＧ１は、専ら基板バイアスの出力とし、その電
流量制限を電流制限回路ＣＬＣ１及びＣＬＣ２に受け持
たせた方が回路の設計の簡素化あるは汎用化できる点で
優れている。つまり、電流制限回路ＣＬＣ１，ＣＬＣ２
を基板バイアス発生回路ＳＢＧ１と主回路ＬＳＩ１の間
に設ければ、基板バイアス回路ＳＢＧ１を標準化（セル
化）しておき、電流制限回路ＣＬＣ１，ＣＬＣ２だけ
を、個々の回路に対応して設計することにより主回路Ｌ
ＳＩ１に応じた最適な電流制限が簡単に実現できる。
流を制限は、基板バイアスを供給する主回路ＬＳＩ１の
回路規模が変わる場合には、規模に応じて電流制限回路
ＡＭＰ１，ＡＭＰ２を設計しなおす必要がある。この点
に関しては、前記図４５の実施例のように基板バイアス
回路ＳＢＧ１は、専ら基板バイアスの出力とし、その電
流量制限を電流制限回路ＣＬＣ１及びＣＬＣ２に受け持
たせた方が回路の設計の簡素化あるは汎用化できる点で
優れている。つまり、電流制限回路ＣＬＣ１，ＣＬＣ２
を基板バイアス発生回路ＳＢＧ１と主回路ＬＳＩ１の間
に設ければ、基板バイアス回路ＳＢＧ１を標準化（セル
化）しておき、電流制限回路ＣＬＣ１，ＣＬＣ２だけ
を、個々の回路に対応して設計することにより主回路Ｌ
ＳＩ１に応じた最適な電流制限が簡単に実現できる。
【０１１１】図４７には、上記電流制限回路の一実施例
が回路図が示されている。この実施例では、上記電流制
限回路は、抵抗ＲＥＳ１で構成される。前記図４５にお
いて、接続端子Ｎ１，Ｎ２間に対応した素子が示されて
いるが、接続端子Ｎ３，Ｎ４間においても同様な抵抗が
設けられる。例えば主回路ＬＳＩ１が標準的な１００万
ＭＯＳトランジスタ規模のマイクロプロセッサである場
合には、基板バイアス用に約１ｍＡ程度の電流を供給で
きれば充分であると仮定すると、０．５Ｖの順バイアス
を与える場合には０．５ｋΩの抵抗が必要になる。
が回路図が示されている。この実施例では、上記電流制
限回路は、抵抗ＲＥＳ１で構成される。前記図４５にお
いて、接続端子Ｎ１，Ｎ２間に対応した素子が示されて
いるが、接続端子Ｎ３，Ｎ４間においても同様な抵抗が
設けられる。例えば主回路ＬＳＩ１が標準的な１００万
ＭＯＳトランジスタ規模のマイクロプロセッサである場
合には、基板バイアス用に約１ｍＡ程度の電流を供給で
きれば充分であると仮定すると、０．５Ｖの順バイアス
を与える場合には０．５ｋΩの抵抗が必要になる。
【０１１２】上記の抵抗値０．５ｋΩを持つ抵抗ＲＥＳ
１を通常の半導体プロセスで用いられるアルミニウムあ
るいは銅などの配線で作ろうとすると、面積が大きくな
り無駄になる。例えば、０．５μｍ幅のアルミニウム配
線では、０．５ｋΩの抵抗を実現するためには４ｍもの
長さが必要となってしまう。そこで、この実施例の抵抗
ＲＥＳ１は、ポリシリコン配線や拡散層抵抗など、比較
的抵抗の高い材料を用いて形成される。このような素子
を用いた場合には、配線長が１０μｍ程度と面積も小さ
く済み、またアルミニウムや銅などの端子間接続用の配
線については設計上の長さ等を考慮する必要がなくな
り、設計が簡易になる。この抵抗ＲＥＳ１による電流制
限回路は、基板電圧制限回路と見ることもできる。つま
り、上記リーク電流に対応して、抵抗ＲＥＳ１で電圧降
下が発生して基板に印加される順バイアス電圧が小さく
され、結果としてリーク電流が制限される。
１を通常の半導体プロセスで用いられるアルミニウムあ
るいは銅などの配線で作ろうとすると、面積が大きくな
り無駄になる。例えば、０．５μｍ幅のアルミニウム配
線では、０．５ｋΩの抵抗を実現するためには４ｍもの
長さが必要となってしまう。そこで、この実施例の抵抗
ＲＥＳ１は、ポリシリコン配線や拡散層抵抗など、比較
的抵抗の高い材料を用いて形成される。このような素子
を用いた場合には、配線長が１０μｍ程度と面積も小さ
く済み、またアルミニウムや銅などの端子間接続用の配
線については設計上の長さ等を考慮する必要がなくな
り、設計が簡易になる。この抵抗ＲＥＳ１による電流制
限回路は、基板電圧制限回路と見ることもできる。つま
り、上記リーク電流に対応して、抵抗ＲＥＳ１で電圧降
下が発生して基板に印加される順バイアス電圧が小さく
され、結果としてリーク電流が制限される。
【０１１３】前記図４６に示される電流増幅回路ＡＭＰ
１，ＡＭＰ２で電流量を制限するための設計をする場合
には、上記主回路ＬＳＩ１のＭＯＳトランジスタ規模な
どに対応して個々に設計する必要があるが、前記図４５
のように電流制限回路ＣＬＣ１，ＣＬＣ２を用い、それ
を抵抗ＲＥＳ１で行う場合には、上記主回路ＬＳＩ１の
ＭＯＳトランジスタ規模などに対応して抵抗値の変更だ
けで済む。
１，ＡＭＰ２で電流量を制限するための設計をする場合
には、上記主回路ＬＳＩ１のＭＯＳトランジスタ規模な
どに対応して個々に設計する必要があるが、前記図４５
のように電流制限回路ＣＬＣ１，ＣＬＣ２を用い、それ
を抵抗ＲＥＳ１で行う場合には、上記主回路ＬＳＩ１の
ＭＯＳトランジスタ規模などに対応して抵抗値の変更だ
けで済む。
【０１１４】図４８には上記電流制限回路の他の一実施
例の回路図が示されている。この実施例の電流制限回路
は、ＮＭＯＳトランジスタＭＮ１で構成される。通常
は、制御電圧ＶＣＮＴ１を電源電圧と等しくし、ＮＭＯ
ＳトランジスタＭＮ１の寸法を調整することで、電流制
限量を制御する。制御電圧ＶＣＮＴ１を可変にすると、
ＮＭＯＳトランジスタＭＮ１の寸法は一定にしたまま、
すなわち主回路ＬＳＩ１の回路規模によって設計を変更
することなしに、制御電圧ＶＣＮＴ１を変化させること
で、最適な電流制限が可能となる。
例の回路図が示されている。この実施例の電流制限回路
は、ＮＭＯＳトランジスタＭＮ１で構成される。通常
は、制御電圧ＶＣＮＴ１を電源電圧と等しくし、ＮＭＯ
ＳトランジスタＭＮ１の寸法を調整することで、電流制
限量を制御する。制御電圧ＶＣＮＴ１を可変にすると、
ＮＭＯＳトランジスタＭＮ１の寸法は一定にしたまま、
すなわち主回路ＬＳＩ１の回路規模によって設計を変更
することなしに、制御電圧ＶＣＮＴ１を変化させること
で、最適な電流制限が可能となる。
【０１１５】図４９には上記電流制限回路の他の一実施
例の回路図が示されている。この実施例の電流制限回路
は、ＰＭＯＳトランジスタＭＰ１で構成される。通常
は、制御電圧ＶＣＮＴ２をグランド電圧と等しくし、Ｐ
ＭＯＳトランジスタＭＰ１の寸法を調整することで、電
流制限量を制御する。制御電圧ＶＣＮＴ２を可変にする
と、ＰＭＯＳトランジスタＭＰ１の寸法は一定にしたま
ま、すなわち主回路ＬＳＩ１の回路規模によって設計を
変更することなしに、制御電圧ＶＣＮＴ２を変化させる
ことで、最適な電流制限が可能となる。
例の回路図が示されている。この実施例の電流制限回路
は、ＰＭＯＳトランジスタＭＰ１で構成される。通常
は、制御電圧ＶＣＮＴ２をグランド電圧と等しくし、Ｐ
ＭＯＳトランジスタＭＰ１の寸法を調整することで、電
流制限量を制御する。制御電圧ＶＣＮＴ２を可変にする
と、ＰＭＯＳトランジスタＭＰ１の寸法は一定にしたま
ま、すなわち主回路ＬＳＩ１の回路規模によって設計を
変更することなしに、制御電圧ＶＣＮＴ２を変化させる
ことで、最適な電流制限が可能となる。
【０１１６】図５０には上記電流制限回路の他の一実施
例の回路図が示されている。この実施例では、カレント
ミラー型回路により、電流制限を実現している。電流
は、この回路を構成するＭＯＳトランジスタＭＰ１１，
ＭＰ１２，ＭＮ１３の寸法により、あるいは制御電圧Ｖ
ＣＮＴ３の電圧により制御できる。つまり、制御電圧Ｖ
ＣＮＴ３がゲートに印加されたＮＭＯＳトランジスタＭ
Ｎ１３により電流を形成し、それをＰＭＯＳトランジス
タＭ１２，Ｍ１３によるカレントミラー回路に供給して
電流制限を行なうようにするものである。この場合、接
続端子Ｎ１とＮ２の間に流れる最大電流は、ＭＯＳトラ
ンジスタＭＰ１１，ＭＰ１２，ＭＮ１３の寸法、あるい
は制御電圧ＶＣＮＴ３の電圧により制御できるが、基板
電流がそれ以下の場合には基板電流に従った電流しか流
れないのはいうまでもない。
例の回路図が示されている。この実施例では、カレント
ミラー型回路により、電流制限を実現している。電流
は、この回路を構成するＭＯＳトランジスタＭＰ１１，
ＭＰ１２，ＭＮ１３の寸法により、あるいは制御電圧Ｖ
ＣＮＴ３の電圧により制御できる。つまり、制御電圧Ｖ
ＣＮＴ３がゲートに印加されたＮＭＯＳトランジスタＭ
Ｎ１３により電流を形成し、それをＰＭＯＳトランジス
タＭ１２，Ｍ１３によるカレントミラー回路に供給して
電流制限を行なうようにするものである。この場合、接
続端子Ｎ１とＮ２の間に流れる最大電流は、ＭＯＳトラ
ンジスタＭＰ１１，ＭＰ１２，ＭＮ１３の寸法、あるい
は制御電圧ＶＣＮＴ３の電圧により制御できるが、基板
電流がそれ以下の場合には基板電流に従った電流しか流
れないのはいうまでもない。
【０１１７】図５１には電流制限回路の他の一実施例の
回路図が示されている。この実施例では、図５０の実施
例と同様にカレントミラー型回路により、電流制限を実
現している。この実施例では、ＭＯＳトランジスタの導
電型が前記図５０の実施例とは逆になっており、前記同
様に電流は、この回路を構成するＭＯＳトランジスタＭ
Ｎ１１，ＭＮ１２，ＭＰ１３の寸法により、あるいは制
御電圧ＶＣＮＴ４の電圧により制御できる。
回路図が示されている。この実施例では、図５０の実施
例と同様にカレントミラー型回路により、電流制限を実
現している。この実施例では、ＭＯＳトランジスタの導
電型が前記図５０の実施例とは逆になっており、前記同
様に電流は、この回路を構成するＭＯＳトランジスタＭ
Ｎ１１，ＭＮ１２，ＭＰ１３の寸法により、あるいは制
御電圧ＶＣＮＴ４の電圧により制御できる。
【０１１８】図５２は、この発明を説明するための半導
体集積回路装置の概略素子構造断面図が示されている。
この実施例では、基板制御用３重ウエル構造に向けられ
ている。基板バイアス制御を実現するためには、シリコ
ンウエハのＰ型基板ＰＳＵＢ１と、各ＭＯＳトランジス
タのウエルを構成するＰ型ウエルＰＷＥＬ１，Ｎ型ＮＷ
ＥＬ１それぞれをＮ型基板分離層ＮＩＳＯ１で分離する
必要があり、図のような素子断面構造になる。
体集積回路装置の概略素子構造断面図が示されている。
この実施例では、基板制御用３重ウエル構造に向けられ
ている。基板バイアス制御を実現するためには、シリコ
ンウエハのＰ型基板ＰＳＵＢ１と、各ＭＯＳトランジス
タのウエルを構成するＰ型ウエルＰＷＥＬ１，Ｎ型ＮＷ
ＥＬ１それぞれをＮ型基板分離層ＮＩＳＯ１で分離する
必要があり、図のような素子断面構造になる。
【０１１９】このとき、ＭＯＳトランジスタに順バイア
スを与えると、ウエル内に存在するＰ／Ｎ接合に順方向
電流Ｃ１が流れる。この電流は、電流制限回路ＣＬＣ
１，ＣＬＣ２で供給電流を制限することにより直接抑制
できる。また、ＭＯＳトランジスタの基板内には図に示
すように寄生バイポーラトランジスタＮＰＮ１，ＰＮＰ
１が存在する。寄生バイポーラトランジスタＮＰＮ１で
は、ベース電流を電流制限回路ＣＬＣ２で制限し、コレ
クタ／エミッタ間電流を電流制限回路ＣＬＣ１で制限す
ることにより過大電流が流れるのを防いでいる。寄生バ
イポーラトランジスタＰＮＰ１では、電流制限回路ＣＬ
Ｃ１がベース電流を制限し、またＮ型基板分離層ＮＩＳ
Ｏ１の厚みによりこのトランジスタのベース距離が長く
なることで、コレクタ／エミッタ間電流は小さくなる。
このようにして、電流制限回路ＣＬＣ１やＣＬＣ２は、
順方向の基板バイアスによって増加するＰ／Ｎ接合電流
や、寄生バイポーラ電流を抑制する。
スを与えると、ウエル内に存在するＰ／Ｎ接合に順方向
電流Ｃ１が流れる。この電流は、電流制限回路ＣＬＣ
１，ＣＬＣ２で供給電流を制限することにより直接抑制
できる。また、ＭＯＳトランジスタの基板内には図に示
すように寄生バイポーラトランジスタＮＰＮ１，ＰＮＰ
１が存在する。寄生バイポーラトランジスタＮＰＮ１で
は、ベース電流を電流制限回路ＣＬＣ２で制限し、コレ
クタ／エミッタ間電流を電流制限回路ＣＬＣ１で制限す
ることにより過大電流が流れるのを防いでいる。寄生バ
イポーラトランジスタＰＮＰ１では、電流制限回路ＣＬ
Ｃ１がベース電流を制限し、またＮ型基板分離層ＮＩＳ
Ｏ１の厚みによりこのトランジスタのベース距離が長く
なることで、コレクタ／エミッタ間電流は小さくなる。
このようにして、電流制限回路ＣＬＣ１やＣＬＣ２は、
順方向の基板バイアスによって増加するＰ／Ｎ接合電流
や、寄生バイポーラ電流を抑制する。
【０１２０】図５３は、この発明を説明するための半導
体集積回路装置の概略素子構造断面図が示されている。
この実施例でも、前記同様に基板制御用３重ウエル構造
に向けられている。上記３重ウエル構造では、隣接する
Ｐ型ウェルＰＷＥＬ１とＮ型ウェルＮＷＥＬ１との間で
も寄生バイポーラトランジスタＮＰＮ２，ＰＮＰ２が存
在する。このトランジスタは、サイリスタ構造をしてお
り、ひとたびバイポーラ動作を始めると大電流を流して
しまい、ラッチアップという現象をおこす。その結果、
基板内に過大電流が流れてＭＯＳトランジスタを破壊し
てしまったり、回路の誤動作を引き起こすことになる。
この実施例では、前記のような電流制限回路ＣＬＣ１，
ＣＬＣ２が電流量を制限することによって、このラッチ
アップが起こらないように抑制している。
体集積回路装置の概略素子構造断面図が示されている。
この実施例でも、前記同様に基板制御用３重ウエル構造
に向けられている。上記３重ウエル構造では、隣接する
Ｐ型ウェルＰＷＥＬ１とＮ型ウェルＮＷＥＬ１との間で
も寄生バイポーラトランジスタＮＰＮ２，ＰＮＰ２が存
在する。このトランジスタは、サイリスタ構造をしてお
り、ひとたびバイポーラ動作を始めると大電流を流して
しまい、ラッチアップという現象をおこす。その結果、
基板内に過大電流が流れてＭＯＳトランジスタを破壊し
てしまったり、回路の誤動作を引き起こすことになる。
この実施例では、前記のような電流制限回路ＣＬＣ１，
ＣＬＣ２が電流量を制限することによって、このラッチ
アップが起こらないように抑制している。
【０１２１】図５４には、この発明を説明するための半
導体集積回路装置の概略素子構造断面図が示されてい
る。この実施例では基板制御用シリコン・オン・インシ
ュレータ構造に向けられている。基板バイアス制御を実
現するもう一つの手段として、Ｐ型基板ＰＳＵＢ１とＭ
ＯＳトランジスタのウエルを酸化膜分離層ＳＯＩ１によ
って分離する方法がある。この場合も、基板バイアスを
順バイアスにすると、Ｐ／Ｎ接合順方向電流Ｃ１や、寄
生バイポーラトランジスタＮＰＮ３，ＰＮＰ３によるラ
ッチアップ現象がおこりやすくなるが、電流制限回路Ｃ
ＬＣ１，ＣＬＣ２によって、その危険性を取り除くこと
ができる。
導体集積回路装置の概略素子構造断面図が示されてい
る。この実施例では基板制御用シリコン・オン・インシ
ュレータ構造に向けられている。基板バイアス制御を実
現するもう一つの手段として、Ｐ型基板ＰＳＵＢ１とＭ
ＯＳトランジスタのウエルを酸化膜分離層ＳＯＩ１によ
って分離する方法がある。この場合も、基板バイアスを
順バイアスにすると、Ｐ／Ｎ接合順方向電流Ｃ１や、寄
生バイポーラトランジスタＮＰＮ３，ＰＮＰ３によるラ
ッチアップ現象がおこりやすくなるが、電流制限回路Ｃ
ＬＣ１，ＣＬＣ２によって、その危険性を取り除くこと
ができる。
【０１２２】図５５には、本発明に係る半導体集積回路
装置の他の一実施例の基本的なブロック図が示されてい
る。基板バイアス発生回路ＳＢＧ１が生成した基板バイ
アスはノード（接続点）Ｎ１，Ｎ３を通して電流制限回
路ＣＬＣ１１，ＣＬＣ１２に供給され、ノード（接続
点）Ｎ２，Ｎ４を経て主回路ＬＳＩ１の基板に供給され
る。電流制限回路ＣＬＣ１１，ＣＬＣ１２は、選択回路
ＳＥＬ１の選択信号Ｎ１１に応じて電流制限量を変化さ
せる。このことにより、主回路ＬＳＩ１の基板制御を行
う際に、製造プロセスのばらつきや回路規模に応じて最
適な電流制限を設計変更することなく行うことが可能で
ある。また動作中に温度や電源電圧などが変化するよう
な場合でも、そのつど最適な電流制限を施すことが可能
である。
装置の他の一実施例の基本的なブロック図が示されてい
る。基板バイアス発生回路ＳＢＧ１が生成した基板バイ
アスはノード（接続点）Ｎ１，Ｎ３を通して電流制限回
路ＣＬＣ１１，ＣＬＣ１２に供給され、ノード（接続
点）Ｎ２，Ｎ４を経て主回路ＬＳＩ１の基板に供給され
る。電流制限回路ＣＬＣ１１，ＣＬＣ１２は、選択回路
ＳＥＬ１の選択信号Ｎ１１に応じて電流制限量を変化さ
せる。このことにより、主回路ＬＳＩ１の基板制御を行
う際に、製造プロセスのばらつきや回路規模に応じて最
適な電流制限を設計変更することなく行うことが可能で
ある。また動作中に温度や電源電圧などが変化するよう
な場合でも、そのつど最適な電流制限を施すことが可能
である。
【０１２３】図５６には、本発明に係る半導体集積回路
装置の他の一実施例の基本的ブロック図が示されてい
る。基板バイアス発生回路ＳＢＧ１は、基板バイアス用
電圧源ＶＧＮ１および電流増幅回路ＡＭＰ１，ＡＭＰ２
から構成されている。電流増幅回路ＡＭＰ１，ＡＭＰ２
は、その出力インピーダンスが選択回路ＳＥＬ１の選択
信号Ｎ１１により、最適な電流制限を行うよう制御され
る。このような出力インピーダンスの制御によって、主
回路ＬＳＩ１の基板制御を行う際に、製造プロセスのば
らつきや回路規模に応じた最適な電流制限を設計変更す
ることなく行うことが可能となる。
装置の他の一実施例の基本的ブロック図が示されてい
る。基板バイアス発生回路ＳＢＧ１は、基板バイアス用
電圧源ＶＧＮ１および電流増幅回路ＡＭＰ１，ＡＭＰ２
から構成されている。電流増幅回路ＡＭＰ１，ＡＭＰ２
は、その出力インピーダンスが選択回路ＳＥＬ１の選択
信号Ｎ１１により、最適な電流制限を行うよう制御され
る。このような出力インピーダンスの制御によって、主
回路ＬＳＩ１の基板制御を行う際に、製造プロセスのば
らつきや回路規模に応じた最適な電流制限を設計変更す
ることなく行うことが可能となる。
【０１２４】図５７には、前記図５５の実施例に対応し
た電流制限回路の一実施例の回路図が示されている。こ
の実施例の電流制限回路は、並列な複数の抵抗ＲＥＳ１
１，ＲＥＳ１２，ＲＥＳ１３，ＲＥＳ１４からなる。抵
抗は、それと直列に配置されたスイッチ用のＮチャンネ
ル型ＭＯＳトランジスタＭＮ２１，ＭＮ２２，ＭＮ２
３，ＭＮ２４によって選ばれる。選択回路ＳＥＬ１はス
イッチ用のＮチャンネル型ＭＯＳトランジスタのうち１
つのスイッチを選び、そこに配置されている抵抗が電流
制限回路として動作する。抵抗ＲＥＳ１１，ＲＥＳ１
２，ＲＥＳ１３，ＲＥＳ１４は異なる抵抗値を持ってお
り、選択回路ＳＥＬ１の信号に応じて電流制限量を変え
ることが可能とされる。この構成に変え、スイッチ用ス
イッチ用ＭＯＳトランジスタは１ないし複数個が同時に
オン状態にされるようにし、その合成抵抗値を変化させ
ることによって、電流制限量を変えるようにしてもよ
い。
た電流制限回路の一実施例の回路図が示されている。こ
の実施例の電流制限回路は、並列な複数の抵抗ＲＥＳ１
１，ＲＥＳ１２，ＲＥＳ１３，ＲＥＳ１４からなる。抵
抗は、それと直列に配置されたスイッチ用のＮチャンネ
ル型ＭＯＳトランジスタＭＮ２１，ＭＮ２２，ＭＮ２
３，ＭＮ２４によって選ばれる。選択回路ＳＥＬ１はス
イッチ用のＮチャンネル型ＭＯＳトランジスタのうち１
つのスイッチを選び、そこに配置されている抵抗が電流
制限回路として動作する。抵抗ＲＥＳ１１，ＲＥＳ１
２，ＲＥＳ１３，ＲＥＳ１４は異なる抵抗値を持ってお
り、選択回路ＳＥＬ１の信号に応じて電流制限量を変え
ることが可能とされる。この構成に変え、スイッチ用ス
イッチ用ＭＯＳトランジスタは１ないし複数個が同時に
オン状態にされるようにし、その合成抵抗値を変化させ
ることによって、電流制限量を変えるようにしてもよ
い。
【０１２５】図５８には、前記図５５の実施例に対応し
た電流制限回路の他の一実施例の回路図が示されてい
る。この実施例の電流制限回路は、並列な複数の抵抗Ｒ
ＥＳ１１，ＲＥＳ１２，ＲＥＳ１３，ＲＥＳ１４からな
る。抵抗は、それと直列に配置されたスイッチ用のＰチ
ャンネル型ＭＯＳトランジスタＭＰ２１，ＭＰ２２，Ｍ
Ｐ２３，ＭＰ２４によって選ばれる。選択回路ＳＥＬ１
はスイッチ用のＰチャンネル型ＭＯＳトランジスタのう
ち１つのスイッチを選び、そこに配置されている抵抗が
電流制限回路として動作する。抵抗ＲＥＳ１１，ＲＥＳ
１２，ＲＥＳ１３，ＲＥＳ１４は異なる抵抗値を持って
おり、選択回路ＳＥＬ１の信号に応じて電流制限量を変
えることが可能である。この構成に変え、前記同様にス
イッチ用スイッチ用ＭＯＳトランジスタは１ないし複数
個が同時にオン状態にされるようにし、その合成抵抗値
を変化させることによって、電流制限量を変えるように
してもよい。
た電流制限回路の他の一実施例の回路図が示されてい
る。この実施例の電流制限回路は、並列な複数の抵抗Ｒ
ＥＳ１１，ＲＥＳ１２，ＲＥＳ１３，ＲＥＳ１４からな
る。抵抗は、それと直列に配置されたスイッチ用のＰチ
ャンネル型ＭＯＳトランジスタＭＰ２１，ＭＰ２２，Ｍ
Ｐ２３，ＭＰ２４によって選ばれる。選択回路ＳＥＬ１
はスイッチ用のＰチャンネル型ＭＯＳトランジスタのう
ち１つのスイッチを選び、そこに配置されている抵抗が
電流制限回路として動作する。抵抗ＲＥＳ１１，ＲＥＳ
１２，ＲＥＳ１３，ＲＥＳ１４は異なる抵抗値を持って
おり、選択回路ＳＥＬ１の信号に応じて電流制限量を変
えることが可能である。この構成に変え、前記同様にス
イッチ用スイッチ用ＭＯＳトランジスタは１ないし複数
個が同時にオン状態にされるようにし、その合成抵抗値
を変化させることによって、電流制限量を変えるように
してもよい。
【０１２６】図５９には、前記図５５の実施例に対応し
た電流制限回路の他の一実施例の回路図が示されてい
る。この実施例の電流制限回路は、複数の並列なＮチャ
ンネル型ＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ
３３，ＭＮ３４からなる。各Ｎチャンネル型のＭＯＳト
ランジスタは寸法がそれぞれ異なり、選択回路ＳＥＬ１
により選ばれた少なくとも１つのトランジスタが持つイ
ンピーダンスにより、電流制限を行うことができる。各
トランジスタの寸法が同じで、選択回路ＳＥＬ１が選ぶ
トランジスタ数を変化させることによっても電流制限量
を制御することができる。
た電流制限回路の他の一実施例の回路図が示されてい
る。この実施例の電流制限回路は、複数の並列なＮチャ
ンネル型ＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ
３３，ＭＮ３４からなる。各Ｎチャンネル型のＭＯＳト
ランジスタは寸法がそれぞれ異なり、選択回路ＳＥＬ１
により選ばれた少なくとも１つのトランジスタが持つイ
ンピーダンスにより、電流制限を行うことができる。各
トランジスタの寸法が同じで、選択回路ＳＥＬ１が選ぶ
トランジスタ数を変化させることによっても電流制限量
を制御することができる。
【０１２７】図６０には、前記図５５の実施例に対応し
た電流制限回路の他の一実施例の回路図が示されてい
る。この実施例の電流制限回路は、１つのＮチャンネル
型ＭＯＳトランジスタＭＮ４１で構成される。選択回路
ＳＥＬ１１が出力する制御用アナログ電圧Ｎ３１の電圧
値に応じてＮチャンネル型ＭＯＳトランジスタＭＮ４１
のインピーダンスは変化するので、選択回路ＳＥＬ１１
によって電流制限量を変化させることができる。
た電流制限回路の他の一実施例の回路図が示されてい
る。この実施例の電流制限回路は、１つのＮチャンネル
型ＭＯＳトランジスタＭＮ４１で構成される。選択回路
ＳＥＬ１１が出力する制御用アナログ電圧Ｎ３１の電圧
値に応じてＮチャンネル型ＭＯＳトランジスタＭＮ４１
のインピーダンスは変化するので、選択回路ＳＥＬ１１
によって電流制限量を変化させることができる。
【０１２８】図６１には、前記図５５の実施例に対応し
た電流制限回路の他の一実施例の回路図が示されてい
る。この実施例の電流制限回路は、複数の並列なＰチャ
ンネル型ＭＯＳトランジスタＭＰ３１，ＭＰ３２，ＭＰ
３３，ＭＰ３４からなる。各Ｐチャンネル型トランジス
タは寸法がそれぞれ異なり、選択回路ＳＥＬ１により選
ばれた少なくとも１つのトランジスタが持つインピーダ
ンスにより、電流制限を行うことができる。各トランジ
スタの寸法が同じで、選択回路ＳＥＬ１が選ぶトランジ
スタ数を変化させることによっても電流制限量を制御す
ることができる。
た電流制限回路の他の一実施例の回路図が示されてい
る。この実施例の電流制限回路は、複数の並列なＰチャ
ンネル型ＭＯＳトランジスタＭＰ３１，ＭＰ３２，ＭＰ
３３，ＭＰ３４からなる。各Ｐチャンネル型トランジス
タは寸法がそれぞれ異なり、選択回路ＳＥＬ１により選
ばれた少なくとも１つのトランジスタが持つインピーダ
ンスにより、電流制限を行うことができる。各トランジ
スタの寸法が同じで、選択回路ＳＥＬ１が選ぶトランジ
スタ数を変化させることによっても電流制限量を制御す
ることができる。
【０１２９】図６２には、前記図５５の実施例に対応し
た電流制限回路の他の一実施例の回路図が示されてい
る。この実施例の電流制限回路は、１つのＰチャンネル
型ＭＯＳトランジスタＭＰ４１で構成される。選択回路
ＳＥＬ１１が出力する制御用アナログ電圧Ｎ３１の電圧
値に応じてＰチャンネル型ＭＯＳトランジスタＭＰ４１
のインピーダンスは変化するので、選択回路ＳＥＬ１１
によって電流制限量を変化させることができる。
た電流制限回路の他の一実施例の回路図が示されてい
る。この実施例の電流制限回路は、１つのＰチャンネル
型ＭＯＳトランジスタＭＰ４１で構成される。選択回路
ＳＥＬ１１が出力する制御用アナログ電圧Ｎ３１の電圧
値に応じてＰチャンネル型ＭＯＳトランジスタＭＰ４１
のインピーダンスは変化するので、選択回路ＳＥＬ１１
によって電流制限量を変化させることができる。
【０１３０】図６３には、前記図５５の実施例に対応し
た電流制限回路の他の一実施例の回路図が示されてい
る。この実施例の電流制限回路は、カレントミラー回路
が用いられる。カレントミラー回路に供給する電流を形
成するＮチャンネル型ＭＯＳトランジスタをＮＭＯＳト
ランジスタＭＮ５１，ＭＮ５２，ＭＮ５３，ＭＮ５４の
ように並列に配置し、各Ｎチャンネル型ＭＯＳトランジ
スタの寸法を異なるように設定しておき、選択回路ＳＥ
Ｌ１に選ばれたＭＯＳトランジスタに流れる電流に応じ
て、上記カレントミラー回路を動作させて電流制限量を
調節することができる。上記各トランジスタ寸法が異な
っていても同じでも、選択回路ＳＥＬ１が選ぶトランジ
スタの数を変化させることにより、同様に電流制限量を
調節するようにしてもよい。
た電流制限回路の他の一実施例の回路図が示されてい
る。この実施例の電流制限回路は、カレントミラー回路
が用いられる。カレントミラー回路に供給する電流を形
成するＮチャンネル型ＭＯＳトランジスタをＮＭＯＳト
ランジスタＭＮ５１，ＭＮ５２，ＭＮ５３，ＭＮ５４の
ように並列に配置し、各Ｎチャンネル型ＭＯＳトランジ
スタの寸法を異なるように設定しておき、選択回路ＳＥ
Ｌ１に選ばれたＭＯＳトランジスタに流れる電流に応じ
て、上記カレントミラー回路を動作させて電流制限量を
調節することができる。上記各トランジスタ寸法が異な
っていても同じでも、選択回路ＳＥＬ１が選ぶトランジ
スタの数を変化させることにより、同様に電流制限量を
調節するようにしてもよい。
【０１３１】図６４には、前記図５５の実施例に対応し
た電流制限回路の他の一実施例の回路図が示されてい
る。この実施例の電流制限回路は、カレントミラー回路
が用いられる。カレントミラー回路に供給する電流を形
成するＰチャンネル型ＭＯＳトランジスタをＭＰ５１，
ＭＰ５２，ＭＰ５３，ＭＰ５４のように並列に配置し、
各ＰＭＯＳトランジスタの寸法を異なるもので構成する
と、選択回路ＳＥＬ１に選ばれたトランジスタに応じ
て、電流制限量を調節できる。各トランジスタ寸法が異
なっていても同じでも、選択回路ＳＥＬ１が選ぶトラン
ジスタの数を変化させることにより、同様に電流制限量
を調節できる。
た電流制限回路の他の一実施例の回路図が示されてい
る。この実施例の電流制限回路は、カレントミラー回路
が用いられる。カレントミラー回路に供給する電流を形
成するＰチャンネル型ＭＯＳトランジスタをＭＰ５１，
ＭＰ５２，ＭＰ５３，ＭＰ５４のように並列に配置し、
各ＰＭＯＳトランジスタの寸法を異なるもので構成する
と、選択回路ＳＥＬ１に選ばれたトランジスタに応じ
て、電流制限量を調節できる。各トランジスタ寸法が異
なっていても同じでも、選択回路ＳＥＬ１が選ぶトラン
ジスタの数を変化させることにより、同様に電流制限量
を調節できる。
【０１３２】図６５には、前記図５７等の実施例に用い
られる選択回路の一実施例のブロック図が示されてい
る。主回路ＬＳＩ１内部に制御電流選択レジスタＲＥＧ
１が設けられる。このレジスタＲＥＧ１には、内部命令
によりレジスタ信号Ｎ４１を生成し、選択回路ＳＥＬ１
がその信号をデコードすることにより、前記選択信号Ｎ
２１，Ｎ２２，Ｎ２３，Ｎ２４を形成される。
られる選択回路の一実施例のブロック図が示されてい
る。主回路ＬＳＩ１内部に制御電流選択レジスタＲＥＧ
１が設けられる。このレジスタＲＥＧ１には、内部命令
によりレジスタ信号Ｎ４１を生成し、選択回路ＳＥＬ１
がその信号をデコードすることにより、前記選択信号Ｎ
２１，Ｎ２２，Ｎ２３，Ｎ２４を形成される。
【０１３３】図６６には、前記選択回路の他の一実施例
のブロック図が示されている。主回路ＬＳＩ１の入出力
端子部分に制御電流選択ピンＰＩＮ１が設けられる。こ
の制御電流選択ピンＰＩＮ１には、かかる選択ピンに電
源電圧に対応したハイレベルと回路の接地電位に対応し
たロウレベルの供給することにより選択信号Ｎ４２が生
成され、選択回路ＳＥＬ１がその信号をデコードするこ
とにより、選択信号Ｎ２１，Ｎ２２，Ｎ２３，Ｎ２４が
形成される。
のブロック図が示されている。主回路ＬＳＩ１の入出力
端子部分に制御電流選択ピンＰＩＮ１が設けられる。こ
の制御電流選択ピンＰＩＮ１には、かかる選択ピンに電
源電圧に対応したハイレベルと回路の接地電位に対応し
たロウレベルの供給することにより選択信号Ｎ４２が生
成され、選択回路ＳＥＬ１がその信号をデコードするこ
とにより、選択信号Ｎ２１，Ｎ２２，Ｎ２３，Ｎ２４が
形成される。
【０１３４】図６７には、前記選択回路の他の一実施例
のブロック図が示されている。主回路ＬＳＩ１内部に制
御電流選択ヒューズＦＵＳ１が設けられる。このヒュー
ズＦＵＳ１は、半導体ウェハ上に回路が完成された時点
でレーザー光線により選択的に切断されること応じて選
択信号Ｎ４３を生成し、選択回路ＳＥＬ１がその信号を
デコードすることにより、選択信号Ｎ２１，Ｎ２２，Ｎ
２３，Ｎ２４が形成される。
のブロック図が示されている。主回路ＬＳＩ１内部に制
御電流選択ヒューズＦＵＳ１が設けられる。このヒュー
ズＦＵＳ１は、半導体ウェハ上に回路が完成された時点
でレーザー光線により選択的に切断されること応じて選
択信号Ｎ４３を生成し、選択回路ＳＥＬ１がその信号を
デコードすることにより、選択信号Ｎ２１，Ｎ２２，Ｎ
２３，Ｎ２４が形成される。
【０１３５】図６８には、前記選択回路の他の一実施例
のブロック図が示されている。主回路ＬＳＩ１内部に基
板電流検出回路ＳＣＤ１が設けられる。この基板電流検
出回路ＳＣＤ１は主回路ＬＳＩ１の基板電流を測定し、
電流に応じて選択信号Ｎ４４を生成し、選択回路ＳＥＬ
１がその信号をデコードすることにより、選択信号Ｎ２
１，Ｎ２２，Ｎ２３，Ｎ２４を出力する。
のブロック図が示されている。主回路ＬＳＩ１内部に基
板電流検出回路ＳＣＤ１が設けられる。この基板電流検
出回路ＳＣＤ１は主回路ＬＳＩ１の基板電流を測定し、
電流に応じて選択信号Ｎ４４を生成し、選択回路ＳＥＬ
１がその信号をデコードすることにより、選択信号Ｎ２
１，Ｎ２２，Ｎ２３，Ｎ２４を出力する。
【０１３６】図６９には、前記図６２等の実施例に用い
られる選択回路の一実施例のブロック図が示されてい
る。主回路ＬＳＩ１内部に制御電流選択レジスタＲＥＧ
１が設けられる。このレジスタＲＥＧ１には、内部命令
によりレジスタ信号Ｎ４１を生成し、選択回路ＳＥＬ１
がその信号をデコード（又はデジタル／アナログ変換）
することにより前記選択信号Ｎ３１が形成される。
られる選択回路の一実施例のブロック図が示されてい
る。主回路ＬＳＩ１内部に制御電流選択レジスタＲＥＧ
１が設けられる。このレジスタＲＥＧ１には、内部命令
によりレジスタ信号Ｎ４１を生成し、選択回路ＳＥＬ１
がその信号をデコード（又はデジタル／アナログ変換）
することにより前記選択信号Ｎ３１が形成される。
【０１３７】図７０には、前記選択回路の他の一実施例
のブロック図が示されている。主回路ＬＳＩ１の入出力
端子部分に制御電流選択ピンＰＩＮ１が設けられる。こ
の制御電流選択ピンＰＩＮ１には、かかる選択ピンに電
源電圧に対応したハイレベルと回路の接地電位に対応し
たロウレベルの供給することにより選択信号Ｎ４２が生
成され、選択回路ＳＥＬ１がその信号をデコード（又は
デジタル／アナログ変換）することにより前記選択信号
Ｎ３１が形成される。
のブロック図が示されている。主回路ＬＳＩ１の入出力
端子部分に制御電流選択ピンＰＩＮ１が設けられる。こ
の制御電流選択ピンＰＩＮ１には、かかる選択ピンに電
源電圧に対応したハイレベルと回路の接地電位に対応し
たロウレベルの供給することにより選択信号Ｎ４２が生
成され、選択回路ＳＥＬ１がその信号をデコード（又は
デジタル／アナログ変換）することにより前記選択信号
Ｎ３１が形成される。
【０１３８】図７１には、前記選択回路の他の一実施例
のブロック図が示されている。主回路ＬＳＩ１内部に制
御電流選択ヒューズＦＵＳ１が設けられる。このヒュー
ズＦＵＳ１は、半導体ウェハ上に回路が完成された時点
でレーザー光線により選択的に切断されること応じて選
択信号Ｎ４３を生成し、選択回路ＳＥＬ１がその信号を
デコード（又はデジタル／アナログ変換）することによ
り前記選択信号Ｎ３１が形成される。
のブロック図が示されている。主回路ＬＳＩ１内部に制
御電流選択ヒューズＦＵＳ１が設けられる。このヒュー
ズＦＵＳ１は、半導体ウェハ上に回路が完成された時点
でレーザー光線により選択的に切断されること応じて選
択信号Ｎ４３を生成し、選択回路ＳＥＬ１がその信号を
デコード（又はデジタル／アナログ変換）することによ
り前記選択信号Ｎ３１が形成される。
【０１３９】図７２には、前記選択回路の他の一実施例
のブロック図が示されている。主回路ＬＳＩ１内部に基
板電流検出回路ＳＣＤ１が設けられる。この基板電流検
出回路ＳＣＤ１は主回路ＬＳＩ１の基板電流を測定し、
電流に応じて選択信号Ｎ４４を生成し、選択回路ＳＥＬ
１がその信号をデコード（又はデジタル／アナログ変
換）することにより前記選択信号Ｎ３１が形成される。
のブロック図が示されている。主回路ＬＳＩ１内部に基
板電流検出回路ＳＣＤ１が設けられる。この基板電流検
出回路ＳＣＤ１は主回路ＬＳＩ１の基板電流を測定し、
電流に応じて選択信号Ｎ４４を生成し、選択回路ＳＥＬ
１がその信号をデコード（又はデジタル／アナログ変
換）することにより前記選択信号Ｎ３１が形成される。
【０１４０】図７３には、前記基板電流検出回路の一実
施例のブロック図が示されている。この実施例の基板電
流検出回路は、リーク電流測定回路ＬＣＭ１、比較器Ｃ
ＭＰ１、アップカウンタＵＣＴ１、分周器ＤＩＶ１から
構成される。リーク電流測定回路ＬＣＭ１は、測定され
たリーク電流に応じた出力電圧をＮ５１から発生し、比
較器ＣＭＰ１はＮ５１の電圧と基準電位ＶＲＦ１を比較
する。リーク電流に対応した電圧Ｎ５１が基準電位ＶＲ
Ｆ１より低い間は、比較器ＣＭＰ１からアップ信号Ｎ５
２が出力される。
施例のブロック図が示されている。この実施例の基板電
流検出回路は、リーク電流測定回路ＬＣＭ１、比較器Ｃ
ＭＰ１、アップカウンタＵＣＴ１、分周器ＤＩＶ１から
構成される。リーク電流測定回路ＬＣＭ１は、測定され
たリーク電流に応じた出力電圧をＮ５１から発生し、比
較器ＣＭＰ１はＮ５１の電圧と基準電位ＶＲＦ１を比較
する。リーク電流に対応した電圧Ｎ５１が基準電位ＶＲ
Ｆ１より低い間は、比較器ＣＭＰ１からアップ信号Ｎ５
２が出力される。
【０１４１】分周器ＤＩＶ１はクロック信号ＣＬＫ１を
分周して適当な周波数に落とし、アップカウンタＵＣＴ
１のカウント用クロックＮ５３を与える。アップカウン
タＵＣＴ１はアップ信号Ｎ５２を受け取るとカウント用
クロックＮ５３に従って出力信号Ｎ４４をカウントアッ
プしていく。リーク電流測定回路ＬＣＭ１の測定する電
流が所定の値以上になり、出力電圧Ｎ５１が基準電位Ｖ
ＲＦ１より高くなると、比較器ＣＭＰ１はアップ信号を
出力しなくなり、アップカウンタＵＣＴ１は出力信号の
カウントアップを停止する。
分周して適当な周波数に落とし、アップカウンタＵＣＴ
１のカウント用クロックＮ５３を与える。アップカウン
タＵＣＴ１はアップ信号Ｎ５２を受け取るとカウント用
クロックＮ５３に従って出力信号Ｎ４４をカウントアッ
プしていく。リーク電流測定回路ＬＣＭ１の測定する電
流が所定の値以上になり、出力電圧Ｎ５１が基準電位Ｖ
ＲＦ１より高くなると、比較器ＣＭＰ１はアップ信号を
出力しなくなり、アップカウンタＵＣＴ１は出力信号の
カウントアップを停止する。
【０１４２】アップカウンタＵＣＴ１の出力信号Ｎ４４
がカウントアップされると、図６８で示される選択回路
ＳＥＬ１の出力がアップしていき、例えば図５７に示す
ような電流制限回路が供給できる電流量が増える。この
ようにして、リーク電流測定回路ＬＣＭ１によって測定
されるリーク電流が所定の値以上に増加すると、アップ
カウンタＵＣＴ１の出力が固定され、最適な電流制限回
路が自動的に選択されることになる。
がカウントアップされると、図６８で示される選択回路
ＳＥＬ１の出力がアップしていき、例えば図５７に示す
ような電流制限回路が供給できる電流量が増える。この
ようにして、リーク電流測定回路ＬＣＭ１によって測定
されるリーク電流が所定の値以上に増加すると、アップ
カウンタＵＣＴ１の出力が固定され、最適な電流制限回
路が自動的に選択されることになる。
【０１４３】図７４には、前記基板電流検出回路の他の
一実施例のブロック図が示されている。この実施例の基
板電流検出回路は、リーク電流測定回路ＬＣＭ１、比較
器ＣＭＰ２、ダウンカウンタＤＣＴ１、分周器ＤＩＶ１
から構成される。リーク電流測定回路ＬＣＭ１は、測定
されたリーク電流に応じた出力電圧をＮ５１から発生
し、比較器ＣＭＰ２はＮ５１の電圧と基準電位ＶＲＦ２
を比較する。リーク電流に対応した電圧Ｎ５１が基準電
位ＶＲＦ２より高い間は、比較器ＣＭＰ２からダウン信
号Ｎ５４が出力される。
一実施例のブロック図が示されている。この実施例の基
板電流検出回路は、リーク電流測定回路ＬＣＭ１、比較
器ＣＭＰ２、ダウンカウンタＤＣＴ１、分周器ＤＩＶ１
から構成される。リーク電流測定回路ＬＣＭ１は、測定
されたリーク電流に応じた出力電圧をＮ５１から発生
し、比較器ＣＭＰ２はＮ５１の電圧と基準電位ＶＲＦ２
を比較する。リーク電流に対応した電圧Ｎ５１が基準電
位ＶＲＦ２より高い間は、比較器ＣＭＰ２からダウン信
号Ｎ５４が出力される。
【０１４４】分周器ＤＩＶ１はクロック信号ＣＬＫ１を
分周して適当な周波数におとし、ダウンカウンタＤＣＴ
１のカウント用クロックＮ５３を与える。ダウンカウン
タＤＣＴ１はダウン信号Ｎ５４を受け取るとカウント用
クロックＮ５３に従って出力信号Ｎ４４をカウントダウ
ンしていく。リーク電流測定回路ＬＣＭ１の測定する電
流が所定の値以上になり、出力電圧Ｎ５１が基準電位Ｖ
ＲＦ２より低くなると、比較器ＣＭＰ２はダウン信号を
出力しなくなり、ダウンカウンタＤＣＴ１は出力信号の
カウントダウンを停止する。
分周して適当な周波数におとし、ダウンカウンタＤＣＴ
１のカウント用クロックＮ５３を与える。ダウンカウン
タＤＣＴ１はダウン信号Ｎ５４を受け取るとカウント用
クロックＮ５３に従って出力信号Ｎ４４をカウントダウ
ンしていく。リーク電流測定回路ＬＣＭ１の測定する電
流が所定の値以上になり、出力電圧Ｎ５１が基準電位Ｖ
ＲＦ２より低くなると、比較器ＣＭＰ２はダウン信号を
出力しなくなり、ダウンカウンタＤＣＴ１は出力信号の
カウントダウンを停止する。
【０１４５】ダウンカウンタＤＣＴ１の出力信号Ｎ４４
がカウントダウンされると、図６８で示される選択回路
ＳＥＬ１の出力がダウンしていき、例えば図５７に示す
ような電流制限回路が供給できる電流量が減る。このよ
うにして、リーク電流測定回路ＬＣＭ１によって測定さ
れるリーク電流が所定の値以下に現象すると、ダウンカ
ウンタＤＣＴ１の出力が固定され、最適な電流制限回路
が自動的に選択されることになる。
がカウントダウンされると、図６８で示される選択回路
ＳＥＬ１の出力がダウンしていき、例えば図５７に示す
ような電流制限回路が供給できる電流量が減る。このよ
うにして、リーク電流測定回路ＬＣＭ１によって測定さ
れるリーク電流が所定の値以下に現象すると、ダウンカ
ウンタＤＣＴ１の出力が固定され、最適な電流制限回路
が自動的に選択されることになる。
【０１４６】図７５には、前記基板電流検出回路の他の
一実施例のブロック図が示されている。この実施例の基
板電流検出回路は、リーク電流測定回路ＬＣＭ１、比較
器ＣＭＰ１、ＣＭＰ２、アップダウンカウンタＵＤＴ
１、分周器ＤＩＶ１から構成される。リーク電流測定回
路ＬＣＭ１は、測定されたリーク電流に応じた出力電圧
をＮ５１から発生し、比較器ＣＭＰ１，ＣＭＰ２はそれ
ぞれＮ５１の電圧と基準電位ＶＲＦ１、ＶＲＦ２を比較
する。
一実施例のブロック図が示されている。この実施例の基
板電流検出回路は、リーク電流測定回路ＬＣＭ１、比較
器ＣＭＰ１、ＣＭＰ２、アップダウンカウンタＵＤＴ
１、分周器ＤＩＶ１から構成される。リーク電流測定回
路ＬＣＭ１は、測定されたリーク電流に応じた出力電圧
をＮ５１から発生し、比較器ＣＭＰ１，ＣＭＰ２はそれ
ぞれＮ５１の電圧と基準電位ＶＲＦ１、ＶＲＦ２を比較
する。
【０１４７】リーク電流に対応した電圧Ｎ５１が基準電
位ＶＲＦ１より低い間は、比較器ＣＭＰ１からアップ信
号Ｎ５２が出力される。リーク電流に対応した電圧Ｎ５
１が基準電位ＶＲＦ２より高い間は、比較器ＣＭＰ２か
らダウン信号Ｎ５４が出力される。分周器ＤＩＶ１はク
ロック信号ＣＬＫ１を分周して適当な周波数におとし、
アップダウンカウンタＵＤＴ１のカウント用クロックＮ
５３を与える。
位ＶＲＦ１より低い間は、比較器ＣＭＰ１からアップ信
号Ｎ５２が出力される。リーク電流に対応した電圧Ｎ５
１が基準電位ＶＲＦ２より高い間は、比較器ＣＭＰ２か
らダウン信号Ｎ５４が出力される。分周器ＤＩＶ１はク
ロック信号ＣＬＫ１を分周して適当な周波数におとし、
アップダウンカウンタＵＤＴ１のカウント用クロックＮ
５３を与える。
【０１４８】アップダウンカウンタＵＤＴ１はアップ信
号Ｎ５２を受け取るとカウント用クロックＮ５３に従っ
て出力信号Ｎ４４をカウントアップし、ダウン信号Ｎ５
４を受け取るとカウント用クロックＮ５３に従って出力
信号Ｎ４４をカウントアップていく。リーク電流測定回
路ＬＣＭ１の測定する電流がある２つの所定値の間とな
り、出力電圧Ｎ５１が基準電位ＶＲＦ１より高く、ＶＲ
Ｆ２より低くなると，比較器ＣＭＰ１，ＣＭＰ２はアッ
プ、ダウン信号を出力しなくなり、アップダウンカウン
タＵＤＴ１は出力信号の変化を停止する。
号Ｎ５２を受け取るとカウント用クロックＮ５３に従っ
て出力信号Ｎ４４をカウントアップし、ダウン信号Ｎ５
４を受け取るとカウント用クロックＮ５３に従って出力
信号Ｎ４４をカウントアップていく。リーク電流測定回
路ＬＣＭ１の測定する電流がある２つの所定値の間とな
り、出力電圧Ｎ５１が基準電位ＶＲＦ１より高く、ＶＲ
Ｆ２より低くなると，比較器ＣＭＰ１，ＣＭＰ２はアッ
プ、ダウン信号を出力しなくなり、アップダウンカウン
タＵＤＴ１は出力信号の変化を停止する。
【０１４９】アップダウンカウンタの出力信号Ｎ４４が
カウントアップされると、図６８で示される選択回路Ｓ
ＥＬ１の出力がアップしていき、例えば図５７に示すよ
うな電流制限回路が供給できる電流量が増える。また、
出力信号Ｎ４４がカウントダウンされると、電流制限回
路が供給できる電流量は減少する。このようにして、リ
ーク電流測定回路ＬＣＭ１によって測定されるリーク電
流が所定の値となると、アップダウンカウンタＵＤＴ１
の出力が固定され、最適な電流制限回路が自動的に選択
されることになる。
カウントアップされると、図６８で示される選択回路Ｓ
ＥＬ１の出力がアップしていき、例えば図５７に示すよ
うな電流制限回路が供給できる電流量が増える。また、
出力信号Ｎ４４がカウントダウンされると、電流制限回
路が供給できる電流量は減少する。このようにして、リ
ーク電流測定回路ＬＣＭ１によって測定されるリーク電
流が所定の値となると、アップダウンカウンタＵＤＴ１
の出力が固定され、最適な電流制限回路が自動的に選択
されることになる。
【０１５０】図７６には、前記リーク電流測定回路の一
実施例の素子構造断面図が示されている。Ｎチャンネル
型ＭＯＳトランジスタの基板に順バイアスを印加したと
きに生じるリーク電流は、図７６に示すようにＮ型拡散
層ｎ＋，Ｐ型ウエルＰＷＥＬ１，Ｎ型基板分離層ＮＩＳ
Ｏ１を流れる。そこで、図のように抵抗ＲＥＳ２１とＲ
ＥＳ２２を接続し、Ｎ５１端子からの出力電圧を測定す
ると、リーク電流の大きさに応じた電圧が観測される。
この電圧の大小によってリーク電流の増加、減少を判別
することができる。
実施例の素子構造断面図が示されている。Ｎチャンネル
型ＭＯＳトランジスタの基板に順バイアスを印加したと
きに生じるリーク電流は、図７６に示すようにＮ型拡散
層ｎ＋，Ｐ型ウエルＰＷＥＬ１，Ｎ型基板分離層ＮＩＳ
Ｏ１を流れる。そこで、図のように抵抗ＲＥＳ２１とＲ
ＥＳ２２を接続し、Ｎ５１端子からの出力電圧を測定す
ると、リーク電流の大きさに応じた電圧が観測される。
この電圧の大小によってリーク電流の増加、減少を判別
することができる。
【０１５１】図７７には、前記リーク電流測定回路の他
の一実施例の素子構造断面図が示されている。Ｐチャン
ネル型ＭＯＳトランジスタの基板に順バイアスを印加し
たときに生じるリーク電流は、図７７に示すようにＰ型
拡散層ｐ＋，Ｎ型ウエルＮＷＥＬ１，Ｎ型基板分離層Ｎ
ＩＳＯ１，Ｐ型基板ＰＳＵＢ１を流れる。そこで、図の
ように抵抗ＲＥＳ２３とＲＥＳ２４を接続し、Ｎ５１端
子からの出力電圧を測定すると、リーク電流の大きさに
応じた電圧が観測される。この電圧の大小によってリー
ク電流の増加、減少を判別することができる。
の一実施例の素子構造断面図が示されている。Ｐチャン
ネル型ＭＯＳトランジスタの基板に順バイアスを印加し
たときに生じるリーク電流は、図７７に示すようにＰ型
拡散層ｐ＋，Ｎ型ウエルＮＷＥＬ１，Ｎ型基板分離層Ｎ
ＩＳＯ１，Ｐ型基板ＰＳＵＢ１を流れる。そこで、図の
ように抵抗ＲＥＳ２３とＲＥＳ２４を接続し、Ｎ５１端
子からの出力電圧を測定すると、リーク電流の大きさに
応じた電圧が観測される。この電圧の大小によってリー
ク電流の増加、減少を判別することができる。
【０１５２】図７８には、この発明に係る半導体集積回
路装置の他の一実施例の基本的ブロック図が示されてい
る。前記のように速度モニタＤＭＮ６１の遅延に応じて
基板バイアス制御を行うシステム（半導体集積回路装
置）において、基板バイアス発生回路ＳＢＧ６１の出力
に電流制限回路ＣＬＣ６１，ＣＬＣ６２を配置すること
によって、主回路ＬＳＩ１のトランジスタ基板内で無駄
なリーク電流が増加することを防止し、回路の動作信頼
性を向上することができる。これらの電流制限回路ＣＬ
Ｃ６１，ＣＬＣ６２は、前記図４７〜図５１及び図５７
〜図７２等が用いられる。
路装置の他の一実施例の基本的ブロック図が示されてい
る。前記のように速度モニタＤＭＮ６１の遅延に応じて
基板バイアス制御を行うシステム（半導体集積回路装
置）において、基板バイアス発生回路ＳＢＧ６１の出力
に電流制限回路ＣＬＣ６１，ＣＬＣ６２を配置すること
によって、主回路ＬＳＩ１のトランジスタ基板内で無駄
なリーク電流が増加することを防止し、回路の動作信頼
性を向上することができる。これらの電流制限回路ＣＬ
Ｃ６１，ＣＬＣ６２は、前記図４７〜図５１及び図５７
〜図７２等が用いられる。
【０１５３】つまり、前記図１などに示すような電力制
限回路の場合は、回路の電力が増加しすぎることを防ぐ
ために、出力電圧を制御しているのに対し、この実施例
の方式は、基板バイアス回路から基板に与えられる出力
電流そのものを制限することにより、ＭＯＳトランジス
タ基板内の無駄なリーク電流を抑制することで回路の誤
動作を防止し、ラッチアップ現象を起きにくくしてトラ
ンジスタの破壊を防ぐことで、回路動作の信頼性を向上
することができる。
限回路の場合は、回路の電力が増加しすぎることを防ぐ
ために、出力電圧を制御しているのに対し、この実施例
の方式は、基板バイアス回路から基板に与えられる出力
電流そのものを制限することにより、ＭＯＳトランジス
タ基板内の無駄なリーク電流を抑制することで回路の誤
動作を防止し、ラッチアップ現象を起きにくくしてトラ
ンジスタの破壊を防ぐことで、回路動作の信頼性を向上
することができる。
【０１５４】別の観点では、前記電力制限回路は、モニ
タ回路（電流測定回路）を設けてそこでのリーク電流を
測定して基板バイアス回路を制御するものである。１つ
の半導体チップに形成される素子は、同時に形成される
ので似た特性を持つものであるが、全く同じになるので
はなく、相互にプロセスばらつきを持つものとなる。し
たがって、主回路に流れるリーク電流と前記電流測定回
路に流れる電流とは必ずしも精度よく一致してない場合
がある。このため、前記の電流制限回路ではプロセスば
らつきのワーストケースを想定した一定のマージンを設
定する必要がある。これに対して、この実施例では主回
路に流れるリーク電流に応答として、電力制限動作が行
なわれるので信頼性が高く、かつ基板バイアス制御範囲
を広くできる。
タ回路（電流測定回路）を設けてそこでのリーク電流を
測定して基板バイアス回路を制御するものである。１つ
の半導体チップに形成される素子は、同時に形成される
ので似た特性を持つものであるが、全く同じになるので
はなく、相互にプロセスばらつきを持つものとなる。し
たがって、主回路に流れるリーク電流と前記電流測定回
路に流れる電流とは必ずしも精度よく一致してない場合
がある。このため、前記の電流制限回路ではプロセスば
らつきのワーストケースを想定した一定のマージンを設
定する必要がある。これに対して、この実施例では主回
路に流れるリーク電流に応答として、電力制限動作が行
なわれるので信頼性が高く、かつ基板バイアス制御範囲
を広くできる。
【０１５５】図７９には、本発明に係る半導体集積回路
装置の一実施例のブロック図が示されている。この実施
例の集積回路（主回路）ＬＳＩ１１は、入出力モジュー
ルＩＯ１、プロセッサコアＣＯＲＥ１、基板制御回路Ｓ
ＣＮＴ１から構成されている。主回路ＬＳＩ１１と外部
との信号のやりとりは、入出力モジュールＩＯ１が入出
力信号ＳＩＧ１を用いて行う。入出力モジュールＩＯ１
用には、例えば３．３Ｖの電圧源ＶＤＤＱが用いられ
る。プロセッサコアＣＯＲＥ１には、例えば１．５Ｖの
電源ＶＤＤが用いられる。
装置の一実施例のブロック図が示されている。この実施
例の集積回路（主回路）ＬＳＩ１１は、入出力モジュー
ルＩＯ１、プロセッサコアＣＯＲＥ１、基板制御回路Ｓ
ＣＮＴ１から構成されている。主回路ＬＳＩ１１と外部
との信号のやりとりは、入出力モジュールＩＯ１が入出
力信号ＳＩＧ１を用いて行う。入出力モジュールＩＯ１
用には、例えば３．３Ｖの電圧源ＶＤＤＱが用いられ
る。プロセッサコアＣＯＲＥ１には、例えば１．５Ｖの
電源ＶＤＤが用いられる。
【０１５６】前記図１の実施例のようにＭＯＳトランジ
スタが形成される半導体領域又は基板に負電圧から正電
圧までの範囲でバイアス電圧を設定するものでは、基板
制御回路ＳＣＮＴ１にも外部から電源が供給され、基板
制御用電源として例えば３．３ＶのＶＷＥＬＬ１および
−１．５ＶのＶＳＵＢ１が与えられる。また、プロセッ
サコアＣＯＲＥ１用の電源ＶＤＤも供給される。これら
の電源を用いて、制御用基板バイアスＮ７１，Ｎ７２を
発生し、プロセッサコアＣＯＲＥ１に供給してコアの回
路速度を制御する。
スタが形成される半導体領域又は基板に負電圧から正電
圧までの範囲でバイアス電圧を設定するものでは、基板
制御回路ＳＣＮＴ１にも外部から電源が供給され、基板
制御用電源として例えば３．３ＶのＶＷＥＬＬ１および
−１．５ＶのＶＳＵＢ１が与えられる。また、プロセッ
サコアＣＯＲＥ１用の電源ＶＤＤも供給される。これら
の電源を用いて、制御用基板バイアスＮ７１，Ｎ７２を
発生し、プロセッサコアＣＯＲＥ１に供給してコアの回
路速度を制御する。
【０１５７】図８０には、本発明に係る半導体集積回路
装置の他の一実施例のブロック図が示されている。この
実施例の集積回路（主回路）ＬＳＩ１１は、入出力モジ
ュールＩＯ１、プロセッサコアＣＯＲＥ１、基板制御回
路ＳＣＮＴ１、チャージポンプ回路ＣＨＰ１から構成さ
れている。主回路ＬＳＩ１１と外部との信号のやりとり
は、入出力モジュールＩＯ１が入出力信号ＳＩＧ１を用
いて行う。入出力モジュールＩＯ１用には、例えば３．
３Ｖの電圧源ＶＤＤＱが用いられる。プロセッサコアＣ
ＯＲＥ１には、例えば１．５Ｖの電源ＶＤＤが用いられ
る。
装置の他の一実施例のブロック図が示されている。この
実施例の集積回路（主回路）ＬＳＩ１１は、入出力モジ
ュールＩＯ１、プロセッサコアＣＯＲＥ１、基板制御回
路ＳＣＮＴ１、チャージポンプ回路ＣＨＰ１から構成さ
れている。主回路ＬＳＩ１１と外部との信号のやりとり
は、入出力モジュールＩＯ１が入出力信号ＳＩＧ１を用
いて行う。入出力モジュールＩＯ１用には、例えば３．
３Ｖの電圧源ＶＤＤＱが用いられる。プロセッサコアＣ
ＯＲＥ１には、例えば１．５Ｖの電源ＶＤＤが用いられ
る。
【０１５８】前記図１の実施例のようにＭＯＳトランジ
スタが形成される半導体領域又は基板に負電圧から正電
圧までの範囲でバイアス電圧を設定するものでは、チャ
ージポンプ回路ＣＨＰ１には電源ＶＤＤＱとＶＤＤが与
えられ、これらの電圧を用いて基板制御用電圧ＶＷＥＬ
Ｌ２およびＶＳＵＢ２を主回路ＬＳＩ１１内部で生成す
る。基板制御回路ＳＣＮＴ１にはチャージポンプ回路Ｃ
ＨＰ１が内部で生成した電位を、例えば３．３ＶのＶＷ
ＥＬＬ２および−１．５ＶのＶＳＵＢ２として与えられ
る。これらの電源を用いて、制御用基板バイアスＮ７
１，Ｎ７２を発生し、プロセッサコアＣＯＲＥ１に供給
してコアの回路速度を制御する。
スタが形成される半導体領域又は基板に負電圧から正電
圧までの範囲でバイアス電圧を設定するものでは、チャ
ージポンプ回路ＣＨＰ１には電源ＶＤＤＱとＶＤＤが与
えられ、これらの電圧を用いて基板制御用電圧ＶＷＥＬ
Ｌ２およびＶＳＵＢ２を主回路ＬＳＩ１１内部で生成す
る。基板制御回路ＳＣＮＴ１にはチャージポンプ回路Ｃ
ＨＰ１が内部で生成した電位を、例えば３．３ＶのＶＷ
ＥＬＬ２および−１．５ＶのＶＳＵＢ２として与えられ
る。これらの電源を用いて、制御用基板バイアスＮ７
１，Ｎ７２を発生し、プロセッサコアＣＯＲＥ１に供給
してコアの回路速度を制御する。
【０１５９】図８１には、上記チャージポンプ回路の一
実施例の回路図が示されている。例えば図のように、リ
ングオシレータ，容量，ダイオード接続された２つのＮ
ＭＯＳトランジスタを用いることで、ＮＭＯＳトランジ
スタ用基板バイアス電源として−１．５ＶのＶＳＵＢ２
を生成することができる。
実施例の回路図が示されている。例えば図のように、リ
ングオシレータ，容量，ダイオード接続された２つのＮ
ＭＯＳトランジスタを用いることで、ＮＭＯＳトランジ
スタ用基板バイアス電源として−１．５ＶのＶＳＵＢ２
を生成することができる。
【０１６０】図８２には、上記チャージポンプ回路の一
実施例の回路図が示されている。例えば図のように、リ
ングオシレータ，容量，ダイオード接続された２つのＰ
ＭＯＳトランジスタを用いることで、電源電圧ＶＤＤ以
上に昇圧されたＭＯＳトランジスタ用基板バイアス電源
として３．３ＶのＶＷＥＬＬ２を生成することができ
る。
実施例の回路図が示されている。例えば図のように、リ
ングオシレータ，容量，ダイオード接続された２つのＰ
ＭＯＳトランジスタを用いることで、電源電圧ＶＤＤ以
上に昇圧されたＭＯＳトランジスタ用基板バイアス電源
として３．３ＶのＶＷＥＬＬ２を生成することができ
る。
【０１６１】図８３には、本発明の他の一実施例の基本
的ブロック図が示されている。この実施例は、前記図７
８の変形例であり、前記図１の実施例のように速度モニ
タＤＭＮ６１の遅延に応じて基板バイアス制御を行う半
導体集積回路装置において、基板バイアス発生回路ＳＢ
Ｇ６１の出力に電流制限回路ＣＬＣ６１，ＣＬＣ６２を
配置することによって、主回路ＬＳＩ１のトランジスタ
基板内で無駄なリーク電流が増加することを防止し、回
路の動作信頼性を向上するものである。
的ブロック図が示されている。この実施例は、前記図７
８の変形例であり、前記図１の実施例のように速度モニ
タＤＭＮ６１の遅延に応じて基板バイアス制御を行う半
導体集積回路装置において、基板バイアス発生回路ＳＢ
Ｇ６１の出力に電流制限回路ＣＬＣ６１，ＣＬＣ６２を
配置することによって、主回路ＬＳＩ１のトランジスタ
基板内で無駄なリーク電流が増加することを防止し、回
路の動作信頼性を向上するものである。
【０１６２】速度モニタＤＭＮ６１の基板には、前記図
７８の実施例とは異なり基板バイアス発生回路ＳＢＧ６
１の出力Ｎ６２，Ｎ６４を直接接続し、電流制限を行わ
ない。速度モニタＤＭＮ６１を構成するＭＯＳトランジ
スタの数は、主回路ＬＳＩ１に比べるとごくわずかであ
り、リーク電流の増加は問題にならない。速度モニタＤ
ＭＮ６１では、電流制限を行わずに最適な基板バイアス
を設定し、主回路ＬＳＩ１では電流制限を行うことによ
って誤動作等を防止することができる。
７８の実施例とは異なり基板バイアス発生回路ＳＢＧ６
１の出力Ｎ６２，Ｎ６４を直接接続し、電流制限を行わ
ない。速度モニタＤＭＮ６１を構成するＭＯＳトランジ
スタの数は、主回路ＬＳＩ１に比べるとごくわずかであ
り、リーク電流の増加は問題にならない。速度モニタＤ
ＭＮ６１では、電流制限を行わずに最適な基板バイアス
を設定し、主回路ＬＳＩ１では電流制限を行うことによ
って誤動作等を防止することができる。
【０１６３】前記図１などに示す電力制限回路は、ある
個所でリーク電流を測定し、それが設定値を超えないよ
うに制限を与えるが、その場合、リーク電流を測定して
いる位置と主回路ＬＳＩ１全体のリーク電流にずれがあ
る場合、電力制限の役目を果たせないことがある。これ
に対して、前記図７８や図８３の実施例のようにすれ
ば、実際のＬＳＩ１が消費する電流を制限することがで
きる。
個所でリーク電流を測定し、それが設定値を超えないよ
うに制限を与えるが、その場合、リーク電流を測定して
いる位置と主回路ＬＳＩ１全体のリーク電流にずれがあ
る場合、電力制限の役目を果たせないことがある。これ
に対して、前記図７８や図８３の実施例のようにすれ
ば、実際のＬＳＩ１が消費する電流を制限することがで
きる。
【０１６４】図８４には、本発明に係る半導体集積回路
装置の一実施例のブロック図が示されている。集積回路
（主回路）ＬＳＩ１１は、入出力モジュール１０１，プ
ロセッサコアＣＯＲＥ１、基板制御回路ＳＣＮＴ１から
構成されている。主回路ＬＳＩ１１と外部との信号のや
りとりは、入出力モジュールＩＯ１が入出力信号ＳＩＧ
１を用いて行う。入出力モジュールＩＯ１用には、例え
ば３．３Ｖの電圧源ＶＤＤＱが用いられる。プロセッサ
コアＣＯＲＥ１には、例えば１．５Ｖの電源ＶＤＤが用
いられる。
装置の一実施例のブロック図が示されている。集積回路
（主回路）ＬＳＩ１１は、入出力モジュール１０１，プ
ロセッサコアＣＯＲＥ１、基板制御回路ＳＣＮＴ１から
構成されている。主回路ＬＳＩ１１と外部との信号のや
りとりは、入出力モジュールＩＯ１が入出力信号ＳＩＧ
１を用いて行う。入出力モジュールＩＯ１用には、例え
ば３．３Ｖの電圧源ＶＤＤＱが用いられる。プロセッサ
コアＣＯＲＥ１には、例えば１．５Ｖの電源ＶＤＤが用
いられる。
【０１６５】前記図４５の実施例のようにＭＯＳトラン
ジスタが形成される半導体領域又は基板に正電圧のバイ
アス電圧のみを供給するものでは、基板制御回路ＳＣＮ
Ｔ１が生成する基板バイアスが順バイアスのみとなるの
で、電源としてＶＤＤだけを利用すればよい。つまり、
前記図７９のように他の外部電源を用いたり、図８０の
ようにチャージポンプ回路を持つ必要も無くなり、設計
が簡易になるとともに、電力も削減できる。
ジスタが形成される半導体領域又は基板に正電圧のバイ
アス電圧のみを供給するものでは、基板制御回路ＳＣＮ
Ｔ１が生成する基板バイアスが順バイアスのみとなるの
で、電源としてＶＤＤだけを利用すればよい。つまり、
前記図７９のように他の外部電源を用いたり、図８０の
ようにチャージポンプ回路を持つ必要も無くなり、設計
が簡易になるとともに、電力も削減できる。
【０１６６】さらに、もし入出力モジュールＩＯ１とプ
ロセッサコアＣＯＲＥ１が同じ電位の電源で動く場合に
は、１種類の電源だけでまかなえるという利点がある。
基板制御回路ＳＣＮＴ１が出力する制御用基板バイアス
Ｎ７１，Ｎ７２は、電源ＶＤＤを降圧するだけで生成で
きる。これは、バイアス値を固定して順バイアスを印加
し主回路ＬＳＩ１１の動作速度を向上させる場合でも、
また、基板バイアスを順バイアスの範囲で変化させて特
性変動を補償する場合でも同じである。
ロセッサコアＣＯＲＥ１が同じ電位の電源で動く場合に
は、１種類の電源だけでまかなえるという利点がある。
基板制御回路ＳＣＮＴ１が出力する制御用基板バイアス
Ｎ７１，Ｎ７２は、電源ＶＤＤを降圧するだけで生成で
きる。これは、バイアス値を固定して順バイアスを印加
し主回路ＬＳＩ１１の動作速度を向上させる場合でも、
また、基板バイアスを順バイアスの範囲で変化させて特
性変動を補償する場合でも同じである。
【０１６７】図８５には、本発明を説明するための半導
体集積回路装置の速度分布図が示されている。集積回路
の動作速度が、製造プロセスのばらつきによって分布を
持つ。例えば、ＭＯＳトランジスタのゲート絶縁膜等を
厚く形成して、そのしきい値電圧を大きくすると、の
特性のようにチップの速度が低くなっている。これに対
して、順バイアスを印加することによって、の分布の
ように全体が移動し、全体として集積回路の動作速度が
速くすることができる。
体集積回路装置の速度分布図が示されている。集積回路
の動作速度が、製造プロセスのばらつきによって分布を
持つ。例えば、ＭＯＳトランジスタのゲート絶縁膜等を
厚く形成して、そのしきい値電圧を大きくすると、の
特性のようにチップの速度が低くなっている。これに対
して、順バイアスを印加することによって、の分布の
ように全体が移動し、全体として集積回路の動作速度が
速くすることができる。
【０１６８】この場合、の分布曲線の右端は、動作電
力からくる動作速度の限界である。順バイアスを印加す
ると、の分布曲線の右端部分は、電力の限界領域に入
ってしまい、この部分にある集積回路は熱暴走を起こし
たり誤動作を起こすなどの問題を有するので、製品とし
ては使用できなくなる。つまり、この電力限界領域に入
るチップは、不良チップとして使用できない。実際に
は、電力限界領域には、温度変化や安全マージンを考慮
して電力限界領域を動作速度の低い方に設定することが
必要とされる。このようにすると、更に不良チップが増
加して製品歩留りが悪くなってしまう。
力からくる動作速度の限界である。順バイアスを印加す
ると、の分布曲線の右端部分は、電力の限界領域に入
ってしまい、この部分にある集積回路は熱暴走を起こし
たり誤動作を起こすなどの問題を有するので、製品とし
ては使用できなくなる。つまり、この電力限界領域に入
るチップは、不良チップとして使用できない。実際に
は、電力限界領域には、温度変化や安全マージンを考慮
して電力限界領域を動作速度の低い方に設定することが
必要とされる。このようにすると、更に不良チップが増
加して製品歩留りが悪くなってしまう。
【０１６９】そこで、本発明に係る電流制限回路を用い
ると、電力限界領域にまで集積回路の速度を速めずに制
限することができる。これにより、図８６の速度分布曲
線のようになり、電力制限で使えない集積回路が現れる
ことを防ぐことができる。つまり、前記製造プロセスに
より設定されたしきい値電圧によるのような速度分布
曲線を持つチップに対して、前記のような順バイアス電
圧を与え、かつ主回路に流れるリーク電流に応答して電
流制限を行なうような安全回路を付加することにより、
前記電力の限界領域に入ってしまい、熱暴走を起こした
り誤動作を起こすなどの問題を有すものは、上記電流制
限回路により電力限界領域に入らないように制限され
る。
ると、電力限界領域にまで集積回路の速度を速めずに制
限することができる。これにより、図８６の速度分布曲
線のようになり、電力制限で使えない集積回路が現れる
ことを防ぐことができる。つまり、前記製造プロセスに
より設定されたしきい値電圧によるのような速度分布
曲線を持つチップに対して、前記のような順バイアス電
圧を与え、かつ主回路に流れるリーク電流に応答して電
流制限を行なうような安全回路を付加することにより、
前記電力の限界領域に入ってしまい、熱暴走を起こした
り誤動作を起こすなどの問題を有すものは、上記電流制
限回路により電力限界領域に入らないように制限され
る。
【０１７０】この構成により、前記電流制限回路が動作
して電流制限が行なわれるチップは、集積回路が熱暴走
を起こしたり誤動作を起こすなどの問題を生じる上記電
力の限界領域に入る直前で動作することなり、チップの
動作速度が最高レベルを維持しつつ、その安全性又は信
頼性を確保することができるので、製品としての歩留り
を大幅に改善できるものとなる。
して電流制限が行なわれるチップは、集積回路が熱暴走
を起こしたり誤動作を起こすなどの問題を生じる上記電
力の限界領域に入る直前で動作することなり、チップの
動作速度が最高レベルを維持しつつ、その安全性又は信
頼性を確保することができるので、製品としての歩留り
を大幅に改善できるものとなる。
【０１７１】図８７には、前記順バイアス値を変化させ
て動作速度を一定に補償する例が示されている。一定の
ばらつきを持つ集積回路に対して、補償中心よりも速い
ものには順バイアスを小さくして速度を遅くし、補償中
心よりも遅いものには順バイアスを大きくして速くし、
の分布特性のように全集積回路の速度を補償中心に集
める。
て動作速度を一定に補償する例が示されている。一定の
ばらつきを持つ集積回路に対して、補償中心よりも速い
ものには順バイアスを小さくして速度を遅くし、補償中
心よりも遅いものには順バイアスを大きくして速くし、
の分布特性のように全集積回路の速度を補償中心に集
める。
【０１７２】ところが、動作時の環境などにより集積回
路の温度が上がるような場合、の分布曲線に示すよう
に集積回路の速度は低下する。すると、前記順バイアス
値を変化させて、温度上昇による速度低下分を補うよう
に分布曲線のあみかけを行った領域には、更に順バイ
アスをかけることが必要となり、電力限界を超えてしま
うことがある。そのような場合にも、電流制限回路を設
けることによって、集積回路の電力が限界を超えてしま
うことを防止することができるものとなる。
路の温度が上がるような場合、の分布曲線に示すよう
に集積回路の速度は低下する。すると、前記順バイアス
値を変化させて、温度上昇による速度低下分を補うよう
に分布曲線のあみかけを行った領域には、更に順バイ
アスをかけることが必要となり、電力限界を超えてしま
うことがある。そのような場合にも、電流制限回路を設
けることによって、集積回路の電力が限界を超えてしま
うことを防止することができるものとなる。
【０１７３】上記の実施例から得られる作用効果は、次
の通りである。 （１） ＣＭＯＳで構成される主回路に対して、その動
作速度に対応した速度検出信号を形成する速度モニタ回
路と、上記主回路及び上記速度モニタ回路を構成するＰ
チャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥ
Ｔとがそれぞれ形成される半導体領域に、対応する基板
バイアス電圧を供給する基板バイアス制御回路を設け、
上記基板バイアス制御回路により、複数種類の動作速度
に対応して設定された速度信号と上記速度検出信号とが
一致するように上記基板バイアス電圧を形成することに
より、回路規模を縮小しつつ、低消費電力化と製品歩留
りの向上を実現した半導体集積回路装置を得ることがで
きるという効果が得られる。
の通りである。 （１） ＣＭＯＳで構成される主回路に対して、その動
作速度に対応した速度検出信号を形成する速度モニタ回
路と、上記主回路及び上記速度モニタ回路を構成するＰ
チャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥ
Ｔとがそれぞれ形成される半導体領域に、対応する基板
バイアス電圧を供給する基板バイアス制御回路を設け、
上記基板バイアス制御回路により、複数種類の動作速度
に対応して設定された速度信号と上記速度検出信号とが
一致するように上記基板バイアス電圧を形成することに
より、回路規模を縮小しつつ、低消費電力化と製品歩留
りの向上を実現した半導体集積回路装置を得ることがで
きるという効果が得られる。
【０１７４】（２） 上記に加えて、上記動作速度を低
速度モード、中速度モード及び高速度モードと動作停止
モードのいずれか少なくとも２つを含むものとすること
により、それぞれの回路機能に対応させて低消費電力化
を実現することができるという効果が得られる。
速度モード、中速度モード及び高速度モードと動作停止
モードのいずれか少なくとも２つを含むものとすること
により、それぞれの回路機能に対応させて低消費電力化
を実現することができるという効果が得られる。
【０１７５】（３） 上記に加えて、上記基板バイアス
制御回路として、上記主回路及び速度モニタ回路をそれ
ぞれ構成するＰチャンネル型ＭＯＳＦＥＴとＮチャンネ
ル型ＭＯＳＦＥＴのそれぞれに対して、上記半導体領域
とソース領域とが順方向から逆方向の範囲で所望の基板
バイアス電位を与えるようにすることにより、効率的な
バイアス制御が可能になるとともに、ショートチャンネ
ル効果によるしきい値電圧の変動が抑えられるから素子
の微細化に適合させることができるという効果が得られ
る。
制御回路として、上記主回路及び速度モニタ回路をそれ
ぞれ構成するＰチャンネル型ＭＯＳＦＥＴとＮチャンネ
ル型ＭＯＳＦＥＴのそれぞれに対して、上記半導体領域
とソース領域とが順方向から逆方向の範囲で所望の基板
バイアス電位を与えるようにすることにより、効率的な
バイアス制御が可能になるとともに、ショートチャンネ
ル効果によるしきい値電圧の変動が抑えられるから素子
の微細化に適合させることができるという効果が得られ
る。
【０１７６】（４） 上記に加えて、上記速度モニタ回
路をクロックデューティ変換回路と遅延列で構成し、速
度情報を周波数の形態で入力されたクロック信号をクロ
ックデューティ変換回路により所望のデューティ比を持
つ信号に変換して基準信号とし、上記遅延列により上記
基準信号を入力して所望の遅延時間を経て少なくとも１
つの遅延信号を出力させ、位相周波数比較回路と基板バ
イアス発生回路により基板バイアス制御回路を構成し
て、上記基準信号と上記遅延信号を入力して２信号の位
相差を比較し位相差に応じてアップ信号若しくはダウン
信号を出力させて基板バイアス発生回路により上記Ｐチ
ャンネル型ＭＯＳＦＥＴの基板バイアス及びＮチャンネ
ル型ＭＯＳＦＥＴの基板バイアスを生成することによ
り、上記クロック信号の周波数と上記遅延列の遅延時間
の組み合わせより、簡単な構成でしかも上記クロック信
号の周波数を変化させるというソトフウェア的な信号入
力によっても上記主回路を所望の動作速度に設定できる
という効果が得られる。
路をクロックデューティ変換回路と遅延列で構成し、速
度情報を周波数の形態で入力されたクロック信号をクロ
ックデューティ変換回路により所望のデューティ比を持
つ信号に変換して基準信号とし、上記遅延列により上記
基準信号を入力して所望の遅延時間を経て少なくとも１
つの遅延信号を出力させ、位相周波数比較回路と基板バ
イアス発生回路により基板バイアス制御回路を構成し
て、上記基準信号と上記遅延信号を入力して２信号の位
相差を比較し位相差に応じてアップ信号若しくはダウン
信号を出力させて基板バイアス発生回路により上記Ｐチ
ャンネル型ＭＯＳＦＥＴの基板バイアス及びＮチャンネ
ル型ＭＯＳＦＥＴの基板バイアスを生成することによ
り、上記クロック信号の周波数と上記遅延列の遅延時間
の組み合わせより、簡単な構成でしかも上記クロック信
号の周波数を変化させるというソトフウェア的な信号入
力によっても上記主回路を所望の動作速度に設定できる
という効果が得られる。
【０１７７】（５） 上記に加えて、上記速度モニタ回
路を上記バイアス電圧に対応して発振周波数が変化する
リング発振回路で構成し、位相周波数比較回路と基板バ
イアス発生回路とで基板バイアス制御回路を構成し、速
度情報が周波数の形態で入力されたクロック信号と上記
発振信号を入力して２信号の周波数差を比較し周波数差
に応じてアップ信号若しくはダウン信号を出力させて、
基板バイアス発生回路により上記Ｐチャンネル型ＭＯＳ
ＦＥＴの基板バイアス及びＮチャンネル型ＭＯＳＦＥＴ
の基板バイアスを生成することにより、上記クロック信
号の周波数と上記リング発振回路の遅延段数の組み合わ
せより、簡単な構成でしかも上記クロック信号の周波数
を変化させるというソトフウェア的な信号入力によって
も上記主回路を所望の動作速度に設定できるという効果
が得られる。し、
路を上記バイアス電圧に対応して発振周波数が変化する
リング発振回路で構成し、位相周波数比較回路と基板バ
イアス発生回路とで基板バイアス制御回路を構成し、速
度情報が周波数の形態で入力されたクロック信号と上記
発振信号を入力して２信号の周波数差を比較し周波数差
に応じてアップ信号若しくはダウン信号を出力させて、
基板バイアス発生回路により上記Ｐチャンネル型ＭＯＳ
ＦＥＴの基板バイアス及びＮチャンネル型ＭＯＳＦＥＴ
の基板バイアスを生成することにより、上記クロック信
号の周波数と上記リング発振回路の遅延段数の組み合わ
せより、簡単な構成でしかも上記クロック信号の周波数
を変化させるというソトフウェア的な信号入力によって
も上記主回路を所望の動作速度に設定できるという効果
が得られる。し、
【０１７８】（６） 上記に加えて、電力制限回路を更
に設け、上記主回路の電流若しくは温度に応じて少なく
とも１つの制限信号を発生し、上記速度モニタ回路によ
る上記基板バイアス制御回路に対する制御に制限を与
え、上記主回路に流れる電流若しくは上記主回路の動作
温度が所望の値より大きくなることを防ぐことにより、
上記基板バイアスを順バイアス領域まで使用しつつ、半
導体集積回路装置の高信頼性を実現することができると
いう効果が得られる。
に設け、上記主回路の電流若しくは温度に応じて少なく
とも１つの制限信号を発生し、上記速度モニタ回路によ
る上記基板バイアス制御回路に対する制御に制限を与
え、上記主回路に流れる電流若しくは上記主回路の動作
温度が所望の値より大きくなることを防ぐことにより、
上記基板バイアスを順バイアス領域まで使用しつつ、半
導体集積回路装置の高信頼性を実現することができると
いう効果が得られる。
【０１７９】（７） 上記に加えて、上記電力制限回路
として、上記位相周波数比較回路及び上記基板バイアス
発生回路のうち少なくとも一方に上記制限信号を伝える
ようにすることにより、上記基板バイアスを順バイアス
領域まで使用しつつ、半導体集積回路装置の高信頼性を
実現することができるという効果が得られる。
として、上記位相周波数比較回路及び上記基板バイアス
発生回路のうち少なくとも一方に上記制限信号を伝える
ようにすることにより、上記基板バイアスを順バイアス
領域まで使用しつつ、半導体集積回路装置の高信頼性を
実現することができるという効果が得られる。
【０１８０】（８） 上記に加えて、制御信号発生回路
を更に設け、クロック信号及び動作速度を指示するモー
ド切替信号を受けて、上記複数種類の動作速度に対応し
て設定された速度信号を形成することにより、半導体集
積回路装置の内部で速度設定信号を形成することができ
るから、使い勝手を良くすることができるという効果が
得られる。
を更に設け、クロック信号及び動作速度を指示するモー
ド切替信号を受けて、上記複数種類の動作速度に対応し
て設定された速度信号を形成することにより、半導体集
積回路装置の内部で速度設定信号を形成することができ
るから、使い勝手を良くすることができるという効果が
得られる。
【０１８１】（９） 上記に加えて、上記制御信号発生
回路として、クロック発生回路と分周回路と第１のセレ
クタとで構成し、上記クロック発生回路により所定の周
波数のクロック信号を形成し、上記分周回路により少な
くとも２種類の周波数を持つ分周信号を出力し、上記第
１のセレクタにより上記モード切替信号対応した上記分
周信号のうち１つの周波数の分周信号を選んで出力させ
ることにより、簡単な構成で上記複数種類の速度情報を
半導体集積回路装置の内部で発生させることができると
いう効果が得られる。
回路として、クロック発生回路と分周回路と第１のセレ
クタとで構成し、上記クロック発生回路により所定の周
波数のクロック信号を形成し、上記分周回路により少な
くとも２種類の周波数を持つ分周信号を出力し、上記第
１のセレクタにより上記モード切替信号対応した上記分
周信号のうち１つの周波数の分周信号を選んで出力させ
ることにより、簡単な構成で上記複数種類の速度情報を
半導体集積回路装置の内部で発生させることができると
いう効果が得られる。
【０１８２】（１０） 上記に加えて、 上記速度モニ
タ回路の遅延列に出力選択回路を設けけ、上記基準信号
を入力して所望の遅延時間を経た複数通りの遅延信号の
中の１つを動作速度を指示するモード切替信号に対応し
て出力させることにより、簡単な構成で上記複数種類の
速度情報を半導体集積回路装置の内部で発生させること
ができるという効果が得られる。
タ回路の遅延列に出力選択回路を設けけ、上記基準信号
を入力して所望の遅延時間を経た複数通りの遅延信号の
中の１つを動作速度を指示するモード切替信号に対応し
て出力させることにより、簡単な構成で上記複数種類の
速度情報を半導体集積回路装置の内部で発生させること
ができるという効果が得られる。
【０１８３】（１１） 上記に加えて、上記速度モニタ
回路のリング発振回路に複数の帰還ループの選択回路を
設け、上記複数の帰還ループの中の１つを動作速度を指
示するモード切替信号に対応して選択することにより、
簡単な構成で上記複数種類の速度情報を半導体集積回路
装置の内部で発生させることができるという効果が得ら
れる。
回路のリング発振回路に複数の帰還ループの選択回路を
設け、上記複数の帰還ループの中の１つを動作速度を指
示するモード切替信号に対応して選択することにより、
簡単な構成で上記複数種類の速度情報を半導体集積回路
装置の内部で発生させることができるという効果が得ら
れる。
【０１８４】（１２） 上記に加えて、上記主回路を複
数の回路ブロックに分割し、上記回路ブロック毎に上記
速度モニタ回路及び基板バイアス制御回路を設けること
によって、回路ブロック毎のきめこまかな速度制御が実
施でき、いっそうの低消費電力化を図ることができると
いう効果が得られる。
数の回路ブロックに分割し、上記回路ブロック毎に上記
速度モニタ回路及び基板バイアス制御回路を設けること
によって、回路ブロック毎のきめこまかな速度制御が実
施でき、いっそうの低消費電力化を図ることができると
いう効果が得られる。
【０１８５】（１３） 上記に加えて、上記基板バイア
ス制御回路として基板電圧に対応したでデジタル信号を
形成する制御信号発生回路と、上記デジタル信号を受け
てアナログ電圧を形成するＤ／Ａ変換回路を上記分割さ
れた複数の回路ブロック毎に設けることにより、基板バ
イアスの安定化を図りつつ回路の簡素化を図ることがで
きるという効果が得られる。
ス制御回路として基板電圧に対応したでデジタル信号を
形成する制御信号発生回路と、上記デジタル信号を受け
てアナログ電圧を形成するＤ／Ａ変換回路を上記分割さ
れた複数の回路ブロック毎に設けることにより、基板バ
イアスの安定化を図りつつ回路の簡素化を図ることがで
きるという効果が得られる。
【０１８６】（１４） 上記に加えて、上記基板バイア
ス制御回路を基板電圧に対応したでデジタル信号を形成
する制御信号発生回路とし、上記半導体集積回路装置の
外部に上記デジタル信号を受けて上記基板電圧を形成す
るＤ／Ａ変換回路を設けることにより、それぞれの半導
体集積回路装置に最適な基板バイアス電源を選択するこ
とができるという効果が得られる。
ス制御回路を基板電圧に対応したでデジタル信号を形成
する制御信号発生回路とし、上記半導体集積回路装置の
外部に上記デジタル信号を受けて上記基板電圧を形成す
るＤ／Ａ変換回路を設けることにより、それぞれの半導
体集積回路装置に最適な基板バイアス電源を選択するこ
とができるという効果が得られる。
【０１８７】（１５） 上記に加えて、少なくとも上記
主回路を構成するＰチャンネル型ＭＯＳＦＥＴとＮチャ
ンネル型ＭＯＳＦＥＴとがそれぞれ形成される半導体領
域の各々に、対応する基板バイアス電圧を供給する電圧
供給経路に設けられたインピーダンス手段からなり、か
かるインピーダンス手段に流れる電流に応答して上記半
導体領域に供給される正のバイアス電圧を制限すること
より、実際のＬＳＩ１が消費するリーク電流に対応した
高い精度での電力制限動作が可能となり、信頼性の向上
を図ることができるという効果が得られる。
主回路を構成するＰチャンネル型ＭＯＳＦＥＴとＮチャ
ンネル型ＭＯＳＦＥＴとがそれぞれ形成される半導体領
域の各々に、対応する基板バイアス電圧を供給する電圧
供給経路に設けられたインピーダンス手段からなり、か
かるインピーダンス手段に流れる電流に応答して上記半
導体領域に供給される正のバイアス電圧を制限すること
より、実際のＬＳＩ１が消費するリーク電流に対応した
高い精度での電力制限動作が可能となり、信頼性の向上
を図ることができるという効果が得られる。
【０１８８】（１６） 上記に加えて、上記インピーダ
ンス手段として半導体集積回路に形成される抵抗素子を
用いることにより、高集積化を維持することができると
いう効果が得られる。
ンス手段として半導体集積回路に形成される抵抗素子を
用いることにより、高集積化を維持することができると
いう効果が得られる。
【０１８９】（１７） 上記に加えて、上記インピーダ
ンス手段としてゲートに定常的に所定電圧が印加されて
オン状態にされたＭＯＳＦＥＴを用いることにより、高
集積化を維持することができるという効果が得られる。
ンス手段としてゲートに定常的に所定電圧が印加されて
オン状態にされたＭＯＳＦＥＴを用いることにより、高
集積化を維持することができるという効果が得られる。
【０１９０】（１８） 上記に加えて、上記インピーダ
ンス手段として、複数個の抵抗素子と、かかる複数個の
抵抗素子を選択するスイッチ素子とを用い、上記スイッ
チ素子の選択的なスイッチ制御により複数通りの抵抗値
に設定することにより最適な電力制御を選択することが
できるという効果が得られる。
ンス手段として、複数個の抵抗素子と、かかる複数個の
抵抗素子を選択するスイッチ素子とを用い、上記スイッ
チ素子の選択的なスイッチ制御により複数通りの抵抗値
に設定することにより最適な電力制御を選択することが
できるという効果が得られる。
【０１９１】（１９） 上記に加えて、上記インピーダ
ンス手段として、複数個のＭＯＳＦＥＴと、かかる複数
個のＭＯＳＦＥＴを選択的にオン状態にさせる制御回路
により構成し、ＭＯＳＦＥＴのの選択的な動作により複
数通りの抵抗値に設定することにより最適な電力制御を
選択することができるという効果が得られる。
ンス手段として、複数個のＭＯＳＦＥＴと、かかる複数
個のＭＯＳＦＥＴを選択的にオン状態にさせる制御回路
により構成し、ＭＯＳＦＥＴのの選択的な動作により複
数通りの抵抗値に設定することにより最適な電力制御を
選択することができるという効果が得られる。
【０１９２】（２０） ＣＭＯＳで構成される主回路に
対して、その動作速度に対応した速度検出信号を形成す
る速度モニタ回路と、電源電圧発生回路とを設け、上記
電源電圧発生回路により、複数種類の動作速度に対応し
て設定された速度信号と上記速度検出信号とが一致する
ように上記主回路と速度モニタ回路の動作電圧を制御す
る回路規模を縮小しつつ、低消費電力化と製品歩留りの
向上を実現した半導体集積回路装置を得ることができる
という効果が得られる。
対して、その動作速度に対応した速度検出信号を形成す
る速度モニタ回路と、電源電圧発生回路とを設け、上記
電源電圧発生回路により、複数種類の動作速度に対応し
て設定された速度信号と上記速度検出信号とが一致する
ように上記主回路と速度モニタ回路の動作電圧を制御す
る回路規模を縮小しつつ、低消費電力化と製品歩留りの
向上を実現した半導体集積回路装置を得ることができる
という効果が得られる。
【０１９３】（２１） 主回路を構成するＭＯＳＦＥＴ
が形成される半導体領域に基板バイアス回路により正の
バイアス電圧を供給するとともに、上記半導体領域とソ
ースとの間に流れる基板電流に応答して上記半導体領域
に供給れる電流を制限する電流制限回路を設けることに
より、製品歩留りの改善と信頼性を確保しつつ高速化を
実現した半導体集積回路装置を得ることができるという
効果ガ得られる。
が形成される半導体領域に基板バイアス回路により正の
バイアス電圧を供給するとともに、上記半導体領域とソ
ースとの間に流れる基板電流に応答して上記半導体領域
に供給れる電流を制限する電流制限回路を設けることに
より、製品歩留りの改善と信頼性を確保しつつ高速化を
実現した半導体集積回路装置を得ることができるという
効果ガ得られる。
【０１９４】（２２） 上記に加えて、上記電流制限回
路として上記基板バイアス回路に設けられて、上記基板
電圧を出力する出力回路の出力インピーダンスを利用し
て構成することにより、回路素子数を削減することがで
きるという効果が得られる。
路として上記基板バイアス回路に設けられて、上記基板
電圧を出力する出力回路の出力インピーダンスを利用し
て構成することにより、回路素子数を削減することがで
きるという効果が得られる。
【０１９５】（２３） 上記に加えて、上記電流制限回
路として半導体集積回路に形成される抵抗素子を用いる
ことにより、高集積化を維持しつつ主回路の回路規模に
応じた電流制限動作の回路設計が容易になるという効果
が得られる。
路として半導体集積回路に形成される抵抗素子を用いる
ことにより、高集積化を維持しつつ主回路の回路規模に
応じた電流制限動作の回路設計が容易になるという効果
が得られる。
【０１９６】（２４） 上記に加えて、上記電流制限回
路としてゲートに定常的に所定電圧が印加されてオン状
態にされたＭＯＳＦＥＴを用いることにより、高集積化
を維持しつつ主回路の回路規模に応じた電流制限動作の
回路設計が容易になるという効果が得られる。
路としてゲートに定常的に所定電圧が印加されてオン状
態にされたＭＯＳＦＥＴを用いることにより、高集積化
を維持しつつ主回路の回路規模に応じた電流制限動作の
回路設計が容易になるという効果が得られる。
【０１９７】（２５） 上記に加えて、上記電流制限回
路として複数個の抵抗素子と、かかる複数個の抵抗素子
を選択するスイッチ素子を用い、上記スイッチ素子の選
択的なスイッチ制御により複数通りの抵抗値を設定する
ことにより、最適な電力制御を選択することができると
いう効果が得られる。
路として複数個の抵抗素子と、かかる複数個の抵抗素子
を選択するスイッチ素子を用い、上記スイッチ素子の選
択的なスイッチ制御により複数通りの抵抗値を設定する
ことにより、最適な電力制御を選択することができると
いう効果が得られる。
【０１９８】（２６） 上記に加えて、上記電流制限回
路として複数個のＭＯＳＦＥＴと、かかる複数個のＭＯ
ＳＦＥＴを選択的にオン状態にさせる制御回路を用い、
ＭＯＳＦＥＴのの選択的な動作により複数通りの抵抗値
に設定することにより、最適な電力制御を選択すること
ができるという効果が得られる。
路として複数個のＭＯＳＦＥＴと、かかる複数個のＭＯ
ＳＦＥＴを選択的にオン状態にさせる制御回路を用い、
ＭＯＳＦＥＴのの選択的な動作により複数通りの抵抗値
に設定することにより、最適な電力制御を選択すること
ができるという効果が得られる。
【０１９９】（２７） 上記に加えて、上記ＭＯＳＦＥ
ＴをＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯ
ＳＦＥＴからなるＣＭＯＳ回路とし、上記基板バイアス
回路を上記Ｐチャンネル型ＭＯＳＦＥＴに対応した第１
基板バイアス回路と、上記Ｎチャンネル型ＭＯＳＦＥＴ
に対応した第２基板バイアス回路で構成することによ
り、個々のＭＯＳＦＥＴに対応した基板電圧を得ること
ができるという効果が得られる。
ＴをＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯ
ＳＦＥＴからなるＣＭＯＳ回路とし、上記基板バイアス
回路を上記Ｐチャンネル型ＭＯＳＦＥＴに対応した第１
基板バイアス回路と、上記Ｎチャンネル型ＭＯＳＦＥＴ
に対応した第２基板バイアス回路で構成することによ
り、個々のＭＯＳＦＥＴに対応した基板電圧を得ること
ができるという効果が得られる。
【０２００】（２８） 主回路を構成するＭＯＳＦＥＴ
が形成される半導体領域に正のバイアス電圧を発生する
基板電圧バイアス回路と、上記バイアス電圧を上記半導
体領域に伝えるとともに、その最大電流が一定に制限さ
れたＭＯＳＦＥＴを設けることにより、製品歩留りの改
善と信頼性を確保しつつ高速化を実現した半導体集積回
路装置を得ることができるという効果ガ得られる。
が形成される半導体領域に正のバイアス電圧を発生する
基板電圧バイアス回路と、上記バイアス電圧を上記半導
体領域に伝えるとともに、その最大電流が一定に制限さ
れたＭＯＳＦＥＴを設けることにより、製品歩留りの改
善と信頼性を確保しつつ高速化を実現した半導体集積回
路装置を得ることができるという効果ガ得られる。
【０２０１】（２９） 上記に加えて、上記電流制限を
行なうＭＯＳＦＥＴは、所定の定電流が流れるようにさ
れたＭＯＳＦＥＴと電流ミラー形態に接続されるものを
用いることにより、安定した電流制限動作を行なわせる
ことができるという効果が得られる。
行なうＭＯＳＦＥＴは、所定の定電流が流れるようにさ
れたＭＯＳＦＥＴと電流ミラー形態に接続されるものを
用いることにより、安定した電流制限動作を行なわせる
ことができるという効果が得られる。
【０２０２】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、速度
モニタ回路、基板バイアス制御回路、及び位相周波数比
較回路や基板バイアス電圧発生回路の具体的構成は、種
々の実施形態を採ることができるものである。この発明
は、ＭＯＳＦＥＴで構成される半導体集積回路装置に広
く利用することができる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、速度
モニタ回路、基板バイアス制御回路、及び位相周波数比
較回路や基板バイアス電圧発生回路の具体的構成は、種
々の実施形態を採ることができるものである。この発明
は、ＭＯＳＦＥＴで構成される半導体集積回路装置に広
く利用することができる。
【０２０３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。ＣＭＯＳで構成される主回路に対し
て、その動作速度に対応した速度検出信号を形成する速
度モニタ回路と、上記主回路及び上記速度モニタ回路を
構成するＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型
ＭＯＳＦＥＴとがそれぞれ形成される半導体領域に、対
応する基板バイアス電圧を供給する基板バイアス制御回
路を設け、上記基板バイアス制御回路により、複数種類
の動作速度に対応して設定された速度信号と上記速度検
出信号とが一致するように上記基板バイアス電圧を形成
することにより、回路規模を縮小しつつ、低消費電力化
と製品歩留りの向上を実現した半導体集積回路装置を得
ることができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。ＣＭＯＳで構成される主回路に対し
て、その動作速度に対応した速度検出信号を形成する速
度モニタ回路と、上記主回路及び上記速度モニタ回路を
構成するＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型
ＭＯＳＦＥＴとがそれぞれ形成される半導体領域に、対
応する基板バイアス電圧を供給する基板バイアス制御回
路を設け、上記基板バイアス制御回路により、複数種類
の動作速度に対応して設定された速度信号と上記速度検
出信号とが一致するように上記基板バイアス電圧を形成
することにより、回路規模を縮小しつつ、低消費電力化
と製品歩留りの向上を実現した半導体集積回路装置を得
ることができる。
【０２０４】ＣＭＯＳで構成される主回路に対して、そ
の動作速度に対応した速度検出信号を形成する速度モニ
タ回路と、電源電圧発生回路とを設け、上記電源電圧発
生回路により、複数種類の動作速度に対応して設定され
た速度信号と上記速度検出信号とが一致するように上記
主回路と速度モニタ回路の動作電圧を制御する回路規模
を縮小しつつ、低消費電力化と製品歩留りの向上を実現
した半導体集積回路装置を得ることができる。
の動作速度に対応した速度検出信号を形成する速度モニ
タ回路と、電源電圧発生回路とを設け、上記電源電圧発
生回路により、複数種類の動作速度に対応して設定され
た速度信号と上記速度検出信号とが一致するように上記
主回路と速度モニタ回路の動作電圧を制御する回路規模
を縮小しつつ、低消費電力化と製品歩留りの向上を実現
した半導体集積回路装置を得ることができる。
【０２０５】主回路を構成するＭＯＳＦＥＴが形成され
る半導体領域に基板バイアス回路により正のバイアス電
圧を供給するとともに、上記半導体領域とソースとの間
に流れる基板電流に応答して上記半導体領域に供給れる
電流を制限する電流制限回路を設けることにより、製品
歩留りの改善と信頼性を確保しつつ高速化を実現した半
導体集積回路装置を得ることができる。
る半導体領域に基板バイアス回路により正のバイアス電
圧を供給するとともに、上記半導体領域とソースとの間
に流れる基板電流に応答して上記半導体領域に供給れる
電流を制限する電流制限回路を設けることにより、製品
歩留りの改善と信頼性を確保しつつ高速化を実現した半
導体集積回路装置を得ることができる。
【図１】この発明に係る半導体集積回路装置の一実施例
を示す基本的なブロック図である。
を示す基本的なブロック図である。
【図２】本発明に係る半導体集積回路装置の一実施例を
示すブロック図である。
示すブロック図である。
【図３】本発明に係る半導体集積回路装置の他の一実施
例を示すブロック図である。
例を示すブロック図である。
【図４】図１の遅延列の一実施例を示す回路図である。
【図５】図３のリング発振回路の一実施例を示す回路図
である。
である。
【図６】図２のクロックデューティ変換回路の動作を説
明するための波形図である。
明するための波形図である。
【図７】図２の遅延列の動作を説明するための波形図で
ある。
ある。
【図８】図２及び図３の位相周波数比較回路の一実施例
を示す回路図である。
を示す回路図である。
【図９】図２及び図３の基板バイアス発生回路の一実施
例を示すブロック図である。
例を示すブロック図である。
【図１０】上記基板バイアス発生回路の他の一実施例を
示すブロック図である。
示すブロック図である。
【図１１】上記基板バイアス発生回路の更に他の一実施
例を示すブロック図である。
例を示すブロック図である。
【図１２】図２及び図３の電力制限回路の一実施例を示
すブロック図である。
すブロック図である。
【図１３】上記電力制限回路の他の実施例を示すブロッ
ク図である。
ク図である。
【図１４】上記電力制限回路に用いられる電流測定回路
の一実施例を示す回路図である。
の一実施例を示す回路図である。
【図１５】上記電流測定回路の他の一実施例を示す回路
図である。
図である。
【図１６】上記電流測定回路の他の一実施例を示す回路
図である。
図である。
【図１７】上記電流測定回路の他の一実施例を示す概略
素子構造断面図である。
素子構造断面図である。
【図１８】上記電流測定回路の他の一実施例を示す概略
素子構造断面図である。
素子構造断面図である。
【図１９】上記電力制限回路に用いられる温度測定回路
の一実施例を示す回路図である。
の一実施例を示す回路図である。
【図２０】本発明に係る半導体集積回路装置の他の一実
施例を示すブロック図である。
施例を示すブロック図である。
【図２１】本発明に係る半導体集積回路装置の他の一実
施例を示すブロック図である。
施例を示すブロック図である。
【図２２】本発明に係る半導体集積回路装置の他の一実
施例を示すブロック図である。
施例を示すブロック図である。
【図２３】本発明に係る半導体集積回路装置の他の一実
施例を示すブロック図である。
施例を示すブロック図である。
【図２４】図２０の制御信号発生回路の一実施例を示す
ブロック図である。
ブロック図である。
【図２５】図２２の遅延列の一実施例を示す回路図であ
る。
る。
【図２６】上記遅延列の他の一実施例を示す回路図であ
る。
る。
【図２７】図２３のリング発振回路の一実施例を示す回
路図である。
路図である。
【図２８】この発明に係る半導体集積回路装置の他の一
実施例を示すブロック図である。
実施例を示すブロック図である。
【図２９】この発明に係る半導体集積回路装置の他の一
実施例を示すブロック図である。
実施例を示すブロック図である。
【図３０】この発明に係る半導体集積回路装置の他の一
実施例を示すブロック図である。
実施例を示すブロック図である。
【図３１】この発明に係る半導体集積回路装置の他の一
実施例を示すブロック図である。
実施例を示すブロック図である。
【図３２】この発明に係る半導体集積回路装置の一実施
例を示す構成図である。
例を示す構成図である。
【図３３】この発明に係る半導体集積回路装置の他の一
実施例を示す構成図である。
実施例を示す構成図である。
【図３４】この発明に係る半導体集積回路装置の他の一
実施例を示す構成図である。
実施例を示す構成図である。
【図３５】この発明を説明するためのしきい値電圧と電
流の特性図である。
流の特性図である。
【図３６】この発明を説明するためのしきい値電圧の基
板バイアス特性図である。
板バイアス特性図である。
【図３７】この発明を説明するためのチップ内しきい値
電圧平均値の分布図である。
電圧平均値の分布図である。
【図３８】この発明を説明するためのチップ内しきい値
電圧平均値の分布図である。
電圧平均値の分布図である。
【図３９】この発明を説明するためのチップ内しきい値
電圧平均値の分布図である。
電圧平均値の分布図である。
【図４０】この発明を説明するためのチップ内しきい値
電圧平均値の分布図である。
電圧平均値の分布図である。
【図４１】この発明を説明するためのチップ内しきい値
電圧平均値の分布図である。
電圧平均値の分布図である。
【図４２】この発明を説明するためのチップ内しきい値
電圧平均値の分布図である。
電圧平均値の分布図である。
【図４３】この発明を説明するためのしきい値電圧と基
板バイアスとの特性図である。
板バイアスとの特性図である。
【図４４】この発明を説明するためのしきい値電圧とゲ
ート長との特性図である。
ート長との特性図である。
【図４５】この発明に係る半導体集積回路装置の他の一
実施例を示す基本的なブロック図である。
実施例を示す基本的なブロック図である。
【図４６】この発明に係る半導体集積回路装置の他の一
実施例を示す基本的なブロック図である。
実施例を示す基本的なブロック図である。
【図４７】図４５の電流制限回路の一実施例を示す回路
図である。
図である。
【図４８】図４５の電流制限回路の他の一実施例を示す
回路図である。
回路図である。
【図４９】図４５の電流制限回路の他の一実施例を示す
回路図である。
回路図である。
【図５０】図４５の電流制限回路の他の一実施例を示す
回路図である。
回路図である。
【図５１】図４５の電流制限回路の他の一実施例を示す
回路図である。
回路図である。
【図５２】この発明を説明するための半導体集積回路装
置の概略素子構造断面図である。
置の概略素子構造断面図である。
【図５３】この発明を説明するための半導体集積回路装
置の概略素子構造断面図である。
置の概略素子構造断面図である。
【図５４】この発明を説明するための半導体集積回路装
置の概略素子構造断面図である。
置の概略素子構造断面図である。
【図５５】この発明に係る半導体集積回路装置の他の一
実施例を示す基本的なブロック図である。
実施例を示す基本的なブロック図である。
【図５６】この発明に係る半導体集積回路装置の他の一
実施例を示す基本的なブロック図である。
実施例を示す基本的なブロック図である。
【図５７】図５５の電流制限回路の一実施例を示す回路
図である。
図である。
【図５８】図５５の電流制限回路の他の一実施例を示す
回路図である。
回路図である。
【図５９】図５５の電流制限回路の他の一実施例を示す
回路図である。
回路図である。
【図６０】図５５の電流制限回路の他の一実施例を示す
回路図である。
回路図である。
【図６１】図５５の電流制限回路の他の一実施例を示す
回路図である。
回路図である。
【図６２】図５５の電流制限回路の他の一実施例を示す
回路図である。
回路図である。
【図６３】図５５の電流制限回路の他の一実施例を示す
回路図である。
回路図である。
【図６４】図５５の電流制限回路の他の一実施例を示す
回路図である。
回路図である。
【図６５】図５７等の選択回路の一実施例を示すブロッ
ク図である。
ク図である。
【図６６】図５７等の選択回路の他の一実施例を示すブ
ロック図である。
ロック図である。
【図６７】図５７等の選択回路の他の一実施例を示すブ
ロック図である。
ロック図である。
【図６８】図５７等の選択回路の他の一実施例を示すブ
ロック図である。
ロック図である。
【図６９】図６２等の選択回路の他の一実施例を示すブ
ロック図である。
ロック図である。
【図７０】図６２等の選択回路の他の一実施例を示すブ
ロック図である。
ロック図である。
【図７１】図６２等の選択回路の他の一実施例を示すブ
ロック図である。
ロック図である。
【図７２】図６２等の選択回路の他の一実施例を示すブ
ロック図である。
ロック図である。
【図７３】図６８等の基板電流検出回路の一実施例を示
すブロック図である。
すブロック図である。
【図７４】図６８等の基板電流検出回路の他の一実施例
を示すブロック図である。
を示すブロック図である。
【図７５】図６８等の基板電流検出回路の他の一実施例
を示すブロック図である。
を示すブロック図である。
【図７６】図７３等のリーク電流測定回路の一実施例を
示す素子構造断面図である。
示す素子構造断面図である。
【図７７】図７３等のリーク電流測定回路の他の一実施
例を示す素子構造断面図である。
例を示す素子構造断面図である。
【図７８】この本発明に係る半導体集積回路装置の他の
一実施例を示す基本的ブロック図である。
一実施例を示す基本的ブロック図である。
【図７９】この発明に係る半導体集積回路装置の一実施
例を示すブロック図である。
例を示すブロック図である。
【図８０】この発明に係る半導体集積回路装置の他の一
実施例を示すブロック図である。
実施例を示すブロック図である。
【図８１】図８０の チャージポンプの一実施例を示す
回路図である。
回路図である。
【図８２】図８０のチャージポンプの他の一実施例を示
す回路図である。
す回路図である。
【図８３】この本発明に係る半導体集積回路装置の他の
一実施例を示す基本的ブロック図である。
一実施例を示す基本的ブロック図である。
【図８４】この発明に係る半導体集積回路装置の他の一
実施例を示すブロック図である。
実施例を示すブロック図である。
【図８５】この発明を説明するための半導体集積回路装
置の動作速度分布図である。
置の動作速度分布図である。
【図８６】この発明を説明するための半導体集積回路装
置の動作速度分布図である。
置の動作速度分布図である。
【図８７】この発明を説明するための半導体集積回路装
置の動作速度分布図である。
置の動作速度分布図である。
Ｑ１，Ｑ２…ＭＯＳＦＥＴ、ＡＭＰ１、ＡＭＰ２…電流
増幅回路、ＣＨＰ１：チャージポンプ回路、ＣＬＣ１〜
ＣＬＣ６２…電流制限回路、ＣＭＰ１，ＣＭＰ２…比較
器、ＣＯＲＥ１…プロセッサコア、ＤＣＴ１…ダウンカ
ウンタ、ＤＩＶ１…分周器、ＤＭＮ６１…速度モニタ回
路、ＦＵＳ１…制御電流選択ヒューズ、ＩＯ１…入出力
モジュール、ＬＣＭ１…リーク電流測定回路、ＬＳＩ
１，ＬＳＩ１１…主回路、ＭＮ１〜ＭＮ５４：Ｎチャン
ネル型ＭＯＳトランジスタ、ＭＰ１〜ＭＰ５４…Ｐチャ
ンネル型ＭＯＳトランジスタ、ｎ＋…Ｎ型拡散層、ＮＩ
ＳＯ１…Ｎ型基板分離層、ＮＰＮ１〜ＮＰＮ３…ＮＰＮ
型バイポーラトランジスタ、ＮＷＥＬ１〜ＮＷＥＬ３：
Ｎ型ウエル、ｐ＋…Ｐ型拡散層、ＰＩＮ１…制御電流選
択ピン、ＰＮＰ１〜ＰＮＰ３…ＰＮＰ型バイポーラトラ
ンジスタ、ＰＳＵＢ１…Ｐ型基板、ＰＷＥＬ１〜ＰＷＥ
Ｌ３…Ｐ型ウエル、ＲＥＧ１…制御電流選択レジスタ、
ＲＥＳ１〜ＲＥＳ２４…抵抗、ＳＢＧ１，ＳＢＧ６１…
基板バイアス発生回路、ＳＣＤ１…基板電流検出回路、
ＳＣＮＴ１…基板制御回路、ＳＥＬ１，ＳＥＬ１１…選
択回路、ＳＯＩ１…酸化膜分離層、ＵＣＴ１…アップカ
ウンタ、ＵＤＣ１…アップダウンカウンタ。
増幅回路、ＣＨＰ１：チャージポンプ回路、ＣＬＣ１〜
ＣＬＣ６２…電流制限回路、ＣＭＰ１，ＣＭＰ２…比較
器、ＣＯＲＥ１…プロセッサコア、ＤＣＴ１…ダウンカ
ウンタ、ＤＩＶ１…分周器、ＤＭＮ６１…速度モニタ回
路、ＦＵＳ１…制御電流選択ヒューズ、ＩＯ１…入出力
モジュール、ＬＣＭ１…リーク電流測定回路、ＬＳＩ
１，ＬＳＩ１１…主回路、ＭＮ１〜ＭＮ５４：Ｎチャン
ネル型ＭＯＳトランジスタ、ＭＰ１〜ＭＰ５４…Ｐチャ
ンネル型ＭＯＳトランジスタ、ｎ＋…Ｎ型拡散層、ＮＩ
ＳＯ１…Ｎ型基板分離層、ＮＰＮ１〜ＮＰＮ３…ＮＰＮ
型バイポーラトランジスタ、ＮＷＥＬ１〜ＮＷＥＬ３：
Ｎ型ウエル、ｐ＋…Ｐ型拡散層、ＰＩＮ１…制御電流選
択ピン、ＰＮＰ１〜ＰＮＰ３…ＰＮＰ型バイポーラトラ
ンジスタ、ＰＳＵＢ１…Ｐ型基板、ＰＷＥＬ１〜ＰＷＥ
Ｌ３…Ｐ型ウエル、ＲＥＧ１…制御電流選択レジスタ、
ＲＥＳ１〜ＲＥＳ２４…抵抗、ＳＢＧ１，ＳＢＧ６１…
基板バイアス発生回路、ＳＣＤ１…基板電流検出回路、
ＳＣＮＴ１…基板制御回路、ＳＥＬ１，ＳＥＬ１１…選
択回路、ＳＯＩ１…酸化膜分離層、ＵＣＴ１…アップカ
ウンタ、ＵＤＣ１…アップダウンカウンタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/094 Ｈ０３Ｍ 1/66 (72)発明者 小野 豪一 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5F038 AV06 AV13 AV18 BB02 BB08 BG04 BG05 BG06 BG09 BH20 DF01 DF03 DF04 DF08 DT12 EZ06 EZ20 5F048 AA07 AB03 AB10 AC03 AC10 BA01 BA16 BE02 BE03 CC13 CC14 5J001 AA05 AA11 BB12 DD09 5J022 AB01 BA05 BA06 CD03 CE06 CE09 CG01 5J056 AA03 BB02 BB17 BB57 CC00 DD13 DD29 EE04 FF08 KK01 KK03
Claims (27)
- 【請求項１】 ＣＭＯＳで構成されるクロック信号によ
り動作する主回路と、ＣＭＯＳで構成され、速度検出信
号を発生する速度モニタ回路と、 上記主回路及び上記速度モニタ回路を構成するＰチャン
ネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとが
それぞれ形成される半導体領域に、基板バイアス電圧を
供給する基板バイアス制御回路を備え、 上記クロック信号の周期と上記速度モニタ回路の遅延時
間が一致するように上記基板バイアス電圧が発生される
ことにより、上記主回路が上記クロック信号に同期して
動作することを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１において、 上記動作速度は、低速、中速、高速とスタンバイのいず
れか少なくとも２つを含むものであることを特徴とする
半導体集積回路装置。 - 【請求項３】 請求項１または２において、 上記基板バイアス制御回路は、上記主回路及び速度モニ
タ回路をそれぞれ構成するＰチャンネルＭＯＳＦＥＴと
Ｎチャンネル型ＭＯＳＦＥＴのそれぞれに対して順方向
から逆方向の範囲で所望の基板バイアス電位を与えるも
のであることを特徴とする半導体集積回路装置。 - 【請求項４】 請求項１ないし請求項３のいずれかにお
いて、 上記速度モニタ回路は、クロックデューティ変換回路と
遅延列を含み、 上記クロックデューティ変換回路は、速度情報が周波数
の形態で入力されたクロック信号を受けて所望のデュー
ティ比を持つ信号に変換して基準信号として出力し、 上記遅延列は上記基準信号を入力して所望の遅延時間を
経て少なくとも１つの遅延信号を出力し、 上記基板バイアス制御回路は、位相周波数比較回路と基
板バイアス発生回路とを含み、 上記位相周波数比較回路は、上記基準信号と上記遅延信
号を入力して２信号の位相差を比較し位相差に応じてア
ップ信号若しくはダウン信号を出力し、 上記基板バイアス発生回路は、上記アップ信号と上記ダ
ウン信号を受けてそれに対応した上記Ｐチャンネル型Ｍ
ＯＳＦＥＴの基板バイアス及びＮチャンネル型ＭＯＳＦ
ＥＴの基板バイアスを生成するものであることを特徴と
する半導体集積回路装置。 - 【請求項５】 請求項３において、 電力制限回路を更に有し，上記電力制限回路は上記主回
路の電流若しくは温度に応じて少なくとも１つの制限信
号を発生し、上記速度モニタ回路による上記基板バイア
ス制御回路に対する制御に制限を与え、上記主回路に流
れる電流若しくは上記主回路の動作温度が所望の値より
大きくなることを防ぐようにしてなること特徴とする半
導体集積回路装置。 - 【請求項６】 請求項５において、 上記電力制限回路は、上記位相周波数比較回路及び上記
基板バイアス発生回路のうち少なくとも一方に上記制限
信号を伝えることを特徴とする半導体集積回路装置。 - 【請求項７】 請求項１ないし３のいずれかにおいて、 制御信号発生回路を更に備え、 上記制御信号発生回路は、クロック信号及び動作速度を
指示するモード切替信号を受けて、上記複数種類の動作
速度に対応して設定された速度信号を形成するものであ
ることを特徴とする半導体集積回路装置。 - 【請求項８】 請求項７において、 上記制御信号発生回路は、クロック発生回路と分周回路
と第１のセレクタとを備え、 上記クロック発生回路は、所定の周波数のクロック信号
を形成し、 上記分周回路は、上記クロック発生回路で形成されたク
ロック信号を受けて、少なくとも２種類の周波数を持つ
分周信号を出力し、 上記第１のセレクタは、上記モード切替信号を受け、そ
れに対応して上記分周信号のうち１つの周波数の分周信
号を選んで出力することを特徴とする半導体集積回路装
置。 - 【請求項９】 請求項４において、 上記速度モニタ回路の遅延列は、出力選択回路を更に備
え、 上記基準信号を入力して所望の遅延時間を経た複数通り
の遅延信号の中の１つを動作速度を指示するモード切替
信号に対応して出力するものであることを特徴とする半
導体集積回路装置。 - 【請求項１０】 請求項１において、 上記主回路は、複数の回路ブロックに分割され、 上記回路ブロック毎に上記速度モニタ回路及び基板バイ
アス制御回路が設けられてなることを特徴とする半導体
集積回路装置。 - 【請求項１１】 請求項１において、 上記基板バイアス制御回路は、基板電圧に対応したでデ
ジタル信号を形成する制御信号発生回路と、上記デジタ
ル信号を受けてアナログ電圧を発生させるＤ／Ａ変換回
路からなり、 上記主回路は、複数の回路ブロックに分割され、 上記分割された複数の回路ブロックに対応して共通に上
記速度モニタ回路及び基板バイアス制御回路の制御信号
発生回路を設け、 上記分割された各回路ブロック毎に上記Ｄ／Ａ変換回路
を設けてなることを特徴とする半導体集積回路装置。 - 【請求項１２】 請求項１において、 上記基板バイアス制御回路は、基板電圧に対応したでデ
ジタル信号を形成する制御信号発生回路からなり、 上記半導体集積回路装置の外部に上記デジタル信号を受
けて、上記基板電圧を形成するＤ／Ａ変換回路が設けら
れてなることを特徴とする半導体集積回路装置。 - 【請求項１３】 請求項３において、 電流制限手段を更に有し，上記電流制限手段は、少なく
とも上記主回路を構成するＰチャンネル型ＭＯＳＦＥＴ
とＮチャンネル型ＭＯＳＦＥＴとがそれぞれ形成される
半導体領域の各々に対応する基板バイアス電圧を供給す
る電圧供給経路に設けられ、上記半導体領域に供給され
る正のバイアス電圧による電流が過度に流れることを防
止することを特徴とする半導体集積回路装置。 - 【請求項１４】 請求項１３において、 上記電流制限手段は、半導体集積回路に形成される抵抗
素子により構成されることを特徴とする半導体集積回路
装置。 - 【請求項１５】 請求項１３において、 上記電流制限手段は、ゲートに定常的に所定電圧が印加
されてオン状態にされたＭＯＳＦＥＴにより構成される
ものであることを特徴とする半導体集積回路装置。 - 【請求項１６】 請求項１３において、 上記電流制限手段は、複数個の抵抗素子と、かかる複数
個の抵抗素子を選択するスイッチ素子とを含み、上記ス
イッチ素子の選択的なスイッチ制御により複数通りの抵
抗値に設定されるものであることを特徴とする半導体集
積回路装置。 - 【請求項１７】 請求項１３において、 上記電流制限手段は、複数個のＭＯＳＦＥＴと、かかる
複数個のＭＯＳＦＥＴを選択的にオン状態にさせる制御
回路により構成されて、ＭＯＳＦＥＴのの選択的な動作
により複数通りの抵抗値に設定されるものであることを
特徴とする半導体集積回路装置。 - 【請求項１８】 ＣＭＯＳで構成される主回路と、 上記主回路と同様なＣＭＯＳで構成され、上記主回路の
ＣＭＯＳ回路における動作速度に対応した速度検出信号
を形成する速度モニタ回路と、 電源電圧発生回路とを備え、 上記電源電圧発生回路により、複数種類の動作速度に対
応して設定された速度信号と上記速度検出信号とが一致
するように上記主回路と速度モニタ回路の動作電圧を制
御してなることを特徴とする半導体集積回路装置。 - 【請求項１９】 ＭＯＳＦＥＴで構成される主回路と、 上記ＭＯＳＦＥＴが形成される半導体領域に正のバイア
ス電圧を供給する基板バイアス回路と、 上記ＭＯＳＦＥＴが形成される半導体領域とソースとの
間に流れる基板電流に応答して上記半導体領域に供給さ
れる電流を制限する電流制限回路とを備えてなることを
特徴とする半導体集積回路装置。 - 【請求項２０】 請求項１９において、 上記電流制限回路は、上記基板バイアス回路に設けられ
て、上記基板電圧を出力する出力回路の出力インピーダ
ンスを利用して構成されることを特徴とする半導体集積
回路装置。 - 【請求項２１】 請求項１９において、 上記電流制限回路は、半導体集積回路に形成される抵抗
素子により構成されることを特徴とする半導体集積回路
装置。 - 【請求項２２】 請求項１９において、 上記電流制限回路は、ゲートに定常的に所定電圧が印加
されてオン状態にされたＭＯＳＦＥＴにより構成される
ものであることを特徴とする半導体集積回路装置。 - 【請求項２３】 請求項１９において、 上記電流制限回路は、複数個の抵抗素子と、かかる複数
個の抵抗素子を選択するスイッチ素子とを含み、上記ス
イッチ素子の選択的なスイッチ制御により複数通りの抵
抗値に設定されるものであることを特徴とする半導体集
積回路装置。 - 【請求項２４】 請求項１９において、 上記電流制限回路は、複数個のＭＯＳＦＥＴと、かかる
複数個のＭＯＳＦＥＴを選択的にオン状態にさせる制御
回路により構成されて、ＭＯＳＦＥＴのの選択的な動作
により複数通りの抵抗値に設定されるものであることを
特徴とする半導体集積回路装置。 - 【請求項２５】 請求項１９ないし２４のいずれかにお
いて、 上記ＭＯＳＦＥＴは、Ｐチャンネル型ＭＯＳＦＥＴとＮ
チャンネル型ＭＯＳＦＥＴからなり、 上記基板バイアス回路は、上記Ｐチャンネル型ＭＯＳＦ
ＥＴに対応した第１基板バイアス回路と、上記Ｎチャン
ネル型ＭＯＳＦＥＴに対応した第２基板バイアス回路か
らなることを特徴とする半導体集積回路装置。 - 【請求項２６】 ＭＯＳＦＥＴで構成される主回路と、 上記ＭＯＳＦＥＴが形成される半導体領域に正のバイア
ス電圧を発生する基板電圧バイアス回路と上記バイアス
電圧を上記半導体領域に伝えるとともに、その最大電流
が一定に制限されたＭＯＳＦＥＴを含む電流制限回路と
を備えてなることを特徴とする半導体集積回路装置。 - 【請求項２７】 請求項２６において、 上記ＭＯＳＦＥＴは、所定の定電流が流れるようにされ
たＭＯＳＦＥＴと電流ミラー形態に接続されるものであ
ることを特徴とする半導体集積回路装置。
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