JP5052813B2 - 半導体集積回路装置 - Google Patents

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Description

本発明は半導体集積回路装置に関し、特にＳＯＩ基板上に配設された半導体集積回路装置に関する。
入出力回路（Ｉ／Ｏ）部、ロジック回路部、メモリ部等の機能の異なる複数の回路部を同一基板上に有する昨今の半導体集積回路装置（ＬＳＩ）においては、外部電源から複数の電圧を供給する構成を採用している。
例えば、入出力回路部用に３．３Ｖ電源を使用し、ロジック回路部、メモリ部等のＬＳＩのコア部分に相当するコア回路部用に１．２Ｖ電源を使用する２電源のＬＳＩが比較的多く実用化されている。
ここで、ＬＳＩを構成するそれぞれの回路部に含まれるＭＯＳトランジスタの構造（ゲート長やゲート絶縁膜の厚さ）は、電源電圧により異なるが、ＭＯＳトランジスタのチャネル幅も回路部によって異なる。
例えば、３．３Ｖ電源を使用する入出力回路部のＭＯＳトランジスタでは、チャネル幅は１００μｍ以上に設定される。これは、特許文献１においても開示されているように、入出力回路部のＭＯＳトランジスタには優れたノイズ耐性を要求されるからである。
一方、ロジック回路部、メモリ部のようなコア回路部においては、集積度の向上を目的として、チャネル幅は数μｍ程度に設定される。
このように、入出力回路部とコア回路部とではＭＯＳトランジスタの構造が大きく異なり、特に入出力回路部を構成するＭＯＳトランジスタでは、チャネル幅を長くすることが要求されているが、１本のゲート電極だけで上記要求に応じるためには、当然ながら、当該ゲート電極のチャネル幅方向の長さは１００μｍ以上になってしまう。
ここで、入出力回路部は、その機能上、ＬＳＩの端縁部に沿って配設され、その配設領域の平面視形状は細長い矩形状とされることが多く、ＭＯＳトランジスタのゲート電極のチャネル幅方向の長さを無制限に大きくすることができない。
そこで、１本の長いゲート電極を有する１つのＭＯＳトランジスタの代わりに、複数本の同じ長さのゲート電極を並列に配設して、複数のＭＯＳトランジスタが並列に接続された構成が採用されている。
この場合、各ゲート電極の活性領域（ここではＳＯＩ層）上部分の長さ（フィンガー長、と呼称）の合計がチャネル幅となり、当該チャネル幅が１本の長いゲート電極を有する１つのＭＯＳトランジスタのチャネル幅に相当するように、複数本のゲート電極のフィンガー長を設定する。
例えば、チャネル幅が１００μｍのＭＯＳトランジスタが要求される場合は、フィンガー長が５０μｍの２個のＭＯＳトランジスタを並列に並べる、あるいは、フィンガー長が２５μｍの４個のＭＯＳトランジスタを並列に並べることで、面積上の制約を回避していた。
このように、従来のＬＳＩの入出力回路部においては、面積上の制約を考慮するだけでＭＯＳトランジスタの構造を決定していたが、これは、いわゆるバルク基板と呼称されるシリコン基板上に直接に半導体装置を形成したバルクデバイスを対象としていたためであり、昨今の主流であるＳＯＩデバイスにおいては、以下に説明する制約がある。
すなわち、シリコン基板上に埋め込み酸化膜およびＳＯＩ（Silicon On Insulator）層が順に配設されたＳＯＩ基板上に形成した半導体装置、いわゆるＳＯＩデバイスは、寄生容量を低減でき、高速で安定な動作および低消費電力という特徴を有し、携帯機器などに使用されている。
ＳＯＩデバイスの一例としては、ＳＯＩ層の表面内に埋め込み酸化膜に達するトレンチを設け、該トレンチ内に絶縁物を埋め込むことで形成された完全トレンチ分離（ＦＴＩ）絶縁膜により、素子間を電気的に分離する完全トレンチ分離構造のＳＯＩデバイスがある。
しかし、衝突電離現象によって発生するキャリア（ＮＭＯＳではホール）がチャネル形成領域を含むボディ領域に溜まり、これによりキンクが発生したり、動作耐圧が低下したり、また、ボディ領域の電位が安定しないために遅延時間の周波数依存性が発生する等の基板浮遊効果により生ずる種々の問題点があった。
そこで考案されたのが、特許文献２に開示されている、トレンチの底部と埋め込み酸化膜との間に所定厚さのＳＯＩ層が残るようにＳＯＩ層の表面内にトレンチを形成し、該トレンチ内に絶縁物を埋め込むことで形成された部分トレンチ分離絶縁膜を有した部分トレンチ分離（ＰＴＩ）構造である。
ＰＴＩ構造の採用により、部分トレンチ分離絶縁膜の下部のウエル領域を通じてキャリアの移動が可能であり、キャリアがボディ領域に溜まるということを防止でき、またウエル領域を通じてボディ領域の電位を固定することができるので、基板浮遊効果による種々の問題が発生しない。
特開２０００−３４９１６５号公報（図３） 特開２０００−２４３９７３号公報（図１〜図３）
ＰＴＩ構造を採用する場合、ゲート電極のゲート幅方向の端部外方のＳＯＩ層の表面内に、ボディ領域と同じ導電型の高濃度不純物領域を設けてボディコンタクト領域とし、当該ボディコンタクト領域を上層の配線層に電気的に接続することでボディ領域の電位を固定することが一般的である。
しかしながらＰＴＩ構造を採用した場合に、ＭＯＳトランジスタのチャネル幅を無制限に大きくすると、ゲート電極下のボディ領域が長くなり、結果としてボディ抵抗が高くなってボディ領域の電位を固定することが困難になり、基板浮遊効果に起因してトランジスタ特性が低下するという問題が発生する。
このように、ＰＴＩ構造を採用したＳＯＩデバイスにおいては、トランジスタ特性の低下を抑制する点からＭＯＳトランジスタのチャネル幅方向の長さを大きくできないという問題があり、それは、面積上の制約を回避するためにゲート電極を並列に配置するという従来の設計指標だけでは解消できなかった。
本発明は上記のような問題点を解消するためになされたもので、ＳＯＩ基板上に配設され、入出力回路部およびコア回路部を有し、入出力回路部の電源電圧がコア回路部の電源電圧よりも高い半導体集積回路装置において、入出力回路部を構成するＭＯＳトランジスタの基板浮遊効果に起因する特性低下を防止した半導体集積回路装置を提供することを目的とする。
本発明に係る請求項１記載の半導体集積回路装置は、ＳＯＩ基板上に配設され、入出力回路部と、前記入出力回路部よりも内部に配置され、前記入出力回路部よりも低い電源電圧で動作するコア回路部とを備えた半導体集積回路装置であって、前記入出力回路部は、第１導電型の第１のＭＯＳトランジスタを備え、前記コア回路部は、前記第１導電型の第２のＭＯＳトランジスタを備え、前記第１のＭＯＳトランジスタの第１のゲート電極の、活性領域上部分の長さで規定される第１のフィンガー長は、前記第２のＭＯＳトランジスタの第２のゲート電極の、活性領域上部分の長さで規定される第２のフィンガー長よりも短く設定され、前記入出力回路部および前記コア回路部の、それぞれの前記第１および第２のＭＯＳトランジスタは、前記第１および第２のゲート電極のゲート幅方向の両端部の外方の前記ＳＯＩ基板の表面内に配設されたボディコンタクト領域に、前記第１および第２のゲート電極下のボディ領域が電気的に接続される両側電位固定のトランジスタを含む。
本発明に係る請求項９記載の半導体集積回路装置は、ＳＯＩ基板上に配設され、入出力回路部と、前記入出力回路部よりも内部に配置され、前記入出力回路部よりも低い電源電圧で動作するコア回路部とを備えた半導体集積回路装置であって、前記入出力回路部は、第１群の複数種類のＭＯＳトランジスタを備え、前記コア回路部は、第２群の複数種類のＭＯＳトランジスタを備え、前記入出力回路部の前記第１群の複数種類のＭＯＳトランジスタは、それぞれのゲート電極の、活性領域上部分の長さで規定されるフィンガー長がそれぞれ異なり、前記コア回路部の前記第２群の複数種類のＭＯＳトランジスタは、それぞれのゲート電極の、活性領域上部分の長さで規定されるフィンガー長がそれぞれ異なり、前記第１群の複数種類のＭＯＳトランジスタのそれぞれのフィンガー長のうちの最大フィンガー長が、前記コア回路部の前記第２群の複数種類のＭＯＳトランジスタのそれぞれのフィンガー長のうちの最大フィンガー長よりも短く、前記入出力回路部および前記コア回路部の、前記第１および第２群の複数種類のＭＯＳトランジスタは、前記それぞれのゲート電極の、ゲート幅方向の両端部の外方の前記ＳＯＩ基板の表面内に配設されたボディコンタクト領域に、前記それぞれのゲート電極下のボディ領域が電気的に接続される両側電位固定のトランジスタと、前記それぞれのゲート電極の、ゲート幅方向の一方端部の外方の前記ＳＯＩ基板の表面内に配設されたボディコンタクト領域に、前記それぞれのゲート電極下のボディ領域が電気的に接続されるボディコンタクト領域を備えた、片側電位固定のトランジスタとを含む。
本発明に係る請求項１記載の半導体集積回路装置によれば、入出力回路部の第１のＭＯＳトランジスタの第１のゲート電極の、活性領域上部分の長さで規定される第１のフィンガー長が、第２のＭＯＳトランジスタの第２のゲート電極の、活性領域上部分の長さで規定される第２のフィンガー長よりも短く設定されているので、コア回路部よりも高い電源電圧が供給される入出力回路部において、ＭＯＳトランジスタのドレイン端での衝突電離現象が顕著に発生する場合であっても、基板浮遊効果を確実に抑制することができ、基板浮遊効果に起因してトランジスタ特性が低下することを防止できる。
本発明に係る請求項９記載の半導体集積回路装置によれば、入出力回路部の第１群の複数種類のＭＯＳトランジスタのそれぞれのフィンガー長のうちの最大フィンガー長が、コア回路部の第２群の複数種類のＭＯＳトランジスタのそれぞれのフィンガー長のうちの最大フィンガー長よりも短く設定されているので、同一回路部内にフィンガー長が異なる複数種類のＭＯＳトランジスタを備える場合でも、コア回路部よりも高い電源電圧が供給される入出力回路部において、ＭＯＳトランジスタのドレイン端での衝突電離現象が顕著に発生する場合であっても、基板浮遊効果を確実に抑制することができ、基板浮遊効果に起因してトランジスタ特性が低下することを防止できる。
＜実施の形態＞
＜Ａ．ボディ領域の電位固定について＞
まず、図１および図２を用いて、ＰＴＩ構造を採用したＳＯＩデバイスにおけるボディ領域の電位固定について説明する。
図１は、ＰＴＩ構造を採用したＰチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）Ｎ１０の平面構成を示す図であり、図２は、図１におけるＡ−Ａ線での矢視断面図である。図１において、ＳＯＩ基板ＳＢ上に２本のゲート電極ＧＴがゲート長方向に並列して配設され、２本のゲート電極ＧＴの間のＳＯＩ基板ＳＢの表面内には、Ｐ型不純物を導入したドレイン領域ＤＲが配設され、ドレイン領域ＤＲとは反対側のゲート電極ＧＴの側面外方のＳＯＩ基板ＳＢの表面内には、Ｐ型不純物を導入したソース領域ＳＲが配設されている。
そして、２つのゲート電極ＧＴのゲート幅方向の一方の端部外方には、ドレイン領域ＤＲおよびソース領域ＳＲを含む活性領域から離れた位置にボディコンタクト領域ＢＣが設けられている。
ボディコンタクト領域ＢＣは、ゲート電極ＧＴ直下のＳＯＩ層の領域に対応するボディ領域の電位を固定するための不純物領域であり、ボディ領域と同一導電型の不純物が導入されている。ボディコンタクト領域ＢＣと活性領域との間には部分トレンチ分離絶縁膜ＰＴが配設されている。
なお、ドレイン領域ＤＲ、ソース領域ＳＲおよびボディコンタクト領域ＢＣは、コンタクト部ＣＨを介して上層の配線（図示せず）に接続されている。また、ゲート電極ＧＴのゲート幅方向の他方の端部は、共通に接続されており、コンタクト部ＣＨを介して上層の配線（図示せず）に接続されている。
また、図２に示すように、ＳＯＩ基板ＳＢは、シリコン基板１上に埋め込み酸化膜２およびＳＯＩ層３が順に配設された構成を有し、ゲート電極ＧＴとＳＯＩ層３との間にはゲート絶縁膜ＧＸが配設されている。
また、ゲート電極ＧＴを含めて、ＳＯＩ基板ＳＢ上を覆うように層間絶縁膜４が配設され、層間絶縁膜４上には配線層ＷＲが配設されて、コンタクト部ＣＨに接続される構成となっている。
そして、ドレイン領域ＤＲおよびソース領域ＳＲを含む活性領域を規定するように、埋め込み酸化膜２に達する厚さの完全トレンチ分離絶縁膜ＦＴが配設され、素子間を電気的に完全に分離する構造となっている。
ボディコンタクト領域ＢＣと活性領域との間には、底部と埋め込み酸化膜との間にＳＯＩ層３が残るように形成された部分トレンチ分離絶縁膜ＰＴが配設され、ボディコンタクト領域ＢＣは部分トレンチ分離絶縁膜ＰＴ下のＳＯＩ層３（ウエル領域）を介してボディ領域に電気的に繋がっている。
なお、ＮＭＯＳトランジスタＮ１０においては、ボディ領域のゲート幅方向の両端部のうち一方の端部外方にボディ領域の電位を固定することができるボディコンタクト領域を備えた構成となっている。このように、ボディ領域のゲート幅方向の一方の端部の外方にボディコンタクト領域を備えた構成を片側電位固定と呼称する。
この構成により、部分トレンチ分離絶縁膜の下部のウエル領域を通じてキャリアの移動が可能であり、キャリアがボディ領域に溜まるということを防止でき、またウエル領域を通じてボディ領域の電位を固定することができるので、基板浮遊効果による種々の問題を防止できる。
しかし、ＳＯＩデバイスはバルクデバイスに比べてゲート電極下のボディ領域の抵抗が高いので、バルクデバイスよりもフィンガー長を短くする。
また、電源電圧が高くなるに従って、ドレイン端での衝突電離現象が顕著になるので、基板浮遊効果も顕著となる。このため、電源電圧が高い入出力回路部では、電源電圧が低いコア回路部よりも、ＭＯＳトランジスタのフィンガー長を短くする。これが、本発明の基本的な技術思想である。
まず、本発明を適用する半導体集積回路装置の全体構成の一例について、図３に示すブロック図を用いて説明する。
図３に示す半導体集積回路装置１００は、入出力回路（Ｉ／Ｏ）部１０１、ロジック回路部１０２、メモリ部１０３、アナログ回路部１０４および演算部１０５を有し、入出力回路部１０１は、半導体集積回路装置１００の４辺に沿って配設されている。入出力回路部１０１を除く回路部が、いわゆるコア回路部であり、入出力回路部には３．３Ｖ電源を使用し、コア回路部には１．２Ｖ電源を使用するものとする。
なお、上記構成は一例であり、本発明の適用はこれに限定されるものはなく、入出力回路部とコア回路部とを有する半導体集積回路装置であれば、本発明を適用可能である。
＜Ｂ．第１の装置構成例＞
次に、図３におけるＩ／Ｏ部１０１およびロジック回路部１０２に跨る領域Ｘ部分の詳細を示す図４を用いて、Ｉ／Ｏ部１０１およびロジック回路部１０２の第１の構成例について説明する。
＜Ｂ−１．Ｉ／Ｏ部の構成＞
図４において、Ｉ／Ｏ部１０１には、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）Ｐ１とＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）Ｎ１とがゲート幅方向に平列して配設され、両トランジスタのゲート電極Ｇ１が共通に接続されたトランジスタ列と、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とがゲート幅方向に平列して配設され、両トランジスタのゲート電極Ｇ１が共通に接続されたトランジスタ列とを有している。
ここで、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１は、ゲート長方向に並列して配設された２本のゲート電極Ｇ１をそれぞれ有し、ＰＭＯＳトランジスタＰ１においては、ゲート電極Ｇ１の間のＳＯＩ基板ＳＢの表面内には、Ｐ型不純物を導入したドレイン領域２３が配設され、ドレイン領域２３とは反対側のゲート電極Ｇ１の側面外方のＳＯＩ基板ＳＢの表面内には、Ｐ型不純物を導入したソース領域２２が配設されている。従って、ＰＭＯＳトランジスタＰ１は２つのＰＭＯＳトランジスタが並列に接続された構成となるが、便宜的に１つのトランジスタとして扱う。
同様に、ＮＭＯＳトランジスタＮ１においては、ゲート電極Ｇ１の間のＳＯＩ基板ＳＢの表面内に、Ｎ型不純物を導入したドレイン領域１３が配設され、ドレイン領域１３とは反対側のゲート電極Ｇ１の側面外方のＳＯＩ基板ＳＢの表面内には、Ｎ型不純物を導入したソース領域１２が配設されている。従って、ＮＭＯＳトランジスタＮ１は２つのＮＭＯＳトランジスタが並列に接続された構成となるが、便宜的に１つのトランジスタとして扱う。
ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のそれぞれの活性領域の周囲は、部分トレンチ分離絶縁膜ＰＴによって囲まれ、２つのゲート電極Ｇ１のゲート幅方向の両端部外方には、それぞれ活性領域から離れた位置にボディコンタクト領域２４および１４が設けられている。なお、部分トレンチ分離絶縁膜ＰＴの外側のＳＯＩ基板ＳＢの表面内には完全トレンチ分離絶縁膜が形成されている。
ボディコンタクト領域２４および１４は、何れも２つのゲート電極Ｇ１の配列方向に沿って連続的に配設されている。なお、ボディコンタクト領域２４および１４は、部分トレンチ分離絶縁膜ＰＴと完全トレンチ分離絶縁膜との境界部分に配設されている。
このような構成を採ることで、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１においては、ボディ領域のゲート幅方向の両端部の電位を固定することができ、実質的にボディ領域のボディ抵抗を片側電位固定の場合の半分にすることができる。このように、ボディ領域のゲート幅方向の両端部外方にボディ領域の電位を固定することができるボディコンタクト領域を備えた構成を両側電位固定と呼称する。
また、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２は、ゲート長方向に並列して配設された４本のゲート電極Ｇ１をそれぞれ有しており、ＰＭＯＳトランジスタＰ２は４つのＰＭＯＳトランジスタが並列に接続された構成となるが、便宜的に１つのトランジスタとして扱う。なお、基本的なトランジスタ構造はＰＭＯＳトランジスタＰ１と同じであり、説明は省略する。
同様に、ＮＭＯＳトランジスタＮ２は４つのＮＭＯＳトランジスタが並列に接続された構成となるが、便宜的に１つのトランジスタとして扱う。なお、基本的なトランジスタ構造はＮＭＯＳトランジスタＮ１と同じであり、説明は省略する。
＜Ｂ−２．ロジック回路部の構成＞
また、ロジック回路部１０２においては、ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１とがゲート幅方向に平列して配設され、両トランジスタのゲート電極Ｇ１１が共通に接続されたトランジスタ列と、ＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１２とがゲート幅方向に平列して配設され、両トランジスタのゲート電極Ｇ１１が共通に接続されたトランジスタ列とを有している。
ここで、ＰＭＯＳトランジスタＰ１１およびＮＭＯＳトランジスタＮ１１に共通なゲート電極Ｇ１１は１本であり、ＰＭＯＳトランジスタＰ１１においては、ゲート電極Ｇ１１のゲート長方向の両側面外方のＳＯＩ基板ＳＢの表面内には、Ｐ型不純物を導入したソース領域４２およびドレイン領域４３が配設されている。
同様に、ＮＭＯＳトランジスタＮ１１においては、ゲート電極Ｇ１１のゲート長方向の両側面外方のＳＯＩ基板ＳＢの表面内には、Ｎ型不純物を導入したソース領域３２およびドレイン領域３３が配設されている。
ＰＭＯＳトランジスタＰ１１およびＮＭＯＳトランジスタＮ１１のそれぞれの活性領域の周囲は、部分トレンチ分離絶縁膜ＰＴによって囲まれ、ゲート電極Ｇ１１のゲート幅方向の両端部外方には、それぞれ活性領域から離れた位置にボディコンタクト領域４４および３４が設けられている。なお、部分トレンチ分離絶縁膜ＰＴの外側のＳＯＩ基板ＳＢの表面内には完全トレンチ分離絶縁膜が形成されている。
なお、ボディコンタクト領域４４および３４は、部分トレンチ分離絶縁膜ＰＴと完全トレンチ分離絶縁膜との境界部分に配設されている。
このような両側電位固定の構成を採ることで、ＰＭＯＳトランジスタＰ１１およびＮＭＯＳトランジスタＮ１１においては、ボディ領域のゲート幅方向の両端部の電位を固定することができ、実質的にボディ領域のボディ抵抗を片側電位固定の場合の半分にすることができる。
また、ＰＭＯＳトランジスタＰ１２およびＮＭＯＳトランジスタＮ１２は、ゲート長方向に並列して配設された２本のゲート電極Ｇ１１をそれぞれ有し、ＰＭＯＳトランジスタＰ１２においては、ゲート電極Ｇ１１の間のＳＯＩ基板ＳＢの表面内には、Ｐ型不純物を導入したドレイン領域４３が配設され、ドレイン領域４３とは反対側のゲート電極Ｇ１１の側面外方のＳＯＩ基板ＳＢの表面内には、Ｐ型不純物を導入したソース領域４２が配設されている。従って、ＰＭＯＳトランジスタＰ１２は２つのＰＭＯＳトランジスタが並列に接続された構成となるが、便宜的に１つのトランジスタとして扱う。
同様に、ＮＭＯＳトランジスタＮ１２においては、ゲート電極Ｇ１１の間のＳＯＩ基板ＳＢの表面内に、Ｎ型不純物を導入したドレイン領域３３が配設され、ドレイン領域３３とは反対側のゲート電極Ｇ１１の側面外方のＳＯＩ基板ＳＢの表面内には、Ｎ型不純物を導入したソース領域３２が配設されている。従って、ＮＭＯＳトランジスタＮ１２は２つのＮＭＯＳトランジスタが並列に接続された構成となるが、便宜的に１つのトランジスタとして扱う。
ＰＭＯＳトランジスタＰ１２およびＮＭＯＳトランジスタＮ１２のそれぞれの活性領域の周囲は、部分トレンチ分離絶縁膜ＰＴによって囲まれ、２つのゲート電極Ｇ１１のゲート幅方向の両端部外方には、それぞれ活性領域から離れた位置にボディコンタクト領域４４および３４が設けられている。なお、部分トレンチ分離絶縁膜ＰＴの外側のＳＯＩ基板ＳＢの表面内には完全トレンチ分離絶縁膜が形成されている。
ボディコンタクト領域４４および３４は、何れも２つのゲート電極Ｇ１１の配列方向に沿って連続的に配設されている。なお、ボディコンタクト領域４４および３４は、部分トレンチ分離絶縁膜ＰＴと完全トレンチ分離絶縁膜との境界部分に配設されている。
なお、ＰＭＯＳトランジスタＰ１２およびＮＭＯＳトランジスタＮ１２においても、両側電位固定を採用していることは説明するまでもない。
＜Ｂ−３．Ｉ／Ｏ部とロジック回路部との比較＞
次に、図４を参照してＩ／Ｏ部１０１およびロジック回路部１０２を構成するＭＯＳトランジスタの比較を行う。
まず、Ｉ／Ｏ部１０１において、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とで構成されるトランジスタ列に着目すると、ＰＭＯＳトランジスタＰ１のゲート電極Ｇ１のフィンガー長（ゲート電極の活性領域上部分の長さ）Ａ１は、ＮＭＯＳトランジスタＮ１のゲート電極Ｇ１のフィンガー長Ｂ１よりも約２倍の長さを有するように構成されている。これは、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２においても同じである。
ここで、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２においては、それぞれ４つのＰＭＯＳトランジスタおよびＮＭＯＳトランジスタが並列に接続されているので、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２のそれぞれの総フィンガー長が、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２のそれぞれのゲート幅ということになり、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２のそれぞれのゲート幅は、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のそれぞれのゲート幅の２倍ということになる。
なお、ＰＭＯＳトランジスタＰ１（Ｐ２）のゲート電極Ｇ１のフィンガー長Ａ１が、ＮＭＯＳトランジスタＮ１（Ｎ２）のゲート電極Ｇ１のフィンガー長Ｂ１よりも約２倍の長さを有するように構成されている理由は以下の通りである。
すなわち、ＮＭＯＳトランジスタの単位チャネル幅あたりの電流量は、ＰＭＯＳトランジスタの約２倍であり、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのそれぞれにおいて、基板浮遊効果を抑制できる最大のフィンガー長は、ＰＭＯＳトランジスタの最大フィンガー長の約２分の１が、ＮＭＯＳトランジスタの最大フィンガー長に相当するという関係が成り立つからである。これは、Ｉ／Ｏ部１０１に限定されるものではなく、コア回路部においても同様である。
次に、ロジック回路部１０２において、ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１とで構成されるトランジスタ列に着目すると、ＰＭＯＳトランジスタＰ１１のゲート電極Ｇ１１のフィンガー長ａ１は、ＮＭＯＳトランジスタＮ１１のゲート電極Ｇ１１のフィンガー長ｂ１よりも約２倍の長さを有するように構成されている。これは、ＰＭＯＳトランジスタＰ１２およびＮＭＯＳトランジスタＮ１２においても同じである。
次に、Ｉ／Ｏ部１０１のＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１、ロジック回路部１０２のＰＭＯＳトランジスタＰ１１およびＮＭＯＳトランジスタＮ１１のそれぞれのフィンガー長に着目すると、それらのフィンガー長の大小関係は以下のようになっていることが判る。
すなわち、ＰＭＯＳトランジスタＰ１１のフィンガー長ａ１は、ＰＭＯＳトランジスタＰ１のフィンガー長Ａ１よりも長く、ＮＭＯＳトランジスタＮ１１のフィンガー長ｂ１は、ＮＭＯＳトランジスタＮ１のフィンガー長Ｂ１よりも長い。一方、ＮＭＯＳトランジスタＮ１１のフィンガー長ｂ１は、ＰＭＯＳトランジスタＰ１のフィンガー長Ａ１よりも短い。以上をまとめると、ａ１＞Ａ１＞ｂ１＞Ｂ１となる。
このように、Ｉ／Ｏ部１０１とロジック回路部１０２との関係においては、少なくとも、同じ導電型のＭＯＳトランジスタでは、ロジック回路部１０２を構成するＭＯＳトランジスタのフィンガー長の方が、Ｉ／Ｏ部１０１を構成するＭＯＳトランジスタのフィンガー長よりも長くなるように設定されている。
なお、上記においては、Ｉ／Ｏ部１０１とロジック回路部１０２との関係として説明したが、Ｉ／Ｏ部１０１とコア回路部に含まれる他の回路部との関係についても同じである。
これは、入出力回路部およびコア回路部を有する従来の半導体集積回路装置においては見られなかった構成である。
＜Ｂ−４．効果＞
上述したように、入出力回路部を構成するＭＯＳトランジスタのフィンガー長を、コア回路部のＭＯＳトランジスタのフィンガー長よりも短くすることで、コア回路部よりも高い電源電圧が供給される入出力回路部において、ドレイン端での衝突電離現象が顕著に発生する場合であっても、基板浮遊効果を確実に抑制することができ、基板浮遊効果に起因してトランジスタ特性が低下することを防止できる。
なお、基板浮遊効果に起因してトランジスタ特性が低下することを防止できることは、Ｐチャネル型であってもＮチャネル型であっても同様である。
なお、図４においては、ＮＭＯＳトランジスタＮ１１のフィンガー長ｂ１は、ＰＭＯＳトランジスタＰ１のフィンガー長Ａ１よりも短いものとして示したが、ＮＭＯＳトランジスタＮ１１のフィンガー長ｂ１がＰＭＯＳトランジスタＰ１のフィンガー長よりも長い場合、あるいは両者が同じ場合も想定される。
ここで、ａ１＞ｂ１＞Ａ１＞Ｂ１という関係が成立するように各トランジスタのフィンガー長が設定された場合の具体例としては、いわゆる９０ｎｍノードと呼称される半導体装置を例に採れば、ａ１（４μｍ）＞ｂ１（２μｍ）＞Ａ１（１μｍ）＞Ｂ１（０．５μｍ）という関係を挙げることができる。
また、図４に示したＩ／Ｏ部１０１およびロジック回路部１０２の構成例では、何れのＭＯＳトランジスタも両側電位固定を採用しているが、両側電位固定を採用する場合は、実質的にボディ領域のボディ抵抗を片側電位固定の場合の半分にすることができるので、基板浮遊効果を抑制する効果が高くなる。これは、換言すれば、片側電位固定のＭＯＳトランジスタに比べて、フィンガー長を倍にした場合でも、片側電位固定のＭＯＳトランジスタと同程度の基板浮遊効果の抑制力を持つことを意味しており、両側電位固定を採用することで、フィンガー長を長く設定することができる。
なお、図４に示すように、Ｉ／Ｏ部１０１を構成するＭＯＳトランジスタのフィンガー長を、ロジック回路部１０２を構成するＭＯＳトランジスタのフィンガー長よりも短くした場合でも、Ｉ／Ｏ部１０１を構成する各ＭＯＳトランジスタ（ＭＯＳトランジスタが複数個並列に接続されたもの）のそれぞれの総フィンガー長が、Ｉ／Ｏ部１０１を構成するＭＯＳトランジスタに要求されるゲート幅に等しくなるように、並列接続するＭＯＳトランジスタの個数を設定すれば、Ｉ／Ｏ部１０１の機能が損なわれることはない。
＜Ｃ．第２の装置構成例＞
次に、図５を用いて、Ｉ／Ｏ部１０１およびロジック回路部１０２の第２の構成例について説明する。
＜Ｃ−１．Ｉ／Ｏ部の構成＞
図５において、Ｉ／Ｏ部１０１には、ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１とがゲート幅方向に平列して配設され、両トランジスタのゲート電極Ｇ１が共通に接続されたトランジスタ列と、ＰＭＯＳトランジスタＰ２２とＮＭＯＳトランジスタＮ２２とがゲート幅方向に平列して配設され、両トランジスタのゲート電極Ｇ１が共通に接続されたトランジスタ列とを有している。
なお、ＰＭＯＳトランジスタＰ２１およびＮＭＯＳトランジスタＮ２１の基本的なトランジスタ構造は、図４を用いて説明したＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１と同じであり、説明は省略する。従って、ＰＭＯＳトランジスタＰ２１およびＮＭＯＳトランジスタＮ２１は、２つのＭＯＳトランジスタが並列に接続された構成となるが、それぞれ便宜的に１つのトランジスタとして扱う。
ＰＭＯＳトランジスタＰ２１およびＮＭＯＳトランジスタＮ２１の、２つのゲート電極Ｇ１のゲート幅方向の両端部外方には、それぞれ活性領域から離れた位置にボディコンタクト領域２４および１４が設けられている。そして、ボディコンタクト領域２４および１４と、ＰＭＯＳトランジスタＰ２１およびＮＭＯＳトランジスタＮ２１のそれぞれの活性領域との間には、部分トレンチ分離絶縁膜ＰＴが配設されており、ボディコンタクト領域２４および１４は部分トレンチ分離絶縁膜ＰＴ下のＳＯＩ層（ウエル領域）を介してボディ領域に電気的に繋がっている。
従って、ＰＭＯＳトランジスタＰ２１およびＮＭＯＳトランジスタＮ２１においては、ボディ領域のゲート幅方向の両端部のうち一方の端部の電位を固定する片側電位固定を採用している。
なお、部分トレンチ分離絶縁膜ＰＴが配設された部分を除くＰＭＯＳトランジスタＰ２１およびＮＭＯＳトランジスタＮ２１の周囲には、完全トレンチ分離絶縁膜が形成されている。
また、ＰＭＯＳトランジスタＰ２２およびＮＭＯＳトランジスタＮ２２は、ゲート長方向に並列して配設された４本のゲート電極Ｇ１をそれぞれ有しており、ＰＭＯＳトランジスタＰ２２は４つのＰＭＯＳトランジスタが並列に接続された構成となるが、便宜的に１つのトランジスタとして扱う。なお、基本的なトランジスタ構造はＰＭＯＳトランジスタＰ２１と同じであり、説明は省略する。
同様に、ＮＭＯＳトランジスタＮ２２は４つのＮＭＯＳトランジスタが並列に接続された構成となるが、便宜的に１つのトランジスタとして扱う。なお、基本的なトランジスタ構造はＮＭＯＳトランジスタＮ２１と同じであり、説明は省略する。
＜Ｃ−２．ロジック回路部の構成＞
また、ロジック回路部１０２においては、ＰＭＯＳトランジスタＰ３１とＮＭＯＳトランジスタＮ３１とがゲート幅方向に平列して配設され、両トランジスタのゲート電極Ｇ１１が共通に接続されたトランジスタ列と、ＰＭＯＳトランジスタＰ３２とＮＭＯＳトランジスタＮ３２とがゲート幅方向に平列して配設され、両トランジスタのゲート電極Ｇ１１が共通に接続されたトランジスタ列とを有している。
なお、ＰＭＯＳトランジスタＰ３１およびＮＭＯＳトランジスタＮ３１の基本的なトランジスタ構造は、図４を用いて説明したＰＭＯＳトランジスタＰ１１およびＮＭＯＳトランジスタＮ１１と同じであり、説明は省略する。
ＰＭＯＳトランジスタＰ３１およびＮＭＯＳトランジスタＮ３１の、ゲート電極Ｇ１１のゲート幅方向の両端部外方には、それぞれ活性領域から離れた位置にボディコンタクト領域４４および３４が設けられている。そして、ボディコンタクト領域４４および３４と、ＰＭＯＳトランジスタＰ３１およびＮＭＯＳトランジスタＮ３１のそれぞれの活性領域との間には、部分トレンチ分離絶縁膜ＰＴが配設されており、ボディコンタクト領域４４４および３４は部分トレンチ分離絶縁膜ＰＴ下のＳＯＩ層（ウエル領域）を介してボディ領域に電気的に繋がっている。
従って、ＰＭＯＳトランジスタＰ３１およびＮＭＯＳトランジスタＮ３１においては、ボディ領域のゲート幅方向の両端部のうち一方の端部の電位を固定する片側電位固定を採用している。
また、ＰＭＯＳトランジスタＰ３２およびＮＭＯＳトランジスタＮ３２は、ゲート長方向に並列して配設された２本のゲート電極Ｇ１１をそれぞれ有しており、ＰＭＯＳトランジスタＰ３２は４つのＰＭＯＳトランジスタが並列に接続された構成となるが、便宜的に１つのトランジスタとして扱う。なお、基本的なトランジスタ構造はＰＭＯＳトランジスタＰ３１と同じであり、説明は省略する。
同様に、ＮＭＯＳトランジスタＮ３２は４つのＮＭＯＳトランジスタが並列に接続された構成となるが、便宜的に１つのトランジスタとして扱う。なお、基本的なトランジスタ構造はＮＭＯＳトランジスタＮ３１と同じであり、説明は省略する。
＜Ｃ−３．Ｉ／Ｏ部とロジック回路部との比較＞
次に、図５を参照してＩ／Ｏ部１０１およびロジック回路部１０２を構成するＭＯＳトランジスタの比較を行う。
まず、Ｉ／Ｏ部１０１において、ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１とで構成されるトランジスタ列に着目すると、ＰＭＯＳトランジスタＰ２１のゲート電極Ｇ１のフィンガー長Ａ２は、ＮＭＯＳトランジスタＮ２１のゲート電極Ｇ１のフィンガー長Ｂ２よりも約２倍の長さを有するように構成されている。これは、ＰＭＯＳトランジスタＰ２２およびＮＭＯＳトランジスタＮ２２においても同じである。
ロジック回路部１０２において、ＰＭＯＳトランジスタＰ３１とＮＭＯＳトランジスタＮ３１とで構成されるトランジスタ列に着目すると、ＰＭＯＳトランジスタＰ３１のゲート電極Ｇ１１のフィンガー長ａ２は、ＮＭＯＳトランジスタＮ３１のゲート電極Ｇ１１のフィンガー長ｂ２よりも約２倍の長さを有するように構成されている。これは、ＰＭＯＳトランジスタＰ３２およびＮＭＯＳトランジスタＮ３２においても同じである。
次に、Ｉ／Ｏ部１０１のＰＭＯＳトランジスタＰ２１およびＮＭＯＳトランジスタＮ２１、ロジック回路部１０２のＰＭＯＳトランジスタＰ３１およびＮＭＯＳトランジスタＮ３１のそれぞれのフィンガー長に着目すると、それらのフィンガー長の大小関係は以下のようになっていることが判る。
すなわち、ＰＭＯＳトランジスタＰ３１のフィンガー長ａ２は、ＰＭＯＳトランジスタＰ２１のフィンガー長Ａ２よりも長く、ＮＭＯＳトランジスタＮ３１のフィンガー長ｂ２は、ＮＭＯＳトランジスタＮ２１のフィンガー長Ｂ２よりも長い。
一方、ＮＭＯＳトランジスタＮ３１のフィンガー長ｂ２は、ＰＭＯＳトランジスタＰ２１のフィンガー長Ａ２よりも短い。以上をまとめると、ａ２＞Ａ２＞ｂ２＞Ｂ２となる。
このように、Ｉ／Ｏ部１０１とロジック回路部１０２との関係においては、少なくとも、同じ導電型のＭＯＳトランジスタでは、ロジック回路部１０２を構成するＭＯＳトランジスタのフィンガー長の方が、Ｉ／Ｏ部１０１を構成するＭＯＳトランジスタのフィンガー長よりも長くなるように設定されているという点では、図４を用いて説明したＩ／Ｏ部１０１およびロジック回路部１０２の構成例と同じである。
しかし、先に説明したように、Ｉ／Ｏ部１０１のＰＭＯＳトランジスタＰ２１、Ｐ２２、ＮＭＯＳトランジスタＮ２１、Ｎ２２、およびロジック回路部１０２のＰＭＯＳトランジスタＰ３１、Ｐ３２およびＮＭＯＳトランジスタＮ３１、Ｎ３２においては、片側電位固定を採用しているので、両側電位固定を採用する場合に比べて、各トランジスタのフィンガー長は短く設定されている。
なお、図５においては、ＮＭＯＳトランジスタＮ３１のフィンガー長ｂ２は、ＰＭＯＳトランジスタＰ２１のフィンガー長Ａ２よりも短いものとして示したが、ＮＭＯＳトランジスタＮ３１のフィンガー長ｂ２がＰＭＯＳトランジスタＰ２１のフィンガー長よりも長い場合、あるいは両者が同じ場合も想定される。
ここで、ａ２＞ｂ２＞Ａ２＞Ｂ２という関係が成立するように各トランジスタのフィンガー長が設定された場合の具体例としては、いわゆる９０ｎｍノードと呼称される半導体装置を例に採れば、ａ２（２μｍ）＞ｂ２（１μｍ）＞Ａ２（０．５μｍ）＞Ｂ２（０．２５μｍ）という関係を挙げることができる。
なお、上記においては、Ｉ／Ｏ部１０１とロジック回路部１０２との関係として説明したが、Ｉ／Ｏ部１０１とコア回路部に含まれる他の回路部との関係についても同じである。
＜Ｃ−４．効果＞
上述したように、入出力回路部を構成するＭＯＳトランジスタのフィンガー長を、コア回路部のＭＯＳトランジスタのフィンガー長よりも短くすることで、コア回路部よりも高い電源電圧が供給される入出力回路部において、ドレイン端での衝突電離現象が顕著に発生する場合であっても、基板浮遊効果を確実に抑制することができ、基板浮遊効果に起因してトランジスタ特性が低下することを防止できる。これは、Ｐチャネル型であってもＮチャネル型であっても同様である。
なお、片側電位固定のＭＯＳトランジスタを採用すると、両側電位固定のＭＯＳトランジスタを採用する場合に比べて、各トランジスタのフィンガー長を短く設定しなければならないが、両側電位固定のＭＯＳトランジスタに比べて、部分トレンチ分離絶縁膜の形成領域が限られた部分で済むので、構造的に単純化される。従って、ＭＯＳトランジスタの面積効率を高めることができ、集積度を高めることができる。
また、部分トレンチ分離絶縁膜がドレイン領域やソース領域を囲むように形成された場合、当該部分トレンチ分離絶縁膜下のＳＯＩ層とドレイン領域および／またはソース領域との接触部分にはＰＮ接合が形成されることになる。そして、ＰＮ接合部分で接合リークが発生すると、ＭＯＳトランジスタの動作特性に影響を及ぼす場合があるので、部分トレンチ分離絶縁膜の形成領域が少なくて済むという点で、片側電位固定を採用する利点がある。
＜Ｄ．第３の装置構成例＞
次に、図６を用いて、Ｉ／Ｏ部１０１およびロジック回路部１０２の第３の構成例について説明する。
＜Ｄ−１．Ｉ／Ｏ部の構成＞
図６において、Ｉ／Ｏ部１０１には、ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１とがゲート幅方向に平列して配設され、両トランジスタのゲート電極Ｇ１が共通に接続されたトランジスタ列と、ＰＭＯＳトランジスタＰ４１とＮＭＯＳトランジスタＮ４１とがゲート幅方向に平列して配設され、両トランジスタのゲート電極Ｇ２が共通に接続されたトランジスタ列とを有している。
ここで、ＰＭＯＳトランジスタＰ２１およびＮＭＯＳトランジスタＮ２１は、図５を用いて説明した構成と同じであるので、説明は省略する。
ＰＭＯＳトランジスタＰ４１およびＮＭＯＳトランジスタＮ４１に共通なゲート電極Ｇ２は１本であり、ＰＭＯＳトランジスタＰ４１においては、ゲート電極Ｇ２のゲート長方向の両側面外方のＳＯＩ基板ＳＢの表面内には、Ｐ型不純物を導入したソース領域６２およびドレイン領域６３が配設されている。
同様に、ＮＭＯＳトランジスタＮ４１においては、ゲート電極Ｇ２のゲート長方向の両側面外方のＳＯＩ基板ＳＢの表面内に、Ｎ型不純物を導入したソース領域５２およびドレイン領域５３が配設されている。
そして、ＰＭＯＳトランジスタＰ４１においては、ソース領域６２の周囲が部分トレンチ分離絶縁膜ＰＴによって囲まれるとともに、ドレイン領域６３のゲート幅方向の両側面に接するように部分トレンチ分離絶縁膜ＰＴが配設されている。
同様に、ＮＭＯＳトランジスタＮ４１においては、ソース領域５２の周囲が部分トレンチ分離絶縁膜ＰＴによって囲まれるとともに、ドレイン領域５３のゲート幅方向の両側面に接するように部分トレンチ分離絶縁膜ＰＴが配設されている。
そして、ＰＭＯＳトランジスタＰ４１のソース領域６２を囲む部分トレンチ分離絶縁膜ＰＴは、その一部が、ＰＭＯＳトランジスタＰ２１の、ゲート電極Ｇ１のゲート幅方向の端部外方に配設されたボディコンタクト領域２４に達するように配設されている。
また、ＮＭＯＳトランジスタＮ４１のソース領域５２を囲む部分トレンチ分離絶縁膜ＰＴは、その一部が、ＮＭＯＳトランジスタＮ２１の、ゲート電極Ｇ１のゲート幅方向の端部外方に配設されたボディコンタクト領域１４に達するように配設されている。
このような構成を採ることで、ＰＭＯＳトランジスタＰ４１およびＮＭＯＳトランジスタＮ４１においては、ボディ領域のゲート幅方向の両端部の電位を固定することができ、実質的にボディ領域のボディ抵抗を片側電位固定の場合の半分にすることができ、基板浮遊効果を抑制する効果が高くなる。
従って、ＰＭＯＳトランジスタＰ４１およびＮＭＯＳトランジスタＮ４１においては、フィンガー長を片側電位固定のＰＭＯＳトランジスタＰ２１およびＮＭＯＳトランジスタＮ２１よりも長くすることができる。
＜Ｄ−２．ロジック回路部の構成＞
図６において、ロジック回路部１０２には、ＰＭＯＳトランジスタＰ３２とＮＭＯＳトランジスタＮ３２とがゲート幅方向に平列して配設され、両トランジスタのゲート電極Ｇ１１が共通に接続されたトランジスタ列と、ＰＭＯＳトランジスタＰ５１とＮＭＯＳトランジスタＮ５１とがゲート幅方向に平列して配設され、両トランジスタのゲート電極Ｇ１２が共通に接続されたトランジスタ列とを有している。
ここで、ＰＭＯＳトランジスタＰ３２およびＮＭＯＳトランジスタＮ３２は、図５を用いて説明した構成と同じであるので、説明は省略する。
ＰＭＯＳトランジスタＰ５１およびＮＭＯＳトランジスタＮ５１に共通なゲート電極Ｇ１２は１本であり、ＰＭＯＳトランジスタＰ５１においては、ゲート電極Ｇ２のゲート長方向の両側面外方のＳＯＩ基板ＳＢの表面内には、Ｐ型不純物を導入したソース領域８２およびドレイン領域８３が配設されている。
同様に、ＮＭＯＳトランジスタＮ５１においては、ゲート電極Ｇ１２のゲート長方向の両側面外方のＳＯＩ基板ＳＢの表面内に、Ｎ型不純物を導入したソース領域７２およびドレイン領域７３が配設されている。
そして、ＰＭＯＳトランジスタＰ５１においては、ソース領域８２の周囲が部分トレンチ分離絶縁膜ＰＴによって囲まれるとともに、ドレイン領域８３のゲート幅方向の両側面に接するように部分トレンチ分離絶縁膜ＰＴが配設されている。
同様に、ＮＭＯＳトランジスタＮ５１においては、ソース領域７２の周囲が部分トレンチ分離絶縁膜ＰＴによって囲まれるとともに、ドレイン領域７３のゲート幅方向の両側面に接するように部分トレンチ分離絶縁膜ＰＴが配設されている。
そして、ＰＭＯＳトランジスタＰ５１のソース領域８２を囲む部分トレンチ分離絶縁膜ＰＴは、その一部が、ＰＭＯＳトランジスタＰ３２の、ゲート電極Ｇ１１のゲート幅方向の端部外方に配設されたボディコンタクト領域４４に達するように配設されている。
また、ＮＭＯＳトランジスタＮ５１のソース領域７２を囲む部分トレンチ分離絶縁膜ＰＴは、その一部が、ＮＭＯＳトランジスタＮ３２の、ゲート電極Ｇ１１のゲート幅方向の端部外方に配設されたボディコンタクト領域３４に達するように配設されている。
このような構成を採ることで、ＰＭＯＳトランジスタＰ５１およびＮＭＯＳトランジスタＮ５１においては、ボディ領域のゲート幅方向の両端部の電位を固定することができ、実質的にボディ領域のボディ抵抗を片側電位固定の場合の半分にすることができ、基板浮遊効果を抑制する効果が高くなる。
従って、ＰＭＯＳトランジスタＰ５１およびＮＭＯＳトランジスタＮ５１においては、フィンガー長を片側電位固定のＰＭＯＳトランジスタＰ３２およびＮＭＯＳトランジスタＮ３２よりも長くすることができる。
＜Ｄ−３．Ｉ／Ｏ部とロジック回路部との比較＞
次に、図６を参照してＩ／Ｏ部１０１およびロジック回路部１０２を構成するＭＯＳトランジスタの比較を行う。
Ｉ／Ｏ部１０１においては、両側電位固定のＰＭＯＳトランジスタＰ４１、ＮＭＯＳトランジスタＮ４１と、片側電位固定のＰＭＯＳトランジスタＰ２１、ＮＭＯＳトランジスタＮ２１とを備えている。
先に説明したように、両側電位固定のＭＯＳトランジスタにおいては、フィンガー長を片側電位固定のＭＯＳトランジスタよりも長くすることができ、ＰＭＯＳトランジスタＰ４１のゲート電極Ｇ２のフィンガー長Ａ３およびＮＭＯＳトランジスタＮ４１のゲート電極Ｇ２のフィンガー長Ｂ３は、それぞれＰＭＯＳトランジスタＰ２１のゲート電極Ｇ１のフィンガー長Ａ２およびＮＭＯＳトランジスタＮ２１のゲート電極Ｇ１のフィンガー長Ｂ２の約２倍の長さを有するように構成されている。
ロジック回路部１０２においては、両側電位固定のＰＭＯＳトランジスタＰ５１、ＮＭＯＳトランジスタＮ５１と、片側電位固定のＰＭＯＳトランジスタＰ３２、ＮＭＯＳトランジスタＮ３２とを備えている。そして、ＰＭＯＳトランジスタＰ５１のゲート電極Ｇ１２のフィンガー長ａ３およびＮＭＯＳトランジスタＮ５１のゲート電極Ｇ１２のフィンガー長ｂ３は、それぞれＰＭＯＳトランジスタＰ３２のゲート電極Ｇ１１のフィンガー長ａ２およびＮＭＯＳトランジスタＮ３２のゲート電極Ｇ１１のフィンガー長ｂ２の約２倍の長さを有するように構成されている。
次に、Ｉ／Ｏ部１０１のＰＭＯＳトランジスタＰ２１、ＮＭＯＳトランジスタＮ２１およびＰＭＯＳトランジスタＰ４１、ＮＭＯＳトランジスタＮ４１と、ロジック回路部１０２のＰＭＯＳトランジスタＰ３２、ＮＭＯＳトランジスタＮ３２およびＰＭＯＳトランジスタＰ５１、ＮＭＯＳトランジスタＮ５１とのそれぞれのフィンガー長に着目すると、それらのフィンガー長の大小関係は以下のようになっていることが判る。
すなわち、ＰＭＯＳトランジスタＰ３２のフィンガー長ａ２は、ＰＭＯＳトランジスタＰ２１のフィンガー長Ａ２よりも長く、ＮＭＯＳトランジスタＮ３２のフィンガー長ｂ２は、ＮＭＯＳトランジスタＮ２１のフィンガー長Ｂ２よりも長い。
一方、ＮＭＯＳトランジスタＮ３２のフィンガー長ｂ２は、ＰＭＯＳトランジスタＰ２１のフィンガー長Ａ２よりも短い。以上をまとめると、ａ２＞Ａ２＞ｂ２＞Ｂ２となる。
また、ＰＭＯＳトランジスタＰ５１のフィンガー長ａ３は、ＰＭＯＳトランジスタＰ４１のフィンガー長Ａ３よりも長く、ＮＭＯＳトランジスタＮ５１のフィンガー長ｂ３は、ＮＭＯＳトランジスタＮ４１のフィンガー長Ｂ３よりも長い。
一方、ＮＭＯＳトランジスタＮ５１のフィンガー長ｂ３は、ＰＭＯＳトランジスタＰ４１のフィンガー長Ａ３よりも短い。以上をまとめると、ａ３＞Ａ３＞ｂ３＞Ｂ３となる。
このように、Ｉ／Ｏ部１０１とロジック回路部１０２との関係においては、少なくとも、同じ導電型のＭＯＳトランジスタでは、ロジック回路部１０２を構成するＭＯＳトランジスタのフィンガー長の方が、Ｉ／Ｏ部１０１を構成するＭＯＳトランジスタのフィンガー長よりも長くなるように設定されているという点では、図４を用いて説明したＩ／Ｏ部１０１およびロジック回路部１０２の構成例と同じである。
しかし、先に説明したように、両側電位固定のＭＯＳトランジスタにおいては、フィンガー長を片側電位固定のＭＯＳトランジスタよりも長くすることができるので、同じ導電型であっても、両側電位固定のＰＭＯＳトランジスタＰ４１のフィンガー長は、片側電位固定のＰＭＯＳトランジスタＰ３２よりも長くなっている。
このように、同じ導電型であっても電位固定の方式が異なれば、Ｉ／Ｏ部１０１を構成するＭＯＳトランジスタのフィンガー長の方が長くなる場合もあるが、導電型が同じで、電位固定の方式も同じであれば、ロジック回路部１０２を構成するＭＯＳトランジスタのフィンガー長の方が、Ｉ／Ｏ部１０１を構成するＭＯＳトランジスタのフィンガー長よりも長くなるように設定する。
なお、上記においては、Ｉ／Ｏ部１０１とロジック回路部１０２との関係として説明したが、Ｉ／Ｏ部１０１とコア回路部に含まれる他の回路部との関係についても同じである。
なお、図６に示したＩ／Ｏ部１０１およびロジック回路部１０２を構成するＭＯＳトランジスタにおいては、Ｉ／Ｏ部１０１のＮＭＯＳトランジスタＮ２１、ロジック回路部１０２のＮＭＯＳトランジスタＮ３２を、片側電位固定のＭＯＳトランジスタとして示したが、ＮＭＯＳトランジスタは基板浮遊効果が発生しやすいので、ＮＭＯＳトランジスタについては両側電位固定としても良い。
＜Ｄ−４．効果＞
上述したように、入出力回路部を構成するＭＯＳトランジスタのフィンガー長を、コア回路部のＭＯＳトランジスタのフィンガー長よりも短くすることで、コア回路部よりも高い電源電圧が供給される入出力回路部において、ドレイン端での衝突電離現象が顕著に発生する場合であっても、基板浮遊効果を確実に抑制することができ、基板浮遊効果に起因してトランジスタ特性が低下することを防止できる。これは、Ｐチャネル型であってもＮチャネル型であっても同様である。
なお、片側電位固定のＭＯＳトランジスタと両側電位固定のＭＯＳトランジスタとを混載する場合は、導電型が同じで、電位固定の方式も同じＭＯＳトランジスタについては、ロジック回路部１０２を構成するＭＯＳトランジスタのフィンガー長の方が、Ｉ／Ｏ部１０１を構成するＭＯＳトランジスタのフィンガー長よりも長くなるように設定すれば、上記効果を得ることができる。
この場合、入出力回路部およびコア回路部においては、フィンガー長が異なる複数種類のＭＯＳトランジスタを有していることになり、入出力回路部の複数種類のＭＯＳトランジスタのそれぞれのフィンガー長のうちの最大フィンガー長が、コア回路部の複数種類のＭＯＳトランジスタのそれぞれのフィンガー長のうちの最大フィンガー長よりも短いと言い換えることができる、基板浮遊効果に起因してトランジスタ特性が低下することを防止できる。
＜Ｅ．変形例＞
以上説明した本発明に係る実施の形態においては、ＳＯＩ基板上に半導体集積回路装置を構成するものとし、ＳＯＩ層の結晶方位や結晶面方位はＳＯＩ基板全面において同一であるものとして説明し、基本的には、ＰＭＯＳトランジスタのフィンガー長は、ＮＭＯＳトランジスタの２倍に設定するものとして説明した。
これは、ＰＭＯＳトランジスタの電流駆動能力がＮＭＯＳトランジスタの半分程度であることに起因しているが、最近では、ＳＯＩ基板上で、部分的に結晶方位あるいは結晶面方位を変更したＳＯＩ基板を作成する技術が開示されている。
例えば、M.Yang et al.,「High Performance CMOS Fabricated on Hybrid Substrate With Different Crystal Orientations」IEDM 2003,pp.453-456においては、ＰＭＯＳトランジスタを形成する領域のＳＯＩ層の結晶面方位を（１１０）面とし、ＮＭＯＳトランジスタを形成する領域のＳＯＩ層の結晶面方位を（１００）面とすることで、ＰＭＯＳトランジスタのチャネル方向を＜１１０＞方向とし、ＮＭＯＳトランジスタのチャネル方向を＜１００＞方向とする技術が開示されている。
この構成を採用すると、ＰＭＯＳトランジスタの電流駆動力を高めることができ、ＰＭＯＳトランジスタのフィンガー長を、ＮＭＯＳトランジスタの３分の２に設定することが可能となる。
図７には、（１１０）面を有するＳＯＩ層３ａ上にＰＭＯＳトランジスタＰ１０を形成し、（１００）面を有するＳＯＩ層３上にＮＭＯＳトランジスタＮ２０を形成した場合の、ゲート幅方向での断面図を示している。
図７に示すように、ＳＯＩ基板ＳＢは、シリコン基板１上に埋め込み酸化膜２およびＳＯＩ層３が順に配設された構成を有し、ＳＯＩ層３の一部分が（１１０）面を有するＳＯＩ層３ａとなった構成を有している。
ＳＯＩ層３においては、紙面に垂直な方向が結晶方位＜１００＞となり、ＳＯＩ層３ａにおいては、紙面に垂直な方向が結晶方位＜１１０＞となっているので、ＮＭＯＳトランジスタＮ２０のチャネル方向は＜１００＞方向となり、ＰＭＯＳトランジスタＰ１０のチャネル方向は＜１１０＞方向となる。
そして、ＰＭＯＳトランジスタＰ１０のゲート電極Ｇ１０のフィンガー長は、ＰＭＯＳトランジスタＰ１０のゲート電極Ｇ１０の約３分の２の長さを有するように構成されている。
なお、ゲート電極Ｇ１０とＳＯＩ層３ａとの間、およびゲート電極Ｇ２０とＳＯＩ層３との間には、ゲート絶縁膜ＧＸが配設されている。
また、ゲート電極Ｇ１０およびＧ２０を含めて、ＳＯＩ基板ＳＢ上を覆うように層間絶縁膜４が配設され、層間絶縁膜４上には配線層ＷＲが配設されて、コンタクト部ＣＨに接続される構成となっている。
上記のような構成を採ることで、ＰＭＯＳトランジスタのフィンガー長はＮＭＯＳトランジスタの３分の２に設定されることになるので、同一回路部内において、電位固定の方式が同じ場合、ＰＭＯＳトランジスタのフィンガー長が、ＮＭＯＳトランジスタの３分の２に設定される場合もあり、例えば図４に示したように、ＰＭＯＳトランジスタＰ１のゲート電極Ｇ１のフィンガー長が、ＮＭＯＳトランジスタＮ１のゲート電極Ｇ１のフィンガー長よりも約２倍の長さを有するという構成に限定されるものではない。
また、以上説明した本発明に係る実施の形態においては、ＳＯＩ基板上に半導体集積回路装置を構成するものとしたが、例えば、特開平８−２１３５６２号公報には、ＳＯＩ基板領域とバルク基板領域とを備え、入出力回路をバルク基板領域に、内部回路をＳＯＩ基板領域に形成した半導体装置が提案されている。
このような、構成を採る場合、バルク基板領域に形成する回路部を構成するＭＯＳトランジスタのフィンガー長は、面積上の制約を回避できるように設定すれば良く、本発明に係るフィンガー長の制約はＳＯＩ基板領域に形成する回路部に適用すれば良い。
ＰＴＩ構造を採用したＳＯＩデバイスにおけるボディ領域の電位固定を説明するための平面図である。 ＰＴＩ構造を採用したＳＯＩデバイスにおけるボディ領域の電位固定を説明するための断面図である。 本発明を適用する半導体集積回路装置の全体構成の一例を示すブロック図である。 本発明に係る半導体集積回路装置の第１の構成例を説明する平面図である。 本発明に係る半導体集積回路装置の第２の構成例を説明する平面図である。 本発明に係る半導体集積回路装置の第３の構成例を説明する平面図である。 部分的に結晶面方位を変更したＳＯＩ基板上に配設された半導体集積回路装置の構成を示す断面図である。
符号の説明
１４，２４，３４，４４ ボディコンタクト領域、ＰＴ 部分トレンチ分離絶縁膜、ＦＴ 完全トレンチ分離絶縁膜。

Claims (9)

  1. ＳＯＩ基板上に配設され、
    入出力回路部と、
    前記入出力回路部よりも内部に配置され、前記入出力回路部よりも低い電源電圧で動作するコア回路部とを備えた半導体集積回路装置であって、
    前記入出力回路部は、第１導電型の第１のＭＯＳトランジスタを備え、
    前記コア回路部は、前記第１導電型の第２のＭＯＳトランジスタを備え、
    前記第１のＭＯＳトランジスタの第１のゲート電極の、活性領域上部分の長さで規定される第１のフィンガー長は、前記第２のＭＯＳトランジスタの第２のゲート電極の、活性領域上部分の長さで規定される第２のフィンガー長よりも短く設定され、
    前記入出力回路部および前記コア回路部の、それぞれの前記第１および第２のＭＯＳトランジスタは、前記第１および第２のゲート電極のゲート幅方向の両端部の外方の前記ＳＯＩ基板の表面内に配設されたボディコンタクト領域に、前記第１および第２のゲート電極下のボディ領域が電気的に接続される両側電位固定のトランジスタを含む、半導体集積回路装置。
  2. ＳＯＩ基板上に配設され、
    入出力回路部と、
    前記入出力回路部よりも内部に配置され、前記入出力回路部よりも低い電源電圧で動作するコア回路部とを備えた半導体集積回路装置であって、
    前記入出力回路部は、第１導電型の第１のＭＯＳトランジスタを備え、
    前記コア回路部は、前記第１導電型の第２のＭＯＳトランジスタを備え、
    前記第１のＭＯＳトランジスタの第１のゲート電極の、活性領域上部分の長さで規定される第１のフィンガー長は、前記第２のＭＯＳトランジスタの第２のゲート電極の、活性領域上部分の長さで規定される第２のフィンガー長よりも短く設定され、
    前記入出力回路部および前記コア回路部の、それぞれの前記第１および第２のＭＯＳトランジスタは、前記第１および第２のゲート電極のゲート幅方向の一方端部の外方の前記ＳＯＩ基板の表面内に配設されたボディコンタクト領域に、前記第１および第２のゲート電極下のボディ領域が電気的に接続される片側電位固定のトランジスタを含む、半導体集積回路装置。
  3. 前記第１導電型はＰ型である、請求項１または請求項２記載の半導体集積回路装置。
  4. 前記第１導電型はＮ型である、請求項１または請求項２記載の半導体集積回路装置。
  5. 前記入出力回路部は、第２導電型の第３のＭＯＳトランジスタを備え、
    前記コア回路部は、前記第２導電型の第４のＭＯＳトランジスタを備え、
    前記入出力回路部の前記第３のＭＯＳトランジスタの第３のゲート電極の、活性領域上部分の長さで規定される第３のフィンガー長は、前記コア回路部の前記第４のＭＯＳトランジスタの第４のゲート電極の、活性領域上部分の長さで規定される第４のフィンガー長よりも短く設定され、
    前記第３および第４のＭＯＳトランジスタは、前記第３および第４のゲート電極のゲート幅方向の両端部の外方の前記ＳＯＩ基板の表面内に配設されたボディコンタクト領域に、前記第３および第４のゲート電極下のボディ領域が電気的に接続される両側電位固定のトランジスタを含む、請求項１記載の半導体集積回路装置。
  6. 前記入出力回路部は、第２導電型の第３のＭＯＳトランジスタを備え、
    前記コア回路部は、前記第２導電型の第４のＭＯＳトランジスタを備え、
    前記入出力回路部の前記第３のＭＯＳトランジスタの第３のゲート電極の、活性領域上部分の長さで規定される第３のフィンガー長は、前記コア回路部の前記第４のＭＯＳトランジスタの第４のゲート電極の、活性領域上部分の長さで規定される第４のフィンガー長よりも短く設定され、
    前記第３および第４のＭＯＳトランジスタは、前記第３および第４のゲート電極のゲート幅方向の一方端部の外方の前記ＳＯＩ基板の表面内に配設されたボディコンタクト領域に、前記第３および第４のゲート電極下のボディ領域が電気的に接続される片側電位固定のトランジスタを含む、請求項２記載の半導体集積回路装置。
  7. 前記入出力回路部の、前記第３のＭＯＳトランジスタの前記第３のフィンガー長は、前記第１のＭＯＳトランジスタの前記第１のフィンガー長よりも短く設定され、
    前記コア回路部の、前記第４のＭＯＳトランジスタの前記第４のフィンガー長は、前記第２のＭＯＳトランジスタの前記第２のフィンガー長よりも短く設定される、請求項５または請求項６記載の半導体集積回路装置。
  8. 前記第１導電型はＰ型であり、前記第２導電型はＮ型である、請求項７記載の半導体集積回路装置。
  9. ＳＯＩ基板上に配設され、
    入出力回路部と、
    前記入出力回路部よりも内部に配置され、前記入出力回路部よりも低い電源電圧で動作するコア回路部とを備えた半導体集積回路装置であって、
    前記入出力回路部は、第１群の複数種類のＭＯＳトランジスタを備え、
    前記コア回路部は、第２群の複数種類のＭＯＳトランジスタを備え、
    前記入出力回路部の前記第１群の複数種類のＭＯＳトランジスタは、それぞれのゲート電極の、活性領域上部分の長さで規定されるフィンガー長がそれぞれ異なり、
    前記コア回路部の前記第２群の複数種類のＭＯＳトランジスタは、それぞれのゲート電極の、活性領域上部分の長さで規定されるフィンガー長がそれぞれ異なり、
    前記第１群の複数種類のＭＯＳトランジスタのそれぞれのフィンガー長のうちの最大フィンガー長が、前記コア回路部の前記第２群の複数種類のＭＯＳトランジスタのそれぞれのフィンガー長のうちの最大フィンガー長よりも短く、
    前記入出力回路部および前記コア回路部の、前記第１および第２群の複数種類のＭＯＳトランジスタは、前記それぞれのゲート電極の、ゲート幅方向の両端部の外方の前記ＳＯＩ基板の表面内に配設されたボディコンタクト領域に、前記それぞれのゲート電極下のボディ領域が電気的に接続される両側電位固定のトランジスタと、前記それぞれのゲート電極の、ゲート幅方向の一方端部の外方の前記ＳＯＩ基板の表面内に配設されたボディコンタクト領域に、前記それぞれのゲート電極下のボディ領域が電気的に接続されるボディコンタクト領域を備えた、片側電位固定のトランジスタと、を含む、半導体集積回路装置。
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