JP2013171895A - 半導体メモリ装置およびその駆動方法 - Google Patents
半導体メモリ装置およびその駆動方法 Download PDFInfo
- Publication number
- JP2013171895A JP2013171895A JP2012033580A JP2012033580A JP2013171895A JP 2013171895 A JP2013171895 A JP 2013171895A JP 2012033580 A JP2012033580 A JP 2012033580A JP 2012033580 A JP2012033580 A JP 2012033580A JP 2013171895 A JP2013171895 A JP 2013171895A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- semiconductor
- memory device
- electrode
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Semiconductor Memories (AREA)
Abstract
【解決手段】キャパシタの一方の電極をビット線に接続し、他方の電極をトランジスタのドレイン電極に接続し、また、トランジスタのソース電極は、ソース線に接続され、キャパシタの電極の他方をビット線の一部とする回路を用いる。さらに、半導体を覆って、半導体をソースとドレインに分離するように閉曲線あるいは多角形と重なるようにゲート電極を設ける。この構造においては、半導体をエッチングせずともゲート電極によって素子分離できる。ソース線は、半導体基板上に形成された不純物領域や、ワード線に平行な配線を用い、共通電位とできるので、構造が単純となる。
【選択図】図4
Description
C4=C2+(n−1)*C1*C3/(C1+C3) 式1
である。例えば、n=1000、C1がC3の50倍である場合には、この式の第2項は、C1の約20倍となるので、十分な考慮が必要である。これは、データの読み出しの際のビット線電位の変動に関わるからである。
1/51*(n−1)*C1 式2
である。式2で示される値はC1の10倍以下であることが必要であるので、nは511以下であることが最低限求められる。C2の値によってはnはより小さくなる。
本実施の形態では、スタック型キャパシタを有する半導体メモリ装置について図4を用いて説明する。図4(A)は半導体メモリ装置の一断面である。半導体メモリ装置は半導体ウェハ等の基板111表面に設けられた不純物領域113a乃至不純物領域113e、ワード線104a、ワード線104b、キャパシタ電極115a、キャパシタ電極115b、ビット線105、層間絶縁物116を有する。
本実施の形態の半導体メモリ装置を図5乃至図7を用いて説明する。図5は本実施の形態の半導体メモリ装置の立体的な構造を示すものである。本実施の形態の半導体メモリ装置は、ワード線202a、ワード線202b、ゲート絶縁物204、半導体膜205、ドレイン電極206、ソース線207、キャパシタ213、ビット線215a乃至ビット線215cが積層して形成される。
本実施の形態の半導体メモリ装置を図8と図9を用いて説明する。実施の形態1および実施の形態2の半導体メモリ装置は1つのメモリセルあたり16F2の面積を必要としたが、本実施の形態の半導体メモリ装置はトランジスタのチャネルを基板に対してほぼ垂直に配置することにより1つのメモリセルあたりの面積を最小で4F2とできる。
図10に本実施の形態の半導体メモリ装置の構成例を示す。本実施の形態の半導体メモリ装置は、図10(A)に示されるように駆動回路の形成された層(ドライバ層401)の上に、実施の形態2あるいは実施の形態3で示されたメモリセルを有する層(メモリセルアレイ層402)が積層した構造を有する。
本実施の形態では、論理回路(CPUまたはMPU)に用いられるフリップフロップ回路(SRAMやレジスタ)のバックアップ用半導体メモリ装置として、キャパシタと薄膜トランジスタを用いる場合に本発明の一態様を適用する例について説明する。
102 トランジスタ
103 キャパシタ
104a ワード線
104b ワード線
105 ビット線
106 ソース線
107 寄生容量
108 寄生容量
111 基板
113a 不純物領域
113b 不純物領域
113c 不純物領域
113d 不純物領域
113e 不純物領域
114a 接続電極
114b 接続電極
115a キャパシタ電極
115b キャパシタ電極
116 層間絶縁物
201 第1絶縁物
202a ワード線
202b ワード線
203 第2絶縁物
204 ゲート絶縁物
205 半導体膜
206 ドレイン電極
207 ソース線
208 第3絶縁物
209 接続電極
210 第1キャパシタ電極
211 誘電体
212 第2キャパシタ電極
213 キャパシタ
214 第4絶縁物
215a ビット線
215b ビット線
215c ビット線
301 第1絶縁物
302a ワード線
302b ワード線
303 第2絶縁物
304 ゲート絶縁物
305 半導体膜
307 ソース線
308 開口部
310 第1キャパシタ電極
311 誘電体
312 第2キャパシタ電極
313 キャパシタ
315a ビット線
315b ビット線
315c ビット線
401 ドライバ層
402 メモリセルアレイ層
403 半導体膜
403a メモリセルの形成されている領域
403b メモリセルの形成されない領域
404 境界部分
405 半導体膜のない部分
500 記憶素子
501 第1の位相反転素子
502 第2の位相反転素子
503 スイッチング素子
504 スイッチング素子
505 キャパシタ
506 キャパシタ用スイッチング素子
507 Pチャネル型トランジスタ
508 Nチャネル型トランジスタ
509 Pチャネル型トランジスタ
510 Nチャネル型トランジスタ
511 VDD配線
512 Sig1配線
513 Sig2配線
514 IN配線
515 OUT配線
516 第1キャパシタ電極
517 第2キャパシタ電極
518 ドレイン電極
519 第6層配線
520 誘電体
521 素子分離絶縁物
522 層間絶縁物
523 コンタクトプラグ
524 埋め込み絶縁物
525 ゲート絶縁物
526 層間絶縁物
527 埋め込み絶縁物
528 半導体膜
529 ゲート絶縁物
530 ソース線
IN 信号
OUT 信号
Sig1 信号
Sig2 信号
Sig3 信号
SN ストレージノード
Claims (12)
- ビット線とワード線とメモリセルを有し、前記メモリセルは、トランジスタとキャパシタを有し、前記ワード線は、前記キャパシタの電極の一に接続する導体の外周部以遠にある閉曲線あるいは多角形に重なるように形成され、前記ビット線は前記キャパシタの電極の他に接続し、前記ワード線と直交することを特徴とする半導体メモリ装置。
- 前記閉曲線または多角形の外側に導体よりなるソース線を有することを特徴とする請求項1記載の半導体メモリ装置。
- ビット線とワード線とメモリセルを有し、前記メモリセルは、トランジスタとキャパシタを有し、第1の開口部と第2の開口部の設けられた絶縁物と、前記絶縁物の第1の面と前記第1の開口部と前記第2の開口部の側面を覆う半導体膜およびゲート絶縁物と、前記絶縁物の第1の面の一部と前記第1の開口部と前記第2の開口部に重なるワード線と、前記絶縁物の第2の面側にあって、前記第1の開口部と前記第2の開口部の底面に設けられた導体と、前記導体を介してその電極の一が前記キャパシタと接続することを特徴とする半導体メモリ装置。
- 前記キャパシタの電極の他は前記ビット線に接続することを特徴とする請求項3に記載の半導体メモリ装置。
- 前記絶縁物の第1の面に接し、導体よりなるソース線を有することを特徴とする請求項3または請求項4のいずれかに記載の半導体メモリ装置。
- 前記ソース線は前記ワード線と平行に形成されていることを特徴とする請求項2または請求項5のいずれかに記載の半導体メモリ装置。
- 前記ソース線は前記ビット線と平行に形成されていることを特徴とする請求項2、請求項5、請求項6のいずれかに記載の半導体メモリ装置。
- キャパシタの電極の一に接続する第1および第2の導体と、前記第1および第2の導体の外周部以遠にある前記第1および第2の導体を取り巻く閉曲線あるいは多角形に重なるように形成された、もしくは前記第1および第2の導体と重なるように形成されたゲート電極と、前記閉曲線あるいは多角形の外側に、半導体領域に接し、導体よりなるソース線を有し、前記第1および第2の導体間の距離が、前記第1および第2の導体のいずれかと前記ソース線間の距離より短い半導体メモリ装置。
- 請求項1乃至請求項8のいずれかにおいて、前記キャパシタの容量は、前記トランジスタのゲート容量の1倍乃至10倍である半導体メモリ装置。
- 請求項1乃至請求項9のいずれかにおいて、前記トランジスタのオフ抵抗は1×1018Ω以上である半導体メモリ装置。
- 請求項1乃至請求項10のいずれかに記載の半導体メモリ装置において、前記ソース線の全てにおいてその電位を、データの読み出し中、保存中、書き込み中で一定に保つ半導体メモリ装置の駆動方法。
- 請求項1乃至請求項10のいずれか一に記載の半導体メモリ装置において、一のデータの書き込み直後と他のデータの書き込み直後とで前記トランジスタのドレインおよびソースの電位が不変である半導体メモリ装置の駆動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012033580A JP5973182B2 (ja) | 2012-02-20 | 2012-02-20 | 半導体メモリ装置及び半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012033580A JP5973182B2 (ja) | 2012-02-20 | 2012-02-20 | 半導体メモリ装置及び半導体装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2013171895A true JP2013171895A (ja) | 2013-09-02 |
JP2013171895A5 JP2013171895A5 (ja) | 2015-04-02 |
JP5973182B2 JP5973182B2 (ja) | 2016-08-23 |
Family
ID=49265682
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012033580A Expired - Fee Related JP5973182B2 (ja) | 2012-02-20 | 2012-02-20 | 半導体メモリ装置及び半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5973182B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10019025B2 (en) | 2015-07-30 | 2018-07-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
US10424671B2 (en) | 2015-07-29 | 2019-09-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, circuit board, and electronic device |
JP2022058607A (ja) * | 2012-08-02 | 2022-04-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
CN116209249A (zh) * | 2022-08-08 | 2023-06-02 | 北京超弦存储器研究院 | 动态存储器、其制作方法、读取方法及存储装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07114792A (ja) * | 1993-10-19 | 1995-05-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH0982904A (ja) * | 1995-09-13 | 1997-03-28 | Toshiba Corp | ダイナミック型メモリ及びその製造方法 |
JP2002237182A (ja) * | 2001-02-07 | 2002-08-23 | Sony Corp | メモリ装置 |
JP2008311641A (ja) * | 2007-05-17 | 2008-12-25 | Elpida Memory Inc | 半導体記憶装置及びその製造方法 |
-
2012
- 2012-02-20 JP JP2012033580A patent/JP5973182B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07114792A (ja) * | 1993-10-19 | 1995-05-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH0982904A (ja) * | 1995-09-13 | 1997-03-28 | Toshiba Corp | ダイナミック型メモリ及びその製造方法 |
JP2002237182A (ja) * | 2001-02-07 | 2002-08-23 | Sony Corp | メモリ装置 |
JP2008311641A (ja) * | 2007-05-17 | 2008-12-25 | Elpida Memory Inc | 半導体記憶装置及びその製造方法 |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022058607A (ja) * | 2012-08-02 | 2022-04-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2022115890A (ja) * | 2012-08-02 | 2022-08-09 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP7121868B2 (ja) | 2012-08-02 | 2022-08-18 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP7151018B1 (ja) | 2012-08-02 | 2022-10-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2022172104A (ja) * | 2012-08-02 | 2022-11-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP7194859B1 (ja) | 2012-08-02 | 2022-12-22 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2023002561A (ja) * | 2012-08-02 | 2023-01-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
US10424671B2 (en) | 2015-07-29 | 2019-09-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, circuit board, and electronic device |
US10019025B2 (en) | 2015-07-30 | 2018-07-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
CN116209249A (zh) * | 2022-08-08 | 2023-06-02 | 北京超弦存储器研究院 | 动态存储器、其制作方法、读取方法及存储装置 |
CN116209249B (zh) * | 2022-08-08 | 2024-02-20 | 北京超弦存储器研究院 | 动态存储器、其制作方法、读取方法及存储装置 |
Also Published As
Publication number | Publication date |
---|---|
JP5973182B2 (ja) | 2016-08-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6324595B2 (ja) | 半導体メモリ装置 | |
JP5651524B2 (ja) | 半導体メモリ装置 | |
US10734063B2 (en) | Semiconductor device | |
JP6000560B2 (ja) | 半導体メモリ装置 | |
US9595313B2 (en) | Semiconductor device | |
US8553447B2 (en) | Semiconductor memory device and driving method thereof | |
KR20080034433A (ko) | 로직 프로세스의 임베디드 dram을 위한 워드 라인드라이버 | |
US9082640B2 (en) | Pass gate and semiconductor storage device having the same | |
TWI543158B (zh) | 半導體儲存裝置及其驅動方法 | |
US8872275B2 (en) | SRAM device having four tunneling transistors connected to a flip-flop | |
JP2012238852A (ja) | 半導体メモリ装置およびその駆動方法 | |
TW201731032A (zh) | 半導體裝置 | |
JP5364125B2 (ja) | 半導体装置 | |
JP5973182B2 (ja) | 半導体メモリ装置及び半導体装置 | |
JP4805655B2 (ja) | 半導体記憶装置 | |
JP6316727B2 (ja) | 半導体装置 | |
US11398257B2 (en) | Header layout design including backside power rail | |
US11715501B2 (en) | Header layout design including backside power rail | |
JP2005303111A (ja) | 半導体記憶装置 | |
JP2005259224A (ja) | メモリ | |
JP2011060894A (ja) | 半導体装置 | |
KR20130099108A (ko) | 반도체 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150213 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150213 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20151112 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20151215 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160120 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160705 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160714 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5973182 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |