JP5973182B2 - 半導体メモリ装置及び半導体装置 - Google Patents

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本発明は、半導体を用いたメモリ装置に関する。

半導体メモリ装置として、１つのトランジスタと１つのキャパシタよりなるダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）が知られている（特許文献１乃至特許文献６参照）。また、いわゆるメモリ装置ではないが、１つのトランジスタと１つのキャパシタよりなるメモリ素子を用いた論理回路も知られている（特許文献７参照）。

従来、ＤＲＡＭも含めて半導体集積回路を作製するためには、回路を構成する素子（トランジスタ等）間を絶縁分離（素子分離）することが必須であった。バルク（半導体ウェハ）上に半導体集積回路を形成する場合には、バルクにＬＯＣＯＳやＳＴＩと称される絶縁物を埋め込む方法が採用され、また、膜状の半導体（半導体膜）を用いて半導体集積回路を形成する場合には、半導体膜をエッチングして、必要とする大きさ・形状に成型（パターニング）する方法が採用された。

しかし、素子分離に伴って、半導体に不連続性が生じるため、素子分離技術が確立するには多くの修正技術が必要であった。例えば、シリコンウェハに絶縁物を埋め込む方法では、絶縁物としては酸化シリコンが用いられるが、酸化シリコンとシリコンとの界面においては何らかの固定電荷あるいは界面準位が生じ、シリコンの導電型が意図せざるものとなることがあった。そのため、界面でのシリコンの導電型を調整するために不純物を導入することによって、ようやく十分な信頼性が確保された。

半導体膜を用いる場合には、半導体膜とゲート絶縁物の界面は可能な限り清浄に保たれる必要がある。しかしながら、素子分離工程のために半導体膜をエッチングした後にゲート絶縁物を形成すると、エッチング工程で半導体膜の端部がダメージを受け、また、エッチング工程に伴うフォトリソグラフィー工程で半導体膜が汚染される可能性がある。

他にも、半導体膜をエッチングすることにより、半導体膜の端部の半導体特性が劣化することがある。例えば、ある種の酸化物（特にインジウムや亜鉛を含む酸化物）においては、酸素原子と金属原子の結合が弱いため、酸素が離脱しやすく、酸素欠損が生じやすい。酸素原子が酸化物から離脱することにより、酸化物の導電型が意図せざるものとなり、特性ばらつきを増大させることがある。

酸化物に関しては、エッチング後、純水によって洗浄すると、エッチング端面から酸化物中に水や水素イオン等が混入し、これが特性を悪化させることも問題となることがある。

上記のようなエッチング端面のダメージ、酸素欠損、水や水素イオン等の混入等は、十分に高い温度に適切な期間置くことで回復できるが、すでに回路が形成された半導体回路の上に半導体膜を用いた回路を形成する場合には、６００℃以上の高温処理が困難な場合が一般的である。したがって、パターニングされた半導体膜はエッチング端面のダメージが十分に回復しない状態で用いられることがある。特に、回路が微細化すると問題が大きくなることがある。

米国特許第５４３０６７２号明細書 米国特許第５６１０８６８号明細書 米国特許第５８０２０００号明細書 米国特許第５７６４５６２号明細書 米国特許第５３５３２５５号明細書 米国特許第５４９５４４０号明細書 米国特許公開第２０１１／０１８７４１０号明細書 米国特許公開第２０１１／０１９３０７８号明細書

本発明の一態様は、従来、使用されていたような素子分離技術が不要なＤＲＡＭその他の半導体装置とそのための駆動方法、作製方法等を提供することを課題とする。また、本発明の一態様は、従来よりも構造が単純なＤＲＡＭその他の半導体装置とそのための駆動方法、作製方法等を提供することを課題とする。また、本発明の一態様は、従来よりも集積度を高めることのできるＤＲＡＭその他の半導体装置とそのための駆動方法、作製方法等を提供することを課題とする。

また、本発明の一態様は、従来よりも作製工程の過程の少ないＤＲＡＭその他の半導体装置とそのための駆動方法、作製方法等を提供することを課題とする。また、本発明の一態様は、消費電力を低減できるＤＲＡＭその他の半導体装置あるいはその駆動方法、作製方法等を提供することを課題とする。また、本発明の一態様は、新規な構造のＤＲＡＭその他の半導体装置あるいはその駆動方法、作製方法等を提供することを課題とする。

以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。したがって、本明細書において、ソースとされている部分をドレインと読み替えることもできる。

さらに、本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。例えば、絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）の回路では、一本の配線が複数のＭＩＳＦＥＴのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。

本発明の一態様は、キャパシタの電極の一に接続する導体（もしくは導電性半導体領域、不純物領域）と、その導体の外周部以遠にその一部もしくは全部があるバルクあるいは膜状の半導体領域と、少なくともその半導体領域にあり導体を取り巻く閉曲線（あるいは多角形）に重なるように形成されたワード線と、キャパシタの電極の他に接続し、ワード線と直交するビット線を有する半導体メモリ装置である。なお、閉曲線（あるいは多角形）の外側には、半導体領域に接し、導体（もしくは導電性半導体領域）よりなるソース線を有してもよい。

また、本発明の一態様は、複数の開口部（孔）の設けられた１つの絶縁物と、その絶縁物の１つの面（第１の面）と少なくとも２つの開口部（第１の開口部と第２の開口部）の側面を覆う１つの半導体膜および１つのゲート絶縁物と、その絶縁物の第１の面の一部と第１の開口部と第２の開口部に重なるワード線と、絶縁物の他方の面（第２の面）側にあって、第１の開口部と第２の開口部の底面に設けられた導体（もしくは導電性半導体領域）と、その導体を介して接続するキャパシタとを有する半導体メモリ装置である。なお、絶縁物の第１の面に接し、導体（もしくは導電性半導体領域）よりなるソース線を有してもよい。

また、本発明の一態様は、それぞれが、キャパシタの電極の一に接続する２つの導体（もしくは導電性半導体領域）と、その導体の外周部以遠にその一部があるバルクあるいは膜状の半導体領域と、少なくともその半導体領域にあり、導体を取り巻く閉曲線（あるいは多角形）に重なるように形成された、もしくは２つの導体に重なって形成されたゲート電極と、閉曲線（あるいは多角形）の外側に、半導体領域に接し、導体（もしくは導電性半導体領域）よりなるソース線を有し、２つの導体間の距離が、これらとソース線間の距離より短い半導体メモリ装置である。

また、上記において、ソース線はワード線と平行に形成されていてもよい。また、上記において、１つのビット線に接続するメモリセルは２０乃至１０００としてもよい。なお、上記において、メモリセルのキャパシタの容量は、トランジスタのゲート容量の１倍乃至１０倍としてもよい。その際には、トランジスタのオフ抵抗は１×１０^１８Ω以上とすることが好ましい。

また、上記においてメモリセルの形成されている層（メモリセルアレイ層）と基板の間に半導体メモリ装置を駆動するための回路（ドライバ層）の層が設けられていてもよい。その場合、１つの半導体膜と他の半導体膜の間には、ドライバ層とメモリセルアレイ層とを接続するための接続電極が設けられていてもよい。

さらに、メモリセルの形成されている領域の外側に、幅が０．１μｍ乃至２μｍのトランジスタが設けられていない領域があってもよい。

また、本発明の一態様は、上記の半導体メモリ装置において、ソース線の電位を、データの読み出し中、保存中、書き込み中で一定に保つ半導体メモリ装置の駆動方法である。

また、本発明の一態様は、上記の半導体メモリ装置において、一のデータの書き込み直後と他のデータの書き込み直後とでトランジスタの一のドレインおよびソースの電位が不変である半導体メモリ装置の駆動方法である。

本発明の一態様の半導体メモリ装置の例とその駆動方法を説明することにより本発明の効果を説明する。なお、本発明の効果は、実施の形態でより詳細に説明される。

本発明の一態様の半導体メモリ装置のメモリセルの回路図の一例は、図１（Ａ）に示される。すなわち、メモリセル１０１は、１つのトランジスタ１０２と１つのキャパシタ１０３とを有し、トランジスタ１０２のゲートはワード線１０４ａに接続し、トランジスタのソースはソース線１０６に接続する。また、キャパシタ１０３の第１の電極はトランジスタ１０２のドレインと接続する。このノードをストレージノードＳＮという。また、キャパシタ１０３の第２の電極はビット線１０５と接続する。

隣接するメモリセルも同様な構造を有し、そのトランジスタのゲートは隣接するワード線１０４ｂに接続する。また、図１（Ａ）では、ソース線１０６がビット線１０５と平行に配置されているが、それに限らず、回路配置の都合でワード線１０４ａに平行に配置してもよい。

実際のメモリセルにおいては、キャパシタ１０３以外に、寄生容量が存在する。このうち本発明で重要なものは、図１（Ｂ）に示すように、ビット線１０５に接続する第１の寄生容量１０７と、ストレージノードＳＮに接続する第２の寄生容量１０８である。キャパシタ１０３、第１の寄生容量１０７、第２の寄生容量１０８の容量をそれぞれＣ１、Ｃ２、Ｃ３とする。これらの詳細について以下に検討する。

図２は、ビット線１０５に複数のメモリセルが接続している状態を示す。なお、図２、図３では、トランジスタがオンであるときには、トランジスタの記号に○印を重ねて表記し、オフであるときには×印を重ねて表記する。トランジスタがオンであるメモリセルでは、第２の寄生容量は、ビット線１０５やストレージノードＳＮの電位には何ら影響を及ぼさないので無視できる。

一方、その他のメモリセルでは、トランジスタはオフであるので、キャパシタと第２の寄生容量の直列の寄生容量が回路上に現れる。１つのメモリセルでは、その合成容量がＣ１＊Ｃ３／（Ｃ１＋Ｃ３）である。Ｃ３＜＜Ｃ１であれば、この合成容量はＣ３と近似できる。

キャパシタの構造にもよるが、スタック型キャパシタの場合、第２の寄生容量の大きな要因はキャパシタ間に生じる容量である。そして、キャパシタが高くなると、対向する面積も比例して大きくなるので、一般に、第２の寄生容量の容量Ｃ３はキャパシタの容量Ｃ１に比例する。通常、隣接するキャパシタ間に生じる容量はキャパシタの容量Ｃ１の１％乃至１０％である。

なお、上記の合成容量を１つのビット線で総計するとその影響を無視できない場合もある。１つのビット線にｎ個のメモリセルが接続しているとすれば、ビット線１０５に現れる容量は、第１の寄生容量を含めて、
Ｃ４＝Ｃ２＋（ｎ−１）＊Ｃ１＊Ｃ３／（Ｃ１＋Ｃ３） 式１
である。例えば、ｎ＝１０００、Ｃ１がＣ３の５０倍である場合には、この式の第２項は、Ｃ１の約２０倍となるので、十分な考慮が必要である。これは、データの読み出しの際のビット線電位の変動に関わるからである。

従来のＤＲＡＭの場合と同様に、本発明の一態様の半導体メモリ装置においても、データの読み出しはビット線の電位の変動を利用する。そして、その変動は、上記の容量Ｃ１と容量Ｃ４の比率Ｃ１／Ｃ４が大きいほど大きくなる。一般に、比率Ｃ１／Ｃ４が１／１０より小さくなると、読み出し時にエラーが発生する。

本発明の一態様では、容量Ｃ１と容量Ｃ３の比率Ｃ１／Ｃ３によって１つのビット線に接続できるメモリセルの上限を設定できる。例えば、比率Ｃ１／Ｃ３が５０であれば、式１の第２項は、
１／５１＊（ｎ−１）＊Ｃ１ 式２
である。式２で示される値はＣ１の１０倍以下であることが必要であるので、ｎは５１１以下であることが最低限求められる。Ｃ２の値によってはｎはより小さくなる。

次に、図３を用いて図１（Ｂ）の回路構成を有するメモリセル１０１の書き込み方法、読み出し方法の例について簡単に説明する。なお、理解を容易にするため、以下では電位等について具体的な数値を例示するが本発明はそれらに限定されるものではない。

ここでは、データ”１”の時には、ビット線１０５の電位を＋１Ｖ、データ”０”の時には、０Ｖとする。また、トランジスタ１０２のソース（ソース線１０６に接続している）の電位は＋１Ｖに固定されているものとする。

第１の寄生容量１０７の容量Ｃ２と第２の寄生容量１０８のＣ３の合成容量Ｃ４は、キャパシタ１０３の容量Ｃ１の４倍であるとする。なお、メモリセル１０１の第２の寄生容量１０８の容量Ｃ３は、キャパシタ１０３の容量Ｃ１に比べて十分に小さいとする。そのため、ストレージノードＳＮの変動にほとんど関与しないので、ここでは表示しない。

最初に、ワード線１０４ａの電位を制御して、トランジスタ１０２をオンとする。また、ビット線１０５の電位を０Ｖとする。ストレージノードＳＮの電位は＋１Ｖである。キャパシタ１０３の電極間に電位差が生じるため、キャパシタ１０３の第１の電極には、それに応じた電荷が保持される（図３（Ａ）参照）。

その後、ワード線１０４ａの電位を制御して、トランジスタ１０２をオフとする。キャパシタ１０３の第１の電極に保持されていた電荷はストレージノードＳＮに保持される。以上により書き込みが終了する。この状態でたとえば、ビット線１０５の電位を０Ｖから＋１Ｖに１Ｖだけ上昇させると、キャパシタ１０３と容量結合するため、ストレージノードＳＮの電位は１Ｖだけ上昇して＋２Ｖとなる（図３（Ｂ）参照）。

同様に、ビット線１０５の電位が＋０．５Ｖ（すなわち、書き込み時のビット線の電位より０．５Ｖ高い電位）とすると、ストレージノードＳＮの電位は＋１．５Ｖとなる（図３（Ｃ）参照）。

その後、ビット線１０５をフローティングとする。さらに、ワード線１０４ａの電位を制御して、トランジスタ１０２をオンとすると、ストレージノードＳＮの電位は＋１．５Ｖから＋１Ｖに低下する。すると、キャパシタ１０３を介して容量結合しているビット線１０５の電位も＋０．５Ｖから変動する。

この場合、ビット線１０５には、第１の寄生容量１０７の容量Ｃ２と第２の寄生容量１０８の容量Ｃ３の合成容量Ｃ４も接続しているため、ストレージノードＳＮの電位変動の一部がビット線１０５の電位変動となる。容量Ｃ４がキャパシタ１０３の容量Ｃ１の４倍であることから、ビット線１０５の電位は、０．１Ｖ低下して、＋０．４Ｖとなる。この電位の変動を増幅してデータを読み出せる。

以上は、データ”０”の書き込みと、その読み出しの場合であるが、データ”１”の書き込みと読み出しであっても同様におこなうことができる。すなわち、従来のＤＲＡＭと同様に読み出しや書き込みをおこなうことができる。また、以上では、メモリセル１０１の第２の寄生容量１０８を無視したが、容量Ｃ３がキャパシタ１０３の容量Ｃ１の１０％以下であれば、書き込み、読み出しにおいて何ら問題を生じない。

また、例えば、読み出しの際に、ビット線１０５がフローティングになるが、その状態において、トランジスタ１０２をオンとしても、ビット線１０５のノードとトランジスタ１０２のドレインとは間にキャパシタ１０３が介在し、また、ストレージノードＳＮは定電位に固定されているため、読み出し時にビット線１０５の電位がワード線１０４ａの電位の影響を受けることは原理的にはあり得ない。そのため、読み出し時のエラーが低減できる。

特に、キャパシタ１０３の容量Ｃ１が、トランジスタ１０２のゲート容量の１倍乃至１０倍というような容量の場合には、従来のＤＲＡＭでは得られない読み出し精度を実現できる。キャパシタ１０３の容量を小さくすることには、書き込み時間を短縮する上で効果がある。

なお、キャパシタ１０３（あるいはストレージノードＳＮ）に蓄積された電荷が放出されるまでの時間は容量とトランジスタ１０２のオフ抵抗の積に比例する。したがって、キャパシタ１０３の容量が小さな場合には、トランジスタ１０２のオフ抵抗をそれに応じて高くし、好ましくは１×１０^１８Ω以上とすることが好ましい。例えば、オフ抵抗を１×１０^２４Ω、キャパシタ１０３の容量Ｃ１を１ｆＦとすると１年以上データを書き換える必要がない。

なお、例えば、スタック型キャパシタを採用する場合、本発明の一態様では、従来のＤＲＡＭのメモリセルのソース線に相当する配線をビット線として採用することができる。該当する配線はワード線のはるか上方にあるので、これをワード線と交差するように配置することは容易である。

また、本発明の一態様では、従来のＤＲＡＭのメモリセルのビット線をソース線として採用することができる。しかし、上記の説明でも明らかなように、本発明の一態様では、ソース線の電位は、ワード線やビット線と何ら同期する必要は無いので、ソース線はワード線やビット線と交差することが求められるわけではない。そのためソース線の配置は自由となる。たとえば、ソース線をワード線に平行に配置することも可能である。そのため、回路設計の自由度が向上し、より集積化が可能である。

なお、ソース線をワード線に平行に配置する場合には、ソース線の電位をワード線の電位と同期させること、ワード線の電位に応じて、ソース線の電位を変動させることがあってもよい。

なお、ソース線の電位の変動が極めて小さいのであれば、ソース線の単位長さあたりの抵抗はビット線やワード線のより高くても差し支えない。例えば、ソース線の電位を固定するのであれば、上記の駆動方法から明らかなように、ソース線を移動する電荷は、主としてメモリセルのストレージノードに保持される電荷である。

そのため、ソース線にはタングステンのように比較的、抵抗率の高い材料を用いることもできる。また、一定の長さごとに、電位を供給する配線と接続してもよい。ここで用いる電位を供給する配線はビット線と平行であると、集積度を上げることができる。

これに対し、ビット線を移動する電荷はメモリセルのストレージノードに保持される電荷に加えて、ビット線の寄生容量に蓄積される電荷も加わり、前者の数倍乃至１０倍となる。したがって、ビット線は十分に低抵抗であることが求められる。

本発明の半導体メモリ装置の例を示す回路図である。 本発明の半導体メモリ装置の例を説明する回路図である。 本発明の半導体メモリ装置の駆動方法の例を説明する図である。 本発明の半導体メモリ装置の例を説明する図である。 本発明の半導体メモリ装置の例を説明する図である。 本発明の半導体メモリ装置の例を説明する図である。 本発明の半導体メモリ装置の作製工程の例を説明する図である。 本発明の半導体メモリ装置の例を説明する図である。 本発明の半導体メモリ装置の作製工程の例を説明する図である。 本発明の半導体メモリ装置の例を説明する図である。 本発明の半導体メモリ装置の例を説明する図である。 本発明の半導体メモリ装置の例を説明する図である。 本発明の半導体メモリ装置の作製工程の例を説明する図である。 本発明の半導体メモリ装置の例を説明する図である。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
本実施の形態では、スタック型キャパシタを有する半導体メモリ装置について図４を用いて説明する。図４（Ａ）は半導体メモリ装置の一断面である。半導体メモリ装置は半導体ウェハ等の基板１１１表面に設けられた不純物領域１１３ａ乃至不純物領域１１３ｅ、ワード線１０４ａ、ワード線１０４ｂ、キャパシタ電極１１５ａ、キャパシタ電極１１５ｂ、ビット線１０５、層間絶縁物１１６を有する。

なお、ビット線１０５はワード線１０４ａおよびワード線１０４ｂと交差するように形成する。また、本実施の形態の半導体メモリ装置ではメモリセルの形成される部分には素子分離絶縁物を設ける必要はない。すなわち、メモリセルアレイでの半導体の素子分離を必要としない。

キャパシタ電極１１５ａと不純物領域１１３ａ、キャパシタ電極１１５ｂと不純物領域１１３ｃは、それぞれ、接続電極１１４ａ、接続電極１１４ｂを介して接続する。また、キャパシタ電極１１５ａ、キャパシタ電極１１５ｂはビット線１０５との間でスタック型キャパシタを形成する。

本実施の形態の半導体メモリ装置では、トランジスタのゲートは接続電極１１４ａ、接続電極１１４ｂを取り巻くように形成される。したがって、ワード線１０４ａ、ワード線１０４ｂは開口部（孔）を有する。不純物領域１１３ａ乃至不純物領域１１３ｅは開口部の内側と外側で機能が異なり、内側の不純物領域１１３ａおよび不純物領域１１３ｃはトランジスタのドレインとして機能し、外側の不純物領域１１３ｂ、不純物領域１１３ｄおよび不純物領域１１３ｅはソース線として機能する。

図４（Ａ）に示される半導体メモリ装置を、図４（Ａ）の一点鎖線Ａ−Ｂで切断して上方より見た場合の模式図を図４（Ｂ）に示す。メモリセル１０１は不純物領域１１３ａを有し、接続電極１１４ａが設けられる。また、不純物領域１１３ａと不純物領域１１３ｂの間および不純物領域１１３ａと不純物領域１１３ｄの間にはワード線１０４ａが設けられる。

なお、隣接するメモリセルは不純物領域１１３ｃを有し、接続電極１１４ｂが設けられ、不純物領域１１３ｂと不純物領域１１３ｃの間および不純物領域１１３ｃと不純物領域１１３ｅの間にはワード線１０４ｂが設けられる。不純物領域１１３ｂ、不純物領域１１３ｄおよび不純物領域１１３ｅはワード線１０４ａおよびワード線１０４ｂと平行な方向に延在する。

不純物領域１１３ｂ、不純物領域１１３ｄおよび不純物領域１１３ｅはソース線として機能するが、その部分の面積が大きいため、ソース線に相当する配線の抵抗は十分に低くなる。不純物領域１１３ｂ、不純物領域１１３ｄおよび不純物領域１１３ｅの表面には、公知のサリサイド（Ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄｅ）技術を用いてシリサイドを形成すると、さらに抵抗を下げることができる。

本実施の形態の半導体メモリ装置のセル面積はプレーナ型のトランジスタを用いる場合で、１６Ｆ^２（Ｆは最小加工線幅）であり、従来の半導体メモリ装置（最小で４Ｆ^２）よりも劣る。しかしながら、素子分離する必要がないため、素子分離によって問題が生じる場合には有効である。特に非シリコン半導体や非バルク半導体を用いる場合には、効果が大きい場合がある。

例えば、半導体膜を用いる場合、半導体膜とゲート絶縁物の界面は可能な限り清浄に保たれる必要があるので、半導体膜上へのゲート絶縁物の成膜（あるいはゲート絶縁物上への半導体膜の形成）に際しては、半導体膜の形成後に、そのまま真空チャンバー中でゲート絶縁物を形成する（連続的に形成する）ことが好ましく、ゲート絶縁物の上（あるいは半導体膜の上）の構造物も連続的に形成することはさらに好ましい。

しかし、そのような場合、半導体膜をトランジスタ１つ（あるいは２つ）分だけ分離することは不可能となる。このような場合には、メモリセルごとの素子分離が不要な本実施の形態の半導体メモリ装置を用いればよい。他にも、半導体膜をエッチングすることにより、半導体膜の端部の半導体特性が劣化する場合にも効果がある。

本実施の形態では、メモリセルの集積した部分（メモリセルアレイ）の大きさとほぼ同じ大きさの半導体膜を形成し、半導体膜の端部から適切な距離にある部分はメモリセル等の作製には用いないようにするとよい。適切な距離は端部の劣化の度合いとメモリセルに要求される特性に応じて決定されるが、例えば、０．１μｍ乃至１０μｍとすればよい。

なお、半導体膜を用いてメモリセルアレイを作製する場合、半導体ウェハに形成された回路の上に、メモリセルアレイを重ねて形成できるので、例えば、半導体ウェハにメモリセルアレイを駆動するための回路を設けると集積度を高めることができる。

（実施の形態２）
本実施の形態の半導体メモリ装置を図５乃至図７を用いて説明する。図５は本実施の形態の半導体メモリ装置の立体的な構造を示すものである。本実施の形態の半導体メモリ装置は、ワード線２０２ａ、ワード線２０２ｂ、ゲート絶縁物２０４、半導体膜２０５、ドレイン電極２０６、ソース線２０７、キャパシタ２１３、ビット線２１５ａ乃至ビット線２１５ｃが積層して形成される。

なお、ドレイン電極２０６とソース線２０７は同一工程で同時に形成されてもよいし、別の工程で形成されてもよい。なお、ドレイン電極を設けず、半導体膜２０５にキャパシタと接続する何らかの導電体が接する構造であってもよい。

ワード線２０２ａ、ワード線２０２ｂ、ドレイン電極２０６、ソース線２０７の形状はさまざまであるが、図６にそのうちのいくつかを示す。図６（Ａ）乃至図６（Ｃ）はワード線２０２ａ、ワード線２０２ｂの、図６（Ｄ）乃至図６（Ｆ）はドレイン電極２０６、ソース線２０７の形状の例を示す。

図６（Ａ）はワード線２０２ａ、ワード線２０２ｂの最も単純な形状である。この形状では、ドレイン電極２０６（あるいはそれに相当する半導体膜２０５に接する電極等）とワード線２０２ａ、ワード線２０２ｂとの間の寄生容量が大きくなるため、キャパシタ２１３の電位がワード線２０２ａ、ワード線２０２ｂの電位の影響を受けやすくなる。

図６（Ｂ）はその欠点を補うため、ドレイン電極２０６（あるいはそれに相当する半導体膜２０５に接する電極等）と重なる部分を除去したものである。ただし、この場合でも、ソース線２０７との重なりによる寄生容量が生じることがある。

図６（Ｃ）はソース線２０７との寄生容量を可能な限り小さくする例である。ただし、この場合にはワード線２０２ａ、ワード線２０２ｂの幅が狭まるため、抵抗が上昇する。

図６（Ｄ）乃至図６（Ｆ）に示すようにソース線２０７の配置方法はさまざまであるが、ドレイン電極２０６はソース線２０７の間に離散して設けるという点で同じである。なお、図６（Ｄ）乃至図６（Ｆ）に示すドレイン電極２０６の位置は各図面間で同じである。

ドレイン電極２０６の位置が確定すると、ワード線２０２ａ、ワード線２０２ｂの形状も決定される。すなわち、ワード線２０２ａ、ワード線２０２ｂは、１つのドレイン電極２０６の外周部以遠の閉曲線（もしくは多角形）と重なるように形成される必要がある。図６（Ａ）乃至図６（Ｃ）に示すワード線２０２ａ、ワード線２０２ｂの形状はこの条件を満たす。

図６（Ｄ）はソース線２０７をワード線２０２ａ、ワード線２０２ｂと平行に配置し、かつ、ワード線２０２ａ、ワード線２０２ｂと重ならないようにしたもので、ワード線２０２ａ、ワード線２０２ｂとの間の寄生容量が最も小さい。

図６（Ｅ）はソース線２０７をワード線２０２ａ、ワード線２０２ｂと直交するように配置したものであり、必然的にビット線２１５ａ乃至ビット線２１５ｃと平行に配置される。そのため、例えば、ビット線２１５ａの電位にあわせて、ソース線２０７のうちの対応する１つの電位を変動させることもできる。

図６（Ｆ）はソース線２０７でドレイン電極２０６を取り囲むように配置したもので、そのため、図６（Ｄ）や図６（Ｅ）に示される配置方法に比べて、ソース線２０７の抵抗を低減できる。

図７に本実施の形態のメモリ装置の作製工程の断面の例を示す。図７においては、左側が、図６中の一点鎖線Ａ−Ｂ、右側が一点鎖線Ｃ−Ｄにおける断面である。なお、ここでは、ワード線２０２ａ、ワード線２０２ｂは、図６（Ｂ）もしくは図６（Ｃ）に示す配置を、また、ドレイン電極２０６とソース線２０７は図６（Ｆ）に示す配置を採用する。

最初に第１絶縁物２０１上にワード線２０２ａ、ワード線２０２ｂを形成し、また、その隙間に第２絶縁物２０３を埋め込む（図７（Ａ）参照）。

ゲート絶縁物２０４、半導体膜２０５を形成する。これらはメモリセルの形成されている領域では分断される必要がない。ゲート絶縁物２０４、半導体膜２０５としてはさまざまな材料を使用することができる。例えば、半導体膜２０５としては、シリコン系半導体（アモルファスシリコン、多結晶シリコン等）、酸化物半導体（酸化亜鉛、酸化インジウム等）等を用いることができる。ゲート絶縁物２０４は半導体膜２０５に応じて選択できる。

さらに、導電膜を形成し、これを適切な形状にエッチングして、ドレイン電極２０６、ソース線２０７とする（図７（Ｂ）参照）。

第３絶縁物２０８を形成し、これにドレイン電極２０６に達するコンタクトホールを形成し、接続電極２０９を埋め込む。さらに、第１キャパシタ電極２１０、誘電体２１１、第２キャパシタ電極２１２を形成する。これらはキャパシタ２１３を構成する。さらに、第４絶縁物２１４を形成し、その上に、ワード線２０２ａ、ワード線２０２ｂと直交するビット線２１５ａ乃至ビット線２１５ｃを形成する（図７（Ｃ）参照）。

以上の作製工程においては、第１絶縁物２０１の上に配線やその他の絶縁物等を積層する構成を示したが、逆にビット線２１５ａ乃至ビット線２１５ｃの上にそれらを積層する構成としてもよい。すなわち、図７の上下を入れ替えてもよい。

（実施の形態３）
本実施の形態の半導体メモリ装置を図８と図９を用いて説明する。実施の形態１および実施の形態２の半導体メモリ装置は１つのメモリセルあたり１６Ｆ^２の面積を必要としたが、本実施の形態の半導体メモリ装置はトランジスタのチャネルを基板に対してほぼ垂直に配置することにより１つのメモリセルあたりの面積を最小で４Ｆ^２とできる。

本実施の形態の半導体メモリ装置を構成する主要な配線の形状と配置を図８に示す。図８（Ａ）は、第２キャパシタ電極３１２の配置例を示す。図８（Ｂ）乃至図８（Ｄ）はソース線３０７と開口部３０８の形状および位置の例を示す。図８（Ｅ）と図８（Ｆ）はワード線３０２ａ、ワード線３０２ｂの配置と形状の例を示す。

本実施の形態では、実施の形態２のドレイン電極２０６の機能を第２キャパシタ電極３１２が有する。なお、第２キャパシタ電極３１２とソース線３０７は別の配線層を用いて形成される。図８（Ｂ）乃至図８（Ｄ）に示すように、ソース線３０７の配置方法はさまざまであるが、ドレイン電極としての機能を有する第２キャパシタ電極３１２はソース線３０７と重ならない部分に設けられるとよい。

図８（Ｂ）はソース線３０７をワード線３０２ａ、ワード線３０２ｂと平行に配置し、かつ、ワード線３０２ａ、ワード線３０２ｂとの重なりを最小としたもので、ワード線３０２ａ、ワード線３０２ｂとの間の寄生容量が最も小さい。

図８（Ｃ）はソース線３０７をワード線３０２ａ、ワード線３０２ｂと直交するように配置したものであり、必然的にビット線と平行に配置される。そのため、例えば、ビット線の電位にあわせて、ソース線３０７のうちの対応する１つの電位を変動させることもできる。

図８（Ｄ）はソース線３０７で第２キャパシタ電極３１２を取り囲むように配置したもので、そのため、図８（Ｂ）や図８（Ｃ）に示される配置方法に比べて、ソース線３０７の抵抗を低減できる。

図８（Ｅ）はワード線３０２ａ、ワード線３０２ｂの最も単純な形状である。この形状では、第２キャパシタ電極３１２とワード線３０２ａ、ワード線３０２ｂとの間の寄生容量が大きくなる。図８（Ｆ）はその欠点を補うため、第２キャパシタ電極３１２と重なる部分を削減したものである。

本実施の形態の半導体メモリ装置はこれらの配線層やその他の絶縁物、半導体膜等が積層して形成される。例えば、図８（Ａ）に示す第２キャパシタ電極３１２と、図８（Ｄ）に示すソース線３０７、図８（Ｅ）に示すワード線３０２ａ、ワード線３０２ｂを用いた場合の半導体メモリ装置の作製工程を図９を用いて説明する。なお、図９は図８中の一点鎖線Ｅ−Ｆ、および一点鎖線Ｇ−Ｈでの断面を示す。

最初に、ビット線３１５ａ乃至ビット線３１５ｃを第１絶縁物３０１に埋め込んで形成し、さらに、ビット線３１５ａ乃至ビット線３１５ｃに接続する第１キャパシタ電極３１０、誘電体３１１、第２キャパシタ電極３１２を形成する。第１キャパシタ電極３１０、誘電体３１１、第２キャパシタ電極３１２はキャパシタ３１３を形成する（図９（Ａ）参照）。

次に、比較的厚い絶縁物の層とその上の適切な厚さの導電体層を形成する。そして、絶縁物の層と導電体層をエッチングして、第２キャパシタ電極３１２に達する開口部３０８を形成する。この結果、導電体層は、図８（Ｄ）の形状のソース線３０７となる。また、絶縁物は複数の開口部３０８を有する第２絶縁物３０３となる。

さらに、半導体膜３０５、ゲート絶縁物３０４を形成する。これらはメモリセルの形成されている領域ではメモリセルごとに分断される必要がない。半導体膜３０５の形状については実施の形態４で説明する。ゲート絶縁物３０４、半導体膜３０５としては実施の形態２で示したような材料を使用することができる（図９（Ｂ）参照）。

さらに、導電膜を形成し、これを図８（Ｅ）に示す状にエッチングして、ワード線３０２ａ、ワード線３０２ｂとする（図９（Ｃ）参照）。

以上の作製工程においては、第１絶縁物３０１の上に配線やその他の絶縁物等を積層する構成を示したが、逆にワード線３０２ａ、ワード線３０２ｂの上にそれらを積層する構成としてもよい。すなわち、図９の上下を入れ替えてもよい。

本実施の形態の半導体メモリ装置では、トランジスタのチャネルが開口部３０８の側面に沿って形成されるため、実施の形態１や実施の形態２のようにチャネルのための平面的な領域が不要である。理想的には１つのメモリセルが１つの開口部３０８に形成され、各開口部３０８の中心間の間隔は２Ｆとできるので、１つのメモリセルの面積は最小で４Ｆ^２となる。

また、チャネル長が開口部３０８の深さに応じて決定されるため、開口部３０８の深さを適切なものとすることで短チャネル効果を抑制できる。例えば、最小加工線幅（Ｆ）を３０ｎｍとし、開口部の深さを１２０ｎｍとすると、本実施の形態のトランジスタのチャネル長とチャネル幅はともに約１２０ｎｍである。平面的なトランジスタでこのサイズを達成すると、面積は約１６Ｆ^２となる。すなわち、本実施の形態のトランジスタは平面的なトランジスタよりも集積度を高める上で効果がある。

（実施の形態４）
図１０に本実施の形態の半導体メモリ装置の構成例を示す。本実施の形態の半導体メモリ装置は、図１０（Ａ）に示されるように駆動回路の形成された層（ドライバ層４０１）の上に、実施の形態２あるいは実施の形態３で示されたメモリセルを有する層（メモリセルアレイ層４０２）が積層した構造を有する。

メモリセルアレイ層４０２は、図１０（Ｂ）に示されるように、複数（ここでは８つ）の半導体膜４０３＿１乃至４０３＿８を有する。このうち、半導体膜４０３＿１、半導体膜４０３＿２、半導体膜４０３＿５、半導体膜４０３＿６の境界部分４０４を拡大した様子を図１０（Ｃ）に示す。

半導体膜４０３＿１、半導体膜４０３＿２、半導体膜４０３＿５、半導体膜４０３＿６は、半導体膜のない部分４０５によって分離されている。半導体膜のない部分４０５には、ドライバ層４０１との接続のためのコンタクトホール等が設けられる。

半導体膜４０３は、メモリセルの形成されている領域４０３ａと、その外側にあるメモリセルの形成されない領域４０３ｂとに分けられる。ここで「メモリセルが形成されない」とは、ドレイン電極あるいはそれに相当する導電体が設けられないことを意味する。

半導体膜４０３の端部は、エッチングその他の要因により特性が悪化しているのでトランジスタを形成するには、端部から離れた部分を使用することが好ましく、例えば、半導体膜４０３の端部からメモリセルの形成されている領域４０３ａまでの距離は、０．１μｍ以上２μｍ以下、好ましくは０．５μｍ以上１μｍ以下とするとよい。

本実施の形態で明らかなように、実施の形態２あるいは実施の形態３で示された１つの半導体膜２０５あるいは１つの半導体膜３０５には、多くの（１００個以上）のメモリセルを形成できる。

（実施の形態５）
本実施の形態では、論理回路（ＣＰＵまたはＭＰＵ）に用いられるフリップフロップ回路（ＳＲＡＭやレジスタ）のバックアップ用半導体メモリ装置として、キャパシタと薄膜トランジスタを用いる場合に本発明の一態様を適用する例について説明する。

フリップフロップ回路に用いられるインバータは、Ｐチャネル型トランジスタのドレイン電極とＮチャネル型トランジスタのドレイン電極が互いに接続され、Ｐチャネル型トランジスタのゲート電極とＮチャネル型トランジスタのゲート電極に同じ電位（入力電位）が与えられるような構造を有する。

なお、Ｐチャネル型トランジスタのソース電極のノードをＶＤＤ、Ｎチャネル型トランジスタのソース電極のノードをＶＳＳという。フリップフロップ回路では電源を遮断する（ＶＤＤの電位とＶＳＳの電位を等電位とする）とデータが失われてしまう。

インバータでは、入力電位の高さに従って、一方がオフ、他方がオンとなるように動作する。よって、インバータを貫通して流れる電流は、理想的には０になるはずである。しかし、実際には、オフのはずのトランジスタに僅かなオフ電流が流れているため、完全に０にはならない。したがって、通常のフリップフロップ回路では、データを保持しているだけの状態でも、消費電力が発生する。

例えば、トランジスタのサイズにもよるが、バルクのシリコンを用いて作製されたインバータの場合、室温下、電源電圧が約１Ｖの状態にて、０．１ｐＡ程度のオフ電流が生じる。フリップフロップ回路では、２つのインバータが設けられているので、０．２ｐＡ程度のオフ電流が生じる。そして、記憶素子数が約１０^７個程度であるレジスタの場合、オフ電流はレジスタ全体で２μＡとなる。

さらに、微細化の進展と共に、ゲート絶縁物も薄膜化しているため、ゲート電流（ゲート是手運物を透過するトンネル電流）も無視できない大きさとなっている。これらも加わって、レジスタの消費電力はＩＣチップの縮小化に反して増大している。

加えて、近年では、電源電圧の低下による速度の低下を補うために、トランジスタのしきい値を低下させることがおこなわれているが、その結果、オフ電流は１つのインバータあたりさらに３桁程度増加することもある。これらの結果、レジスタの消費電力は回路線幅の縮小化とともに増大している。そして、電力の消費による発熱がＩＣチップの温度の上昇を招き、さらに消費電力が増加するという悪循環に陥りつつある。

そこで、消費電力を抑えるため、特許文献７には、フリップフロップ回路のいずれかのノードにキャパシタを設け、そこに電荷を保持させることにより、フリップフロップ回路への電源を遮断してもデータが保持される方式が提案されている。この方式では、データを短時間で退避および復活でき、かつ、データの退避および復活に要する電力が十分に小さいので、短時間（例えば、１００μ秒乃至１分）の電源停止にも適している。

本実施の形態の記憶素子は、フリップフロップ回路によりデータを記憶する領域と、キャパシタとそれに出入りする電荷を制御してデータを記憶する半導体メモリとを有する。

図１１（Ａ）に、本実施の形態の記憶素子の回路図の一例を示す。図１１（Ａ）に示す記憶素子５００は、入力された信号の位相を反転させて出力する第１の位相反転素子５０１および第２の位相反転素子５０２と、スイッチング素子５０３と、スイッチング素子５０４と、キャパシタ５０５と、キャパシタ用スイッチング素子５０６とを、少なくとも有する。

記憶素子５００に入力されたデータを含む信号ＩＮは、スイッチング素子５０３を介して第１の位相反転素子５０１の入力端子に与えられる。第１の位相反転素子５０１の出力端子は、第２の位相反転素子５０２の入力端子に接続されている。第２の位相反転素子５０２の出力端子は、スイッチング素子５０４を介して、第１の位相反転素子５０１の入力端子に接続されている。

第１の位相反転素子５０１の出力端子または第２の位相反転素子５０２の入力端子の電位が、信号ＯＵＴとして後段の記憶素子、或いは他の回路に出力される。ここで、第１の位相反転素子５０１の入力端子のノードを第１のノードＮ１、第１の位相反転素子５０１の出力端子のノードを第２のノードＮ２とする。

なお、図１１（Ａ）では、第１の位相反転素子５０１および第２の位相反転素子５０２としてインバータを用いる例を示しているが、第１の位相反転素子５０１または第２の位相反転素子５０２として、インバータの他に、クロックドインバータを用いることもできる。

キャパシタ５０５は、記憶素子５００に入力された信号ＩＮのデータを必要に応じて記憶できるように、記憶素子５００の入力端子、すなわち信号ＩＮの電位が与えられる第１のノードＮ１に接続されている。具体的に、キャパシタ５０５は、一対の電極間に誘電体を有するコンデンサであり、その一方の電極は第１のノードＮ１に接続され、他方の電極はキャパシタ用スイッチング素子５０６の一方の電極に接続される。キャパシタ５０５とキャパシタ用スイッチング素子５０６の接続するノードを第３のノードＮ３とする。

キャパシタ用スイッチング素子５０６の他方の電極は、固定電位ＶＣＣが与えられているノードに接続されている。

また、キャパシタ用スイッチング素子５０６には、高純度化された酸化物半導体をチャネル形成領域に有するトランジスタを用いる。なお、高純度化された酸化物半導体に関しては、特許文献７を参照できる。

なお、記憶素子５００は、必要に応じて、ダイオード、抵抗素子、インダクタ、キャパシタなどその他の回路素子を、さらに有していてもよい。

次いで、図１１（Ａ）で示した記憶素子の、より具体的な回路図の一例を、図１１（Ｂ）に示す。図１１（Ｂ）に示す記憶素子５００は、第１の位相反転素子５０１と、第２の位相反転素子５０２と、スイッチング素子５０３と、スイッチング素子５０４と、キャパシタ５０５と、キャパシタ用スイッチング素子５０６とを有しており、これら回路素子の接続構成は図１１（Ａ）と同じである。

そして、図１１（Ｂ）において第１の位相反転素子５０１は、ゲート電極が互いに接続されたＰチャネル型トランジスタ５０７と、Ｎチャネル型トランジスタ５０８とがＶＤＤとＶＳＳ間において、直列に接続された構成を有する。具体的には、Ｐチャネル型トランジスタ５０７のソース電極がＶＳＳに接続され、Ｎチャネル型トランジスタ５０８のソース電極がＶＤＤに接続される。

また、Ｐチャネル型トランジスタ５０７のドレイン電極と、Ｎチャネル型トランジスタ５０８のドレイン電極とが接続されており、上記２つのドレイン電極の電位は、第１の位相反転素子５０１の出力端子の電位とみなすことができる。また、Ｐチャネル型トランジスタ５０７のゲート電極、およびＮチャネル型トランジスタ５０８のゲート電極の電位は、第１の位相反転素子５０１の入力端子の電位とみなすことができる。

また、図１１（Ｂ）において第２の位相反転素子５０２は、ゲート電極が互いに接続されたＰチャネル型トランジスタ５０９と、Ｎチャネル型トランジスタ５１０とがＶＤＤとＶＳＳの間において、直列に接続された構成を有する。具体的には、Ｐチャネル型トランジスタ５０９のソース電極がＶＤＤに接続され、Ｎチャネル型トランジスタ５１０のソース電極がＶＳＳに接続される。

また、Ｐチャネル型トランジスタ５０９のドレイン電極と、Ｎチャネル型トランジスタ５１０のドレイン電極とが接続されており、上記２つのドレイン電極の電位は、第２の位相反転素子５０２の出力端子の電位とみなすことができる。また、Ｐチャネル型トランジスタ５０９のゲート電極、およびＮチャネル型トランジスタ５１０のゲート電極の電位は、第２の位相反転素子５０２の入力端子の電位とみなすことができる。

また、図１１（Ｂ）では、スイッチング素子５０３として１つのトランジスタを用いている場合を例示しており、該トランジスタは、そのゲート電極に与えられる信号Ｓｉｇ１によりスイッチングが制御される。また、スイッチング素子５０４として１つのトランジスタを用いている場合を例示しており、該トランジスタは、そのゲート電極に与えられる信号Ｓｉｇ２によりスイッチングが制御される。

なお、図１１（Ｂ）では、スイッチング素子５０３と、スイッチング素子５０４が、それぞれトランジスタを一つだけ有する構成を示しているが、本実施の形態はこの構成に限定されない。本実施の形態では、スイッチング素子５０３またはスイッチング素子５０４が、トランジスタを複数有していてもよい。

スイッチング素子５０３またはスイッチング素子５０４が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。

また、複数のトランジスタを並列に接続する場合、それらの極性を異なるものとしても良く、例えば、Ｎチャネル型トランジスタとＰチャネル型トランジスタを並列に接続した、いわゆるトランスファーゲート構造としてもよい。

また、図１１（Ｂ）では、キャパシタ用スイッチング素子５０６として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号Ｓｉｇ３によりスイッチングが制御される。キャパシタ用スイッチング素子５０６に用いるトランジスタは、高純度化された酸化物半導体をチャネル形成領域に有し、また、そのチャネル長も十分に長いので、そのオフ電流は、特許文献７記載の通り著しく低い。

図１１（Ｂ）では、キャパシタ用スイッチング素子５０６がトランジスタを一つだけ有する構成を示しているが、本実施の形態はこの構成に限定されない。本実施の形態では、キャパシタ用スイッチング素子５０６が、トランジスタを複数有していてもよい。キャパシタ用スイッチング素子５０６が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。

また、本実施の形態では、少なくとも、キャパシタ用スイッチング素子５０６においてスイッチング素子として用いられるトランジスタが、高純度化された酸化物半導体をチャネル形成領域に有していればよい。

第１の位相反転素子５０１、第２の位相反転素子５０２、スイッチング素子５０３、またはスイッチング素子５０４に用いられるトランジスタは、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、砒化ガリウム、リン化ガリウム、リン化インジウム、またはゲルマニウムなどの半導体を用いることができる。また、これらのトランジスタの一部もしくは全部は、半導体膜を用いて作製されてもよいし、バルク（半導体ウェハ）を用いて作製されてもよい。

図１２を用いて本実施の形態の記憶素子の回路配置例を説明する。図１２（Ａ）には１つの記憶素子５００のレイアウトを示す。記憶素子５００は図１１の記憶素子５００に相当する。記憶素子５００の主要部分であるインバータ等は公知の半導体技術を用いて形成すればよい。すなわち、半導体ウェハ上に素子分離のための絶縁物（素子分離領域）、ｎ型領域およびｐ型領域を形成し、その上にゲート層である第１層配線と、さらにその上に第２層配線を形成する。

第１層配線の一部は、信号Ｓｉｇ１を供給するためのＳｉｇ１配線５１２であり、また、一部は信号Ｓｉｇ２を供給するためのＳｉｇ２配線５１３である。さらに、第２層配線の一部はＶＤＤを供給するためのＶＤＤ配線５１１であり、また、一部は信号ＩＮを入力するためのＩＮ配線５１４である。図１２（Ａ）には上方に接続するためのコンタクトホールの位置も示す。なお、単結晶半導体ウェハを用いた回路では、ＶＳＳは半導体ウェハに接続するとよい。

また、その上層には、図１２（Ｂ）に示すように、第３層配線が設けられ、その一部はコンタクトホールを介して第２層配線の一部と接続し、信号ＯＵＴを出力するためのＯＵＴ配線５１５となる。また、第３層配線の一部は第１キャパシタ電極５１６となる。

第１キャパシタ電極５１６は、コンタクトホールを介して第２層配線の一部（インバータのいずれかの入力あるいは出力）と接続する。また、第１キャパシタ電極５１６は、図１１のキャパシタ５０５に相当する素子の電極の一部となる。

第３層配線の上には、キャパシタ誘電体の膜と、その上に第４層配線を形成する。図１２（Ｃ）に示すように、第４層配線の一部は第２キャパシタ電極５１７となり、図１１のキャパシタ５０５に相当する素子の電極の一部となる。第２キャパシタ電極５１７の形状は、第１キャパシタ電極５１６と概略同じとするとよい。

また、第２キャパシタ電極５１７と接続するコンタクトホール等を介して、第５層配線を形成する。図１２（Ｄ）に示すように、第５層配線の一部はドレイン電極５１８となる。さらに、第５層配線の上に、半導体膜（本実施の形態では半導体として酸化物半導体を用いる）とゲート絶縁物膜、さらに膜状のゲート電極となる第６層配線を形成する。半導体膜、ゲート絶縁物膜、第６層配線は複数の記憶素子を覆う。詳細については後述する。

図１３には、図１２の一点鎖線Ｉ−Ｊに沿った記憶素子５００の断面構造を模式的に示す。なお、ハッチングが図１２と同じ場合には、図１３においても同じものを指し示すものとする。

図１３（Ａ）は、図１２（Ｂ）の段階（第３層配線を積層した段階）での断面構造を示す。半導体ウェハ表面に素子分離絶縁物５２１、ｎ型領域、ｐ型領域さらには、第１層配線、第２層配線で回路が形成される。ｎ型領域、ｐ型領域、第１層配線と第２層配線との間には、層間絶縁物５２２が設けられ、それらの間に電気的な接続が必要な場合にはコンタクトプラグ５２３が設けられる。さらに上層には、第１キャパシタ電極５１６が埋め込み絶縁物５２４に埋め込まれた状態で設けられる。

図１３（Ｂ）は、第６層配線まで積層した段階での断面構造を示す。図１３（Ａ）で説明した構造物の上に、さらに誘電体５２０、第４層配線（第２キャパシタ電極５１７等）を形成する。さらに、層間絶縁物５２６を形成し、第２キャパシタ電極５１７に接続するコンタクトプラグを設けた後、これに接続するドレイン電極５１８を設ける。ドレイン電極５１８は埋め込み絶縁物５２７に埋め込まれた状態で設けられる。

さらに、それらの上に半導体膜５２８、ゲート絶縁物５２９、第６層配線５１９を形成する。第６層配線５１９はその多くの部分がゲート電極として機能する。ここで、半導体膜５２８の厚さは１ｎｍ乃至３０ｎｍ、好ましくは１ｎｍ乃至１０ｎｍ、ゲート絶縁物５２５の厚さは２ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至１０ｎｍとするとよい。

また、特許文献８のように、半導体膜５２８に接して適切な１つあるいは複数の仕事関数が大きな材料（仕事関数が半導体膜５２８の電子親和力より１電子ボルト以上大きい材料）が接するように構成してもよい。このようにすると、半導体膜５２８を空乏化することができ、オフ抵抗を高める上で効果がある。

特に本実施の形態では、半導体膜５２８が広い領域に存在するため、ドレイン電極５１８の周囲を取り囲むように、仕事関数が大きな材料が半導体膜５２８に環状に接するような構造にしてもよい。

なお、以上の記載ではソース線あるいはソース電極については何ら述べられていないが、それは、それらが１つの記憶素子からは十分に離れた場所に設けられているからである。図１４を用いて、ソース線について説明する。図１４（Ａ）にはドレイン電極５１８、半導体膜５２８、ソース線５３０の位置関係を示す。

図１４（Ａ）に示すように、有限の大きさを有する半導体膜５２８の端部から十分に離れた部分に複数の（図では２５６個の）ドレイン電極５１８が設けられる。個々のドレイン電極５１８には、上述の通り、キャパシタやフリップフロップ回路が接続されている。半導体膜５２８の大きさは、例えば、１０μｍ角乃至１ｍｍ角とできる。

ドレイン電極５１８間の距離は、記憶素子５００の間隔でもあるが、同時にトランジスタのオフ特性を維持できるだけの距離であることが好ましく、いわゆる短チャネル効果を防止できる距離より大きくすることが求められる。例えば、０．１μｍ以上、好ましく０．３μｍ以上とすればよいが、これに限らない。

なお、ドレイン電極５１８間の距離を大きくするには、図１４（Ａ）に示すような正方格子ではなく、図１４（Ｂ）に示すような三角格子とするとよい。同じ格子密度で、三角格子では、ドレイン電極５１８間の距離を正方格子の約１．１６倍とできる。なお、この場合、ドレイン電極５１８のみを三角格子とすればよく、その下のフリップフロップ回路の配置を変更する必要はない。

ソース線５３０は、半導体膜５２８の周辺部に設けられる。図１４（Ａ）ではソース線５３０は半導体膜５２８の端部を含まないが、もちろん、端部を含んでもよい。また、図１４（Ａ）ではソース線５３０は半導体膜５２８の周囲を囲むように閉じた形状に形成されるが、その一部に開放された部分があってもよい。

上記のような形状および配置のソース電極、ドレイン電極を有するトランジスタのオン電流は、チャネルが正方形のトランジスタと同程度である。なお、本実施の形態では、ソース線５３０はドレイン電極５１８と同一工程同一配線層で形成されるが、別工程で形成されてもよいし、別の配線材料で形成されてもよい。

図１４（Ｃ）に図１４（Ａ）中の一点鎖線Ｋ−Ｌに沿った断面を示す。ソース線５３０とドレイン電極５１８の距離ｘは、半導体膜５２８のエッチング等により端部の特性が劣化していることから、例えば、０．１μｍ以上、好ましくは０．５μｍ以上とするとよいが、これに限られない。距離ｘは端部の劣化の度合いと半導体メモリ装置に要求される特性に応じて決定すればよい。

第６層配線５１９のほとんどの部分はゲート電極として機能するが、この場合、複数のドレイン電極が１つのゲート電極で制御される。これが本実施の形態の記憶素子の特徴である。詳細については後述する。

次いで、図１１（Ａ）に示す記憶素子の動作の一例について説明する。なお、以下の説明以外の方法で記憶素子を動作させることもできる。また、以下の操作に伴う電位の変動は図３で説明されたものと同様である。図３のビット線１０５を第１のノードＮ１、ストレージノードＳＮを第３のノードＮ３と読み替えればよい。

まず、データの書き込み時において、スイッチング素子５０３はオン、スイッチング素子５０４はオフ、キャパシタ用スイッチング素子５０６はオフとする。そして、ＶＤＤを＋１Ｖ、ＶＳＳを０Ｖとする。

記憶素子５００に与えられる信号ＩＮの電位は、スイッチング素子５０３を介して第１の位相反転素子５０１の入力端子に与えられるので、第１の位相反転素子５０１の出力端子は、信号ＩＮの電位の位相が反転した電位になる。そして、スイッチング素子５０４をオンにし、第１の位相反転素子５０１の入力端子と第２の位相反転素子５０２の出力端子とを接続することで、第１の位相反転素子５０１および第２の位相反転素子５０２にデータが書き込まれる。

次いで、入力されたデータの保持を、第１の位相反転素子５０１および第２の位相反転素子５０２によっておこなう場合、スイッチング素子５０４をオン、キャパシタ用スイッチング素子５０６をオフの状態にしたままで、スイッチング素子５０３をオフにする。スイッチング素子５０３をオフにすることで、入力されたデータは、第１の位相反転素子５０１および第２の位相反転素子５０２によって保持される。このとき、ＶＤＤとＶＳＳ間に上記電源電圧が印加されている状態を維持する。

そして、第１の位相反転素子５０１の出力端子の電位には、第１の位相反転素子５０１および第２の位相反転素子５０２によって保持されているデータが反映されている。よって、上記電位を読み取ることで、データを記憶素子５００から読み出すことができる。

なお、データの保持時における消費電力を削減するために、入力されたデータの保持を、キャパシタ５０５においておこなう場合、まず、スイッチング素子５０３はオフ、スイッチング素子５０４はオンとしたまま、キャパシタ用スイッチング素子５０６はオンとする。そして、第１の位相反転素子５０１および第２の位相反転素子５０２によって保持されているデータの値に見合った量の電荷がキャパシタ５０５に蓄積されることで、キャパシタ５０５へのデータの書き込みがおこなわれる。

キャパシタ５０５にデータが記憶された後、キャパシタ用スイッチング素子５０６をオフにすることで、キャパシタ５０５に記憶されたデータは保持される。キャパシタ用スイッチング素子５０６をオフにした後は、ＶＤＤとＶＳＳを等電位とする。なお、キャパシタ５０５にデータが記憶された後は、スイッチング素子５０４をオフにしてもよい。

また、キャパシタ用スイッチング素子５０６に用いられているトランジスタは、高純度化された酸化物半導体をチャネル形成領域に用いているので、そのオフ電流密度を、１００ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以下、より好ましくは１ｚＡ／μｍ以下にすることができる。その結果、上記トランジスタを用いたキャパシタ用スイッチング素子５０６がオフである時、キャパシタ５０５に蓄積された電荷は殆ど放電しないため、データは保持される。

次に、キャパシタ５０５に記憶されているデータを読み出す場合について説明する。まず、スイッチング素子５０３をオフとする。また、第１の位相反転素子５０１および第２の位相反転素子５０２も不活性な状態とする。例えば、ＶＤＤとＶＳＳに共に、＋０．５Ｖの電位を与えておくと良い。

そして、第１のノードＮ１と第２のノードＮ２も電位を＋０．５Ｖにする。このときスイッチング素子５０４はオンでもオフでも良い。第１のノードＮ１の電位が＋０．５Ｖであるので、第３のノードＮ３の電位は書き込まれたデータに応じて＋０．５Ｖあるいは＋１．５Ｖのいずれかとなる。また、ＶＣＣは＋１Ｖとする。

次に、キャパシタ用スイッチング素子５０６をオンとすると、第３のノードＮ３の電位は＋１Ｖとなる。このとき、キャパシタ５０５の一方の電極（キャパシタ用スイッチング素子５０６側の電極）の電位が変動することにより、他方の電極の電位も変動する。例えば、当初、第３のノードＮ３の電位が＋０．５Ｖであったのであれば、キャパシタ用スイッチング素子５０６をオンとすることにより、第３のノードＮ３の電位は上昇するので、キャパシタ５０５の他方の電極（すなわち、第１のノードＮ１）の電位は上昇する方向となる。逆に、当初、第３のノードＮ３の電位が＋１．５Ｖであったのであれば、第３のノードＮ３の電位は下降するので、キャパシタ５０５の他方の電極の電位は下降する方向となる。

電位の上昇や下降の程度は、キャパシタ５０５の容量と、第１のノードＮ１の寄生容量を含む容量との比率で決定される。ここでは、寄生容量を含む容量がキャパシタ５０５の容量の４倍とする。すると、第１のノードＮ１の電位は＋０．６Ｖか＋０．４Ｖとなる。すなわち、書き込み時の第１のノードＮ１の電位が＋１Ｖであれば、＋０．６Ｖとなり、書き込み時の第１のノードＮ１の電位が０Ｖであれば、＋０．４Ｖとなる。

このとき、キャパシタ用スイッチング素子５０６をオンとするため、キャパシタ用スイッチング素子５０６のゲート容量が回路に追加されるが、キャパシタ５０５が間に存在するため、その容量がいかに大きくても、直接、第１のノードＮ１の電位がキャパシタ用スイッチング素子５０６のゲート電位により変動することはない。

すなわち、キャパシタ用スイッチング素子５０６のゲート容量や、ゲートの電位の影響を受けずに第１のノードＮ１の電位が決定される。そのため、キャパシタ５０５の容量はキャパシタ用スイッチング素子５０６のゲート容量よりも小さくても良い。

その後、ＶＤＤに＋１Ｖを与え、ＶＳＳに０Ｖを与えることで、ＶＤＤとＶＳＳ間に電源電圧を印加する。この過程では、スイッチング素子５０４をオンとすることが好ましい。この結果、第１のノードＮ１と第２のノードＮ２の電位差が増幅される。すなわち、この過程の前に第１のノードＮ１の電位が＋０．６Ｖであれば、この過程で第１のノードＮ１の電位は＋１Ｖとなり、第２のノードＮ２の電位は０Ｖとなる。また、この過程の前に第１のノードＮ１の電位が＋０．４Ｖであれば、この過程で第１のノードＮ１の電位は０Ｖとなり、第２のノードＮ２の電位は＋１Ｖとなる。すなわち、データを書き込んだときの状態が復元される。

以上では、キャパシタ用スイッチング素子５０６として、高純度化された酸化物半導体を用いた薄膜トランジスタを使用する例を示したが、アモルファスシリコン、ポリシリコン、微結晶シリコン等を用いた薄膜トランジスタを用いてもよい。

その場合は、オフ抵抗が、高純度化された酸化物半導体を用いた薄膜トランジスタより小さくなるので、データを保持する時間は短くなる。しかしながら、定期的にデータを第１の位相反転素子５０１および第２の位相反転素子５０２に出力し、その後、データをキャパシタ５０５に戻す操作を繰り返すこと（リフレッシュ）により、データを保持し続けることができる。

なお、この場合のリフレッシュは、ＤＲＡＭ（あるいはマトリクス型の半導体メモリ装置）の場合のリフレッシュとは異なり、リフレッシュが必要とされる全ての記憶素子において同時におこなうことができる。そのため、全体の記憶素子がリフレッシュに要する時間はＤＲＡＭ等のマトリクス型の半導体メモリ装置の全てのメモリセルをリフレッシュする場合に比較して極めて短い。

また、このように全ての半導体メモリ装置を同時にリフレッシュできるので、上述のように１つのゲート電極で、ある一定の領域にあるトランジスタ（ドレイン電極５１８）全てを制御することも可能となる。

なお、電源の停止と回復という操作は、論理回路のクロックに比較すると極めて遅い動きでもよい。すなわち、スイッチング時間は１００μ秒以下であれば十分であり、場合によっては、１ｍ秒あるいはそれ以上でもよい。なぜなら、各記憶素子のフリップフロップ回路に保持されていたデータをキャパシタに移す過程あるいは復旧の過程は上述のように全ての記憶素子で同時におこなうことができるからである。そのような低速動作であれば、半導体の移動度は１ｃｍ^２／Ｖｓ以上であればよい。

一般に、スイッチングに要する時間τ_ｏｎとデータを保持する時間τ_ｏｆｆとの間には、τ_ｏｆｆ／τ_ｏｎ〜（トランジスタのオン電流）／（トランジスタのオフ電流）／１００、という関係がある。したがって、オン電流がオフ電流の１０^６倍であれば、τ_ｏｆｆ／τ_ｏｎは１０^４程度である。

この場合、例えば、キャパシタ用スイッチング素子がキャパシタに電荷を取り込むのに要する時間として１００μ秒必要であれば、そのキャパシタとキャパシタ用スイッチング素子は１秒間データを保持できる。もし、データを保持する期間が１秒を超える場合には、保持したデータを位相反転素子に戻して、増幅し、その後、再び、キャパシタに取り込むリフレッシュ操作を１秒ごとに繰り返せばよい。

また、キャパシタに関しても、容量が大きい方が、データを回復する際のエラーが発生しにくい。一方で、容量が大きいと、キャパシタとキャパシタ用スイッチング素子とで構成される回路の応答速度が低下する。しかしながら、上述のように、電源の停止と回復という操作は、論理回路のクロック等に比較すると極めて遅い動きでもよいので、容量が１ｐＦ以下であれば何ら妨げとなるものではない。

なお、ＤＲＡＭに見られるように、一般にキャパシタの容量を大きくする場合には、キャパシタを形成することが困難となる。しかしながら、本実施の形態でキャパシタが形成されるのは、レジスタ（あるいはＳＲＡＭ等）の上であり、その回路の占有する面積は５０Ｆ^２以上であり、通常は１００Ｆ^２乃至１５０Ｆ^２である。

したがって、本実施の形態では、キャパシタは、面積が５０Ｆ^２以上の領域上に形成すればよいので、面積が８Ｆ^２以下の領域にキャパシタを形成するＤＲＡＭに比べると十分に容易に形成され、特殊な作製方法が要求されないプレーナ型のキャパシタでもよい。

また、配線の寄生容量の影響も小さいので、容量層スイッチング素子のオフ特性が十分であれば、キャパシタの容量はＤＲＡＭで使用されるもの（約３０ｆＦ）より十分に小さくてもよい。

なお、位相反転素子からキャパシタに電荷を移す際に、電荷の移動が急激に起こると、位相反転素子の安定性が損なわれ、位相反転素子に保持されていたデータが破壊されてしまうことがある。この際には、キャパシタには誤ったデータが保持されることとなる。

このような問題点を避けるためには、キャパシタ用スイッチング素子のオン電流をある程度低くするとよい。上記のように、移動度が１０ｃｍ^２／Ｖｓ以下のトランジスタはこの目的に適している。

本実施の形態によって、データをキャパシタに退避させて保持でき、記憶素子の電源を停止できるので、記憶素子内の位相反転素子に用いるトランジスタのしきい値を低くしてもよい。すなわち、高速かつ省電力な記憶素子となる。

なお、上記構成においては、位相反転素子にキャパシタの一方の電極が接続し、他方の電極にキャパシタ用スイッチング素子が接続するという構成を有する。この構成では、キャパシタ用スイッチング素子をオンとしたときのゲート電位が、位相反転素子には及ばないという特徴がある。

そのため、キャパシタ用スイッチング素子が長チャネルで、そのため、そのゲート容量がキャパシタよりも大きくても、位相反転素子のノードには、キャパシタ用スイッチング素子のゲートの電位の変動が及ばない。例えば、キャパシタ用スイッチング素子のゲート容量をキャパシタの容量の５倍以上とすることもできる。

なお、上記の例では、１つのフリップフロップ回路に１つのキャパシタとそれに接続する１つのキャパシタ用スイッチング素子を設ける構成を示したが、これに限られず、例えば、フリップフロップ回路の２つのノード（互いに位相が異なる）のそれぞれに接続するキャパシタとキャパシタ用スイッチング素子を設けてもよい。この場合、例えば、接続するノードとしては、１つのインバータの出力と入力とするとよい。

１０１ メモリセル
１０２ トランジスタ
１０３ キャパシタ
１０４ａ ワード線
１０４ｂ ワード線
１０５ ビット線
１０６ ソース線
１０７ 寄生容量
１０８ 寄生容量
１１１ 基板
１１３ａ 不純物領域
１１３ｂ 不純物領域
１１３ｃ 不純物領域
１１３ｄ 不純物領域
１１３ｅ 不純物領域
１１４ａ 接続電極
１１４ｂ 接続電極
１１５ａ キャパシタ電極
１１５ｂ キャパシタ電極
１１６ 層間絶縁物
２０１ 第１絶縁物
２０２ａ ワード線
２０２ｂ ワード線
２０３ 第２絶縁物
２０４ ゲート絶縁物
２０５ 半導体膜
２０６ ドレイン電極
２０７ ソース線
２０８ 第３絶縁物
２０９ 接続電極
２１０ 第１キャパシタ電極
２１１ 誘電体
２１２ 第２キャパシタ電極
２１３ キャパシタ
２１４ 第４絶縁物
２１５ａ ビット線
２１５ｂ ビット線
２１５ｃ ビット線
３０１ 第１絶縁物
３０２ａ ワード線
３０２ｂ ワード線
３０３ 第２絶縁物
３０４ ゲート絶縁物
３０５ 半導体膜
３０７ ソース線
３０８ 開口部
３１０ 第１キャパシタ電極
３１１ 誘電体
３１２ 第２キャパシタ電極
３１３ キャパシタ
３１５ａ ビット線
３１５ｂ ビット線
３１５ｃ ビット線
４０１ ドライバ層
４０２ メモリセルアレイ層
４０３ 半導体膜
４０３ａ メモリセルの形成されている領域
４０３ｂ メモリセルの形成されない領域
４０４ 境界部分
４０５ 半導体膜のない部分
５００ 記憶素子
５０１ 第１の位相反転素子
５０２ 第２の位相反転素子
５０３ スイッチング素子
５０４ スイッチング素子
５０５ キャパシタ
５０６ キャパシタ用スイッチング素子
５０７ Ｐチャネル型トランジスタ
５０８ Ｎチャネル型トランジスタ
５０９ Ｐチャネル型トランジスタ
５１０ Ｎチャネル型トランジスタ
５１１ ＶＤＤ配線
５１２ Ｓｉｇ１配線
５１３ Ｓｉｇ２配線
５１４ ＩＮ配線
５１５ ＯＵＴ配線
５１６ 第１キャパシタ電極
５１７ 第２キャパシタ電極
５１８ ドレイン電極
５１９ 第６層配線
５２０ 誘電体
５２１ 素子分離絶縁物
５２２ 層間絶縁物
５２３ コンタクトプラグ
５２４ 埋め込み絶縁物
５２５ ゲート絶縁物
５２６ 層間絶縁物
５２７ 埋め込み絶縁物
５２８ 半導体膜
５２９ ゲート絶縁物
５３０ ソース線
ＩＮ 信号
ＯＵＴ 信号
Ｓｉｇ１ 信号
Ｓｉｇ２ 信号
Ｓｉｇ３ 信号
ＳＮ ストレージノード

Claims (8)

1. トランジスタと、キャパシタと、ワード線と、ビット線と、を有し、
   前記トランジスタは、ゲート電極と、半導体膜と、ゲート絶縁物と、ソース電極と、ドレイン電極と、を有し、
   導電層の上方に前記ゲート絶縁物が位置し、
   前記導電層は、前記ゲート電極として機能する領域と、前記ワード線として機能する領域と、を有し、
   前記ゲート絶縁物の上方に前記導電層と重なる領域を有する前記半導体膜が位置し、
   前記半導体膜の上方に前記ソース電極及び前記ドレイン電極が位置し、
   前記ソース電極及び前記ドレイン電極の上方に絶縁物が位置し、
   前記絶縁物が有する開口部に、前記ソース電極及び前記ドレイン電極の一方と電気的に接続される導体が位置し、
   前記導体は、前記キャパシタの電極の一方に電気的に接続されており、
   前記キャパシタの電極の他方は、前記ビット線に電気的に接続されており、
   前記導電層は、前記導体の外周部以遠にある閉曲線あるいは多角形に重なる領域を有する半導体メモリ装置。
2. トランジスタと、キャパシタと、ワード線と、ビット線と、を有し、
   前記トランジスタは、ゲート電極と、半導体膜と、ゲート絶縁物と、ソース電極と、ドレイン電極と、を有し、
   導電層が第１の絶縁物の開口部に位置し、
   前記導電層は、前記ゲート電極として機能する領域と、前記ワード線として機能する領域と、を有し、
   前記導電層及び前記第１の絶縁物の上方に前記ゲート絶縁物が位置し、
   前記ゲート絶縁物の上方に前記導電層と重なる領域を有する前記半導体膜が位置し、
   前記半導体膜の上方に前記ソース電極及び前記ドレイン電極が位置し、
   前記ソース電極及び前記ドレイン電極の上方に第２の絶縁物が位置し、
   前記第２の絶縁物が有する開口部に、前記ソース電極及び前記ドレイン電極の一方と電気的に接続される導体が位置し、
   前記導体は、前記キャパシタの電極の一方に電気的に接続されており、
   前記キャパシタの電極の他方は、前記ビット線に電気的に接続されており、
   前記導電層は、前記導体の外周部以遠にある閉曲線あるいは多角形に重なる領域を有する半導体メモリ装置。
3. 請求項１または請求項２において、
   前記ビット線は、前記ワード線と交差することを特徴とする半導体メモリ装置。
4. 請求項１乃至請求項３のいずれか一において、
   前記ソース電極及び前記ドレイン電極の他方として機能する領域を有するソース線は、前記キャパシタの電極の一方に電気的に接続さており、
   前記ソース線は、前記ビット線と平行であることを特徴とする半導体メモリ装置。
5. 請求項１乃至請求項３のいずれか一において、
   前記ソース電極及び前記ドレイン電極の他方として機能する領域を有するソース線は、前記キャパシタの電極の一方に電気的に接続さており、
   前記ソース電極及び前記ドレイン電極の一方は、前記ソース線に取り囲まれていることを特徴とする半導体メモリ装置。
6. 請求項１乃至請求項５のいずれか一において、
   前記キャパシタは、スタック型であることを特徴とする半導体メモリ装置。
7. 請求項１乃至請求項６のいずれか一において、
   前記半導体膜は、酸化物半導体を有することを特徴とする半導体メモリ装置。
8. フリップフロップ回路と、請求項１乃至請求項７のいずれか一に記載の半導体メモリ装置と、を有し、
   前記半導体メモリ装置は、前記フリップフロップ回路に記憶されているデータを、前記キャパシタに退避させる機能を有することを特徴とする半導体装置。

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