JPH07114792A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 レイアウトが容易であり、かつ大きな読出電
位差を備えるダイナミック型半導体記憶装置を提供す
る。 【構成】 メモリセルアレイは、列方向に沿って複数の
メモリセルグループ（ＭＧ０，ＭＧ１）に分割される。
各メモリセルグループにおいてサブビット線ＳＢＬおよ
びサブセルプレート線ＳＣＰＬが配置される。１列のメ
モリセルに対して１対のメインビット線（ＭＢＬ，／Ｍ
ＢＬ）が配設される。サブセルプレート線各々に対して
は、グループ選択信号（ＤＢＳ）に応答して一方のメイ
ンビット線へサブセルプレート線を接続するスイッチン
グトランジスタ（ＴＤ）が設けられる。サブビット線の
各々には、グループ選択信号ＢＳに応答して対応のサブ
ビット線を他方のメインビット線に接続するスイッチン
グトランジスタが設けられる。サブセルプレート線へ
は、グループ選択信号ＣＰＰＲに応答して導通するスイ
ッチングトランジスタを介して一定の電圧ＶＢＬが伝達
される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、メモリセルが、キャパシタに情報を電荷の形
態で記憶するダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）に関する。より特定的には、この発明
は、ビット線がメモリセルが接続するサブビット線と、
サブビット線が接続するメインビット線とで構成される
ダイナミック・ランダム・アクセス・メモリに関する。

【０００２】

【従来の技術】図１８は従来のダイナミック・ランダム
・アクセス・メモリのメモリセルアレイ部の構成を概略
的に示す図である。図１８に示す構成は、たとえば特開
昭６２−２９８０８９号公報に示されている。図１８に
おいては１列のメモリセルに関連する部分の構成を示
す。

【０００３】図１８を参照して、メモリセルＭＣは、Ｎ
個のグループ１０Ａ−１０Ｎに分割して配置される。メ
モリセルＭＣは、１個のトランジスタ７と、一方電極が
トランジスタ７に接続されるキャパシタ８を含む。

【０００４】Ｎ個のメモリセルのグループそれぞれに対
応して、サブビット線２０Ａ、３０Ａ、…が配置され
る。図１８においては、メモリセルグループ１０Ａにお
けるサブビット線２０Ａおよび３０Ａのみを示す。メモ
リセルＭＣのトランジスタ８は、交互にサブビット線２
０Ａおよび３０Ａに接続される。各メモリセルＭＣのキ
ャパシタ８の他方電極（トランジスタ７に接続されない
電極）は共通にセルプレート線５２に接続される。セル
プレート線５２へは一定の電圧Ｖｃｐが伝達される。

【０００５】メモリセルグループ１０Ａ〜１０Ｎに共通
にメインビット線２および３が配設される。メモリセル
グループ１０Ａ〜１０Ｎそれぞれに対応してスイッチ回
路５Ａ〜５Ｎおよび６Ａ〜６Ｎが設けられる。

【０００６】スイッチ回路５Ａ〜５Ｎは、ブロック選択
回路１７Ａ〜１７Ｎからのブロック選択信号φＳＡ〜φ
ＳＮにそれぞれ応答して、対応のグループのサブビット
線２０Ａ、３０Ａ、…をメインビット線２および３に接
続する。

【０００７】スイッチ回路６Ａ〜６Ｎは、インバータ回
路１５Ａ〜１５Ｎを介して与えられるブロック選択信号
／φＳＡ〜／φＳＮに応答して、対応のメモリセルグル
ープのサブビット線２０Ａ、３０Ａ、…を一定電圧ＶＤ
供給伝達線４から切離す。

【０００８】メモリセルＭＣのトランジスタ７に対応し
て、メインビット線２および３（サブビット線２０Ａ、
３０Ａ、…）と交差する方向にワード線９−１〜９−
Ｍ、…が配設される。図１８においては、メモリセルグ
ループ１０Ａにおけるワード線９−１〜９−Ｍのみを示
す。ワード線９−１〜９−Ｍ、…にはロウデコーダ１６
からの行選択信号が与えられる。ロウデコーダ１６は、
図示しないロウアドレスビットをデコードし、１本のワ
ード線を選択状態とする。ブロック選択回路１７Ａ〜１
７Ｎは、この選択されたワード線を含むメモリセルグル
ープに対してのみブロック選択信号を活性状態とする。

【０００９】メインビット線２および３に対しては、セ
ンスアンプおよびセンスアンプ出力を内部データバスへ
伝達するためのＩＯゲートなどを含む周辺回路１８が設
けられる。次に動作について説明する。

【００１０】スタンバイ状態においては、ロウデコーダ
１６およびブロック選択回路１７Ａ〜１７Ｎの出力はす
べてローレベルにある。これにより、スイッチ回路５Ａ
〜５Ｎはオフ状態、スイッチ回路６Ａ〜６Ｎはオン状態
にある。メモリセルグループ１０Ａ〜１０Ｎそれぞれに
おいて、サブビット線２０Ａ、３０Ａ、…はスイッチ回
路６Ａ〜６Ｎを介して一定の基準電圧ＶＤにプリチャー
ジされている。セルプレート線５２には常時一定の電圧
Ｖｃｐが供給されている。

【００１１】アクセス時においては、外部からロウアド
レスストローブ信号／ＲＡＳ、チップイネーブル信号／
ＣＥなどのアクセス開始指示信号が与えられる。このア
クセス開始指示信号に応答して内部アドレス信号が発生
され（外部から与えられたアドレス信号に従って）、ロ
ウデコーダ１６およびブロック選択回路１７Ａ〜１７Ｎ
へ与えられる。ロウデコーダ１６はこの与えられた内部
アドレス信号をデコードし、１本のワード線を選択する
信号を発生する。またこのときブロック選択回路１７Ａ
〜１７Ｎはメモリセルグループを選択するために、この
選択されたワード線を含むメモリセルグループに対する
ブロック選択信号を活性状態とする。今、ワード線９−
１が選択されたとする。

【００１２】このとき、まずブロック選択回路１７Ａの
信号φＳＡがハイレベルとなり、またブロック選択信号
／φＳＡがローレベルとなる。これによりスイッチ回路
５Ａがオン状態、スイッチ回路６Ａがオフ状態となり、
サブビット線２０Ａおよび３０Ａがメインビット線２お
よび３に接続される。サブビット線２０Ａおよび３０Ａ
は、一定の電圧ＶＤが供給されずフローティング状態と
なる。

【００１３】ワード線９−１の電位レベルがハイレベル
へ上昇すると、メモリセルＭＣのトランジスタ７がオン
状態となり、キャパシタ８の蓄積電荷がサブビット線２
０Ａ上に伝達される。このサブビット線２０Ａ上の電位
変化が、スイッチ回路５Ａを介してメインビット線２上
へ伝達される。サブビット線３０Ａは、メモリセルキャ
パシタ８の電荷が伝達されないため、プリチャージ電位
ＶＤを維持する。

【００１４】次いで周辺回路１８に含まれるセンスアン
プが活性状態となり、このメインビット線２および３、
およびサブビット線２０Ａおよび３０Ａ上の電位差が増
幅される。データ読出時においては、コラムデコーダ
（図示せず）からの列選択信号に従ってＩＯゲート（周
辺回路１８に含まれる）が選択され、周辺回路１８に含
まれるセンスアンプにより増幅されたデータが内部デー
タ線上に伝達される。データ書込時においては、この状
態で、内部データバスを介して書込データが伝達され、
メインビット線２および３、サブビット線２０Ａおよび
３０Ａの電位が書込データに対応した電位レベルとな
る。

【００１５】１つのメモリサイクルが完了すると、選択
されたワード線９−１の電位がローレベルに立下がり、
次いでブロック選択信号φＳＡがローレベル、ブロック
選択信号／φＳＡがハイレベルとなる。サブビット線２
０Ａおよび３０Ａは再び一定電圧ＶＤ供給伝達線４に接
続され、その電位が一定電圧ＶＤのレベルとなる。

【００１６】非選択メモリセルグループ（選択されたワ
ード線を含まないメモリセルグループ）１０Ｂ〜１０Ｎ
においては、スイッチ回路６Ｂ〜６Ｎはオン状態であ
り、スイッチ回路５Ｂ〜５Ｎはオフ状態であり、サブビ
ット線は一定の電圧ＶＤレベルに保持されている。

【００１７】セルプレート線５２に常時一定のセルプレ
ート電圧Ｖｃｐが供給されている場合においても、非選
択メモリセルグループにおけるサブビット線は、その電
位が一定電圧ＶＤに保持されているため、このセルプレ
ート線５２とメインビット線２および３とをシールド
し、これによりメインビット線２および３の寄生容量の
低減を図る。

【００１８】

【発明が解決しようとする課題】半導体記憶装置の大容
量化につれて、１列に配列されるメモリセルの数が多く
なり、またメモリセルのサイズも小さくなり、応じてキ
ャパシタ８の容量値も小さくなる。このようなメモリセ
ルキャパシタ８の容量値が小さくなるとその蓄積電荷量
が小さくなり、十分な電位変化をメインビット線２およ
び３に与えるのが困難になるという問題が生じる。以下
に図１９および図２０を参照してメインビット線２およ
び３の電位変化量を求める。

【００１９】今、図１９（Ａ）に示すようなプリチャー
ジ状態を考える。メインビット線２および３の各々の寄
生容量をＣｍｂとし、サブビット線２０Ａおよび３０Ａ
の寄生容量をＣｓｂとする。メモリセルのキャパシタ８
の容量値をＣｓとする。今、説明を簡単にするために、
プリチャージ状態においては、メインビット線２、３お
よびサブビット線２０Ａおよび３０Ａのプリチャージ電
位はすべて同じＶＤ＝Ｖｃｃ／２とする。ここでＶｃｃ
は動作電源電圧を示す。またメモリセルのキャパシタ８
のセルプレート電位ＶｃｐもＶｃｃ／２に等しいとす
る。

【００２０】図１９（Ｂ）に示す電気等価回路から明ら
かなように、プリチャージ状態においては、メインビッ
ト線２および３の蓄積電荷Ｑｍｂ、サブビット線２０Ａ
および３０Ａの蓄積電荷Ｑｓｂ、およびメモリセルキャ
パシタ８の蓄積電荷Ｑｓは以下のようにして表わされ
る。

【００２１】 Ｑｍｂ＝ＶＤ・Ｃｍｂ＝Ｖｃｃ・Ｃｍｂ／２、 Ｑｓｂ＝ＶＤ・Ｃｓｂ＝Ｖｃｃ・Ｃｍｓ／２、 Ｑｓ＝（Ｖ−Ｖｃｐ）・Ｃｓ＝（Ｖ−Ｖｃｃ／２）・Ｃ
ｓ ここでＶはメモリセルへの書込電圧であり、ハイレベル
のデータが書込まれた場合にはＶ＝Ｖｃｃであり、ロー
レベルのデータが書込まれた場合にはＶ＝０である。

【００２２】図２０（Ａ）に示すように、メモリセルデ
ータ読出時においては、サブビット線２０Ａがメインビ
ット線２に接続され、このサブビット線２０Ａにはメモ
リセルキャパシタ８が接続される。メインビット線３に
はサブビット線３０Ａが接続されるが、サブビット線３
０Ａにはメモリセルキャパシタが接続されていない。こ
の状態においては、図２０（Ｂ）に示すように、メモリ
セルキャパシタ８、サブビット線２０Ａおよびメインビ
ット線２の電位が読出電位ＶＲとなる。この状態におい
ては、各メインビット線２、サブビット線２０Ａおよび
メモリセルキャパシタ８の蓄積電荷Ｑｍｂ′、Ｑｓ
ｂ′、およびＱｓ′は以下のように表わされる。

【００２３】Ｑｍｂ′＝ＶＲ・Ｃｍｂ、 Ｑｓｂ′＝ＶＲ・Ｃｓｂ、 Ｑｓ′＝（ＶＲ−Ｖｃｐ）・Ｃｓ プリチャージ状態とメモリセルデータ読出時において、
電荷の全体量は変化しないため、電荷保存則から、 Ｑｍｂ＋Ｑｓｂ＋Ｑｓ＝Ｑｍｂ′＋Ｑｓｂ′＋Ｑｓ′、 が得られる。上式にそれぞれの値を代入すると、 （Ｃｍｂ＋Ｃｓｂ−Ｃｓ）・Ｖｃｃ／２＋Ｖ・Ｃｓ ＝（Ｃｍｂ＋Ｃｓｂ＋Ｃｓ）・ＶＲ−Ｃｓ・Ｖｃｃ／２ 上式を変形すると、 ＶＲ＝｛（Ｃｍｂ＋Ｃｓｂ）・Ｖｃｃ／２＋Ｖ・Ｃｓ｝
／（Ｃｍｂ＋Ｃｓｂ＋Ｃｓ） が得られる。メインビット線３の電位はプリチャージ状
態のＶｃｃ／２の電位レベルである。したがって、デー
タ読出時におけるメインビット線２および３の間の電位
差（読出電圧）ΔＶは、 ΔＶ＝ＶＲ−Ｖｃｃ／２ ＝｛（Ｖ−Ｖｃｃ／２）・Ｃｓ／（Ｃｍｂ＋Ｃｓｂ＋Ｃ
ｓ）｝、 で与えられる。リストア時またはデータ書込時における
メモリセルの書込電圧ＶはＶｃｃまたは０である。した
がって、 ΔＶ＝±Ｃｓ・Ｖｃｃ／（２・（Ｃｍｂ＋Ｃｓｂ＋Ｃｓ））…（１） が得られる。

【００２４】サブビット線は、それに接続されるメモリ
セルの数が通常の非階層構造のビット線の場合に比べ、
少なくなり、またサブビット線の長さも短くなるため、
その寄生容量Ｃｓｂは、非階層構造のビット線の場合に
比べて小さくなる。しかしながら、メインビット線が設
けられており、このメインビット線は１列全体にわたっ
て延びるため、その配線容量は存在する。したがって、
このような階層ビット線構造においても、読出電圧をで
きるだけ大きくするのが、高集積化の観点からは望まし
い。

【００２５】したがって、この発明の１つの目的は、読
出電圧を大幅に大きくすることのできる階層ビット線構
造を備えた半導体記憶装置を提供することである。

【００２６】また高集積化に伴ってメインビット線のピ
ッチは狭くなる。メインビット線対に対して、その行方
向については１つのサブビット線対が配置される。サブ
ビット線対はスイッチングトランジスタを介してメイン
ビット線対に接続される。したがって、サブビット線間
の間隔はメインビット線の間隔よりも少し小さくなる。
このとき、また高集積化のためにメインビット線のピッ
チが小さくされると応じてサブビット線のピッチも小さ
くなる。サブビット線対の間には２つのメモリセルを配
置する必要がある。したがって、サブビット線のピッチ
が小さくなるにつれメモリセルのレイアウトが極めて困
難になるという問題が発生する。

【００２７】また、サブビット線のピッチ条件を緩和す
るために、メインビット線とサブビット線とを異なる配
線層で構成することが考えられる。この場合において
も、サブビット線を異なる配線層で構成するメインビッ
ト線ヘ接続するためのスイッチング回路が必要とされ
る。このスイッチング回路はブロック選択信号に応答し
て動作する。レイアウトの観点からは、同じパターンを
繰返すのが面積利用効率、レイアウトの容易化などの点
からは好ましい。したがって、このようなメモリセルグ
ループ選択のためのスイッチがメモリセルアレイにおけ
る繰返しパターンに悪影響を及ぼすことなく配置するの
が好ましい。

【００２８】それゆえ、この発明の他の目的はレイアウ
トが大幅に容易となるメモリセルアレイ構造を提供する
ことである。

【００２９】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、行列状に配列される複数のメモリセルを有す
るメモリセルアレイを含む。このメモリセルアレイの各
列のメモリセルは複数のグループに分割される。メモリ
セルの各々は、トランジスタと、このトランジスタに接
続される一方電極を有するキャパシタとを備える。

【００３０】この発明に係る半導体記憶装置はさらに、
各列に対応して配設される複数のメインビット線対と、
各列において、メモリセルのグループに対応して配設さ
れ、各々に対応のメモリセルグループのメモリセルのト
ランジスタが結合される複数のサブビット線と、各列に
おいて、メモリセルのグループに対応して配設され、各
々に対応のメモリセルグループのメモリセルのキャパシ
タの他方電極が接続される複数のセルプレート線を含
む。

【００３１】この発明に係る半導体記憶装置はさらに、
第１のグループ選択信号に応答して、この第１のグルー
プ選択信号により選択されたグループのサブビット線を
対応のメインビット線対の一方のメインビット線に接続
するための第１の接続手段と、第２のグループ選択信号
に応答して、この第２のグループ選択信号により選択さ
れたグループに対応するセルプレート線を対応のメイン
ビット線対の他方ビット線に接続するための第２の接続
手段と、一定電圧を各セルプレート線へ伝達するための
一定電圧伝達信号線と、第３のグループ選択信号に応答
して、この第３のグループ選択信号により選択されたグ
ループに対応するセルプレート線を一定電圧伝達線から
切離す切離し手段とを備える。第１ないし第３のグルー
プ選択信号は各列において同じグループを選択する。

【００３２】

【作用】各メモリセルグループにおいて、１対のメイン
ビット線対の間には１本のサブビット線とセルプレート
線とが配設されるだけであり、サブビット線のピッチ条
件が大幅に緩和される。

【００３３】また、メインビット線と交差する方向にお
いて、１対のメインビット線の間には、１つのメモリセ
ルを配置する領域が必要とされるだけであり、メモリセ
ルの占有面積をビット線と交差する方向において大きく
することができ、メモリセルのレイアウトが容易とな
る。

【００３４】さらに、一方のメインビット線には、メモ
リセルトランジスタおよびサブビット線ならびに第１の
接続手段を介してメモリセルキャパシタの一方電極の蓄
積電荷が伝達される。一方、他方メインビット線には、
切離し手段によりフローティング状態とされたセルプレ
ート線が第２の接続手段により接続される。したがっ
て、他方メインビット線には一方メインビット線の電位
変化と変化方向が逆となる電位変化が生じ、読出電圧を
大幅に大きくすることができる。

【００３５】

【実施例】

実施例１ 図１はこの発明の第１の実施例である半導体記憶装置の
要部の構成を示す図である。図１において、１列のメモ
リセルのうちの２つのメモリセルグループＭＧ０および
ＭＧ１のみを示す。

【００３６】図１において、メモリセルグループＭＧ０
は、１列のメモリセルのうちの複数（ｍ個）のメモリセ
ルＭＣを含む。メモリセルＭＣの各々は、情報を記憶す
るキャパシタ８と、このキャパシタへのアクセスを行な
うためのトランジスタ７とを含む。メモリセルトランジ
スタ７は、サブビット線ＳＢ０または／ＳＢＬ０に結合
される。キャパシタ８の一方電極はメモリセルトランジ
スタ７の一方導通端子に接続され、他方電極はサブセル
プレート線ＳＣＰＬ０に接続される。サブセルプレート
線ＳＣＰＬ０は、スイッチングトランジスタＴ５ａを介
して一定電圧ＶＢＬ（たとえばＶｃｃ／２）を受ける。
スイッチングトランジスタＴ５ａは、メモリセルグルー
プ選択信号ＣＰＰＲ０に応答して導通または非導通とな
る。

【００３７】メモリセルＭＣに対応して、メインビット
線ＭＢＬおよび／ＭＢＬと交差する方向にワード線ＷＬ
０ないしＷＬｍが配設される。ワード線ＷＬ０ないしＷ
Ｌｍのそれぞれは対応の行のメモリセルのトランジスタ
７のゲート電極に接続される。

【００３８】サブビット線ＳＢＬ０および／ＳＢＬ０
は、それぞれグループ選択信号ＢＳｅ０およびＢＳｏ０
に応答して導通するスイッチングトランジスタＴ１ａお
よびＴ２ａを介してメインビット線ＭＢＬおよび／ＭＢ
Ｌに接続される。

【００３９】グループ選択信号ＢＳｅ１およびＢＳｏ０
は、メモリセルグループ選択情報のみならず選択された
ワード線がそのメモリセルグループにおいて偶数番目で
あるか奇数番目であるかを示す情報を含む。たとえばワ
ード線ＷＬ０が選択された場合、このワード線ＷＬ０に
付された番号「０」は偶数であるため、グループ選択信
号ＢＳｅ０が活性化される。ワード線ＷＬ１が選択され
た場合には、そのワード線ＷＬ１に付された番号「１」
が奇数であるため、グループ選択信号ＢＳｏ０が活性化
される。

【００４０】さらに、サブセルプレート線ＳＣＰＬ０と
メインビット線ＭＢＬとの間には、グループ選択信号Ｄ
Ｗｏ０に応答して導通するスイッチングトランジスタＴ
３ａが設けられ、サブセルプレート線ＳＣＰＬ０とメイ
ンビット線／ＭＢＬとの間にはグループ選択信号ＤＷｅ
０に応答して導通するスイッチングトランジスタＴ４ａ
が設けられる。グループ選択信号ＤＷｏ０およびＤＷｅ
０は、グループ選択信号ＢＳｏ０およびＢＳｅ０と同様
グループ選択情報とワード線の奇数／偶数情報を含む。

【００４１】メインビット線ＭＢＬおよび／ＭＢＬには
さらに、活性化信号ＳＥおよび／ＳＥに応答して活性化
され、メインビット線ＭＢＬおよび／ＭＢＬの電位差を
差動的に増幅するセンスアンプＳＡと、イコライズ／プ
リチャージ信号ＤＬＥＱに応答してメインビット線ＭＢ
Ｌおよび／ＭＢＬへ一定の基準電圧ＶＢＬ（たとえばＶ
ｃｃ／２）を伝達するプリチャージトランジスタＴ６お
よびＴ７が設けられる。

【００４２】メモリセルグループＭＧ１も、メモリセル
グループＭＧ０と同様の構成を備える。サブセルプレー
ト線ＳＣＰＬ１には、信号ＣＰＰＲ１に応答して導通す
るスイッチングトランジスタＴ５ｂを介して一定の基準
電圧ＶＢＬが伝達される。このメモリセルグループＭＧ
１に含まれるサブビット線（図１には示さず）には、グ
ループ選択信号ＢＳｅ１およびＢＳｏ１に応答してメイ
ンビット線ＭＢＬおよび／ＭＢＬに対応のサブビット線
を接続するスイッチングトランジスタＴ１ｂおよびＴ２
ｂが設けられる。次に動作についてその動作波形図であ
る図２を参照して説明する。

【００４３】スタンバイ状態においては、信号ＢＬＥ
Ｑ、ＣＰＰＲ０、ＣＰＰＲ１が活性状態のハイレベルに
あり、残りの信号は非活性状態にある。この状態におい
ては、メインビット線ＭＢＬおよび／ＭＢＬは、プリチ
ャージトランジスタＴ６およびＴ７を介して一定の基準
電圧ＶＢＬにプリチャージされる。また、サブセルプレ
ート線ＳＣＰＬ０、ＳＣＰＬ１へはトランジスタＴ５ａ
およびＴ５ｂを介して一定の基準電圧ＶＢＬが伝達され
る。

【００４４】ロウアドレスストローブ信号／ＲＡＳが活
性状態のローレベルに立下がると、メモリサイクルが始
まる。ロウアドレスストローブ信号／ＲＡＳの立下がり
に応答してアドレス信号Ａｄｄが行アドレスＲＡとして
取込まれ、この行アドレスＲＡに従った行選択動作が実
行される。このロウアドレスストローブ信号／ＲＡＳの
立下がりに応答して、信号ＢＬＥＱが非活性状態のロー
レベルとなり、メインビット線ＭＢＬおよび／ＭＢＬは
電気的にフローティング状態とされる。この後、ロウア
ドレスＲＡに従って内部アドレス信号ＲＡ０，／ＲＡ０
が確定すると、この内部アドレス信号ＲＡ０，／ＲＡ０
に従ってグループ選択信号ＣＰＰＲ０はローレベルとな
り、サブセルプレート線ＳＣＰＬ０は一定の基準電圧Ｖ
ＢＬでフローティング状態となる。ここでは内部ロウア
ドレス信号ＲＡ０，／ＲＡ０はメモリセルグループＭＧ
０内のワード線ＷＬ０を指定している場合を想定する。

【００４５】内部ロウアドレス信号ＲＡ０，／ＲＡ０に
従って、グループ選択信号ＢＳｅ０が活性状態のハイレ
ベルとなり、サブビット線ＳＢＬ０がメインビット線Ｍ
ＢＬに接続される。メモリセルグループは、ロウアドレ
ス信号の上位ビットにより指定され、選択ワード線の偶
数／奇数は、ロウアドレス信号の最下位ビットにより決
定される。このとき、メモリグループＭＧ１において
は、信号ＣＰＰＲ１は活性状態のハイレベルにあり、サ
ブセルプレート線ＳＣＰＬ１にはスイッチングトランジ
スタＴ５ｂを介して基準電圧ＶＢＬが伝達される。

【００４６】次いでこの内部ロウアドレス信号ＲＡ０，
／ＲＡ０に従って、ワード線ＷＬ０の電位がハイレベル
へと立上がる。このときまた、ブロック選択信号ＤＷｅ
０がハイレベルとなり、サブセルプレート線ＳＣＰＬ０
がスイッチングトランジスタＴ４ａを介してメインビッ
ト線／ＭＢＬに接続される。サブセルプレート線ＳＣＰ
Ｌ０はスイッチングトランジスタＴ５ａにより基準電圧
ＶＢＬ供給源から切離されている。したがって、ワード
線ＷＬの選択時において、メモリセルＭＣのトランジス
タ７を介してキャパシタ８の蓄積電荷がサブビット線Ｓ
ＢＬ０からメインビット線ＭＢＬへ伝達されると、それ
と符号の逆の電荷がスイッチングトランジスタＴ４ａを
介してサブセルプレート線ＳＣＰＬ０から相補メインビ
ット線／ＭＢＬに伝達される。たとえばメモリセルＭＣ
（ワード線ＷＬ０とサブビット線ＳＢＬ０との交点に位
置する）がハイレベルの情報を記憶している場合、メイ
ンビット線ＭＢＬの電位が上昇すると、相補メインビッ
ト線／ＭＢＬの電位は低下する。これにより、メインビ
ット線ＭＢＬおよび／ＭＢＬの電位差、すなわち読出電
圧は従来の構成に比べて大幅に大きくすることができ
る。

【００４７】グループ選択信号ＤＷｅ０が所定期間経過
後にローレベルに立下がり、スイッチングトランジスタ
Ｔ４ａがオフ状態となり、サブセルプレート線ＳＣＰＬ
０はメインビット線／ＭＢＬから切離される。これに応
答して、次いでグループ選択信号ＣＰＰＲ０がハイレベ
ルに立上がり、サブセルプレート線ＳＣＰＬ０へはスイ
ッチングトランジスタＴ５ａを介して一定の基準電圧Ｖ
ＢＬが伝達される。

【００４８】この後センスアンプ活性化信号ＳＥおよび
／ＳＥがそれぞれハイレベルおよびローレベルの活性状
態となり、このメインビット線ＭＢＬ，／ＭＢＬの電位
差がセンスアンプＳＡにより増幅される。

【００４９】データの書込または読出が行なわれた後、
信号／ＲＡＳが非活性状態のハイレベルへ立上がり、内
部ロウアドレス信号ＲＡ０、／ＲＡ０が非活性状態とさ
れ、選択ワード線ＷＬ０の電位がローレベルとなり、そ
の後センスアンプ活性化信号ＳＥおよび／ＳＥも非活性
状態となる。

【００５０】センスアンプ活性化信号ＳＥおよび／ＳＥ
が非活性状態となった後、プリチャージ信号ＢＬＥＱが
ハイレベルとなり、メインビット線ＭＢＬおよび／ＭＢ
Ｌの電位は一定の基準電圧ＶＢＬ（＝Ｖｃｃ／２）のレ
ベルへ復帰する。このときまだグループ選択信号ＢＳｅ
０はハイレベルにあり、サブビット線ＳＢＬ０はプリチ
ャージトランジスタＴ６およびメインビット線ＭＢＬを
介して中間電位の基準電圧ＶＢＬにプリチャージされ
る。このプリチャージの完了後グループ選択信号ＢＳｅ
０が非活性状態のローレベルに立下がり、サブビット線
ＳＢＬ０とメインビット線ＭＢＬとが切離される。上述
の一連の動作により１つのメモリサイクルが完了する。

【００５１】次に、読出電圧の増加量について説明す
る。今、図３（Ａ）および（Ｂ）に示すように、メイン
ビット線ＭＢＬおよび／ＭＢＬの寄生容量をＣｍｂ、サ
ブビット線ＳＢＬの寄生容量をＣｓｂ、サブセルプレー
ト線ＳＣＰＬの寄生容量をＣｃ、メモリセルキャパシタ
の容量をＣｓとする。図３（Ａ）に示すスタンバイ状態
において、各容量に蓄積されている電荷は以下のように
表わされる。

【００５２】Ｑｍｂ＝Ｑｍｂｂ＝Ｖｃｃ・Ｃｍｂ／２、 Ｑｓｂ＝Ｖｃｃ・Ｃｍｂ／２、 Ｑｓ＝（Ｖ−Ｖｃｃ／２）・Ｃｓ、 Ｑｃｐ＝Ｖｃｃ・Ｃｃ／２ ただし、ＱｍｂおよびＱｍｂｂは、メインビット線ＭＢ
Ｌおよび／ＭＢＬの寄生容量に蓄積される電荷を示し、
Ｑｓｂは、サブビット線ＳＢＬの寄生容量の蓄積電荷を
示し、Ｑｓはメモリセルキャパシタのストレージノード
の蓄積電荷を示す。またＶは、メモリセルキャパシタＣ
ｓの書込電圧を示す。すなわちＶ＝Ｖｃｃまたは０であ
る。

【００５３】次に図３（Ｂ）に示すように、ワード線選
択直後においては、サブセルプレート線ＳＣＰＬが基準
電圧ＶＢＬ（＝Ｖｃｃ／２）から切離され、相補メイン
ビット線／ＭＢＬに接続される。またサブビット線ＳＢ
Ｌはメインビット線ＭＢＬに接続される。このときの各
容量の蓄積電荷は以下のように表わされる。

【００５４】Ｑｍｂ′＝ＶＲ・Ｃｍｂ、 Ｑｓｂ′＝ＶＲ ・Ｃｓｂ、 Ｑｓ′＝（ＶＲ−ＶＲＢ）・Ｃｓ、 Ｑｃｐ′＝ＶＲＢ・Ｃｓ、 Ｑｍｂｂ′＝ＶＲＢ・Ｃｍｂ ここで、Ｑｍｂ′はメインビット線ＭＢＬの寄生容量の
蓄積電荷を示し、Ｑｓｂ′はサブビット線ＳＢＬの寄生
容量の蓄積電荷を示し、Ｑｓ′はメモリセルキャパシタ
のストレージノードの蓄積電荷を示し、Ｑｃｐ′はセル
プレート線の寄生容量の蓄積電荷を示し、Ｑｍｂｂ′は
相補メインビット線／ＭＢＬの寄生容量の蓄積電荷を示
す。ＶＲおよびＶＲＢは、メインビット線ＭＢＬおよび
／ＭＢＬの電位を示す。

【００５５】サブビット線ＳＢＬとサブセルプレート線
ＳＣＰＬとはメモリセルキャパシタにより、直流的に分
離されており、これらの間の電荷の移動は存在しない。
メモリセルキャパシタ８のストレージノードの蓄積電荷
の変化に応じてそのセルプレートにおける電荷量が変化
するだけである。したがって、電荷保存側から、 Ｑｍｂ＋Ｑｓｂ＋Ｑｓ＝Ｑｍｂ′＋Ｑｓｂ′＋Ｑｓ′、 Ｑｍｂｂ＋Ｑｃｐ−Ｑｓ＝Ｑｍｂｂ′＋Ｑｃｐ′−Ｑ
ｓ′ が得られる。これらの式から、 （Ｖｃｃ・Ｃｍｂ／２）＋（Ｖｃｃ・Ｃｓｂ）／２＋
（Ｖ−Ｖｃｃ／２）・Ｃｓ＝ＶＲ・Ｃｍｂ＋ＶＲ・Ｃｓ
ｂ＋（ＶＲ−ＶＲＢ）・Ｃｓ、 （Ｖｃｃ・Ｃｍｂ）／２＋（Ｖｃｃ・Ｃｃ）／２−（Ｖ
−Ｖｃｃ／２）・Ｃｓ＝ＶＲＢ・Ｃｍｂ＋ＶＲＢ・Ｃｓ
−（ＶＲ−ＶＲＢ）・Ｃｓ が得られる。電圧Ｖは、Ｖｃｃ／２または０であるた
め、上２式からメインビット線の電位差ΔＶ＝｜ＶＲ−
ＶＲＢ｜は、

【００５６】

【数１】

【００５７】となる。サブセルプレート線ＳＣＰＬの寄
生容量Ｃｃとサブビット線ＳＢＬの寄生容量Ｃｓｂがほ
ぼ等しいとすると、

【００５８】

【数２】

【００５９】が得られる。したがって、先に見た先行技
術の階層ビット線構造の場合の読出電圧ΔＶよりも分母
の項（Ｃｍｂ＋Ｃｓｂ）にかかる係数が１／２となり、
読出電位差が大幅に大きくなる。

【００６０】サブセルプレート線ＳＣＰＬにはキャパシ
タの電極が接続されるだけであり、トランジスタのソー
ス／ドレインは接続されない。したがってサブセルプレ
ート線にはジャンクション容量が存在せず、サブビット
線の寄生容量よりもサブセルプレート線の寄生容量が小
さくなるため、式（２）で表わされる読出電位差よりも
より大きな読出電位差が実際には現われる。

【００６１】図４にメモリセルキャパシタにハイレベル
の電圧が書込まれていた場合の読出時における電荷の移
動状態を示す。図４（ａ）において、メモリセルキャパ
シタＣｓがメインビット線ＭＢＬに接続されると、メモ
リセル容量Ｃｓに蓄積されていた電荷＋Ｑの一部の電荷
＋ｑがサブビット線ＳＢＬおよびメインビット線ＭＢＬ
の寄生容量Ｃｍｂ＋Ｃｓｂに移動する。これにより、図
４（ｂ）に示すようにメインビット線ＭＢＬの電位が上
昇する。

【００６２】一方、メモリセル容量Ｃｓのセルプレート
電極は、サブセルプレート線を介してメインビット線／
ＭＢＬに接続される。メモリセルキャパシタＣｓからメ
インビット線ＭＢＬへの電荷＋ｑの流失を補うために、
相補メインビット線／ＭＢＬおよびサブセルプレート線
ＳＣＰＬの寄生容量Ｃｍｂ＋Ｃｓｂからメモリセルキャ
パシタＣｓのセルプレート電極へ電荷＋ｑが流入する。
これにより、メインビット線／ＭＢＬの電位が下降す
る。

【００６３】したがって、図４（ｂ）に示すように、メ
インビット線ＭＢＬおよび／ＭＢＬの読出電位差ΔＶは
セルプレート電位固定の場合の構成と比べて大幅に拡大
される。セルプレートの電位が固定されている場合には
メインビット線／ＭＢＬの電位はプリチャージ電位ＶＢ
Ｌ（＝Ｖｃｃ／２）を維持するため、図４（ｂ）に示す
破線の電位を維持している。

【００６４】図５にメモリセルキャパシタＣｓにローレ
ベルの電圧が書込まれた場合のデータ読出時における電
荷の移動状態を示す。図５（ａ）に示すように、メモリ
セルキャパシタＣｓがサブビット線ＳＢＬおよびメイン
ビット線ＭＢＬに接続されると、メインビット線ＭＢＬ
およびサブビット線ＳＢＬの寄生容量Ｃｍｂ＋Ｃｓｂに
蓄積されていた電荷の一部＋ｑがメモリセルキャパシタ
Ｃｓへ流入する。この結果、メインビット線ＭＢＬの電
位がそのプリチャージ電位ＶＢＬよりも下降する。

【００６５】一方、メモリセルキャパシタＣｓのセルプ
レート電極はサブセルプレート線を介して相補メインビ
ット線／ＭＢＬに接続される。したがって、メインビッ
ト線ＭＢＬおよびサブビット線ＳＢＬからメモリセルキ
ャパシタＣｓに流入する電荷＋ｑに対するバランスを保
つために、メモリセルキャパシタＣｓのセルプレート電
極からメインビット線／ＭＢＬおよびサブセルプレート
線へ電荷＋ｑが流出する。これにより、相補メインビッ
ト線／ＭＢＬの電位が上昇する。したがって図５（ｂ）
に示すように、相補メインビット線／ＭＢＬの電位とメ
インビット線ＭＢＬの電位差ΔＶが大きくなる。

【００６６】サブセルプレート線をメインビット線から
切離して固定電位ＶＢＬに接続した状態でセンスアンプ
を活性化させる。これによりセンスアンプは誤動作する
ことなく確実に読出されたデータの増幅を行なうことが
できる。またこのときセンスアンプ動作時においてはセ
ルプレート線はメインビット線／ＭＢＬから切離されて
おり、固定電位ＶＢＬが印加されているため、メモリセ
ルキャパシタＣｓの電極間に印加される電圧は最大Ｖｃ
ｃ／２であり、このメモリセルキャパシタの絶縁特性は
十分保証される。

【００６７】実施例２ 図６はこの発明の第２の実施例である半導体記憶装置の
要部の構成を示す図である。図６においては２列に配列
されたメモリセルのうちの２つのメモリセルグループＭ
Ｇ０およびＭＧ１の部分の構成を示す。

【００６８】図６を参照して、メモリセルグループＭＧ
０において、メインビット線ＭＢＬ０および／ＭＢＬ０
の間には、サブビット線ＳＢＬ００およびサブセルプレ
ート線ＳＣＰＬ００が配設される。サブビット線ＳＢＬ
００にはメモリセルＭＣのトランジスタ７の一方導通電
極ノードが接続される。サブセルプレート線ＳＣＰＬ０
０にはメモリセルキャパシタ８のセルプレート電極が接
続される。サブビット線ＳＢＬ００の一方端は、グルー
プ選択信号ＢＳ０に応答して導通してサブビット線ＳＢ
Ｌ００をメインビット線ＭＢＬ０に接続するスイッチン
グトランジスタＴＢ０が設けられる。

【００６９】サブセルプレート線ＳＣＰＬ００には、ス
イッチングトランジスタＴＢ０が配設される領域と反対
側の端部において第２のグループ選択信号ＤＢＳ０に応
答して導通し、サブセルプレート線ＳＣＰＬ００を相補
メインビット線／ＭＢＬ０に接続するスイッチングトラ
ンジスタＴＤ０が設けられる。このスイッチングトラン
ジスタＴＤ０と並列に、第３のグループ選択信号ＣＰＰ
Ｒ０に応答して導通し、サブセルプレート線ＳＣＰＬ０
０へ一定の基準電圧ＶＢＬ（＝Ｖｃｃ／２）を伝達する
スイッチングトランジスタＴＣ０が設けられる。スイッ
チングトランジスタＴＢ０とスイッチングトランジスタ
ＴＤ０およびＴＣ０とを対向する領域に設けることによ
り、各トランジスタのビット線交差方向におけるピッチ
条件が緩和される。

【００７０】メモリセルグループＭＧ１においても、メ
インビット線ＭＢＬ０および／ＭＢＬ０の間にサブビッ
ト線ＳＢＬ０１およびサブセルプレート線ＳＣＰＬ０１
が設けられる。サブセルプレート線ＳＣＰＬ０１は、第
１のグループ選択信号ＤＢＳ１に応答して導通するスイ
ッチングトランジスタＴＤ１を介してメインビット線Ｍ
ＢＬ０に接続される。サブビット線ＳＢＬ０１は、スイ
ッチングトランジスタＴＤ１が設けられた領域と対向す
る領域において、第１のグループ選択信号ＢＳ１に応答
するスイッチングトランジスタＴＢ１を介して相補メイ
ンビット線／ＭＢＬ０に接続される。

【００７１】サブセルプレート線ＳＣＰＬ０１はまた第
３のグループ選択信号ＣＰＰＲ１に応答して導通するス
イッチングトランジスタＴＣ１を介して基準電圧ＶＢＬ
を受ける。スイッチングトランジスタＴＣ０およびＴＢ
０とスイッチングトランジスタＴＤ１およびＴＣ１とは
点対称の形態で配置される。これによりレイアウトのパ
ターン作成の容易化を図る。

【００７２】メインビット線ＭＢＬ０および／ＭＢＬ０
に対してさらにセンスアンプ活性化信号ＳＥおよび／Ｓ
Ｅに応答して活性化され、メインビット線ＭＢＬ０およ
び／ＭＢＬ０の電位差を増幅するセンスアンプＳＡ０
と、プリチャージ信号ＢＬＥＱに応答して一定の固定さ
れた基準電圧ＶＢＬをメインビット線ＭＢＬ０および／
ＭＢＬ０へ伝達するプリチャージトランジスタＴ６およ
びＴ７が設けられる。

【００７３】メインビット線ＭＢＬ１および／ＭＢＬ１
に対しても、メインビット線ＭＢＬ０および／ＭＢＬ０
と同様の配置が設けられる。それぞれサブビット線ＳＢ
Ｌ１０、サブセルプレート線ＳＣＰＬ１０、サブセルプ
レート線ＳＣＰＬ１１、およびサブビット線ＳＢＬ１１
がメモリセルグループＭＧ０およびＭＧ１に対応して配
置される。メインビット線とサブビット線およびサブセ
ルプレート線との接続を行なうスイッチングトランジス
タは第１、第２および第３のグループ選択信号ＢＳ、Ｄ
ＢＳおよびＣＰＰＲに応答してそれぞれメモリセルグル
ープ単位で導通するため、同一の参照番号を付す。

【００７４】図６に示す配置の場合、列方向に沿って交
互に配置されるサブビット線ＳＢＬとサブセルプレート
線ＳＣＰＬを異なる配線層で作製すれば、列方向（メイ
ンビット線の延在する方向）におけるピッチ条件を緩和
することができ、サブセルプレート線に対して設けられ
るスイッチングトランジスタの形成領域を十分にとるこ
とができる。多層配線構造となるため、同層配線層が列
方向に沿って連続して配線される場合よりも高密度化す
ることができ、列方向の占有面積を小さくすることがで
きる。

【００７５】また、メインビット線ＭＢＬおよび／ＭＢ
Ｌの間には１つのメモリセルグループにおいて、１本の
サブビット線ＳＢＬと１つのサブセルプレート線ＳＣＰ
Ｌが配設されるだけであり、サブビット線ＳＢＬのピッ
チ条件が大幅に緩和される。

【００７６】また、このメインビット線の間にはワード
線の延在方向に沿って１つのメモリセルが配設されるだ
けであり、メモリセルのこのワード線方向に沿ったピッ
チ条件を緩和することができ、十分に余裕をもってメモ
リセルを配置することができる。

【００７７】なお、１行のメモリセルのトランジスタに
対応してワード線ＷＬが配線される。メモリセルグルー
プＭＧ０に対してはワード線ＷＬ００、…が配設され、
メモリセルグループＭＧ１に対してはワード線ＷＬ１
０、…が配置される。スイッチングトランジスタＴＢ、
ＴＤおよびＴＣは、選択ワード線がその対応のメモリセ
ルグループ内のメモリセルを選択しているか否かに従っ
てオン／オフの制御を行なうことができ、スイッチング
トランジスタの動作制御が簡略化される。

【００７８】また、サブビット線、サブセルプレート線
を列方向に沿って交互に配設することにより、メインビ
ット線とサブビット線およびサブセルプレート線との間
の結合容量に起因する寄生容量をメインビット線ＭＢＬ
と相補メインビット線／ＭＢＬとに対して等しくするこ
とができ、安定にセンス動作を行なうことができる。次
に動作についてその動作波形図である図７を参照して説
明する。

【００７９】ロウアドレスストローブ信号／ＲＡＳがハ
イレベルのとき、半導体記憶装置はプリチャージ状態に
あり、プリチャージ信号ＢＬＥＱがハイレベルであり、
プリチャージトランジスタＴ６およびＴ７はオン状態に
ある。この状態においては、メインビット線ＭＢＬ０、
／ＭＢＬ０、ＭＢＬ１、および／ＭＢＬ１は所定の基準
電位ＶＢＬ（＝Ｖｃｃ／２）にプリチャージされてい
る。

【００８０】ロウアドレスストローブ信号／ＲＡＳが活
性化されてローレベルとなると、半導体記憶装置のメモ
リサイクルが始まる。このロウアドレスストローブ信号
／ＲＡＳの立下がりに応答して、アドレス信号Ａｄｄ
が、ロウアドレスＲＡとして取込まれ、内部アドレスが
発生される。このときまた、ロウアドレスストローブ信
号／ＲＡＳの活性化に応答してプリチャージ信号ＢＬＥ
Ｑが非活性状態のローレベルとなり、メインビット線Ｍ
ＢＬ０、／ＭＢＬ０、ＭＢＬ１、／ＭＢＬ１はプリチャ
ージ電位ＶＢＬでフローティング状態となる。

【００８１】ロウアドレス信号ＲＡに従ってメモリセル
ブロックがまず決定され（ロウアドレス信号の所定数の
上位ビットをデコードして決定される）、選択されたメ
モリセルグループに対応するグループ選択信号が順次発
生される。

【００８２】メモリセルグループＭＧ０が選択された場
合、グループ選択信号ＣＰＰＲ０がまずローレベルの非
活性状態となり、スイッチングトランジスタＴＣ０がオ
フ状態となる。これにより、メモリセルグループＭＧ０
において、サブセルプレート線ＳＣＰＬ００、ＳＣＰＬ
１０は、基準電位ＶＢＬでフローティング状態となる。

【００８３】次いでグループ選択信号ＢＳ０が活性化さ
れ、サブビット線ＳＢＬ００、ＳＢＬ１０がメインビッ
ト線ＭＢＬ０、およびＭＢＬ１にスイッチングトランジ
スタＴＢ０を介して接続される。

【００８４】サブセルプレート線ＳＣＰＬ００、ＳＣＰ
Ｌ１０がフローティング状態となった後、グループ選択
信号ＤＢＳ０が所定期間ハイレベルとなり、サブセルプ
レート線ＳＣＰＬ００、ＳＣＰＬ１０がそれぞれ相補メ
インビット線／ＭＢＬ０および／ＭＢＬ１に接続され
る。この状態においては、サブセルプレート線ＳＣＰ
Ｌ、サブビット線ＳＢＬ、メインビット線ＭＢＬ、／Ｍ
ＢＬはすべて所定電位ＶＢＬを保持しており、電荷の移
動は生じない。

【００８５】この後、ロウアドレス信号ＲＡに従ってワ
ード線が選択され、選択ワード線の電位がハイレベルへ
立上がる。図７においては、ワード線ＷＬ００が選択さ
れた状態を示す。ワード線ＷＬ００が選択されると、こ
の選択されたワード線ＷＬ００に接続されるメモリセル
のキャパシタとメインビット線ＭＢＬとの間で電荷の移
動が生じる。このメモリセルキャパシタ８とメインビッ
ト線ＭＢＬとの間の電荷移動に応じて、相補メインビッ
ト線／ＭＢＬとメモリセルキャパシタ８の他方電極との
間で相補な電荷移動が生じる。

【００８６】選択されたワード線に接続されるメモリセ
ルキャパシタの蓄積電荷量に応じて、メインビット線対
ＭＢＬおよび／ＭＢＬの一方のメインビット線の電位が
上昇し、他方のメインビット線の電位が低下する。メイ
ンビット線ＭＢＬ（ＭＢＬ０、ＭＢＬ１）、および／Ｍ
ＢＬ（／ＭＢＬ０、／ＭＢＬ１）の電位差が十分に拡大
すると、第２のグループ選択信号ＤＢＳ０がローレベル
に立下がり、スイッチングトランジスタＴＤ０がオフ状
態となる。これによりサブセルプレート線ＳＣＰＬ００
およびＳＣＰＬ１０は相補メインビット線／ＭＢＬ０お
よび／ＭＢＬ１から切離される。

【００８７】第２のグループ選択信号ＤＢＳ０が不活性
化される（ローレベルとなる）と、次いで第３のグルー
プ選択信号ＣＰＰＲ０がハイレベルとなり、サブセルプ
レート線ＳＣＰＬ００、ＳＣＰＬ１０へは基準電圧ＶＢ
ＬがスイッチングトランジスタＴＣ０を介して伝達され
る。これにより、サブセルプレート線ＳＣＰＬ００およ
びＳＣＰＬ１０の電位が一定のセルプレート電位ＶＢＬ
に固定される。

【００８８】この後センスアンプ活性化信号ＳＥおよび
／ＳＥが活性化されてハイレベルおよびローレベルとそ
れぞれなると、このメインビット線ＭＢＬ（ＭＢＬ０、
ＭＢＬ１および／ＭＢＬ（／ＭＢＬ０、／ＭＢＬ１）の
電位差が増幅される。センスアンプＳＡ、ＳＡ１、…が
サブセルプレート線ＳＣＰＬ００、ＳＣＰＬ１０が信号
ＣＰＰＲ０により基準電圧ＶＢＬに固定された後に活性
化されるのは以下の理由による。選択メモリセルグルー
プＭＧ０において、非選択メモリセル（非選択ワード線
に接続されるメモリセル）のストレージノード（キャパ
シタ８とトランジスタ７との接続点）はフローティング
状態にある。この場合、非選択メモリセルのストレージ
ノードの電位がサブセルプレート線の電位変化に伴って
変化する（容量結合による）。この非選択メモリセルの
記憶情報が破壊されるのを防止するために、サブセルプ
レート線ＳＣＰＬ００、ＳＣＰＬ１０を相補メインビッ
ト線／ＭＢＬ０および／ＭＢＬ１から切離し、かつ一定
の電位ＶＢＬに固定した後にセンスアンプを活性化す
る。このサブセルプレート線の再充電により、メインビ
ット線とサブセルプレート線接続時における非選択メモ
リセルのストレージノードの変化電位を記憶データに応
じた電位レベルに復帰させる。これにより、確実なデー
タ保持特性が保証される。

【００８９】非選択メモリセルグループＭＧ１において
は、すべてプリチャージ状態を維持しており、サブセル
プレート線には一定の基準電圧ＶＢＬが供給されてい
る。

【００９０】この図６に示す実施例の構成においても、
先に示した第１の実施例の場合と同様の大きさの読出電
位差が生じるため、メモリセルキャパシタが小さくされ
ても、またメモリセルキャパシタの容量とサブビット線
およびメインビット線の寄生容量との比が大きくなって
も十分な読出電位差を得ることができ、確実にセンス動
作を実行することができる。

【００９１】なお、図７に示すタイミング図において
は、サブセルプレート線がフローティング状態とされて
からサブビット線ＳＢＬがメインビット線ＭＢＬに接続
され、またサブセルプレート線ＳＣＰＬが相補メインビ
ット線／ＭＢＬに接続されている。しかしながら、ワー
ド線の選択時（選択ワード線の電位立上がり時）、サブ
セルプレート線がフローティング状態にある条件が満足
される限り、これらの接続タイミングとしては別のタイ
ミング関係（たとえばサブセルプレート線と相補メイン
ビット線／ＭＢＬとの接続後サブセルプレート線がフロ
ーティング状態とされる）が用いられてもよい。

【００９２】１つのメモリサイクルが完了すると、ロウ
アドレスストローブ信号／ＲＡＳがハイレベルへ立上が
り、選択ワード線ＷＬ００の電位がローレベルへ立下が
る。これに応答して、センスアンプ活性化信号ＳＥおよ
び／ＳＥが非活性状態のローレベルおよびハイレベルへ
移行する。この後プリチャージ信号ＢＬＥＱがハイレベ
ルへ立上がり、メインビット線ＭＢＬおよび／ＭＢＬを
所定の基準電位ＶＢＬにプリチャージする。このときま
だ第１のグループ選択信号ＢＳ０はハイレベルにある。
したがってサブビット線ＳＢＬ０がメインビット線ＭＢ
Ｌを介して所定の基準電位ＶＢＬにプリチャージされ
る。

【００９３】所定時間経過後、第１のブロックグループ
選択信号ＢＳ０がローレベルへ立下がり、サブビット線
ＳＢＬ０がメインビット線ＭＢＬから切離される。

【００９４】なお、スタンバイ状態において、グループ
選択信号ＢＳ、ＤＢＳおよびＣＰＰＲがすべてハイレベ
ルの状態にあり、メモリアクセスサイクル時において
は、非選択メモリブロックに対するグループ選択信号Ｄ
ＢＳおよびＢＳがローレベルの非活性状態とされる構成
が利用されてもよい。

【００９５】図８は、図６に示すメモリセルグループＭ
Ｇ０の部分の平面レイアウトを示す図である。図８にお
いて、低抵抗導電層で形成されるメインビット線ＭＢＬ
０、／ＭＢＬ０、ＭＢＬ１、および／ＭＢＬ１が、列方
向（図８の図面上水平方向）に沿って互いに平行に配設
される。メインビット線ＭＢＬ０および／ＭＢＬ０の間
には、たとえば低抵抗ポリシリコン層で形成されるサブ
ビット線ＳＢＬ００がメインビット線ＭＢＬ０および／
ＭＢＬ０と平行に配設される。メインビット線ＭＢＬ１
および／ＭＢＬ１の間には、サブビット線ＳＢＬ１０が
メインビット線ＭＢＬ１および／ＭＢＬ１と平行に配設
される。

【００９６】メインビット線ＭＢＬ０、／ＭＢＬ０、Ｍ
ＢＬ１および／ＭＢＬ１とサブビット線ＳＢＬ００およ
びＳＢＬ１０は異なるレベルの配線層で形成される。多
層構造が用いられるため、メインビット線間のピッチが
小さくされても、十分に余裕をもってサブビット線を配
設することができる。またメインビット線２本に対しサ
ブビット線が１本設けられるだけであり、十分に余裕を
もってメインビット線の間にサブビット線を配設するこ
とができる。

【００９７】メインビット線ＭＢＬ０、／ＭＢＬ０、Ｍ
ＢＬ１、および／ＭＢＬ１と直交する方向に、グループ
選択信号線ＢＳ０（信号線とその上に伝達される信号と
を同一の参照番号で示す）、ワード線ＷＬ００ないしＷ
Ｌ０ｍ、第２のグループ選択信号線ＤＢＳ０、第３のグ
ループ選択信号線ＣＰＰＲ０、ＣＰＰＲ１、および一定
の基準電圧伝達信号線ＶＢＬが配設される。

【００９８】配線層ＶＢＬは、サブビット線ＳＢＬと同
一レベルの配線層で形成される。信号線ＢＳ０、ＣＰＰ
Ｒ０、ＣＰＰＲ１、およびワード線ＷＬ００ないしＷＬ
０ｍは、同一レベルの配線層で形成される。信号線ＶＢ
Ｌと信号線ＣＰＰＲ０およびＣＰＰＲ１とを異なるレベ
ルの配線層で形成することにより、この領域の占有面積
の低減およびレイアウトの容易化を図る。

【００９９】メインビット線ＭＢＬ０および／ＭＢＬ０
の間に、活性領域１００、１０２、…、１０３が配設さ
れる。活性領域１００〜１０３は、メインビット線ＭＢ
Ｌ０および／ＭＢＬ０と斜行するように形成される。活
性領域はトランジスタおよびメモリセル形成領域であ
り、メインビット線のピッチが小さくなっても、十分な
大きさのトランジスタおよびメモリセルを形成すること
ができる。またこのように活性領域を斜め方向に形成す
ることにより、ビット線方向におけるメモリセルのピッ
チを小さくすることができ、高密度でメモリセルを配置
することができる（ワード線のピッチを小さくすること
ができる）。

【０１００】メインビット線ＭＢＬ０および／ＭＢＬ０
の下に、信号線ＶＢＬから基準電圧ＶＢＬを受けかつメ
モリセル領域を覆うようにサブセルプレート線ＳＣＰＬ
０が配設される。メインビット線ＭＢＬ１および／ＭＢ
Ｌ１に対しても同様にビット線ＭＢＬ１および／ＭＢＬ
１と平行にサブセルプレート線ＳＣＰＬ１が形成され
る。サブセルプレート線ＳＣＰＬ０およびＳＣＰＬ１は
互いに分離されている。

【０１０１】活性領域１００は、一方端がコンタクト孔
１０１を介してメインビット線ＭＢＬ０に接続され、そ
の中央の領域においてコンタクト孔１０４を介してサブ
ビット線ＳＢＬ００に接続される。コンタクト孔１０１
および１０４の間に信号線ＳＢ０が配設される。コンタ
クト孔１０１および１０４の間の領域がグループ選択用
のスイッチングトランジスタＴＢ０を形成する。活性領
域１００のコンタクト孔１０４からメインビット線／Ｍ
ＢＬ０の下にまで延びる領域がメモリセルを形成する。
活性領域１００のメインビット線／ＭＢＬ０と平行な領
域は、メモリセルのストレージノードを形成し、この領
域においてサブセルプレート線ＳＣＰＬ０との間でメモ
リセルキャパシタを形成する。

【０１０２】活性領域１０２は、その中央領域において
コンタクト孔１０５ａを介してサブビット線ＳＢＬ００
に接続される。この活性領域１０２には、ワード線ＷＬ
０１により選択されるメモリセルとワード線ＷＬ０２に
より選択されるメモリセルが形成される。２つのメモリ
セルにより１つのコンタクト孔１０５ａを共有すること
により、２つのメモリセルトランジスタが一方導通領域
を共有することができる。メモリセルの占有面積を低減
することにより、高密度のメモリセルアレイを実現する
ことができる。この活性領域１０２においても、メイン
ビット線ＭＢＬ０および／ＭＢＬ０と平行な領域がスト
レージノードを形成する。

【０１０３】活性領域１０３は、コンタクト孔１０５ｂ
を介してサブビット線ＳＢＬ００に接続される。この活
性領域１０３は、ワード線ＷＬ０ｍにより選択されるメ
モリセルを形成する。この活性領域１０３においては、
１つのメモリセルが形成されるだけである。すなわち、
メモリセルグループＭＧ０において、１つのサブビット
線ＳＢＬには偶数個のメモリセルが接続される。

【０１０４】メインビット線ＭＢＬ０と平行にかつサブ
セルプレート線と平面図的に見て互いに重なり合うよう
に活性領域１０９が形成される。活性領域１０９は、コ
ンタクト孔１１０を介してサブセルプレート線ＳＣＰＬ
０に接続され、コンタクト孔１１１を介して信号線ＶＢ
Ｌに接続される。この活性領域１０９は、信号ＣＰＰＲ
０によりオン／オフするスイッチングトランジスタＴＣ
０を形成する。

【０１０５】コンタクト孔１１１は、また活性領域１１
５により共有される。活性領域１１５は、信号線ＣＰＰ
Ｒ１上の信号に応答して導通するスイッチングトランジ
スタＴＣ１を形成する。

【０１０６】メインビット線／ＭＢＬ０と平行にかつ平
面図的に見て重なり合うように、活性領域１０６が形成
される。活性領域１０６は、一方のコンタクト孔１０７
を介してサブセルプレート線ＳＣＰＬ０に接続され、他
方のコンタクト孔１０８を介してメインビット線／ＭＢ
Ｌ０に接続される。コンタクト孔１０７および１０８の
間に信号線ＤＢＳ０が配設される。この活性領域１０６
は、グループ選択信号ＤＢＳ０によりオン／オフするス
イッチングトランジスタＴＤ０を形成する。

【０１０７】活性領域１０６および１０９をメインビッ
ト線ＭＢＬおよび／ＭＢＬの延在方向と平行に形成する
ことにより、スイッチングトランジスタＴＣ０およびＴ
Ｄ０を十分余裕をもって所望のサイズに形成することが
できる。

【０１０８】メインビット線ＭＢＬ１および／ＭＢＬ１
に対しても、メインビット線ＭＢＬ０および／ＭＢＬ０
と同様のレイアウトが利用される。

【０１０９】図８から明らかに見られるように、メモリ
セルアレイ部においては、同じパターンが繰返し現われ
ているだけであり、メモリセルアレイのレイアウトが容
易となる。またサブビット線とサブセルプレート線とは
異なるレベルの配線層で形成されるため、これらのサブ
ビット線ＳＢＬおよびサブセルプレート線ＳＣＰＬは１
対のメインビット線ＭＢＬおよび／ＭＢＬに対して１つ
設けるだけでよく、十分に余裕をもって形成することが
できる。

【０１１０】図９は、メモリセルアレイ部の断面構造を
概略的に示す図である。図９において、メインビット線
ＭＢＬ（／ＭＢＬ）、サブセルプレート線ＳＣＰＬ、お
よびサブビット線ＳＢＬが互いに異なるレベルの配線層
で平行に配設される。サブビット線ＳＢＬはバルク（ウ
ェル領域または基板領域）の表面に形成された不純物領
域１２１に接続される。これらメインビット線ＭＢＬ
（／ＭＢＬ）、サブセルプレート線ＳＣＰＬ、およびサ
ブビット線ＳＢＬと交差する方向にワード線ＷＬが形成
される。サブセルプレート線ＳＣＰＬの一部の領域にお
いてストレージノードＳＴＮが形成される。ストレージ
ノードＳＴＮはバルク１２０の表面に形成された不純物
領域１２２に接続される。このストレージノードＳＴＮ
とサブセルプレート線とが互いに対向する領域は、図８
に示す領域においてメインビット線ＭＢＬ（／ＭＢＬ）
と互いに平行に形成された活性領域部分である。メモリ
セルＭＣは、したがってスタックドキャパシタセル構造
を備える。隣接するメモリセルはフィールド絶縁膜１２
３により互いに分離される。

【０１１１】メインビット線ＭＢＬ（／ＭＢＬ）上に、
ワード線ＷＬと平行に低抵抗のたとえばアルミニウムで
構成される導電層ＡＬが配設される。この低抵抗導電層
ＡＬとワード線ＷＬとは所定の間隔をおいて互いに電気
的に接続される。これによりたとえばポリシリコン層で
形成するワード線ＷＬの実効的抵抗の低減を図る。信号
線ＢＳ０、ＤＢＳ０、ＣＰＰＲ０、ＣＰＰＲ１に対して
も同様にして、「杭打ち構造」（所定の間隔で低抵抗導
電層と接続される構造）が利用されてもよい。

【０１１２】図１０は、この発明の第２の実施例の半導
体記憶装置の全体の構成を概略的に示すブロック図であ
る。図１０において、半導体記憶装置１３０は、メモリ
セルが行および列に配列されるメモリセルアレイ１３１
を含む。このメモリセルアレイ１３１内においては、図
６に示すようにサブビット線、サブセルプレート線、お
よびメインビット線が配設される。

【０１１３】半導体記憶装置１３０はさらに、信号入力
端子１３３を介して与えられるロウアドレスストローブ
信号／ＲＡＳに応答して、アドレス入力端子１３２を介
して与えられるロウアドレスＲＡを取込み、内部ロウア
ドレス信号ＲＡ０〜ＲＡｎを生成するロウアドレスバッ
ファ１３５と、信号入力端子１３４を介して与えられる
コラムアドレスストローブ信号／ＣＡＳに応答して、ア
ドレス入力端子１３２を介して与えられるコラムアドレ
スＣＡを取込み、内部コラムアドレス信号ＣＡ０〜ＣＡ
ｎを生成するコラムアドレスバッファ１３６を含む。ア
ドレス入力端子１３２へは、ロウアドレスＲＡとコラム
アドレスＣＡとが時分割多重化されて与えられる。

【０１１４】半導体記憶装置１３０はさらに、内部ロウ
アドレス信号ＲＡ０〜ＲＡｎをデコードして、メモリセ
ルアレイ１３１のワード線ＷＬを選択する信号を発生す
るロウデコーダ１４５と、内部コラムアドレス信号ＣＡ
０〜ＣＡｎをデコードし、メモリセルアレイ１３１にお
ける１列を選択する信号を発生するコラムデコーダ１４
６を含む。ロウデコーダ１４５およびコラムデコーダ１
４６のデコードタイミングはそれぞれロウアドレススト
ローブ信号／ＲＡＳ、およびコラムアドレスストローブ
信号／ＣＡＳにより決定される。

【０１１５】メインビット線ＭＢＬおよび／ＭＢＬに
は、それぞれコラムデコーダ１４６からの列選択信号に
応答して導通するＩＯゲートトランジスタＱ１およびＱ
２が設けられる。ＩＯゲートトランジスタＱ１およびＱ
２は、選択時に、対応のメインビット線ＭＢＬおよび／
ＭＢＬを内部データバス線ＩＯおよび／ＩＯへ接続す
る。内部データバス線ＩＯおよび／ＩＯは、データ入出
力端子１３９を介して外部データの入出力を行なうＩＯ
バッファ１３８に接続される。

【０１１６】図１０においては、入力データＤｉｎと出
力データＤｏｕｔが同じピン端子を介して入出力される
ように示される。これらのデータの入出力は別々のピン
端子を介して行なわれてもよい。またデータは×１ビッ
ト構成ではなく、×４ビット構成、×８ビット構成など
のマルチビットデータであってもよい。

【０１１７】半導体記憶装置１３０はさらに、ロウアド
レスストローブ信号／ＲＡＳおよびコラムアドレススト
ローブ信号ＣＡＳに応答して内部制御クロック信号を発
生するクロック発生器１５０と、クロック発生器１５０
からのグループ選択信号ＢＳ、ＤＢＳおよびＣＰＰＲと
内部ロウアドレス信号ＲＡ０〜ＲＡｎの所定ビット（グ
ループ選択用アドレス信号）とを受け、選択されたグル
ープに対してのみグループ選択信号を伝達する選択回路
１５２を含む。

【０１１８】クロック発生器１５０は、センスアンプ活
性化信号ＳＥ、／ＳＥおよびプリチャージ信号ＢＬＥＱ
もまた発生するように示される。センスアンプ活性化信
号ＳＥは、センスアンプドライブトランジスタ１４１の
ゲートへ与えられる。センスアンプ活性化信号／ＳＥ
は、センスアンプドライブトランジスタ１４２のゲート
へ与えられる。センスアンプドライブトランジスタ１４
１および１４２は、それぞれ導通時に接地電位および動
作電源電位をセンスアンプＳＡへ与え、センスアンプＳ
Ａをドライブして、メインビット線ＭＢＬおよび／ＭＢ
Ｌの電位差を増幅させる。

【０１１９】動作時においては、選択回路１５２は、内
部ロウアドレス信号ＲＡ０〜ＲＡｎのうちの所定ビット
のアドレス信号（グループアドレス信号）をデコード
し、選択メモリセルグループを判別する。選択されたメ
モリセルグループが決定されると、選択回路１５２は、
選択されたメモリセルグループに対してのみグループ選
択信号ＢＳ、ＤＢＳおよびＣＰＰＲを伝達する。非選択
メモリセルグループへのグループ選択信号ＢＳｉ、ＤＢ
Ｓｉ、およびＣＰＰＲｉはプリチャージ状態を維持す
る。これにより選択されたメモリセルグループにおいて
のみサブビット線と一方メインビット線との接続、サブ
セルプレート線への一定の基準電圧ＶＢＬへの伝達／非
伝達、およびサブセルプレート線と他方メインビット線
との接続が実行される。非選択メモリセルグループにお
いては、サブビット線およびサブセルプレート線はメイ
ンビット線から切離されており、またサブセルプレート
線へは一定の基準電圧ＶＢＬが伝達されている。

【０１２０】メインビット線に読出電圧が現われると、
信号ＳＥおよび／ＳＥによりセンスアンプドライブトラ
ンジスタ１４１および１４２が導通し、センスアンプＳ
Ａが活性化される。この後コラムデコーダ１４６の出力
により、選択列に対応して設けられたＩＯゲートトラン
ジスタＱ１およびＱ２が導通し、選択列に対応するメイ
ンビット線ＭＢＬおよび／ＭＢＬが内部データバス線Ｉ
Ｏおよび／ＩＯに接続される。この選択されたメインビ
ット線ＭＢＬおよび／ＭＢＬに対し、ＩＯバッファ１３
８を介してデータの入出力が実行される。

【０１２１】実施例３ 図１１はこの発明の第３の実施例である半導体記憶装置
の要部の構成を示す図である。図１１においては、メモ
リセルグループＭＧ０の１列の構成を示す。図１１に示
す構成においては、センスアンプＳＡのラッチノードＬ
Ｎおよび／ＬＮとメインビット線ＭＢＬおよび／ＭＢＬ
との間に、切離し制御信号ＢＬＩに応答して導通するス
イッチングトランジスタＴＱ１およびＴＱ２が設けられ
る。

【０１２２】センスアンプＳＡは、交差結合されたｐチ
ャネルＭＯＳトランジスタＰ１およびＰ２と、交差結合
されたｎチャネルＭＯＳトランジスタＮ１およびＮ２を
含む。ドライブトランジスタ１４２を介して動作電源電
位ＶｃｃがｐチャネルＭＯＳトランジスタＰ１およびＰ
２の一方導通電極へ与えられる。接地電位がドライブト
ランジスタ１４１を介してｎチャネルＭＯＳトランジス
タＮ１およびＮ２の一方導通電極へ与えられる。メモリ
グループの構成は図６に示す構成と同様であり、対応す
る部分には同一の参照番号を付し、その詳細説明は省略
する。次にこの図１１に示す半導体記憶装置の動作をそ
の動作波形図である図１２を参照して説明する。

【０１２３】信号／ＲＡＳが非活性状態のハイレベルの
とき、プリチャージ信号ＢＬＥＱがハイレベル、グルー
プ選択信号ＢＳ０、およびＤＢＳ０はローレベルにあ
り、グループ選択信号ＣＰＰＲ０がハイレベルにある。
また切離し制御信号ＢＬＩもハイレベルにある。この状
態においては、センスアンプＳＡのラッチノードＬＮお
よび／ＬＮはメインビット線ＭＢＬおよび／ＭＢＬと接
続されており、一定の基準電圧ＶＢＬの電位レベルにプ
リチャージされている。

【０１２４】またサブビット線ＳＢＬ００がフローティ
ング状態にあり、またサブセルプレート線ＳＣＰＬ００
は一定の基準電圧ＶＢＬにプリチャージされている。

【０１２５】ロウアドレスストローブ信号／ＲＡＳが活
性状態のローレベルに立下がると、与えられたアドレス
信号Ａｄｄがロウアドレス信号ＲＡとして取込まれ、行
選択動作が開始される。この信号／ＲＡＳの活性化に応
答して、プリチャージ信号ＢＬＥＱが非活性状態のロー
レベルとなり、メインビット線ＭＢＬおよび／ＭＢＬな
らびにセンスアンプＳＡのラッチノードＬＮおよび／Ｌ
Ｎはプリチャージ電位ＶＢＬでフローティング状態とさ
れる。

【０１２６】与えられたロウアドレス信号ＲＡに従って
まず選択ワード線を含むメモリセルグループが決定され
る。この選択メモリセルグループ（選択ワード線を含む
メモリセルグループ）が決定されると、第２のグループ
選択信号ＣＰＰＲ０がローレベルとなり、サブセルプレ
ート線ＳＣＰＬ００は中間電位ＶＢＬのフローティング
状態とされる。ただし、ここではメモリセルグループＭ
Ｇ０が選択された場合を想定している。

【０１２７】このメモリセルグループの決定に従って、
グループ選択信号ＢＳ０およびＤＢＳ０がハイレベルと
なり、サブビット線ＳＢＬ００がメインビット線ＭＢＬ
に接続され、フローティング状態のサブセルプレート線
ＳＣＰＬ００が相補メインビット線／ＭＢＬに接続され
る。

【０１２８】次いでワード線が選択され、選択されたワ
ード線（図１２においてワード線ＷＬ０）の電位が上昇
し、この選択されたワード線に接続されるメモリセルの
情報に従ってメインビット線ＭＢＬおよび／ＭＢＬの電
位変化が生じる。メインビット線ＭＢＬおよび／ＭＢＬ
上の電位変化はセンスアンプＳＡのラッチノードＬＮお
よび／ＬＮへ伝達されている。このセンスアンプＳＡの
ラッチノードＬＮおよび／ＬＮの読出電位差が十分な値
になると、第２のグループ選択信号ＤＢＳ０がローレベ
ルとなり、サブセルプレート線ＳＣＰＬ００が相補メイ
ンビット線／ＭＢＬから切離される。

【０１２９】この第２のグループ選択信号ＤＢＳ０の非
活性化に応答して、切離し制御信号ＢＬＩがローレベル
となり、メインビット線ＭＢＬおよび／ＭＢＬとセンス
アンプＳＡのラッチノードＬＮおよび／ＬＮとを切離
す。この切離し制御信号ＢＬＩのローレベルへの立下が
りに応答して、センスアンプ活性化信号ＳＥおよび／Ｓ
Ｅが活性化され、それぞれハイレベルおよびローレベル
となり、センスアンプＳＡはそのラッチノードＬＮおよ
び／ＬＮの電位差を増幅する。

【０１３０】センスアンプＳＡのラッチノードＬＮおよ
び／ＬＮの寄生容量は小さく、センスアンプＳＡは高速
でセンス動作を実行することができる。また、サブセル
プレート線ＳＣＰＬ００に基準電圧ＶＢＬが伝達される
前にセンスアンプＳＡを活性化することができる（セン
スアンプＳＡのラッチノードＬＮおよび／ＬＮはメイン
ビット線ＭＢＬおよび／ＭＢＬから切離されているた
め）。したがって、センスアンプ活性化タイミングを早
くすることができ、データ読出を高速で実行することが
できる。

【０１３１】このセンスアンプＳＡのセンス動作と並行
して、第３のグループ選択信号ＣＰＰＲ０がハイレベル
となり、サブセルプレート線ＳＣＰＬ００へは一定の基
準電圧ＶＢＬが伝達される。この後、センスアンプのセ
ンス動作が完了した後、切離し制御信号ＢＬＩがハイレ
ベルとなり、センスアンプＳＡのラッチノードＬＮおよ
び／ＬＮがメインビット線ＭＢＬおよび／ＭＢＬに接続
され、メインビット線ＭＢＬおよび／ＭＢＬの電位がセ
ンスアンプＳＡのラッチノードＬＮおよび／ＬＮの電位
に応じて変化する。

【０１３２】メモリセルデータのリストア動作が実行さ
れた後、信号／ＲＡＳがハイレベルへ立上がり、選択ワ
ード線ＷＬ０の電位がローレベルへ立下がる。また応じ
てセンスアンプ活性化信号ＳＥおよび／ＳＥがローレベ
ルおよびハイレベルの非活性状態とされる。センスアン
プ活性化信号ＳＥおよび／ＳＥの非活性化に応答して、
プリチャージ信号ＢＬＥＱがハイレベルとなり、メイン
ビット線ＭＢＬおよび／ＭＢＬの所定電位のプリチャー
ジが実行される。メインビット線ＭＢＬを介してのサブ
分割ビット線ＳＢＬ００の所定電位ＶＢＬへのプリチャ
ージが完了した後、グループ選択信号ＢＳ０がローレベ
ルとなり、サブビット線ＳＢＬ００がメインビット線Ｍ
ＢＬから切離される。

【０１３３】なお図１２に示すタイミング図において
は、グループ選択信号ＤＢＳ０がローレベルとなり、サ
ブセルプレート線ＳＣＰＬ０が相補メインビット線／Ｍ
ＢＬから切離された後に切離し制御信号ＢＬＩをローレ
ベルとしている。しかしながら、相補メインビット線／
ＭＢＬとセンスアンプＳＡのラッチノード／ＬＮとはセ
ンスアンプＳＡのセンス動作時には切離されるため、切
離し制御信号ＢＬＩがローレベルとなってから第２のグ
ループ選択信号ＤＢＳ０がローレベルとされ、センス動
作と並行してサブセルプレート線ＳＣＰＬ０を所定の基
準電圧ＶＢＬで再チャージする構成が利用されてもよ
い。この場合には、センスアンプＳＡの活性化タイミン
グをより早くすることができ、より高速でデータの読出
を行なうことができる。

【０１３４】以上のようにこの第３の実施例によれば、
メインビット線とセンスアンプのラッチノードを切離し
た後にセンスアンプを活性化しているため、サブセルプ
レート線の基準電圧ＶＢＬへの充電よりも早くセンス動
作を開始することができ、高速でデータの読出を行なう
ことができる。

【０１３５】実施例４ 図１３はこの発明の第４の実施例である半導体記憶装置
の要部の構成を示す図である。図１３においては、メイ
ンビット線ＭＢＬおよび／ＭＢＬに関連する２つのメモ
リセルグループの構成を示す。

【０１３６】図１３において、サブビット線ＳＢＬ０と
サブセルプレート線ＳＣＰＬ０の間にメモリセルトラン
ジスタ７とメモリセルキャパシタ８が配置され、同様に
サブビット線ＳＢＬ１とサブセルプレート線ＳＣＰＬ１
の間にメモリセルトランジスタ７およびメモリセルキャ
パシタ８が配置される。

【０１３７】サブビット線ＳＢＬ０は、その一方（図１
３における左側）端部においてグループ選択信号ＢＳ０
をゲートに受けるスイッチングトランジスタＴＢ０を介
してメインビット線ＭＢＬに接続される。サブセルプレ
ート線ＳＣＰＬ０は、その一方端においてグループ選択
信号ＤＢＳ０をゲートに受けるスイッチングトランジス
タＴＤ０を介してメインビット線／ＭＢＬに接続され
る。このスイッチングトランジスタＴＤ０は、サブビッ
ト線ＳＢＬ０に設けられたスイッチングトランジスタＴ
Ｂ０と同じ側に設けられる。サブセルプレート線ＳＣＰ
Ｌ０の他方端は、グループ選択信号ＣＰＰＲ０をゲート
に受けるスイッチングトランジスタＴＣ０を介して一定
の基準電圧ＶＢＬを受けるように接続される。

【０１３８】サブビット線ＳＢＬ１およびサブセルプレ
ート線ＳＣＰＬ１も、サブビット線ＳＢＬ０およびサブ
セルプレート線ＳＣＰＬ０と同様の配置で、スイッチン
グトランジスタＴＢ１およびＴＤ１を介してメインビッ
ト線ＭＢＬおよび／ＭＢＬにそれぞれ接続される。サブ
セルプレート線ＳＣＰＬ１の他方端は、スイッチングト
ランジスタＴＣ１を介して一定の基準電圧ＶＢＬを受け
るように接続される。

【０１３９】図１３に示すアレイ配置の場合、図８に示
すレイアウトにおいて、活性領域１００をスイッチング
トランジスタＴＢ０およびＴＤ０として利用することが
できる。メモリセルはすべて活性領域１０２により構成
される。したがって図１３に示す配置の場合、全く同じ
パターンを繰返すことによりアレイを構成することがで
き、レイアウトが容易となる。またサブビット線ＳＢＬ
およびサブセルプレート線ＳＣＰＬの同一側の端部から
電荷がメインビット線ＭＢＬおよび／ＭＢＬへ伝達され
るため、センスアンプＳＡへの電位変化到達時間はメイ
ンビット線ＭＢＬおよび／ＭＢＬともに同一となる。特
に、センスアンプＳＡに近い端部からサブビット線ＳＢ
Ｌおよびサブセルプレート線ＳＣＰＬからの電荷の移動
が生じるため、センスアンプＳＡのラッチノードの電位
変化を高速化することができ、センス活性化タイミング
を早くすることができる。

【０１４０】実施例５ 図１４はこの発明の第５の実施例である半導体記憶装置
の要部の構成を示す図である。図１４に示す構成におい
ては、列方向に沿ってサブビット線とサブセルプレート
線とが交互に配設される。サブビット線ＳＢＬ０は、セ
ンスアンプＳＡに近い端部において、グループ選択信号
ＢＳ０に応答して導通するスイッチングトランジスタＴ
Ｂ０を介してメインビット線ＭＢＬに接続される。サブ
セルプレート線ＳＣＰＬ０は、センスアンプＳＡに近い
端部において、第２のグループ選択信号ＤＢＳ０に応答
して導通するスイッチングトランジスタＴＤ０を介して
相補メインビット線／ＭＢＬに接続される。サブセルプ
レート線ＳＣＰＬ０の他方端は、第３のグループ選択信
号ＣＰＰＲ０に応答して導通するスイッチングトランジ
スタＴＣ０を介して一定電圧ＶＢＬ伝達信号線に接続さ
れる。

【０１４１】サブビット線ＳＢＬ１は、センスアンプＳ
Ａに近い端部において、第１のグループ選択信号ＢＳ１
に応答して導通するスイッチングトランジスタＴＢ１を
介して相補メインビット線／ＭＢＬに接続される。サブ
セルプレート線ＳＣＰＬ１は、センスアンプＳＡに近い
端部において、第２のグループ選択信号ＤＢＳ１に応答
して導通するスイッチングトランジスタＴＤ１を介して
メインビット線ＭＢＬに接続される。サブセルプレート
線ＳＣＰＬ１の他方端は、第３のグループ選択信号ＣＰ
ＰＲ１に応答して導通するスイッチングトランジスタＴ
Ｃ１を介して一定の基準電圧ＶＢＬ伝達信号線に接続さ
れる。

【０１４２】図１３に示すアレイ配置の場合、メインビ
ット線ＭＢＬに対しては、サブビット線ＳＢＬおよびサ
ブセルプレート線ＳＣＰＬがともに結合されまた相補ビ
ット線／ＭＢＬにもサブビット線ＳＢＬおよびサブセル
プレート線ＳＣＰＬが結合される。したがって、このメ
インビット線ＭＢＬおよび／ＭＢＬの寄生容量を同じと
することができ、メインビット線ＭＢＬおよび／ＭＢＬ
の容量をバランスさせることができ、センスマージンを
大きくすることができる（信号伝伝搬延および読出電位
差をメインビット線ＭＢＬおよび／ＭＢＬのいずれにメ
モリセルデータが伝達される場合においても同じ値とす
ることができる）。

【０１４３】実施例６ 図１５は、この発明の第６の実施例である半導体記憶装
置の要部の構成を示す図である。図１５においては、１
対のメインビット線ＭＢＬおよび／ＭＢＬと、メモリセ
ルアレイグループＭＧ０〜ＭＧ２を示す。

【０１４４】図１５において、サブビット線ＳＢＬ０
は、センスアンプＳＡに近い端部において、第１のグル
ープ選択信号ＢＳ０に応答するスイッチングトランジス
タＴＢ０を介してメインビット線ＭＢＬに接続される。
サブセルプレート線ＳＣＰＬ０は、センスアンプＳＡか
ら遠い方の端部において、第２のグループ選択信号ＤＢ
Ｓ０に応答するスイッチングトランジスタＴＤ０を介し
て相補メインビット線／ＭＢＬに接続される。サブセル
プレート線ＳＣＰＬ０はまた、センスアンプＳＡから遠
い端部において設けられた第３のグループ選択信号ＣＰ
ＰＲ０に応答するスイッチングトランジスタＴＣ０を介
して基準電圧ＶＢＬを受ける。

【０１４５】サブビット線ＳＢＬ１は、センスアンプＳ
Ａから遠い端部において第１のグループ選択信号ＢＳ１
に応答するスイッチングトランジスタＴＢ１を介してメ
インビット線ＭＢＬに接続される。サブセルプレート線
ＳＣＰＬ１は、センスアンプＳＡに近い端部において、
第２のグループ選択信号ＤＢＳ１に応答するスイッチン
グトランジスタＴＢ１を介して相補メインビット線／Ｍ
ＢＬに接続される。サブセルプレート線ＳＣＰＬ１はま
た、第３のグループ選択信号ＣＰＰＲ１に応答するスイ
ッチングトランジスタＴＣ１を介して一定の基準電圧Ｖ
ＢＬを受ける。

【０１４６】サブビット線ＳＢＬ２は、センスアンプＳ
Ａに近い端部において、第１のグループ選択信号ＢＳ２
に応答するスイッチングトランジスタＴＢ２を介してメ
インビット線ＭＢＬ０に接続される。サブセルプレート
線ＳＣＰＬ２は、センスアンプＳＡから遠い端部におい
て、第２のグループ選択信号ＤＢＳ２に応答するスイッ
チングトランジスタＴＤ２を介して相補メインビット線
／ＭＢＬに接続される。サブセルプレート線ＳＣＰＬ２
はまた、センスアンプＳＡから遠い端部において、第３
のグループ選択信号ＣＰＰＲ２に応答するスイッチング
トランジスタＴＣ２を介して一定の基準電圧ＶＢＬを受
ける。

【０１４７】スイッチングトランジスタＴＤ２に隣接し
て、また、メモリセルグループＭＧ３（図１５には示さ
ず）のサブセルプレート線をグループ選択信号ＤＢＳ３
に応答して相補メインビット線／ＭＢＬに接続するスイ
ッチングトランジスタＴＤ３が設けられ、またこのスイ
ッチングトランジスタＴＤ３と並列に、グループ選択信
号ＣＰＰＲ３に応答するスイッチングトランジスタＴＣ
３が設けられる。

【０１４８】図１５に示す配置の場合、サブビット線Ｓ
ＢＬとメインビット線ＭＢＬとの接続点は、列方向に沿
って交互にセンスアンプに近い端部、および遠い端部と
切換えられている。同様に、サブセルプレート線ＳＣＰ
Ｌにおいても相補メインビット線に対する接続点は、セ
ンスアンプＳＡに遠い方の端部とセンスアンプＳＡに近
い方の端部との間で交互に切換えられている。したがっ
て、隣接サブビット線対および隣接サブセルプレート線
対それぞれは、同一領域を介してメインビット線ＭＢＬ
および／ＭＢＬに接続することができる。すなわち、ス
イッチングトランジスタＴＢ１およびＴＢ２の一方導通
領域を共通領域とすることができ、スイッチングトラン
ジスタＴＢ１およびＴＢ２の占有面積を小さくすること
ができる（コンタクト領域がただ１つ設ける必要が要求
されるだけであるため）。

【０１４９】また同様に、スイッチングトランジスタＴ
Ｄ０およびＴＤ１はその一方導通領域が共有される。し
たがって、この場合においても、トランジスタＴＤ０お
よびＴＤ１の占有面積を小さくすることができる。これ
により、列方向に沿ったメモリセルグループのピッチを
小さくことができ、メモリセルアレイの高密度化を実現
することができる。

【０１５０】実施例７ 図１６は、この発明の第７の実施例である半導体記憶装
置の要部の構成を概略的に示す図である。図１６におい
ては、１対のメインビット線ＭＢＬおよび／ＭＢＬと、
３つのメモリセルグループＭＧ０〜ＭＧ２を示す。メモ
リセルグループＭＧ３は、その一部分のみを示す。

【０１５１】図１６において、メモリセルグループＭＧ
０において、サブビット線ＳＢＬ０は、センスアンプＳ
Ａに近い端部において、スイッチングトランジスタＴＢ
０を介してメインビット線ＭＢＬに接続される。サブセ
ルプレート線ＳＣＰＬ０は、センスアンプＳＡから遠い
端部において、スイッチングトランジスタＴＤ０を介し
て相補メインビット線／ＭＢＬに接続され、またスイッ
チングトランジスタＴＣ０を介して基準電圧ＶＢＬを受
ける。

【０１５２】メモリセルグループＭＧ１において、サブ
セルプレート線ＳＣＰＬ１は、センスアンプＳＡに近い
端部において、スイッチングトランジスタＴＤ１を介し
て相補メインビット線／ＭＢＬに接続され、サブビット
線ＳＢＬ１は、センスアンプＳＡから遠い端部におい
て、スイッチングトランジスタＴＢ１を介してメインビ
ット線ＭＢＬに接続される。

【０１５３】サブセルプレート線ＳＣＰＬ１は、また、
センスアンプＳＡに近い端部において、スイッチングト
ランジスタＴＣ１を介して一定基準電圧ＶＢＬ伝達線に
接続される。

【０１５４】メモリセルグループＭＧ２において、サブ
セルプレート線ＳＣＰＬ２は、センスアンプＳＡに近い
端部において、スイッチングトランジスタＴＤ２を介し
てメインビット線ＭＢＬに接続され、センスアンプＳＡ
から遠い端部においてスイッチングトランジスタＴＣ２
を介して基準電圧ＶＢＬ伝達線に接続される。サブビッ
ト線ＳＢＬ２は、センスアンプＳＡから遠い端部におい
て、スイッチングトランジスタＴＢ２を介して相補メイ
ンビット線／ＭＢＬに接続される。

【０１５５】サブセルプレート線ＳＣＰＬ３は、センス
アンプＳＡに近い端部において、スイッチングトランジ
スタＴＣ３を介して一定の基準電圧ＶＢＬ伝達線に接続
される。センスアンプＳＡから遠い端部において、サブ
セルプレート線ＳＣＰＬ３はメインビット線ＭＢＬに接
続される（図には示さず）。サブビット線ＳＢＬ３は、
センスアンプＳＡに近い端部において、スイッチングト
ランジスタＴＢ３を介して相補メインビット線／ＭＢＬ
に接続される。

【０１５６】スイッチングトランジスタＴＢ０〜ＴＢ３
は、それぞれ第１のグループ選択信号ＢＳ０〜ＢＳ３を
ゲートに受ける。スイッチングトランジスタＴＤ０〜Ｔ
Ｄ２は、第２のグループ選択信号ＤＢＳ０〜ＤＢＳ２を
ゲートに受ける。スイッチングトランジスタＴＣ０〜Ｔ
Ｃ３は、第３のグループ選択信号ＣＰＰＲ０〜ＣＰＰＲ
３をゲートに受ける。

【０１５７】図１６に示す配置においては、列方向に沿
って、２つのメモリセルグループごとにサブセルプレー
ト線ＳＣＰＬとサブビット線ＳＢＬの位置が切換らえれ
る。すなわち、列方向に沿って、２つのサブビット線と
２つのサブセルプレート線とが交互に配設される。この
場合においても、メインビット線とサブセルプレート線
またはサブビット線と接続するためのスイッチングトラ
ンジスタの一方導通領域を共有することができる。たと
えばサブビット線ＳＢＬ１をメインビット線ＭＢＬに接
続するスイッチングトランジスタＴＢ１は、その一方導
通領域が、サブセルプレート線ＳＣＰＬ２をメインビッ
ト線ＭＢＬに接続するスイッチングトランジスタＴＤ２
と共有される。したがってこのスイッチングトランジス
タＴＢ１およびＴＢ２の占有面積を小さくすることがで
きる。

【０１５８】また、サブビット線およびサブセルプレー
ト線は異なるレベルの配線層で形成されるため、列方向
に沿って、２つのメモリセルグループごとに異なるレベ
ルの配線層が配設されるため、列方向に沿ってのメモリ
セルグループのピッチを小さくすることができる。

【０１５９】またメインビット線ＭＢＬおよび相補メイ
ンビット線／ＭＢＬはともにサブビット線ＳＢＬおよび
サブセルプレート線ＳＣＰＬが結合されるため、両者の
結合容量を同一とすることができる。

【０１６０】実施例８ 図１７は、この発明の第８の実施例である半導体記憶装
置の要部の構成を概略的に示す図である。図１７におい
ては、３対のメインビット線ＭＢＬ０、／ＭＢＬ０〜Ｍ
ＢＬ２、／ＭＢＬ２と１つのメモリセルグループＭＧの
配置を示す。

【０１６１】メインビット線対ＭＢＬ０、／ＭＢＬ０〜
ＭＢＬ２、／ＭＢＬ２の各々に対して、センスアンプＳ
Ａ０〜ＳＡ２が設けられる。メインビット線対ＭＢＬ０
および／ＭＢＬ０の間にはサブビット線ＳＢＬ０が配置
され、メインビット線／ＭＢＬ０と隣接メインビット線
ＭＢＬ１の間にサブセルプレート線ＳＣＰＬ０が配置さ
れる。同様にして、メインビット線対ＭＢＬ１および／
ＭＢＬ１の間にはサブビット線ＳＢＬ１が配設され、相
補メインビット線／ＭＢＬ１と隣接メインビット線ＭＢ
Ｌ２との間にはサブセルプレート線ＳＣＰＬ１が配設さ
れる。メインビット線ＭＢＬ２および／ＭＢＬ２の間に
はサブビット線ＳＢＬ２が配設される。すなわち、対を
なすメインビット線の間にはサブビット線が配置され、
隣接するメインビット線の間にサブセルプレート線が配
置される。サブセルプレート線は２列のメモリセルによ
り共有される。

【０１６２】サブビット線ＳＢＬ０は、グループ選択信
号ＢＳに応答するスイッチングトランジスタＴＢＯ０を
介してメインビット線ＭＢＬ０に接続される。サブビッ
ト線ＳＢＬ１は、グループ選択信号ＢＳに応答するスイ
ッチングトランジスタＴＢＯ１を介して相補メインビッ
ト線／ＭＢＬ１に接続される。サブビット線ＳＢＬ２
は、グループ選択信号ＢＳに応答するスイッチングトラ
ンジスタＴＢＯ２を介してメインビット線ＭＢＬ２に接
続される。偶数番号のワード線（たとえばワード線ＷＬ
０）に接続されるメモリセル（ＭＣ１、ＭＣ２、および
ＭＣ３）は、サブビット線ＳＢＬｉとサブセルプレート
線ＳＣＰＬｉとの間に設けられる。ただしｉは０〜２で
ある。

【０１６３】奇数番号のワード線（たとえばワード線Ｗ
Ｌ１）に接続されるメモリセル（ＭＣ４、ＭＣ５、およ
びＭＣ６）は、サブビット線ＳＢＬｉとサブセルプレー
ト線ＳＣＰＬ（ｉ−１）との間に設けられる。

【０１６４】サブセルプレート線ＳＣＰＬ０〜ＳＣＰＬ
２は、グループ選択信号ＣＰＰＲに応答するスイッチン
グトランジスタＴＣを介して一定の基準電圧ＶＢＬ伝達
線に接続される。スイッチングトランジスタＴＧａは、
グループ選択信号ＤＢＳｏに応答して相補メインビット
線／ＭＢＬｉを、サブセルプレート線ＳＣＰＬ（ｉ−
１）に接続する。スイッチングトランジスタＴＧｂは、
グループ選択信号ＤＢＳｅに応答してサブセルプレート
線ＳＣＰＬｉを相補メインビット線／ＭＢＬｉに接続す
る。スイッチングトランジスタＴＧｃは、グループ選択
信号ＤＢＳｏに応答して、メインビット線ＭＢＬｉをサ
ブセルプレート線ＳＣＰＬ（ｉ−１）に接続する。スイ
ッチングトランジスタＴＧｄは、グループ選択信号ＤＢ
Ｓｅに応答して、サブセルプレート線ＳＣＰＬｉをメイ
ンビット線ＭＢＬｉに接続する。グループ選択信号ＤＢ
Ｓｅは、選択ワード線が偶数番号のときに活性化され
る。グループ選択信号ＤＢＳｏは、選択ワード線が奇数
番号のときに活性化される。次に動作について簡単に説
明する。

【０１６５】グループ選択信号ＢＳが活性化されると、
スイッチングトランジスタＴＢＯ０〜ＴＢＯ２がオン状
態となり、サブビット線ＳＢＬ０がメインビット線ＭＢ
Ｌ０に接続され、サブビット線ＳＢＬ１が相補メインビ
ット線／ＭＢＬ１に接続され、サブビット線ＳＢＬ２が
メインビット線ＭＢＬ２に接続される。今、選択ワード
線がワード線ＷＬ０とする。この状態においては、メモ
リセルＭＣ１、ＭＣ２およびＭＣ３が選択される。メモ
リセルＭＣ１およびＭＣ３においては、メモリセルトラ
ンジスタ７を介してキャパシタ８の蓄積電荷がメインビ
ット線ＭＢＬ０およびＭＢＬ２へサブビット線ＳＢＬ０
およびＳＢＬ２を介して伝達される。

【０１６６】ワード線ＷＬ０は偶数番号であるため、グ
ループ選択信号ＤＢＳｅがオン状態となり、スイッチン
グトランジスタＴＧｂ、ＴＧｄがオン状態となる。メモ
リセルＭＣ１のキャパシタ８は、サブセルプレート線Ｓ
ＣＰＬ０およびスイッチングトランジスタＴＧｂを介し
て相補メインビット線／ＭＢＬ０へ電荷を移動させる。

【０１６７】メインビット線対ＭＢＬ１および／ＭＢＬ
１においては、サブビット線ＳＢＬ１は相補メインビッ
ト線／ＭＢＬ１に接続されている。この状態において
は、メモリセルＭＣ２のキャパシタ８は、サブセルプレ
ート線ＳＣＰＬ１、スイッチングトランジスタＴＧｄを
介してメインビット線ＭＢＬ１に電荷の移動を生じさせ
る。メモリセルＭＣ３は、メモリセルトランジスタ７を
介してメインビット線ＭＢＬ２に電荷の移動を生じさ
せ、またサブセルプレート線ＳＣＰＬ２およびスイッチ
ングトランジスタＴＧｂを介して相補メインビット線／
ＭＢＬ２に電荷の移動を生じさせる。これにより、各メ
インビット線対において大きな読出電位差が生じる。

【０１６８】ワード線ＷＬ１が選択された場合には、こ
のワード線ＷＬ１が奇数番号であるため、グループ選択
信号ＤＢＳｏが活性化される。この状態においては、メ
モリセルＭＣ４は、そのトランジスタを介してメインビ
ット線ＭＢＬ０に電荷の移動を生じさせ、図示しないサ
ブセルプレート線およびスイッチングトランジスタＴＧ
ａを介して相補メインビット線／ＭＢＬ０に電荷の移動
を生じさせる。

【０１６９】メモリセルＭＣ５は、メモリセルトランジ
スタを介して相補メインビット線／ＭＢＬ１に電荷の移
動を生じさせ、またサブセルプレート線ＳＣＰＬ０およ
びスイッチングトランジスタＴＧｃを介してメインビッ
ト線ＭＢＬ１に電荷の移動を生じさせる。

【０１７０】またメモリセルＭＣ６は、メモリセルトラ
ンジスタを介してメインビット線ＭＢＬ２に電荷の移動
を生じさせ、サブセルプレート線ＳＣＰＬ１およびスイ
ッチングトランジスタＴＧａを介して相補メインビット
線／ＭＢＬ２に電荷の移動を生じさせる。

【０１７１】サブセルプレート線とメインビット線とを
接続するためのスイッチングトランジスタは選択ワード
線の偶数番号および奇数番号に従って選択的に駆動する
ことにより、確実に選択されたメモリセルの記憶情報に
対応する読出電位差を対応のメインビット線の間に生じ
させることができる。

【０１７２】またサブセルプレート線ＳＣＰＬに対して
は、それぞれ２つのスイッチングトランジスタがメイン
ビット線に接続するために設けられており、各サブセル
プレート線の寄生容量がすべて同じである。

【０１７３】図１７に示す構成の場合、サブビット線の
ピッチ条件が緩和されるとともに、サブセルプレート線
が隣接メインビット線間に配置されるため、このサブセ
ルプレート線のピッチ条件も緩和される。また、サブセ
ルプレート線は、メインビット線の下層に設けられるた
め、このメインビット線に対するシールド膜として非選
択メモリセルグループにおいて機能させることができ、
メインビット線の寄生容量を小さくすることができる。
サブセルプレート線を、メインビット線と同レベルの配
線層で構成した場合、隣接メインビット線間の容量結合
を防止することができ、センス動作時におけるメインビ
ット線の容量結合によるノイズ発生を防止することがで
き、確実なセンス動作を保証することができる。

【０１７４】なお、上記実施例１ないし８に示す構成に
おいては、センスアンプはメインビット線の一方側にの
み配置されている。センスアンプはメインビット線の両
側に交互に配置される交互センスアンプ配置が利用され
てもよい。また、センスアンプが２対のメインビット線
により共有されるシェアードセンスアンプ構成が用いら
れてもよい。

【０１７５】

【発明の効果】以上のように、この発明によれば、ビッ
ト線をサブビット線とメインビット線との階層構造と
し、対をなすメインビット線の間には１本のサブビット
線と１本のセルプレート線とを設けている。これによ
り、メインビット線のピッチが小さくされても十分な余
裕をもってサブビット線およびセルプレート線を配置す
ることができる。また、対をなすメインビット線の間に
は２つのメモリセルが配置されるだけであり、メモリセ
ルのレイアウトが容易となる。

【０１７６】またワード線選択時においては、メモリセ
ルトランジスタを介してメモリセルキャパシタが一方メ
インビット線に接続され、またフローティング状態とさ
れたサブセルプレート線がメインビット線に接続されて
いるため、メインビット線間の読出電位差を大きくする
ことができ、メモリセルキャパシタの容量値が小さい場
合であっても十分な大きさの読出電位差を得ることがで
き、確実にセンス動作を行なうことができる。これによ
り、高密度、高集積化された高速動作する大容量の半導
体記憶装置を得ることができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例である半導体記憶装置
の要部の構成を示す図である。

【図２】図１に示す半導体記憶装置の動作を示す信号波
形図である。

【図３】図１に示す半導体記憶装置の動作を模式的に示
す図である。

【図４】図１に示す半導体記憶装置におけるメインビッ
ト線間の電荷の移動を説明するための図である。

【図５】図１に示す半導体記憶装置におけるメインビッ
ト線間の電荷の移動を説明するための図である。

【図６】この発明の第２の実施例である半導体記憶装置
の要部の構成を示す図である。

【図７】図６に示す半導体記憶装置の動作を示す信号波
形図である。

【図８】図６に示す半導体記憶装置の平面レイアウトを
示す図である。

【図９】図６に示す半導体記憶装置の要部の概略断面構
造を示す図である。

【図１０】図６に示す半導体記憶装置の全体の構成を概
略的に示す図である。

【図１１】この発明の第３の実施例である半導体記憶装
置の要部の構成を示す図である。

【図１２】図１１に示す半導体記憶装置の動作を示す信
号波形図である。

【図１３】この発明の第４の実施例である半導体記憶装
置の要部の構成を示す図である。

【図１４】この発明の第５の実施例である半導体記憶装
置の要部の構成を示す図である。

【図１５】この発明の第６の実施例である半導体記憶装
置の要部の構成を示す図である。

【図１６】この発明の第７の実施例である半導体記憶装
置の要部の構成を示す図である。

【図１７】この発明の第８の実施例である半導体記憶装
置の要部の構成を示す図である。

【図１８】従来の半導体記憶装置の要部の構成を示す図
である。

【図１９】従来の半導体記憶装置のプリチャージ状態に
おける寄生容量の蓄積電荷を模式的に示す図である。

【図２０】従来の半導体記憶装置におけるワード線選択
時におけるビット線の寄生容量の蓄積電荷を模式的に示
す図である。

【符号の説明】

ＭＢＬ，／ＭＢＬ、ＭＢＬ０，／ＭＢＬ０ないしＭＢＬ
２，／ＭＢＬ２ メインビット線 ＳＢＬ０，／ＳＢＬ０、ＳＢＬ００ないしＳＢＬ０１な
いしＳＢＬ１０、ＳＢＬ１１、ＳＢＬ１、ＳＢＬ２ サ
ブビット線 ＳＣＰＬ０、ＳＣＰＬ００、ＳＣＰＬ０１、ＳＣＰＬ１
０、ＳＣＰＬ１１、ＳＣＰＬ１〜ＳＣＰＬ２ サブセル
プレート線 ＳＡ センスアンプ ＴＢ０〜ＴＢ２ スイッチングトランジスタ ＴＣ０〜ＴＣ２ スイッチングトランジスタ ＴＤ０〜ＴＤ２ スイッチングトランジスタ ７ メモリセルトランジスタ ８ メモリセルキャパシタ １３１ メモリセルアレイ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成７年１月１９日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１７

【補正方法】変更

【補正内容】

【００１７】セルプレート線５２に常時一定のセルプレ
ート電圧Ｖｃｐが供給されている場合においても、非選
択メモリセルグループにおけるサブビット線は、その電
位が一定電圧ＶＤに保持されている。サブビット線は、
セルプレート線５２とメインビット線２および３の間に
配置される。これにより、セルプレート線５２とメイン
ビット線２および３とがシールドされ、メインビット線
２および３とセルプレート線５２の間の寄生容量の低減
を図り、セルプレート線５２の電位変動が容量結合を介
してメインビット線２および３の電位を変動させる容量
結合ノイズの問題を除去することを図る。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００２６

【補正方法】変更

【補正内容】

【００２６】また、高集積化に伴ってメインビット線の
ピッチが狭くなる。メインビット線対に対して、その行
方向については１つのサブビット線対が配置される。サ
ブビット線の間隔は、ほぼメインビット線の間隔と同じ
である。折返しビット線構成の場合、サブビット線対の
間には２つのメモリセルを配置する必要がある。したが
って、サブビット線のピッチが小さくなるにつれて、メ
モリセルのレイアウトが極めて困難になるという問題が
発生する。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００３１

【補正方法】変更

【補正内容】

【００３１】この発明に係る半導体記憶装置は、さら
に、サブビット線それぞれに対応して配置されるスイッ
チングトランジスタを含み、第１のグループ選択信号に
応答して、第１のグループ選択信号が選択するグループ
に対応するサブビット線を対応のメインビット線対の一
方のメインビット線に接続するための第１の接続手段
と、セルプレート線それぞれに対応して設けられるスイ
ッチングトランジスタを含み、第２のグループ選択信号
に応答して、この第２のグループ選択信号が選択するグ
ループに対応するサブセルプレート線を対応のメインビ
ット線対の、選択されたメモリセルグループのサブビッ
ト線が接続するメインビット線と異なる他方メインビッ
ト線に所定期間接続するための第２の接続手段と、一定
の電圧を伝達する信号線と、セルプレート線それぞれに
対応して配置されるスイッチングトランジスタを含み、
第３のグループ選択信号に応答して、第３のグループ選
択信号により選択されたグループに対応するサブセルプ
レート線を所定期間一定電圧伝達信号線から選択的に切
離す切離手段を備える。請求項２係る半導体記憶装置
は、各々が、情報電荷を記憶するための一方電極ノード
とセルプレート電位を受けるための他方電極ノードとを
有するキャパシタを有し、かつ複数のグループに分割さ
れる複数のメモリセルと、メモリセルの各グループに対
応して配置される複数のサブビット線対と、複数のサブ
ビット線対に共通に配置されるメインビット線対と、各
サブビット線対に対応して配置され、各々が対応のメモ
リセルのキャパシタの他方電極ノードに結合される複数
のサブセルプレート線と、各サブセルプレート線に対応
して配置され、各々が第３のメモリセルグループ選択信
号に応答して対応のサブセルプレート線をセルプレート
電位供給源から所定期間分離する複数のスイッチングト
ランジスタを含む切離手段と、各サブビット線対に対応
して配置されるスイッチングトランジスタを含み、第１
のメモリセルグループ選択信号に従って、選択されたメ
モリセルが接続するサブビット線をメインビット線対の
一方のメインビット線へ接続する第１の接続手段と、各
サブセルプレート線に対応して配置されるスイッチング
トランジスタを含み、第２のメモリセルグループ選択信
号に応答して、選択されたメモリセルグループのサブセ
ルプレート線をメモリセルデータが伝達されるメインビ
ット線と異なるメインビット線へ所定期間接続する第２
の接続手段とを備える。請求項３に係る半導体記憶装置
は、各々が情報電荷を格納する一方電極ノードとセルプ
レート電位を受けるための他方電極ノードとを有するキ
ャパシタを有しかつ複数のグループに分割される複数の
メモリセルと、各メモリセルのグループに対応して配置
され、各々に対応のメモリセルグループのメモリセルが
接続される複数のサブビット線と、これら複数のサブビ
ット線に対応して配置され、各々が対応のメモリセルグ
ループのメモリセルキャパシタの他方電極ノードが接続
する複数のサブセルプレート線と、各サブセルプレート
線に対応して配置され、各々が第３のメモリセルグルー
プ選択信号に応答して対応のサブセルプレート線とセル
プレート電位供給源とを所定期間分離するためのスイッ
チングトランジスタを含む切離手段と、各サブビット線
に対応して配置され、第１のメモリセルグループ選択信
号に応答して、対応のサブビット線を対応のメインビッ
ト線対の一方のメインビット線へ接続するための、各サ
ブビット線に対応して配置されるスイッチングトランジ
スタを含む第１の接続手段と、各前記サブセルプレート
線に対応して配置され、第２のメモリセル選択信号に応
答して対応のサブセルプレート線を対応のメインビット
線対の選択されたメモリセルデータが伝達されるメイン
ビット線と異なるメインビット線へ所定期間接続するス
イッチングトランジスタを含む第２の接続手段を備え
る。好ましくは、切離手段は、隣接メモリセルグループ
において隣接するサブセルプレート線が該隣接メモリグ
ループ間の領域において共通のセルプレート電位供給源
へ接続するように配置されるスイッチングトランジスタ
を含む。第２の接続手段は、隣接メモリセルグループに
おける隣接サブセルプレート線が隣接メモリセルグルー
プ間の領域において配置され、対応のサブセルプレート
線をメインビット線へ接続するスイッチングトランジス
タを含む。また好ましくは、メモリセルは、メインビッ
ト線対と斜め方向に交差するように配置されるトランジ
スタ形成領域を含む。このトランジスタ形成領域は、メ
インビット線対のメインビット線と平面図的に見て重な
り合う領域にキャパシタの一方電極ノードを形成する領
域を含み、サブビット線は、平面図的に見て、メインビ
ット線対の間の領域に配置される。メモリセルは、交互
にメインビット線対の異なるメインビット線に配置され
る。また好ましくは、サブセルプレート線はサブビット
線が形成される配線層よりも上層に形成され、メインビ
ット線はこのサブセルプレート線よりも上層の配線層に
形成される。メモリセルは、トランジスタが一方導通領
域に接続されかつサブビット線よりも上層に延び、対応
のサブセルプレート線と対向する表面を有する電極層を
備える。請求項７に係る半導体記憶装置は、各々が情報
電荷を格納する一方電極ノードとセルプレート電位を受
ける他方電極ノードとを有するキャパシタを含みかつ複
数のグループに分割される複数のメモリセルと、各メイ
ンビット線対と、各メモリセルグループに対応して配置
され、各々に対応のメモリグループのメモリセルが接続
される複数のサブビット線と、各サブビット線に対応し
て配置され、各々が対応のグループのメモリセルのキャ
パシタの他方電極ノードが接続される複数のサブセルプ
レート線と、各サブセルプレート線に対応して配置され
る複数のスイッチングトランジスタを含み、第３のメモ
リセルグループ選択信号に応答して、対応のサブセルプ
レート線をセルプレート電位供給源から所定期間切離す
ための切離手段と、各サブビット線に対応して配置され
る複数のスイッチングトランジスタを含み、第１のメモ
リセル選択信号に応答して選択されたメモリセルグルー
プのサブビット線を対応のメインビット線対の一方のメ
インビット線へ接続するための第１の接続手段と、各サ
ブセルプレート線に対応して配置されるスイッチングト
ランジスタを含み、第２のメモリセルグループ選択信号
に応答して、選択されたメモリセルグループに対応して
配置されるサブセルプレート線を所定期間メインビット
線対のメモリセルデータが伝達されないメインビット線
に接続するための第２の接続手段とを含む。第１の接続
手段および第２の接続手段は、各グループにおいて、グ
ループの同じ側に配置されるスイッチングトランジスタ
を含み、前記切離手段は、前記第１および第２の接続手
段のスイッチングトランジスタと対向する端部において
配置されるスイッチングトランジスタを含む。請求項８
に係る半導体記憶装置は、各々が情報電荷を格納する一
方電極ノードと、セルプレート電位を受けるための他方
電極ノードとを有しかつ複数のグループに分割される複
数のメモリセルと、メインビット線対と、各メモリセル
グループに対応して配置され、各々に対応のグループの
メモリセルが接続する複数のサブビット線と、各サブビ
ット線に対応して配置され、各々に対応のグループのメ
モリセルのキャパシタの他方電極ノードが接続する複数
のサブセルプレート線と、各前記前記サブセルプレート
に対応して配置されるスイッチングトランジスタを含
み、第３のメモリセルグループ指定信号に応答して、選
択されたメモリセルグループのサブセルプレート線を所
定期間セルプレート電位供給源から切離すための切離手
段と、各サブビット線に対応して配置されるスイッチン
グトランジスタを含み、第１のセルプレートグループ選
択信号に応答して、対応のサブビット線を対応のメイン
ビット線対の一方のメインビット線へ接続するための第
１の接続手段と、各サブセルプレート線に対応して配置
されるスイッチングトランジスタを含み、第２のメモリ
セルグループ選択信号に応答して、対応のサブセルプレ
ート線を所定期間対応のメインビット線対のメモリセル
データが伝達されないメインビット線へ接続する第２の
接続手段とを備える。この請求項８に係る半導体記憶装
置は、第１の接続手段は、サブビット線をすべて対応の
メインビット線対の共通の一方のメインビット線に接続
するように配置されるスイッチングトランジスタを備
え、第２の接続手段は、対応のサブセルプレート線をメ
インビット線対の共通の他方メインビット線へ接続する
ように配置されるスイッチングトランジスタを備える。
また列においてサブビット線とサブセルプレート線は整
列して交互に配置される。請求項９に係る半導体記憶装
置は、各々が情報電荷を格納する一方電極ノードとセル
プレート電位を受けるための他方電極ノードとを有する
キャパシタを有しかつ各列において複数のグループに分
割される複数のメモリセルと、１対のメインビット線
と、各メモリセルグループに対応して配置され、各々に
対応の列グループのメモリセルが接続する複数のサブビ
ット線と、各サブセルプレート線に対応して配置される
スイッチングトランジスタを含み、第３のメモリセルグ
ループ選択信号に応答して、所定期間対応のサブセルプ
レート線をセルプレート電位供給源から分離するための
切離手段と、サブビット線それぞれに対応して配置され
るスイッチングトランジスタを含み、第１のメモリセル
グループ選択信号に応答して、対応のサブビット線を対
応のメインビット線の一方のメインビット線へ接続する
ための第１の接続手段と、各サブセルプレート線に対応
して配置される複数のスイッチングトランジスタを含
み、第２のメモリセルグループ選択信号に応答して、対
応のサブセルプレート線を、対応のメインビット線のメ
モリセルデータが伝達されないメインビット線に接続す
るための第２の接続手段を備える。この請求項９に係る
半導体記憶装置は、さらに、切離手段は、隣接メモリセ
ルグループにおいて、隣接メモリセルグループの間の領
域に配置され、それぞれ対応のサブセルプレート線を共
通のセルプレート電位供給源へ接続するスイッチングト
ランジスタを含む。第２の接続手段は、隣接メモリセル
グループにおいて、隣接メモリセルグループの間の領域
に配置され、隣接するサブセルプレート線を対応のメイ
ンビット線対の同じメインビット線へ接続するように配
置されるスイッチングトランジスタを含む。好ましく
は、さらに、第１の接続手段は、メモリセルグループに
おいて、隣接メモリセルグループの間の領域に配置さ
れ、隣接するサブビット線を対応のメインビット線対の
同じメインビット線へ接続するように配置されるスイッ
チングトランジスタを含む。さらに好ましくは、第１の
接続手段は、サブビット線を対応のメインビット線対の
共通の同じメインビット線に接続するように配置される
スイッチングトランジスタを含み、また第２の接続手段
は、各列において、サブセルプレート線を対応のメイン
ビット線対の共通の他方メインビット線に接続するよう
に配置されるスイッチングトランジスタを含む。請求項
１２に係る半導体記憶装置は、各々が情報電荷を格納す
る一方電極ノードとセルプレート電位を受けるための他
方電極ノードとを有しかつキャパシタを有しかつ複数の
グループに分割される複数のメモリセルと、１対のメイ
ンビット線対と、各サブセルプレート線に配置される複
数のスイッチングトランジスタを含み、第３のメモリセ
ルグループ選択信号に応答して、対応のサブセルプレー
ト線をセルプレート電位供給源から所定期間分離するた
めの切離手段と、各サブビット線に対応して配置される
スイッチングトランジスタを含み、第１のメモリセルグ
ループ選択信号に応答して対応のサブビット線を対応の
メインビット線対の一方のメインビット線に接続するた
めの第１の接続手段と、各サブセルプレート線に対応し
て配置されるスイッチングトランジスタを含み、第２の
メモリセルグループ選択信号に応答して、所定期間対応
のサブセルプレート線を対応のメインビット線対のメモ
リセルデータが伝達されないメインビット線へ接続する
ための第２の接続手段を備える。一方のメインビット線
に沿ってサブセルプレート線とサブビット線が交互に配
置され、他方メインビット線に沿ってサブセルプレート
線とサブビット線が交互に配列される。各グループにお
いて、サブビット線とサブセルプレート線がともに配置
される。第１の接続手段は隣接メモリセルグループにお
いて隣接する第１のサブビット線は隣接メモリセル間の
領域を介して同じメインビット線へ接続するように配置
されるスイッチングトランジスタを含む。第２の接続手
段は、隣接メモリセルグループにおいて隣接して配置さ
れるサブセルプレート線に対しては隣接メモリセルグル
ープの間の領域を介して対応のメインビット線対の同じ
メインビット線へ接続するように配置されるスイッチン
グトランジスタを含む。さらに第１および第２の接続手
段は、隣接メモリセルグループにおいてサブビット線と
サブセルプレート線が隣接して配置されるとき、この隣
接メモリセルグループの間の領域を介して対応のサブビ
ット線およびサブセルプレート線が対応のメインビット
線の同じメインビット線に接続されるように配置される
スイッチングトランジスタをそれぞれ含む。請求項１３
に係る半導体記憶装置は、行列状に配列され、各々が情
報電荷を格納するための一方電極ノードとセルプレート
電位を受けるための他方電極ノードとを有するキャパシ
タを含みかつ各列において複数のグループに分割される
複数のメモリセルと、各メモリセル列に対応して配置さ
れる複数のメインビット線対と、各列において各メモリ
セルグループに対応して配置され、各々が対応の列グル
ープのメモリセルが接続する複数のサブビット線と、各
サブビット線に対応して配置され、各々が対応のメモリ
セルグループのメモリセルキャパシタの他方電極ノード
が接続する複数のサブセルプレート線と、各サブセルプ
レート線に対応して配置されるスイッチングトランジス
タを含み、第３のメモリセルグループ選択信号に応答し
て対応のサブセルプレート線を所定期間セルプレート電
位供給源から分離するための切離手段と、各サブビット
線に対応して配置される複数のスイッチングトランジス
タを含み、第１のメモリセルグループ選択信号に応答し
て、対応のサブビット線を、対応のメインビット線対の
一方のメインビット線へ接続するための第１の接続手段
と、各サブセルプレート線に対応して配置されるスイッ
チングトランジスタを含み、第２のメモリセルグループ
選択信号に応答して、対応のサブセルプレート線を所定
期間対応のメインビット線対のサブビット線が接続され
ないメインビット線へ接続するための第２の接続手段と
を含む。各列において、各サブビット線は平面図的に見
て対応のメインビット線対の間の領域に配置され、サブ
セルプレート線は、平面図的に見て隣接メインビット線
対の間の領域に配置される。好ましくは、メインビット
線対それぞれに対応して配置され、活性化時対応のメイ
ンビット線対の電位差を増幅するセンスアンプと、第２
の接続手段におけるサブセルプレート線とメインビット
線との接続が完了し、所定期間が経過し、かつ切離手段
の切離期間である所定期間が経過した後センスアンプを
活性化する手段を備える。また好ましくは、切離手段
は、非選択メモリセルグループのサブセルプレート線は
持続的にセルプレート電位供給源に接続する。さらにま
た好ましくは、各メインビット線対に対応して配置さ
れ、活性化時対応のメインビット線対の電位差を増幅す
るセンスアンプと、メインビット線対と対応のセンスア
ンプとの間に配置されるスイッチングトランジスタを含
み前記第２の接続手段による所定期間および切離手段に
よる所定期間経過後、前記センスアンプの活性化前にセ
ンスアンプと対応のメインビット線対とを切離す手段を
含む。このスイッチングトランジスタは、センスアンプ
が活性化期間中の所定期間のみ非導通状態とされる。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００３２

【補正方法】変更

【補正内容】

【００３２】

【作用】請求項１の半導体記憶装置においては、各メモ
リセル列グループにおいてサブビット線が配置される。
１対のメインビット線に対して各グループにおいて１本
のサブビット線のみを配置する場合、サブビット線のピ
ッチ条件を大幅に緩和することができる。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００３４

【補正方法】変更

【補正内容】

【００３４】さらに、各メインビット線において、一方
のメインビット線にはメモリセルトランジスタおよびサ
ブビット線および第１の接続手段のスイッチングトラン
ジスタを介してメモリセルキャパシタの一方電極ノード
の蓄積する情報電荷が伝達される。一方、他方メインビ
ット線には、切離手段によりフローティング状態とされ
たサブセルプレート線が第２の接続手段のスイッチング
トランジスタを介して接続される。したがって、他方メ
インビット線には、メモリセルキャパシタの容量結合
（または電荷補償）により、一方メインビット線に生じ
る電位変化と変化方向が逆である電位変化が生じ、メイ
ンビット線対における読出電圧を大幅に大きくすること
ができる。請求項２に係る半導体記憶装置において、一
方のメインビット線へメモリセルデータが伝達され、他
方のメインビット線には、切離手段によりフローティン
グ状態とされたサブセルプレート線が所定期間接続され
る。これにより、メモリセルキャパシタの一方電極ノー
ドの電位変化がサブセルプレート線を介して他方メイン
ビット線へ伝達され、メインビット線対における電位差
が増大し、結果としてメモリセルの読出電圧が増大す
る。これにより、サブビット線およびメインビット線を
有する階層ビット線構造においても正確にセンス動作を
行なうことができる。請求項３に係る半導体記憶装置に
おいては、各グループにおいて１本のサブビット線が配
置されかつサブビット線に対応してサブセルプレート線
が配置されるため、サブビット線のピッチ条件を大幅に
緩和することができる。また、各列グループにおいて１
本のサブビット線を配置するだけであるため、各メイン
ビット線対においては、メインビット線と交差する方向
において１つのメモリセルを配置する領域が必要とされ
るだけであり、メモリセルの占有面積をビット線と交差
する方向において大きくすることができ、メモリセルの
レイアウトが容易となる。さらに、請求項１および２の
半導体記憶装置と同様、各メインビット線において一方
のメインビット線にメモリセルデータが読出されると
き、切離手段によりフローティング状態とされたサブセ
ルプレート線がメインビット線対の他方のメインビット
線に接続され、メモリセルキャパシタの一方電極ノード
の電位変化がサブセルプレート線および第２の接続手段
のスイッチングトランジスタを介して他方メインビット
線に伝達され、応じてメインビット線間の電位差が増大
する。また切離手段は隣接メモリセルグループ間の間の
領域に配置されるスイッチングトランジスタを含む構成
とすれば、切離手段のスイッチングトランジスタのセル
プレート電位供給源への接続部のコンタクト孔を隣接メ
モリセルグループのスイッチングトランジスタで共有す
ることができ、切離手段の占有面積を低減することがで
きる。また、第２の接続手段において、隣接メモリセル
グループにおいて隣接メモリセルグループ間の間の領域
にスイッチングトランジスタを配置する構成とすれば、
このサブセルプレート線とメインビット線とを接続する
ためのスイッチングトランジスタの一方導通領域および
コンタクト領域をこれらのスイッチングトランジスタで
共有することができ、第２の接続手段の列方向について
の占有面積を低減することができる。また、各列におい
て、メモリセルのトランジスタ形成領域をメインビット
線と斜め方向に交差するように配置し、かつ一方電極ノ
ード形成領域をメインビット線と平面図的に見て重なり
合う領域に配置するような構成とし、またサブビット線
を平面図的に見て対応面ビット線の間の領域に配置する
構成とすることにより、メモリセルのトランジスタ形成
領域はメインビット線と斜行する方向に形成され、列方
向について高密度でメモリセルを配置することが可能と
なる。まず、サブセルプレート線をサブビット線とメイ
ンビット線との間の領域に配置する構成とすることによ
り、サブビット線とサブセルプレート線とを高密度に配
置することができる。またメモリセルをいわゆるスタッ
クトキャパシタ構造とすることにより、メインビット線
下の領域において一方電極ノードとセルプレートを対向
させることができ、このときサブビット線のレイアウト
に何ら影響を受けることがなく、メインビット線のピッ
チが小さくされても高密度でメモリセルを配置すること
ができる。請求項７に係る半導体記憶装置においては、
各メモリセルグループにおいて、１対のメインビット線
に対して１本のサブビット線とサブセルプレート線とが
配設されるだけであり、サブビット線のピッチ条件を大
幅に緩和することができる。また１本のサブビット線が
配置されるだけであるため、メインビット線と交差する
方向において１対のメインビット線の間には１つのメモ
リセルを配置する領域が必要とされるだけであり、メモ
リセルの占有面積をメインビット線と交差する方向にお
いて大きくすることができ、メモリセルのレイアウトが
容易となる。また、第１の接続手段のスイッチングトラ
ンジスタおよび第２の接続手段のスイッチングトランジ
スタは各メモリセルグループにおいて同じ側において配
設されるため、メインビット線と交差する方向における
レイアウトパターンが繰り返され、レイアウトが容易と
なる。また、切離手段は第１および第２の接続手段のス
イッチングトランジスタと各グループにおいて反対側に
そのスイッチングトランジスタが配置されるため、レイ
アウトが容易となる。また、サブセルプレート線それぞ
れについては両端部に切離手段スイッチングトランジス
タおよび第２の接続手段スイッチングトランジスタが配
置されるため、サブセルプレート線に対するスイッチン
グトランジスタの配設を余裕をもっで実現することがで
きる。請求項８に係る半導体記憶装置に従えば、各メモ
リセル列グループにおいて、１対のメインビット線に対
して１本のサブビット線とサブセルプレート線とが配設
されるだけであり、サブビット線のピッチ条件を大幅に
緩和することができる。また、メインビット線と交差す
る方向において、１対のメインビット線の間には１つの
メモリセルを配置する領域が必要とされるだけであり、
応じてメモリセルの占有面積をメインビット線と交差す
る方向において大きくすることができ、メモリセルのレ
イアウトが容易となる。また、メインビット線対におい
て、一方には選択メモリセルのデータが出力され、他方
のメインビット線にはサブセルプレート線を介して一方
電極ノードの電位変化が伝達されるため、メインビット
線間の電位差を大きくすることができる。一方のメイン
ビット線に沿ってサブビット線およびサブセルプレート
線が交互に配置され、他方のメインビット線にとってま
たサブセルプレート線およびサブビット線が交互に配置
されてもよい。各列方向に沿って隣接されるサブビット
線およびサブセルプレート線において隣接するサブセル
プレート線およびサブビット線は対応のメインビット線
対の共通のメインビット線に接続されるため、各列にお
いてサブビット線とサブセルプレート線とは異なる配線
層に形成されるため、列方向におけるサブビット線およ
びセルプレート線のピッチを緩和することができ、高密
度にメモリセルを配置することができる。請求項９に係
る半導体記憶装置においては、サブビット線のピッチ条
件緩和およびメインビット線間の電位差の増大が切離手
段および第１および第２の接続手段により実現される。
さらに、サブセルプレート線は、隣接メモリセルグルー
プにおいて隣接するサブセルプレート線が隣接メモリセ
ルグループ間領域を介して同じメインビット線に接続さ
れるように第２の接続手段のスイッチングトランジスタ
が配置される。これにより、第２の接続手段のスイッチ
ングトランジスタの一方導通ノードを共有することがで
き、第２の接続手段の列方向に沿っての占有面積を低減
することができる。また、切離手段のスイッチングトラ
ンジスタは隣接メモリセルグループ間の間の領域に配置
することにより、セルプレート電位供給源を２つのメモ
リセルグループで共有することができるとともに、この
切離手段のスイッチングトランジスタのセルプレート電
位供給源へ接続する一方導通領域を共有することがで
き、この切離手段の列方向に沿っての占有面積を低減す
ることができる。また、隣接メモリセルグループにおい
て隣接するサブビット線は、隣接メモリセルグループの
間の領域を介して同じメインビット線に接続されるよう
に第１の接続手段のスイッチングトランジスタが配置さ
れる。それにより、第１の接続手段のスイッチングトラ
ンジスタのメインビット線に接続する一方導通領域を共
有することができ、応じて第１の接続手段の列方向につ
いての占有面積を低減することができる。また、各列に
おいて、サブビット線を対応のメインビット線の共通の
一方のメインビット線に接続されるように第１の接続手
段のスイッチングトランジスタが配置され、またサブセ
ルプレート線は対応のメインビット線対の共通の他方メ
インビット線に接続されるように第２の接続手段のスイ
ッチングトランジスタが配置される。これにより、列方
向について同じゲートパターンが繰り返されるだけであ
り、レイアウトが容易となる。請求項１２に係る半導体
記憶装置においては、各グループにおいて１本のサブビ
ット線と１本のサブセルプレート線が配置されるだけで
あり、サブビット線のピッチ条件の緩和およびメモリセ
ルのレイアウト面積（メインビット線と交差する方向に
おいての）を増大することができる。また、第１および
第２の接続手段ならびに切離手段により、一方のメイン
ビット線へのメモリセルデータの伝達時に他方メインビ
ット線へこの選択メモリセルキャパシタの一方電極ノー
ドの電位変化をメモリセルキャパシタおよびサブセルプ
レート線を介して容量結合（電荷補償）を介して伝達す
ることができ、メインビット線間の電位差を大きくする
ことができる。サブビット線およびサブセルプレート線
を単位としてこの単位が交互に配設されるため、列方向
に沿ってサブビット線およびサブセルプレート線は異な
る配線層で形成されるため、これらのサブビット線およ
びサブセルプレート線の列方向に沿ってのピッチ条件が
緩和され、レイアウトが容易となる。また、隣接するサ
ブセルプレート線および隣接するサブビット線はそれぞ
れの間に形成されるスイッチングトランジスタによって
同じメインビット線に接続されるため、これらのスイッ
チングトランジスタの一方導通領域を共有することがで
き、第１、および第２の接続手段の列方向に沿った占有
面積を低減することができる。請求項１３に係る半導体
記憶装置において、各列グループにおいて１本のサブビ
ット線および１本のサブセルプレート線が配置されるだ
けであり、サブビット線のピッチ条件が緩和される。ま
た、応じてメモリセルのメインビット線と交差する方向
における占有面積を増加させることができ、メモリセル
のレイアウトが容易となる。サブビット線が平面図的に
見て隣接メインビット線対の間の領域に配置され、また
サブセルプレート線が隣接メインビット線対の間の領域
に配置されるため、サブビット線のピッチ条件をより緩
和することができ、メモリセルのレイアウトが容易とな
る。請求項１４に係る半導体記憶装置において、各列グ
ループにおいて１本のサブビット線およびサブセルプレ
ート線が配置されるだけであり、サブビット線のピッチ
条件が緩和され、また応じてメモリセルのメインビット
線と交差する方向における占有面積を増加させることが
でき、メモリセルのレイアウトが容易とされる。さら
に、第１および第２の接続手段ならびに切離手段によ
り、メインビット線間には逆方向に面変化を生じさせる
ことができ、メインビット線間の電位差を増加させるこ
とができる。さらに、センスアンプは、サブセルプレー
ト線がメインビット線に接続されてメモリセルキャパシ
タの電圧変化をこのメインビット線に伝達してメモリセ
ルの読出電圧を等価的に増加し、次いでこのサブセルプ
レート線とメインビット線とを切離サブセルプレート線
を所定のセルプレート電位に固定した後にセンスアンプ
が活性化されるため、サブセルプレート線はこのセンス
アンプのセンス動作の影響を受けることなく一定の電圧
に保持され、かつセンスアンプは増大された読出電圧を
容易に増幅することができ、正確なセンス動作を実現す
ることができる。また、非選択メモリセルグループにお
いては、サブセルプレート線をすべて一定の電位に固定
することにより、メインビット線とサブセルプレート線
との容量結合による非選択メモリセルグループにおける
サブセルプレート電位の変動を防止することができ、非
選択メモリセルグループのメモリセルデータを正確に保
持することができる。また、センスアンプとメインビッ
ト線対とを、メインビット線間の電位拡大時においては
接続し、センス動作が始まる直前から所定期間の間メイ
ンビット線とセンスアンプとを分離することにより、セ
ンスアンプのセンス動作時におけるセンスノードの寄生
容量を低減することができ、高速かつ正確なセンス動作
を行なうことができる。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００４１

【補正方法】変更

【補正内容】

【００４１】メインビット線ＭＢＬおよび／ＭＢＬには
さらに、活性化信号ＳＥおよび／ＳＥに応答して活性化
され、メインビット線ＭＢＬおよび／ＭＢＬの電位差を
差動的に増幅するセンスアンプＳＡと、イコライズ／プ
リチャージ信号ＢＬＥＱに応答してメインビット線ＭＢ
Ｌおよび／ＭＢＬへ一定の基準電圧ＶＢＬ（たとえばＶ
ｃｃ／２）を伝達するプリチャージトランジスタＴ６お
よびＴ７が設けられる。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００４３

【補正方法】変更

【補正内容】

【００４３】スタンバイ状態においては、信号ＢＬＥ
Ｑ、ＣＰＰＲ０、およびＣＰＰＲ１が活性状態のハイレ
ベルにあり、残りの信号は非活性状態にある。この状態
においては、メインビット線ＭＢＬおよび／ＭＢＬは、
プリチャージトランジスタＴ６およびＴ７を介して一定
の基準電圧ＶＢＬにプリチャージされる。また、サブセ
ルプレート線ＳＣＰＬ０、およびＳＣＰＬ１へはトラン
ジスタＴ５ａおよびＴ５ｂを介して一定の基準電圧ＶＢ
Ｌが伝達される。サブビット線ＳＢＬ０および／ＳＢＬ
０は、先のメモリサイクル完了後のプリチャージ時にお
いてメインビット線ＭＢＬおよび／ＭＢＬのイコライズ
／プリチャージ動作時にまた一定の基準電圧ＶＢＬにプ
リチャージされている。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００４５

【補正方法】変更

【補正内容】

【００４５】内部ロウアドレス信号ＲＡ０および／ＲＡ
０に従って、グループ選択信号ＢＳｅ０が活性状態のハ
イレベルとなり、サブビット線ＳＢＬ０がメインビット
線ＭＢＬに接続される。メモリセルグループは、ロウア
ドレス信号の上位ビットにより指定され、選択ワード線
の偶数／奇数はロウアドレス信号の最下位ビットにより
決定される。このとき、したがってグループ選択信号Ｂ
ＳｏＯは非活性状態のローレベルであり、トランジスタ
Ｔ２ａはオフ状態であり、先のサイクルでプリチャージ
された電圧ＶＢＬでフローティング状態を維持する。こ
のとき、メモリグループＭＧ１においては、信号ＣＰＰ
Ｒ１は活性状態のハイレベルにあり、サブセルプレート
線ＳＣＰＬ１にはスイッチングトランジスタＴ５ｂを介
して基準電圧ＶＢＬが伝達される。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００４６

【補正方法】変更

【補正内容】

【００４６】次いで、この内部ロウアドレス信号ＲＡ
０，／ＲＡ０に従って、ワード線Ｗ０の電位がハイレベ
ルへと立上がる。このときまた、ブロック選択信号ＤＷ
Ｅ０がハイレベルとなり、サブセルプレート線ＳＣＰＬ
０がスイッチングトランジスタＴ４ａを介してメインビ
ット線／ＭＢＬに接続される。サブセルプレート線ＳＣ
ＰＬ０はスイッチングトランジスタＴ５ａにより基準電
圧ＶＢＬ供給源から切離されている。したがって、ワー
ド線ＷＬの選択時において、メモリセルＭＣのトランジ
スタ７を介してキャパシタ８の蓄積電荷がサブビット線
ＳＢＬ０からメインビット線ＭＢＬへ伝達されると、後
にその動作は詳細に説明するが、このメインビット線Ｍ
ＢＬへ伝達された電荷と符号の逆の電荷がスイッチング
トランジスタＴ４ａを介してサブセルプレート線ＳＣＰ
Ｌ０から相補メインビット線／ＭＢＬに伝達される。こ
こで、メモリセルの蓄積電荷が伝達されるメインビット
線と相補の関係にあるメインビット線を「相補メインビ
ット線」と称す。たとえば、メモリセルＭＣ（ワード線
ＷＬ０とサブビット線ＳＢＬとの交点に位置する）がハ
イレベルの情報を記憶している場合、メインビット線Ｍ
ＢＬの電位が上昇すると、このときにはメモリセルキャ
パシタの一方電極ノード（ストレージノード）の電位が
低下する。したがって、このストレージノードの電位低
下がセルプレートへ伝達され、セルプレートの電位が低
下する。メモリセルキャパシタのセルプレート電位へ与
えるサブセルプレート線ＳＣＰＬ０はフローティング状
態にあるため、このキャパシタの容量結合により、スト
レージノードの電位低下がサブセルプレート線ＳＣＰＬ
０に伝達され、サブセルプレート線ＳＣＰＬ０の電位が
低下し、応じて相補メインビット線／ＭＢＬの電位が低
下する。これにより、メインビット線ＭＢＬおよび／Ｍ
ＢＬの電位差、すなわち読出電圧は従来の構成に比べて
大幅に大きくすることができる。この読出電圧の増加の
動作は後に図４および図５を参照して詳細に説明する。

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】００５２

【補正方法】変更

【補正内容】

【００５２】Ｑｍｂ＝Ｑｍｂｂ＝Ｖｃｃ・Ｃｍｂ／２、 Ｑｓｂ＝Ｖｃｃ・Ｃｓｂ／２、 Ｑｓ＝（Ｖ−Ｖｃｃ／２）・Ｃｓ、 Ｑｃｐ＝Ｖｃｃ・Ｃｃ／２ ただし、ＱｍｂおよびＱｍｂｂは、メインビット線ＭＢ
Ｌおよび／ＭＢＬの寄生容量に蓄積される電荷を示し、
Ｑｓｂはサブビット線ＳＢＬの寄生容量の蓄積電荷を示
し、Ｑｓはメモリセルキャパシタのストレージノードの
蓄積電荷を示す。また、ＶはメモリセルキャパシタＣｓ
の書込電圧を示す。すなわち、Ｖ＝Ｖｃｃまたは０であ
る。

【手続補正１２】

【補正対象書類名】明細書

【補正対象項目名】００５４

【補正方法】変更

【補正内容】

【００５４】Ｑｍｂ′＝ＶＲ・Ｃｍｂ、 Ｑｓｂ′＝ＶＲ・Ｃｓｂ、 Ｑｓ′＝（ＶＲ−ＶＲＢ）・Ｃｓ、 Ｑｃｐ′＝ＶＲＢ・Ｃｃ、 Ｑｍｂｂ′＝ＶＲＢ・Ｃｍｂ ここで、Ｑｍｂ′はメインビット線ＭＢＬの寄生容量の
蓄積電荷を示し、Ｑｓｂ′は、サブビット線ＳＢＬの寄
生容量の蓄積電荷を示し、Ｑｓ′は、メモリセルキャパ
シタのストレージノードの蓄積電荷を示し、Ｑｃｐ′は
サブセルプレート線の寄生容量の蓄積電荷を示し、Ｑｍ
ｂｂ′は、相補メインビット線／ＭＢＬの寄生容量の蓄
積電荷を示す。ＶＲおよびＶＲＢは、メインビット線Ｍ
ＢＬおよび／ＭＢＬの電位を示す。

【手続補正１３】

【補正対象書類名】明細書

【補正対象項目名】００５５

【補正方法】変更

【補正内容】

【００５５】サブビット線ＳＢＬとサブセルプレート線
ＳＣＰＬとはメモリセルキャパシタにより直流的に分離
されており、これらの間に電荷の移動は存在しない。メ
モリセルキャパシタ８のストレージノードの蓄積電荷の
変化に応じて、そのセルプレートおける電荷量が変化す
るだけである。したがって、電荷保存則から、 Ｑｍｂ＋Ｑｓｂ＋Ｑｓ＝Ｑｍｂ′＋Ｑｓｂ′＋Ｑｓ′、 Ｑｍｂｂ＋Ｑｃｐ−Ｑｓ＝Ｑｍｂｂ′＋Ｑｃｐ′−Ｑ
ｓ′ が得られる。これらの式から、 （Ｖｃｃ・Ｃｍｂ／２）＋（Ｖｃｃ・Ｃｓｂ）／２＋
（Ｖ−Ｖｃｃ／２）・Ｃｓ＝ＶＲ・Ｃｍｂ＋ＶＲ・Ｃｓ
ｂ＋（ＶＲ−ＶＲＢ）・Ｃｓ、 （Ｖｃｃ・Ｃｍｂ）／２＋（Ｖｃｃ・Ｃｃ）／２−（Ｖ
−Ｖｃｃ／２）・Ｃｓ＝ＶＲＢ・Ｃｍｂ＋ＶＲＢ・Ｃｃ
−（ＶＲ−ＶＲＢ）・Ｃｓ が得られる。電圧Ｖは、Ｖｃｃ／２または０であるた
め、上２式から、メインビット線の電位差ΔＶ＝｜ＶＲ
−ＶＲＢ｜は、

【手続補正１４】

【補正対象書類名】明細書

【補正対象項目名】００７９

【補正方法】変更

【補正内容】

【００７９】ロウアドレスストローブ信号／ＲＡＳがハ
イレベルのとき、半導体記憶装置はプリチャージ状態に
あり、プリチャージ信号ＢＬＥＱがハイレベルであり、
プリチャージトランジスタＴ６およびＴ７はオン状態に
ある。この状態において、メインビット線ＭＢＬ０、／
ＭＢＬ０、ＭＢＬ１および／ＭＢＬ１は所定の基準電圧
ＶＢＬ（＝Ｖｃｃ／２）にプリチャージされている。ま
た、各サブビット線ＳＢＬ００、ＳＢＬ０１、ＳＢＬ１
０、およびＳＢＬ１１は、先のメモリサイクル完了後に
行なわれたプリチャージサイクルにおいて所定の基準電
圧ＶＢＬにプリチャージされている。

【手続補正１５】

【補正対象書類名】明細書

【補正対象項目名】００８３

【補正方法】変更

【補正内容】

【００８３】メモリセルグループＭＧ１においては、ス
イッチングトランジスタＴＣ１はオン状態を維持してお
り（グループ選択信号ＣＰＰＲ１がハイレベルの活性状
態を維持している）、サブセルプレート線ＳＣＰＬ０１
およびＳＰＬ１１は基準電位ＶＢＬを供給され続ける。
次いで、グループ選択信号ＢＳ０が活性化され、サブビ
ット線ＳＢＬ００およびＳＢＬ１０がメインビット線Ｍ
ＢＬ０およびＭＢＬ１にスイッチングトランジスタＴＢ
０を介して接続される。メモリセルグループＭＧ１にお
いては、グループ選択信号ＢＳ１はローレベルの非活性
状態にあり、スイッチングトランジスタＴＢ１はオフ状
態を維持しており、サブビット線ＳＢＬ０１およびＳＢ
Ｌ１１は先のスタンバイサイクル時のプリチャージ電位
ＶＢＬでフローティング状態を維持している。

【手続補正１６】

【補正対象書類名】明細書

【補正対象項目名】００８５

【補正方法】変更

【補正内容】

【００８５】この後、ロウアドレス信号ＲＡに従ってワ
ード線が選択され、選択ワード線の電位がハイレベルへ
立上がる。図７において、ワード線ＷＬ００が選択され
た状態を示す。ワード線ＷＬ００が選択されると、この
選択されたワード線ＷＬ００に接続されるメモリセルの
キャパシタとメインビット線ＭＢＬとの間で電荷の移動
が生じる。このメモリセルキャパシタ８とメインビット
線ＭＢＬとの間の電荷の移動に応じて、先に図４および
図５を参照して詳細に説明したように、相補メインビッ
ト線／ＭＢＬとメモリキャパシタ８の他方電極との間
で、メモリセルキャパシタとメインビット線ＭＢＬとの
間の電荷移動と相補な電荷移動が生じる。

【手続補正１７】

【補正対象書類名】明細書

【補正対象項目名】０１７６

【補正方法】変更

【補正内容】

【０１７６】さらに、各メインビット線において、一方
のメインビット線にはメモリセルトランジスタおよびサ
ブビット線および第１の接続手段のスイッチングトラン
ジスタを介してメモリセルキャパシタの一方電極ノード
の蓄積する情報電荷が伝達される。一方、他方メインビ
ット線には、切離手段によりフローティング状態とされ
たサブセルプレート線が第２の接続手段のスイッチング
トランジスタを介して接続される。したがって、他方メ
インビット線には、メモリセルキャパシタの容量結合
（または電荷補償）により、一方メインビット線に生じ
る電位変化と変化方向が逆である電位変化が生じ、メイ
ンビット線対における読出電圧を大幅に大きくすること
ができる。請求項２に係る半導体記憶装置において、一
方のメインビット線へメモリセルデータが伝達され、他
方のメインビット線には、切離手段によりフローティン
グ状態とされたサブセルプレート線が所定期間接続され
る。これにより、メモリセルキャパシタの一方電極ノー
ドの電位変化がサブセルプレート線を介して他方メイン
ビット線へ伝達され、メインビット線対における電位差
が増大し、結果としてメモリセルの読出電圧が増大す
る。これにより、サブビット線およびメインビット線を
有する階層ビット線構造においても正確にセンス動作を
行なうことができる。請求項３に係る半導体記憶装置に
おいては、各グループにおいて１本のサブビット線が配
置されかつサブビット線に対応してサブセルプレート線
が配置されるため、サブビット線のピッチ条件を大幅に
緩和することができる。また、各グループにおいて１本
のサブビット線を配置するだけであるため、各メインビ
ット線対においては、メインビット線と交差する方向に
おいて１つのメモリセルを配置する領域が必要とされる
だけであり、メモリセルの占有面積をビット線と交差す
る方向において大きくすることができ、メモリセルのレ
イアウトが容易となる。さらに、請求項１および２の半
導体記憶装置と同様、各メインビット線において一方の
メインビット線にメモリセルデータが読出されるとき、
切離手段によりフローティング状態とされたサブセルプ
レート線が対応のメインビット線対の他方のメインビッ
ト線に接続され、メモリセルキャパシタの一方電極ノー
ドの電位変化がサブセルプレート線および第２の接続手
段のスイッチングトランジスタを介して他方メインビッ
ト線に伝達され、応じてメインビット線間の電位差が増
大する。また切離手段は隣接メモリセルグループ間の間
の領域に配置されるスイッチングトランジスタを含む構
成とすれば、切離手段のスイッチングトランジスタのセ
ルプレート電位供給源への接続部のコンタクト孔を隣接
メモリセルグループのスイッチングトランジスタで共有
することができ、切離手段の占有面積を低減することが
できる。また、第２の接続手段において、隣接メモリセ
ルグループにおいて隣接メモリセルグループ間の間の領
域にスイッチングトランジスタを配置する構成とすれ
ば、このサブセルプレート線とメインビット線とを接続
するためのスイッチングトランジスタの一方導通領域お
よびコンタクト領域をこれらのスイッチングトランジス
タで共有することができ、第２の接続手段の列方向につ
いての占有面積を低減することができる。また、各列に
おいて、メモリセルのトランジスタ形成領域をメインビ
ット線と斜め方向に交差するように配置し、かつ一方電
極ノード形成領域をメインビット線と平面図的に見て重
なり合う領域に配置するような構成とし、またサブビッ
ト線を平面図的に見て対応面ビット線の間の領域に配置
する構成とすることにより、メモリセルのトランジスタ
形成領域はメインビット線と斜行する方向に形成され、
列方向について高密度でメモリセルを配置することが可
能となる。また、サブセルプレート線をサブビット線と
メインビット線との間の領域に配置する構成とすること
により、サブビット線とサブセルプレート線とを高密度
に配置することができる。またメモリセルをいわゆるス
タックトキャパシタ構造とすることにより、メインビッ
ト線下の領域において一方電極ノードとセルプレートを
対向させることができ、このときサブビット線のレイア
ウトに何ら影響を受けることがなく、メインビット線の
ピッチが小さくされても高密度でメモリセルを配置する
ことができる。請求項７に係る半導体記憶装置において
は、各メモリセルグループにおいて、１対のメインビッ
ト線に対して１本のサブビット線とサブセルプレート線
とが配設されるだけであり、サブビット線のピッチ条件
を大幅に緩和することができる。また１本のサブビット
線が配置されるだけであるため、メインビット線と交差
する方向において１対のメインビット線の間には１つの
メモリセルを配置する領域が必要とされるだけであり、
メモリセルの占有面積をメインビット線と交差する方向
において大きくすることができ、メモリセルのレイアウ
トが容易となる。また、第１の接続手段のスイッチング
トランジスタおよび第２の接続手段のスイッチングトラ
ンジスタは各メモリセルグループにおいて同じ側におい
て配設されるため、メインビット線と交差する方向にお
けるレイアウトパターンが繰り返され、レイアウトが容
易となる。また、切離手段は第１および第２の接続手段
のスイッチングトランジスタと各グループにおいて反対
側にそのスイッチングトランジスタが配置されるため、
レイアウトが容易となる。また、サブセルプレート線そ
れぞれについては両端部に切離手段スイッチングトラン
ジスタおよび第２の接続手段スイッチングトランジスタ
が配置されるため、サブセルプレート線に対するスイッ
チングトランジスタの配設を余裕をもっで実現すること
ができる。請求項８に係る半導体記憶装置に従えば、各
メモリセル列グループにおいて、１対のメインビット線
に対して１本のサブビット線とサブセルプレート線とが
配設されるだけであり、サブビット線のピッチ条件を大
幅に緩和することができる。また、メインビット線と交
差する方向において、１対のメインビット線の間には１
つのメモリセルを配置する領域が必要とされるだけであ
り、応じてメモリセルの占有面積をメインビット線と交
差する方向において大きくすることができ、メモリセル
のレイアウトが容易となる。また、メインビット線対に
おいて、一方には選択メモリセルのデータが出力され、
他方のメインビット線にはサブセルプレート線を介して
一方電極ノードの電位変化が伝達されるため、メインビ
ット線間の電位差を大きくすることができる。一方のメ
インビット線に沿ってサブビット線およびサブセルプレ
ート線が交互に配置され、他方のメインビット線に沿っ
てまたサブセルプレート線およびサブビット線が交互に
配置される。列方向に沿って整列されるサブビット線お
よびサブセルプレート線において隣接するサブセルプレ
ート線およびサブビット線はメインビット線対の共通の
メインビット線に接続されるため、サブビット線とサブ
セルプレート線とは異なる配線層に形成されるため、列
方向におけるサブビット線およびセルプレート線のピッ
チを緩和することができ、高密度にメモリセルを配置す
ることができる。請求項９に係る半導体記憶装置におい
ては、サブビット線のピッチ条件緩和およびメインビッ
ト線間の電位差の増大が切離手段および第１および第２
の接続手段により実現される。さらに、サブセルプレー
ト線は、隣接メモリセルグループにおいて隣接するサブ
セルプレート線が隣接メモリセルグループ間領域を介し
て同じメインビット線に接続されるように第２の接続手
段のスイッチングトランジスタが配置される。これによ
り、第２の接続手段のスイッチングトランジスタの一方
導通ノードを共有することができ、第２の接続手段の列
方向に沿っての占有面積を低減することができる。ま
た、切離手段のスイッチングトランジスタは隣接メモリ
セルグループ間の間の領域に配置することにより、セル
プレート電位供給源を２つのメモリセルグループで共有
することができるとともに、この切離手段のスイッチン
グトランジスタのセルプレート電位供給源へ接続する一
方導通領域を共有することができ、この切離手段の列方
向に沿っての占有面積を低減することができる。また、
隣接メモリセルグループにおいて隣接するサブビット線
は、隣接メモリセルグループの間の領域を介して同じメ
インビット線に接続されるように第１の接続手段のスイ
ッチングトランジスタが配置される。これにより、第１
の接続手段のスイッチングトランジスタのメインビット
線に接続する一方導通領域を共有することができ、応じ
て第１の接続手段の列方向についての占有面積を低減す
ることができる。また、各列において、サブビット線を
メインビット線対の共通の一方のメインビット線に接続
されるように第１の接続手段のスイッチングトランジス
タが配置され、またサブセルプレート線はメインビット
線対の共通の他方メインビット線に接続されるように第
２の接続手段のスイッチングトランジスタが配置され
る。これにより、列方向について同じゲートパターンが
繰り返されるだけであり、レイアウトが容易となる。請
求項１２に係る半導体記憶装置においては、各グループ
において一方のサブビット線と一方のサブセルプレート
線が配置されるだけであり、サブビット線のピッチ条件
の緩和およびメモリセルのレイアウト面積（メインビッ
ト線と交差する方向においての）を増大することができ
る。また、第１および第２の接続手段ならびに切離手段
により、一方のメインビット線へのメモリセルデータの
伝達時に他方メインビット線へこの選択メモリセルキャ
パシタの一方電極ノードの電位変化をメモリセルキャパ
シタおよびサブセルプレート線を介して容量結合（電荷
補償）を介して伝達することができ、メインビット線間
の電位差を大きくすることができる。サブビット線およ
びサブセルプレート線を単位としてこの単位が交互に配
設されるため、列方向に沿ってサブビット線およびサブ
セルプレート線は異なる配線層で形成されるため、これ
らのサブビット線およびサブセルプレート線の列方向に
沿ってのピッチ条件が緩和され、レイアウトが容易とな
る。また、隣接するサブセルプレート線および隣接する
サブビット線はそれぞれの間に形成されるスイッチング
トランジスタによって同じメインビット線に接続される
ため、これらのスイッチングトランジスタの一方導通領
域を共有することができ、第１、および第２の接続手段
の列走行に沿った占有面積を低減することができる。請
求項１３に係る半導体記憶装置において、各列グループ
において１本のサブビット線および１本のサブセルプレ
ート線が配置されるだけであり、サブビット線のピッチ
条件が緩和される。また、応じたメモリセルのメインビ
ット線と交差する方向における占有面積を増加させるこ
とができ、メモリセルのレイアウトが容易となる。その
ように、サブビット線を平面図的に見て隣接メインビッ
ト線対の間の領域に配置され、またサブセルプレート線
が隣接メインビット線対の間の領域に配置されるため、
サブビット線のピッチ条件をより緩和することができ、
メモリセルのレイアウトが容易となる。請求項１４に係
る半導体記憶装置において、各グループにおいて１本の
サブビット線およびサブセルプレート線が配置されるだ
けであり、サブビット線のピッチ条件が緩和され、また
応じてメモリセルのメインビット線と交差する方向にお
ける占有面積を増加させることができ、メモリセルのレ
イアウトが容易とされる。さらに、第１および第２の接
続手段ならびに切離手段により、メインビット線間には
逆方向に電位変化を生じさせることができ、メインビッ
ト線間の電位差を増加させることができる。さらに、セ
ンスアンプは、サブセルプレート線がメインビット線に
接続されてメモリセルキャパシタの蓄積電荷をこれらの
メインビット線に伝達してメモリセルの読出電圧を等価
的に増加し、次いでこのサブセルプレート線とメインビ
ット線とを切離サブセルプレート線を所定のセルプレー
ト電位に固定した後にセンスアンプが活性化されるた
め、サブセルプレート線はこのセンスアンプのセンス動
作の影響を受けることなく一定の電圧に保持され、かつ
センスアンプは増大された読出電圧を容易に増幅するこ
とができ、正確なセンス動作を実現することができる。
また、非選択メモリセルグループにおいては、セルプレ
ート線をすべて一定の電位に固定することにより、メイ
ンビット線とサブセルプレート線との容量結合による非
選択メモリセルグループにおけるサブセルプレート電位
の変動を防止することができ、非選択メモリセルグルー
プのメモリセルデータを正確に保持することができる。
また、センスアンプとメインビット線対とを、メインビ
ット線間の電位拡大時においては接続し、センス動作が
始まる直前から所定期間の間メインビット線とセンス動
作とを分離することにより、センスアンプのセンス動作
時におけるセンスノードの寄生容量を低減することがで
き、高速かつ正確なセンス動作を行なうことができる。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 行列状に配列され、各々がトランジスタ
   と、前記トランジスタに接続される一方電極を有するキ
   ャパシタとを備える複数のメモリセルを有し、かつ各前
   記列のメモリセルが複数のグループに分割されるメモリ
   セルアレイと、 各前記列に対応して配設される複数のメインビット線対
   と、 各前記列において、メモリセルの前記グループに対応し
   て配設され、各々に対応のメモリセルグループのメモリ
   セルのトランジスタが結合される複数のサブビット線
   と、 各前記列において、メモリセルの前記グループに対応し
   て配設され、各々に対応のメモリセルグループのメモリ
   セルのキャパシタの他方電極が接続される複数のセルプ
   レート線と、 第１のグループ選択信号に応答して、前記第１のグルー
   プ選択信号が選択するグループに対応するサブビット線
   を対応のメインビット線対の一方のメインビット線に接
   続するための第１の接続手段と、 第２のグループ選択信号に応答して、前記第２のグルー
   プ選択信号が選択するグループに対応するセルプレート
   線を対応のメインビット線対の他方メインビット線に接
   続するための第２の接続手段と、 一定の電圧を伝達する信号線と、 第３のグループ選択信号に応答して、前記第３のグルー
   プ選択信号により選択されたグループに対応するセルプ
   レート線を前記一定電圧伝達線から選択的に切離す切離
   し手段とを備え、前記第１、第２および第３のグループ
   選択信号は前記メモリセルアレイの各列において同じメ
   モリセルグループを選択する、半導体記憶装置。