DE10109486B4

DE10109486B4 - Integrierter DRAM-Speicherbaustein

Info

Publication number: DE10109486B4
Application number: DE10109486A
Authority: DE
Inventors: Kazimierz Szczypinski; Helmut Fischer; Athanasia Chrysotomides
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2001-02-28
Filing date: 2001-02-28
Publication date: 2006-01-05
Anticipated expiration: 2021-03-01
Also published as: WO2002069407A3; DE10109486A1; US20040076058A1; WO2002069407A2; US6771527B2

Abstract

Integrierter DRAM-Speicherbaustein mit Leseverstärkern, die jeweils aus nebeneinander liegenden Transistorreihen gebildet sind und Verstärkungstransistoren (N1, N2) zur Bitleitungssignalverstärkung und Signalleitungsbahnen (11, 21) zum Zuführen von Ansteuersignalen (NCS, NSET) zu den Verstärkungstransistoren aufweisen, wobei die Verstärkungstransistoren (N1, N2) der Leseverstärker strukturell identisch sind und einander paarweise in nebeneinander angeordneten Transistorreihen (10, 20) der Leseverstärker gegenüber liegen, und wobei die den Leseverstärkern zugeordneten Signalleitungsbahnen (11, 21) parallel zu den Transistorreihen (10, 20) verlaufen, wobei die Signalleitungsbahnen (11, 21) zum Zuführen von Ansteuersignalen (NCS, NSET) zu den Verstärkungstransistoren dieselbe Anordnungssymmetrie bezogen auf die Transistorreihen (10, 20) wie die Verstärkungstransistoren (N1, N2) aufweisen, so dass die Verstärkungstransistoren (N1, N2) der nebeneinander liegenden Transistorreihen (10, 20) sich in derselben Leitungsbahnnachbarschaft bezüglich der Signalleitungsbahnen (11, 21) zum Zuführen von Ansteuersignalen (NCS, NSET) zu den Verstärkungstransistoren befinden, dadurch gekennzeichnet, dass eine erste Signalleitungsbahn (21) für ein erstes Ansteuersignal (NCS) und eine zweite Signalleitungsbahn (11) für ein zweites...

Description

Die Erfindung betrifft einen integrierten DRAM-Speicherbaustein mit Leseverstärkern, die jeweils im Rahmen des integrierten Bausteins aus einer Vielzahl von regelmäßig in Zellenfeldern angeordneten Transistorstrukturen und Signalleitungsbahnstrukturen gebildet sind, die Verstärkungstransistoren zur Bitleitungssignalverstärkung, die strukturell identisch sind und einander paarweise in nebeneinander angeordneten Transistorreihen gegenüberliegen, und den Transistorreihen zugeordnete, zu diesen parallel verlaufende Signalleitungsbahnen zum Zuführen von Ansteuersignalen umfassen.

Bei einem derartigen integrierten Speicherbaustein wird die Verstärkung des Bit-Leitungssignals typischerweise von vier Verstärkungstransistoren durchgeführt. Die jeweils vier Verstärkertransistoren benachbarter Leseverstärker sind im Layout in Reihe bzw. streifenförmig nebeneinander angeordnet und bilden damit eine regelmäßige Struktur. Insbesondere sind diese Transistoren jeweils paarweise einander gegenüberliegend in den Reihen angeordnet, strukturell identisch gebildet und gleichmäßig voneinander in der Reihe bzw. im Streifen beabstandet angeordnet. Aufgrund der sehr geringen Abmessungen des jeweiligen Leseverstärkers ist diese regelmäßige Struktur eine notwendige Voraussetzung für eine exakte Abbildung einer vorbestimmten Geometrie auf einen Wafer.

Problematisch an dem bisherigen integrierten DRAM-Speicherbaustein der eingangs genannten Art ist, dass durch unsymmetrische Anordnung der Signalleitungsbahnen zum Zuführen von Ansteuersignalen zu den Transistorstrukturen aufgrund unterschiedlicher kapazitiver Kopplung dieser Signale in die Verstärkungstransistoren das Verhalten des Leseverstärkers des Speicherbausteins insbesondere bei kleinen Bit-Leitungssignalen unsymmetrisch werden kann. Eine Folge hiervon ist, dass schwache Speicherzellen nicht richtig gelesen werden, was letztlich die Ausbeute beeinflusst, weil Signalreserve aufgrund des unsymmetrischen Verhaltens der Leseverstärker verloren geht, was sich auch in einem entsprechend beeinträchtigten Verhältnis Nutzsignal/Störsignal bemerkbar macht.

Aus der US 4,045,783 ist ein integrierter DRAM-Speicherbaustein bekannt, bei dem der Leseverstärkeraufbau ist in Bezug auf die Bitleitungen im wesentlichen symmetrisch ausgelegt, um eine vergleichmäßigte kapazitive Belastung zu erreichen. Aus der US 4,747,078 ist weiterhin ein Speicherbaustein bekannt, dessen Layout gemäß dem Konzept einer ausgeglichenen kapazitiven Belastung festgelegt ist.

Aus der US 4,634,901 ist ein integrierter Speicherbaustein mit den Merkmalen des Oberbegriffs des Anspruchs 1 bekannt. Ein ähnlicher Speicherbausteinlayout ist in der US 6,147,918 und der JP 58-12195 A beschrieben.

Eine Aufgabe der Erfindung besteht darin, einen integrierten DRAM-Speicherbaustein der eingangs genannten Art zu schaffen, bei welchem gewährleistet ist, dass das Verhalten der Leseverstärker auch bei kleinen Bitleitungssignalen symmetrisch ist.

Gelöst wird diese Aufgabe durch die Merkmale des Anspruchs 1. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Demnach schafft die Erfindung eine vollständig symmetrische Signalleitungsbahn in Nachbarschaft für die Verstärkungstransistoren aneinandergrenzender Transistorreihen. Mit anderen Worten "sieht" jeder Verstärkungstransistor dieselbe Signalleitungsbahnumgebung, so dass die aus diesen Transistoren bestehenden Leseverstärker auch bei Beaufschlagung mit kleinen Bitleitungssignalen sich symmetrisch verhalten.

Der zugrundeliegende Gedanke der Erfindung kann auch so gefasst werden, dass den hochsymmetrischen Transistorstrukturen, die auf zueinander parallel verlaufende Transistorreihen verteilt sind, entsprechend hochsymmetrische Signal leitungsbahnstrukturen zugeordnet sind, deren Symmetrie der Symmetrie der Verstärkungstransistorstrukturen entspricht. Im Gegensatz hierzu sieht der Stand der Technik eine hochsymmetrische Anordnung der Transistorstrukturen, jedoch keine hiermit korrelierende hochsymmetrische Anordnung, sondern eine unsymmetrische Anordnung der Signalleitungsbahnstrukturen in Zuordnung zu den Transistorstrukturen vor, weshalb es bei dem DRAM-Speicherbaustein gemäß dem Stand der Technik zu einem unsymmetrischen Verhalten der Leseverstärker bei Beaufschlagung und kleinen Bitleitungssignalen kommt.

Der Erfindungsgedanke ist bei dem in Rede stehenden integrierten DRAM-Speicherbaustein mit einer ersten Signalleitungsbahn für ein erstes Ansteuersignal und einer zweiten Signalleitungsbahn für ein zweites Ansteuersignal dadurch verwirklicht, dass die erste Signalleitungsbahn zwischen zwei Transistorenreihen verläuft, während die Zweitsignalleitungsbahn in zwei parallele Signalleitungsbahnen aufgespalten ist, die symmetrisch beiderseits der ersten Signalleitung verlaufen.

Der allgemeine Erfindungsgedanke lässt sich nicht nur auf eine symmetrische Nachbarschaft für sämtliche Verstärkungstransistoren in bezug auf nicht nur die Signalleitungsbahnen, sondern auch auf Signalzuleitungsbahnen zum Versorgen der Signalleitungsbahnen mit einem Ansteuersignal anwenden, wobei die jeweilige Signalzuleitungsbahn quer zu jeweiligen Signalleitungsbahn auf einer Seite von dieser im Bereich einer Transistorreihe verläuft. Bei einer derartigen Signalleitungsbahn/Signalzuleitungsbahn-Struktur ist erfindungsgemäß vorgesehen, dass eine zur Signalzuleitungsbahn identische Dummy-Signalzuleitungsbahn im Bereich der gegenüberliegenden Transistorreihe so angeordnet ist, dass die Ver stärkungstransistoren der nebeneinanderliegenden Transistorreihen sich in derselben Signalzuleitungsbahnnachbarschaft befinden.

Nachfolgend wird die Erfindung anhand der Zeichnung beispielhaft näher erläutert; es zeigen:
1 ein Layout der Gate-Ebene von Leseverstärkern eines integrierten DRAM-Speicherbausteins gemäß dem Stand der Technik, und
2 ein Layout der Gate-Ebene von Leseverstärkern eines integrierten DRAM-Speicherbausteins gemäß der Erfindung.
In 1 und 2 sind zwei nebeneinanderliegenden Transistorreihen in der Ebene deren Gates gezeigt. Diese Verstärkungstransistoren dienen zur Verstärkung von Leseverstärkeransteuersignalen NCS und NSET (NCS steht für Negative Current Supply, NSET steht für N-Transistor-Set). Die in 1 und 2 gezeigten Transistorreihen sind allgemein mit den Bezugsziffern 10 bzw. 20 bezeichnet.
Die Transistorreihe 10 umfasst in Reihe angeordnete Verstärkungstransistoren N1, N1', .... In derselben Weise umfasst die Transistorreihe 20 Verstärkungstransistoren N2, N2'. In der dargestellten Gate-Ebene bestehen die Transistoren aus streifenförmigen Elementen, die quer zu den Längsrichtungen der Transistorreihen 10, 20 verlaufen.
Die Ansteuerströme für die Verstärkungstransistoren N1, N2 werden über Signalleitungsbahnen zugeführt, die parallel zu den Transistorbahnen 10, 20 in einer hiervon getrennten Schicht eines Wafers verlaufen.
1 zeigt die Struktur eines integrierten DRAM-Speicherbausteins gemäß dem Stand der Technik in einer Gate-Ebene. Die Signalleitungsbahnen sind mit 11 bzw. 21 bezeichnet und die Signalleitungsbahn 11 führt das Ansteuersignal NSET, während die Signalleitungsbahn 21 das Ansteuersignal NCS führt. Die Signalleitungsbahn 11 verläuft vollständig im Bereich der Ansteuertransistoren N1, N1' in der Transistorbahn 10, während die Signalleitungsbahn 21 angrenzend an die Signalleitungsbahn 11 teilweise zwischen den Transistorreihen 10, 20 und teilweise über der Transistorreihe 20, die Verstärkungstransistoren N2, N2' teilweise abdeckend verlaufen. Außerdem dargestellt sind Masse-Leitungsbahnen 12, 22, die seitlich versetzt zu den Signalleitungsbahnen 11 und 21 verlaufen und teilweise die jeweiligen Verstärkungstransistoren N1, N2', ... bzw. N2, N2', ... überdecken.
Aus 1 geht hervor, dass die Symmetrie der Transistorbahnen 10, 20 nicht mit der Symmetrie der Signalzuleitungsbahnen übereinstimmt. Dies hat zur Folge, dass die Verstärkungstransistoren N1, N2 in den nebeneinanderliegenden Transistorreihen 10, 20 unterschiedliche Signalleitungsbahnnachbarschaften "sehen". Mit anderen Worten erfahren die Verstärkungstransistoren in den unterschiedlichen Transistorreihen 10, 20 eine unterschiedliche kapazitive Kopplung der Ansteuersignale NSET bzw. NCS, wodurch die Leseverstärker, die aus diesen Verstärkungstransistoren bestehen, vor allem bei kleinen Bitleitungssignalen, unsymmetrisches Verhalten zeigen.
Dieser Nachteil ist bei dem in 2 gezeigten integrierten DRAM-Speicherbaustein dadurch überwunden, dass erfindungsgemäß den Verstärkungstransistoren identische Signalleitungsbahnnachbarschaft zugeordnet ist. Erreicht wird dies dadurch, dass der Signalleitungsbahnstruktur dieselbe hohe Symmetrie zugeordnet ist, wie den Transistorstrukturen und dass diese Symmetrien aufeinander so abgestimmt sind, so dass sich jeder Verstärkungstransistor in jeder Transistorreihe in derselben Signalleitungsbahnnachbarschaft befindet.
Im einzelnen ist die das Ansteuersignal NCS führende Signalleitungsbahn 21 zwischen den Transistorbahnen 10 und 20 so angeordnet, dass sie denselben Abstand zu diesen Bahnen besitzt, wodurch die Verstärkungstransistoren N1, N1', ... bzw. N2, N2', ... in den Reihen 10, 20 dieselbe Signalleitungsbahnnachbarschaft in bezug auf die Bahn 21 haben.
Die Signalleitungsbahn 11 der Anordnung von 2 ist bei der Struktur von 2 in zwei Signalteilleitungsbahnen 11A, 11B unterteilt, die gleichermaßen das Ansteuersignal NSET den Verstärkungstransistoren N1, N2 zuführt. Insbesondere verläuft die Signalteilleitungsbahn 11a in derselben Relativposition über den Transistoren N1, N1', ... der Transistorreihe 10 wie die Signalteilleitungsbahn 11B in bezug auf die Verstärkungstransistoren N2, N2', ... in der Transistorreihe verläuft. Damit befinden sich die Transistoren N1, N2 in den Transistorbahnen 10, 20 in derselben Signalleitungsbahnnachbarschaft in bezug auf die Zuführung des Signals NSET.
Die Anordnung der Massebahnen 12, 22 ist dieselbe wie bei der Struktur von 1.
In 1 sind Signalzuleitungsbahnen zum Zuleiten des Ansteuersignals NCS zu der Signalleitungsbahn 21 mit den Bezugsziffern 13 bzw. 13' bezeichnet. Diese Signalzuleitungsbahn 13, 13' verlaufen quer zu der Signalleitungsbahn 21 und ausschließlich diese Signalleitungsbahn 21 ist in dem dargestellten Bereich mit den Zuleitungsbahnen 13, 13' versehen, während die gegenüberliegende Transistorbahn 20 im dargestellten Bereich derartige Signalzuleitungsbahnen nicht aufweist. Damit besteht bezüglich der Signalzuleitungsbahnen ungleiches Nachbarschaftsverhältnis für die Verstärkungstransistoren N1, N1', ... der Signalleitungsbahn 10 im Vergleich zu den Verstärkungstransistoren N2, N2', ... der Signalleitungsbahn 20.
Um diese ungleiche Nachbarschaft für die Transistoren zu vermeiden, sind bei der Struktur von 2 den Signalzuleitungsbahnen 13, 13' entsprechende Dummy-Signalzuleitungsbahnen 14, 14' im Bereich der Transistorbahn 20 vorgesehen, denen ebenfalls das Ansteuersignal NCS zugeführt wird. Dadurch wird erreicht, dass die Verstärkungstransistoren N2, N2', ... in der Transistorbahn 20 dieselbe Signalzuleitungsbahnnachbarschaft besitzen wie die Verstärkungstransistoren N1, N1', ... in der Transistorbahn 10.
Aufgrund identischer Signalleitungsbahn-/ Signalzuleitungsbahnnachbarschaften sind die Leseverstärker des in Rede stehenden integrierten DRAM-Speicherbausteins mit dem Aufbau gemäß 2 so ausgelegt, dass ihr Verhalten auch bei Beaufschlagung mit kleinen Bitleitungssignalen stets symmetrisch ist.

Claims

Integrierter DRAM-Speicherbaustein mit Leseverstärkern, die jeweils aus nebeneinander liegenden Transistorreihen gebildet sind und Verstärkungstransistoren (N1, N2) zur Bitleitungssignalverstärkung und Signalleitungsbahnen (11, 21) zum Zuführen von Ansteuersignalen (NCS, NSET) zu den Verstärkungstransistoren aufweisen, wobei die Verstärkungstransistoren (N1, N2) der Leseverstärker strukturell identisch sind und einander paarweise in nebeneinander angeordneten Transistorreihen (10, 20) der Leseverstärker gegenüber liegen, und wobei die den Leseverstärkern zugeordneten Signalleitungsbahnen (11, 21) parallel zu den Transistorreihen (10, 20) verlaufen, wobei die Signalleitungsbahnen (11, 21) zum Zuführen von Ansteuersignalen (NCS, NSET) zu den Verstärkungstransistoren dieselbe Anordnungssymmetrie bezogen auf die Transistorreihen (10, 20) wie die Verstärkungstransistoren (N1, N2) aufweisen, so dass die Verstärkungstransistoren (N1, N2) der nebeneinander liegenden Transistorreihen (10, 20) sich in derselben Leitungsbahnnachbarschaft bezüglich der Signalleitungsbahnen (11, 21) zum Zuführen von Ansteuersignalen (NCS, NSET) zu den Verstärkungstransistoren befinden, dadurch gekennzeichnet, dass eine erste Signalleitungsbahn (21) für ein erstes Ansteuersignal (NCS) und eine zweite Signalleitungsbahn (11) für ein zweites Ansteuersignal (NSET) vorgesehen sind, wobei die erste Signalleitungsbahn (21) mittig zwischen zwei Transistorreihen (10, 20) verläuft und wobei die zweite Signalleitungsbahn (11) in zwei parallele Signalteilleitungsbahnen (11a, 11b) aufgespaltet ist, die symmetrisch beiderseits der ersten Signalleitungsbahn (21) verlaufen und wobei eine Signalzuleitungsbahn (13, 13') zum Versorgen der ersten Signalleitungsbahnen (21) mit dem ersten Ansteuersignal (NCS) vorgesehen ist, wobei die Signalzuleitungsbahn (13, 13') quer zur ersten Signalleitungsbahn (21) auf der einer Seite der ersten Signalleitungsbahn im Bereich der einen Transistorreihe (10) verläuft und wobei eine zur Signalzuleitungsbahn (13, 13') identische Dummy-Signalzuleitungsbahn (14, 14') vorgesehen ist, die quer zur ersten Signalleitungsbahn (21) auf der anderen Seite der ersten Signalleitungsbahn (21) im Bereich der anderen Transistorreihe (20) verläuft, so dass die Verstärkungstransistoren (N1, N2) der zwei nebeneinander liegenden Transistorreihen (10, 20) sich in derselben Signalzuleitungsbahnnachbarschaft befinden.