DE102016011478A1 - Kontaktieren von nanogeprägten kreuzungspunktarrays an einem substrat - Google Patents

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Abstract

Ausführungsformen der vorliegenden Offenlegung betreffen generell Speichervorrichtungen, die nanogeprägte Muster aufweisen, welche mit einer auf herkömmliche Weise bearbeiteten Schaltungsanordnung verbunden sind, und ein Verfahren zum Fertigen derselben. Die Speichervorrichtung weist eine Vielzahl von leitfähigen Spuren, ein Substrat mit einer Vielzahl von leitfähigen Pads und eine Vielzahl von leitfähigen Stiften auf. Jedes leitfähige Pad ist so bemessen, dass ein Ausrichtungsfehler, der dem Nanoprägeprozess inhärent ist, berücksichtigt wird. Jeder leitfähige Stift ist zwischen einer leitfähigen Spur und einem leitfähigen Pad gekoppelt, wodurch eine Verbindung der sehr fein bemessenen Merkmale der Nanoprägelithografie mit den größeren Merkmalen eines auf herkömmliche Weise gemusterten Wafers ermöglicht wird.

Description

  • HINTERGRUND DER OFFENLEGUNG
  • Gebiet der Offenlegung
  • Ausführungsformen der vorliegenden Offenlegung betreffen generell als Halbleiter gefertigte Speichervorrichtungen und insbesondere Speichervorrichtungen, die nanogeprägte Muster aufweisen, welche mit einer auf bekannte Weise bearbeiteten Schaltungsanordnung verbunden sind.
  • Beschreibung der verwandten Technik
  • Als Halbleiter gefertigte Speichervorrichtungen ermöglichen das Erreichen einer hohen Dichte durch Erstellen der Arrays von Datenbits bei sehr kleinen Geometrien. Herkömmlicherweise ist die Fotolithografie zum Erstellen dieser Arrays angewendet worden. Die Fotolithografie hat jedoch ihre Nachteile. Fotolithografiewerkzeuge sind teuer in der Fertigung und kosten häufig mehrere zehn Millionen Dollar pro Werkzeug.
  • Es sind Alternativen zu der Fotolithografie vorgeschlagen worden. Eine solche Alternative ist die Nanoprägelithografie. Die Nanoprägelithografie ermöglicht das Reproduzieren von kleinen Merkmalen von 10 Nanometern oder weniger. Der Prozess des Nanoprägens umfasst das Prägen eines Musters in ein Polymer, das dann zum Mustern von Merkmalen auf ein Halbleiterwafer verwendet werden kann. Die Nanoprägelithografie ist relativ kostengünstig. Aufgrund der halbfluiden Natur des Polymers kann die Ausrichtungsgenauigkeit jedoch nicht der kleinen Größe der eingeprägten Merkmale entsprechen, was zu einem Ausrichtungsfehler führt.
  • Somit besteht Bedarf an einem Verfahren, das die Vorteile des Nanoprägens bietet, wobei eine kosteneffektive Verbindung zwischen solchen nanogeprägten Mustern mit einer auf herkömmliche Weise bearbeiteten Schaltungsanordnung ermöglicht wird.
  • KURZFASSUNG DER OFFENLEGUNG
  • Ausführungsformen der vorliegenden Offenlegung betreffen generell Speichervorrichtungen, die nanogeprägte Muster aufweisen und mit einer auf herkömmliche Weise bearbeiteten Schaltungsanordnung verbunden sind, und ein Verfahren zum Fertigen derselben. Die Speichervorrichtung weist eine Vielzahl von leitfähigen Spuren, ein Substrat mit einer Vielzahl von leitfähigen Pads und eine Vielzahl von leitfähigen Stiften auf. Jedes leitfähige Pad ist so bemessen, dass ein Ausrichtungsfehler, der dem Nanoprägeprozess inhärent ist, berücksichtigt wird. Jeder leitfähige Stift ist zwischen einer leitfähigen Spur und einem leitfähigen Pad gekoppelt, wodurch eine Verbindung der sehr fein bemessenen Merkmale der Nanoprägelithografie mit den größeren Merkmalen eines auf herkömmliche Weise gemusterten Wafers ermöglicht wird.
  • Bei einer Ausführungsform wird eine Speichervorrichtung offengelegt. Die Speichervorrichtung weist eine Vielzahl von leitfähigen Spuren auf. Die Vielzahl von leitfähigen Spuren ist in einer gemeinsamen Ebene angeordnet. Eine erste leitfähige Spur der Vielzahl von leitfähigen Spuren weist eine erste Länge auf. Eine zweite leitfähige Spur der Vielzahl von leitfähigen Spuren weist eine zweite Länge auf, und die zweite Länge ist kleiner als die erste Länge. Die Speichervorrichtung weist ferner ein Substrat mit einer Vielzahl von darin ausgebildeten leitfähigen Pads auf. Die Speichervorrichtung weist ferner eine Vielzahl von leitfähigen Stiften auf. Ein erster leitfähiger Stift der Vielzahl von leitfähigen Stiften ist zwischen der ersten leitfähigen Spur und einem ersten leitfähigen Pad der Vielzahl von leitfähigen Pads gekoppelt. Ein zweiter leitfähiger Stift der Vielzahl von leitfähigen Stiften ist zwischen der zweiten leitfähigen Spur und einem zweiten leitfähigen Pad der Vielzahl von leitfähigen Pads gekoppelt.
  • Bei einer weiteren Ausführungsform wird eine Speichervorrichtung offengelegt. Die Speichervorrichtung weist eine Vielzahl von leitfähigen Spuren auf, die in einer gemeinsamen Ebene angeordnet sind. Die Speichervorrichtung weist ferner ein Substrat mit einer Vielzahl von darin ausgebildeten leitfähigen Pads auf. Ein erstes leitfähige Pad der Vielzahl von leitfähigen Pads ist von einem zweiten leitfähigen Pad der Vielzahl von leitfähigen Pads sowohl in einer X-Ausdehnung als auch einer Y-Ausdehnung beabstandet. Die Speichervorrichtung weist ferner eine Vielzahl von leitfähigen Stiften auf. Ein erster leitfähiger Stift der Vielzahl von leitfähigen Stiften erstreckt sich zwischen dem ersten leitfähigen Pad und einer ersten leitfähigen Spur der Vielzahl von leitfähigen Spuren. Ein zweiter leitfähiger Stift der Vielzahl von leitfähigen Stiften erstreckt sich zwischen dem zweiten leitfähigen Pad und einer zweiten leitfähigen Spur der Vielzahl von leitfähigen Spuren.
  • Bei einer weiteren Ausführungsform wird ein Verfahren offengelegt. Das Verfahren umfasst das Ausbilden eines oder mehrerer leitfähiger Pads auf einer ersten Schicht, das Abscheiden von Fotoresist über das eine oder die mehreren Pads, das Ausrichten eines Prägelithografiestempels, der eine zweite Schicht bildet, mit der ersten Schicht und das gleichzeitige Ausbilden eines oder mehrere leitfähiger Stifte und einer oder mehrerer leitfähiger Spuren in der zweiten Schicht unter Anwendung der Prägelithografie. Die Ausrichtung der zweiten Schicht mit der ersten Schicht umfasst einen Ausrichtungsfehler in einer X-Ausdehnung von ±ΔX sowie einen Ausrichtungsfehler in einer Y-Ausdehnung von ±ΔY. Jeder der leitfähigen Stifte weist eine Größe FX in der X-Ausdehnung und eine Größe FY in der Y-Ausdehnung auf. Jedes der leitfähigen Pads weist eine Größe auf, die mindestens 2ΔX – FX in der X-Ausdehnung und mindestens 2ΔY – FY in der Y-Ausdehnung beträgt. Jeder des einen oder der mehreren leitfähigen Stifte kontaktiert sowohl ein leitfähiges Pad als auch eine leitfähige Spur.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Damit die oben dargelegten Merkmale der vorliegenden Offenlegung genau verstanden werden können, kann eine genauere Beschreibung der Offenlegung, die vorstehend kurz zusammengefasst worden ist, mit Bezug auf Ausführungsformen erfolgen, von denen einige in den beiliegenden Zeichnungen dargestellt sind. Es sei jedoch darauf hingewiesen, dass die beiliegenden Zeichnungen nur typische Ausführungsformen dieser Offenlegung darstellen und daher nicht als Einschränkung ihres Umfangs angesehen werden dürfen, da die Offenlegung weitere gleichermaßen effektive Ausführungsformen umfassen kann.
  • 1 ist eine schematische Darstellung eines Speicherarrays gemäß einer hier beschriebenen Ausführungsform.
  • 2 ist eine schematische perspektivische Ansicht des Speicherarrays gemäß einer hier beschriebenen Ausführungsform.
  • 3 ist eine Negativbild-Topografie eines Musters, das als Stempel für das Nanoprägen einer Vielzahl von leitfähigen Spuren mit sich selbst ausrichtenden leitfähigen Stiften auf einem Substrat verwendet werden kann, gemäß einer hier beschriebenen Ausführungsform.
  • 4A4E zeigen von oben nach unten betrachtete Ansichten einer oder mehrerer leitfähiger Spuren, von denen jede einen sich selbst ausrichtenden Stift aufweist, der mit einem jeweiligen leitfähigen Pad auf einem Substrat verbunden ist, gemäß einer hier beschriebenen Ausführungsform.
  • 5 ist ein Querschnitt eines Wafers mit nanogeprägten Muster, die mit einer auf herkömmliche Weise bearbeiteten Transistorschaltungsanordnung verbunden sind, gemäß einer hier beschriebenen Ausführungsform.
  • Für ein einfacheres Verständnis sind, wo möglich, identische Bezugszeichen zum Bezeichnen von identischen Elementen, die in den Figuren die gleichen sind, verwendet worden. Es wird in Betracht gezogen, dass Elemente, die bei einer Ausführungsform offengelegt werden, auf vorteilhafte Weise bei anderen Ausführungsformen verwendet werden können, ohne dass diese ausdrücklich genannt werden.
  • DETAILLIERTE BESCHREIBUNG
  • Im Folgenden wird auf Ausführungsformen der Offenlegung Bezug genommen. Es versteht sich jedoch, dass die Offenlegung nicht auf spezifische beschriebene Ausführungsformen beschränkt ist. Stattdessen wird jede Kombination der folgenden Merkmale und Elemente, ganz gleich, ob sie unterschiedliche Ausführungsformen betreffen oder nicht, in Betracht gezogen, um die Offenlegung zu implementieren und in die Praxis umzusetzen. Ferner können mit Ausführungsformen der Offenlegung zwar Vorteile gegenüber anderen möglichen Lösungen und/oder dem Stand der Technik erzielt werden, durch die Tatsache, ob ein spezieller Vorteil von einer bestimmten Ausführungsform erzielt wird oder nicht, wird diese Offenlegung jedoch nicht eingeschränkt. Somit dienen die folgenden Aspekte, Merkmale, Ausführungsformen und Vorteile lediglich der Veranschaulichung und werden nicht als Elemente oder Einschränkungen der beiliegenden Patentansprüche angesehen, außer wenn dies ausdrücklich in einem Patentanspruch/den Patentansprüchen dargelegt ist. Gleichermaßen darf eine Bezugnahme auf ”die Offenlegung” nicht als eine Verallgemeinerung eines erfindungsgemäßen Gegenstands, der hier offengelegt wird, ausgelegt werden und darf nicht als Element oder Einschränkung der beiliegenden Patentansprüche angesehen werden, außer wenn dies ausdrücklich in einem Patentanspruch/den Patentansprüchen dargelegt ist.
  • Ausführungsformen der vorliegenden Offenlegung betreffen generell Speichervorrichtungen, die nanogeprägte Muster aufweisen, welche mit einer auf herkömmliche Weise bearbeiteten Schaltungsanordnung verbunden sind, und ein Verfahren zum Fertigen derselben. Die Speichervorrichtung weist eine Vielzahl von leitfähigen Spuren, ein Substrat mit einer Vielzahl von leitfähigen Pads und eine Vielzahl von leitfähigen Stiften auf. Jedes leitfähige Pad ist so bemessen, dass ein Ausrichtungsfehler, der dem Nanoprägeprozess inhärent ist, berücksichtigt wird. Jeder leitfähige Stift ist zwischen einer leitfähigen Spur und einem leitfähigen Pad gekoppelt, wodurch eine Verbindung der sehr fein bemessenen Merkmale der Nanoprägelithografie mit den größeren Merkmalen eines auf herkömmliche Weise gemusterten Wafers ermöglicht wird.
  • 1 ist eine schematische Darstellung eines Speicherarrays 100 gemäß einer hier beschriebenen Ausführungsform. Das Speicherarray 100 weist eine Vielzahl von Speicherzellen 102, eine erste Vielzahl von parallelen Leitungen 104 und eine zweite Vielzahl von parallelen Leitungen 106 auf. Die erste Vielzahl von parallelen Leitungen 104 verläuft orthogonal zu der zweiten Vielzahl von parallelen Leitungen 106. Die erste Vielzahl von parallelen Leitungen 104 stellt Bitleitungen dar. Die zweite Vielzahl von parallelen Leitungen 106 stellt Wortleitungen dar. Jede Speicherzelle 102 ist mit einer Bitleitung 104 und einer Wortleitung 106 gekoppelt. Kollineare Speicherzellen 102 sind mit einer gemeinsamen Leitung und einer Leitung, die nicht mit den anderen kollinearen Speicherzellen gemeinsam genutzt wird, gekoppelt.
  • 2 ist eine schematische perspektivische Ansicht des oben beschriebenen Speicherarrays 100 gemäß einer hier beschriebenen Ausführungsform. Die erste Vielzahl von parallelen Leitungen 104 ist in einer gemeinsamen Ebene angeordnet. Die zweite Vielzahl von parallelen Leitungen 106 ist in einer gemeinsamen Ebene beabstandet über der ersten Vielzahl von parallelen Leitungen 104 angeordnet. Das Array 100 ist so angeordnet, dass eine erste Speicherzelle 102A mit einer ersten Leitung 104A der ersten Vielzahl von parallelen Leitungen 104 gekoppelt ist. Die erste Speicherzelle 102A ist ferner mit einer ersten Leitung 106A der zweiten Vielzahl von parallelen Leitungen 106 gekoppelt. Eine zweite Speicherzelle 102B ist mit der ersten Leitung 104A und einer zweiten Leitung 106B der zweiten Vielzahl von parallelen Leitungen 106 gekoppelt. Eine dritte Speicherzelle 102C ist mit einer zweiten Leitung 104B der ersten Vielzahl von parallelen Leitungen 104 gekoppelt. Die dritte Speicherzellen 102C ist ferner mit der ersten Leitung 106A gekoppelt. Eine vierte Speicherzelle 102D ist sowohl mit der zweiten Leitung 104B als auch der zweiten Leitung 106B gekoppelt.
  • 3 ist eine Negativbild-Topografie eines Musters, das als Nanoprägestempel 300 zum Nanoprägen einer Vielzahl von leitfähigen Spuren, die sich selbst ausrichtende leitfähige Stifte aufweisen, auf ein Substrat verwendet werden kann, gemäß einer hier beschriebenen Ausführungsform. Die Vielzahl von leitfähigen Spuren ist, sobald sie geprägt ist, in einer gemeinsamen Ebene angeordnet. Der Stempel 300 weist einen Spurabschnitt 302 und einen Stiftabschnitt 304 auf. Der Spurabschnitt 302 wird zum Prägen der Stelle, an der die leitfähigen Spuren angeordnet werden, verwendet. Auf im Wesentlichen gleiche Weise wird der Stiftabschnitt 304 zum Prägen der Stelle, an der die leitfähigen Stifte ausgebildet werden, verwendet. Der Spurabschnitt 302 und der Stiftabschnitt 304 sind vor-ausgerichtet, so dass, nachdem der Stempel 300 von dem Substrat entfernt worden ist, das leitfähige Material so auf dem Substrat ausgebildet wird, dass die Spuren und Stifte sich selbst ausrichten.
  • Der Nanoprägestempel 300 kann mittels verschiedener Techniken zum Herstellen von Nanoprägestempeln, die Fachleuten auf dem Sachgebiet der Nanoprägelithografie bekannt sind, gefertigt werden. Bei einer Ausführungsform kann der Nanoprägestempel 300 direkt mittels Lithografie und Ätzens der Topografie des umgekehrten Musters ausgebildet werden. Bei einer weiteren Ausführungsform kann der Nanoprägestempel 300 als Positivbild gemustert und geätzt werden, das dann als Ausgangsteil verwendet werden kann, aus dem Nachfolger-Musterstempel als komplementäres Negativbild erstellt werden. Bei einer Ausführungsform wird der Nanoprägestempel 300 unter Anwendung der E-Strahl-Lithografie hergestellt. Bei einer weiteren Ausführungsform wird der Nanoprägestempel 300 unter Anwendung der Fotolithografie hergestellt. Bei einer Ausführungsform kann der Nanoprägestempel 300 Si umfassen. Bei einer weiteren Ausführungsform kann der Nanoprägestempel 300 Si2O umfassen.
  • 4A4E zeigen von oben nach unten betrachtete Ansichten einer oder mehrerer leitfähiger Spuren, von denen jede einen sich selbst ausrichtenden Stift aufweist, der mit einem jeweiligen leitfähigen Pad auf einem Substrat verbunden ist, gemäß einer hier beschriebenen Ausführungsform.
  • 4A zeigt eine von oben nach unten betrachtete Ansicht einer ersten leitfähigen Spur 400, die einen ersten leitfähigen Stift 402 aufweist, der mit einem ersten leitfähigen Pad 404 verbunden ist, das auf ein Substrat abgeschieden ist. Der erste leitfähige Stift 402 richtet sich selbst auf die erste leitfähige Spur 400 aus. Obwohl die erste leitfähige Spur 400 und der erste leitfähige Stift 402 nicht relativ zueinander variieren, kann die daraus resultierende Position relativ zu einem Substrat sowohl in einer X-Ausdehnung als auch in einer Y-Ausdehnung variieren. Wie in 4A gezeigt ist, weist das erste leitfähig Pad 404 eine Länge und eine Breite auf, die wesentlich größer sind als die Länge und die Breite des ersten leitfähigen Stifts 402. Wie nachstehend erläutert wird, ist das erste leitfähige Pad 404 größer, um eine Fehlausrichtung des Stempels 300 zu ermöglichen. Selbst wenn es eine geringfügige Fehlausrichtung des Stempels 300 gibt, kann der erste leitfähige Stift 402 immer noch in elektrischem Kontakt mit dem ersten leitfähigen Pad 404 ausgebildet werden.
  • 4B ist eine von oben nach unten betrachtete Ansicht einer ersten leitfähigen Spur 400 und einer zweiten leitfähigen Spur 406 mit einem ersten leitfähigen Stift 402 und einem zweiten leitfähigen Stift 408, die jeweils mit einem ersten leitfähigen Pad 404 und einem zweiten leitfähigen Pad 410 verbunden sind. Die leitfähigen Pads 404 und 410 werden auf ein Substrat abgeschieden. Zwischen den leitfähigen Pads 404 und 410 befindet sich eine Beabstandung in der X-Ausdehnung 442 und eine Beabstandung in der Y-Ausdehnung 444. Die Beabstandung in der X-Ausdehnung 442 bezieht sich auf die Substratgeometrie und Lithografie, während sich die Beabstandung in der Y-Ausdehnung 444 auf die Nanoprägegeometrie bezieht.
  • Bei einer Ausführungsform weist die erste leitfähige Spur 400 eine erste Länge auf und weist die zweite leitfähige Spur 406 eine zweite Länge auf. Die zweite Länge ist kleiner als die erste Länge. Wie oben dargelegt worden ist, sind die leitfähigen Pads 404, 410 versetzt angeordnet. Durch ein versetztes Anordnen der leitfähigen Pads 404, 410 und daher der leitfähigen Stifte 402, 408 und der leitfähigen Spuren 400, 406 wird der Fußabdruck der Vorrichtung verkleinert. Die leitfähigen Pads 404, 410 müssen um einen Abstand 442 sowohl in der X- als auch in der Y-Richtung voneinander beabstandet sein. Der Abstand 442 ist größer als der Abstand 444 zwischen aneinander angrenzenden Spuren 400, 406. Daher müsste dann, wenn die leitfähigen Pads 404, 410 nicht versetzt angeordnet wären, der Abstand 444 zwischen aneinander angrenzenden Spuren 400, 406 mindestens so groß sein wie der Abstand 442. Ferner würden sich dann, wenn die leitfähigen Pads 404, 410 nicht versetzt angeordnet wären, die leitfähigen Pads 404, 410 zwangsläufig überlappen, wenn die Spuren 400, 406 um einen Abstand 444 voneinander beabstandet wären. Einander überlappende leitfähige Pads 404, 410 ergäben im Wesentlichen ein einzelnes großes leitfähiges Pad, das ein individuelles Interagieren mit den jeweiligen Stiften 402, 408 unmöglich machen würde.
  • 4C ist eine von oben nach unten betrachtete Ansicht einer ersten leitfähigen Spur 400, einer zweiten leitfähigen Spur 406, einer dritten leitfähigen Spur 412 und einer vierten leitfähigen Spur 418 mit einem ersten leitfähigen Stift 402, einem zweiten leitfähigen Stift 408, einem dritten leitfähigen Stift 414 und einem vierten leitfähigen Stift 420, die jeweils mit einem ersten leitfähigen Pad 404, einem zweiten leitfähigen Pad 410, einem dritten leitfähigen Pad 416 und einem vierten leitfähigen Pad 422 verbunden sind. Die leitfähigen Pads 404, 410, 416 und 422 werden auf ein Substrat abgeschieden. Jedes der leitfähigen Pads 404, 410, 416 und 422 ist so um eine Beabstandung in der X-Ausdehnung, 442 und eine Beabstandung in der Y-Ausdehnung 444 beabstandet, dass die leitfähigen Pads 404, 410, 416 und 422 versetzt angeordnet sind.
  • Bei einer Ausführungsform weist die erste leitfähige Spur 400 eine erste Länge auf, weist die zweite leitfähige Spur 406 eine zweite Länge auf, weist die dritte leitfähige Spur 412 eine dritte Länge auf und weist die vierte leitfähige Spur 418 die erste Länge auf. Die zweite Länge ist kleiner als die erste Länge, und die dritte Länge ist kleiner als die zweite Länge. Die Längen der ersten leitfähigen Spur 400 und der vierten leitfähigen Spur 418 sind gleich. Bei einer weiteren Ausführungsform sind die erste Länge, die zweite Länge und die dritte Länge gleich, wie in 4D gezeigt ist.
  • 4D ist eine von oben nach unten betrachtete Ansicht einer ersten leitfähigen Spur 400, einer zweiten leitfähigen Spur 406, einer dritten leitfähigen Spur 412 und einer vierten leitfähigen Spur 418 mit einem ersten leitfähigen Stift 402, einem zweiten leitfähigen Stift 408, einem dritten leitfähigen Stift 414 und einem vierten leitfähigen Stift 420, die jeweils mit einem ersten leitfähigen Pad 404, einem zweiten leitfähigen Pad 410, einem dritten leitfähigen Pad 416 und einem vierten leitfähigen Pad 422 verbunden sind. Die leitfähigen Pads 404, 410, 416 und 422 sind auf ein Substrat abgeschieden. Jedes der leitfähigen Pads 404, 410, 416 und 422 ist so um eine Beabstandung in der X-Ausdehnung, 442 und eine Beabstandung in der Y-Ausdehnung 444 beabstandet, dass die leitfähigen Pads 404, 410, 416 und 422 versetzt angeordnet sind. Wie gezeigt ist, sind die leitfähigen Stifte 402, 408, 414 und 420 mit einer leitfähigen Spur der Vielzahl von leitfähigen Spuren an einer Position entlang der leitfähigen Spur, die von einem Ende beabstandet ist, verbunden.
  • 4E ist eine von oben nach unten betrachtete Ansicht einer Vielzahl von leitfähigen Spur 400, 406, 412, 418, 424, 430 und 436, die jeweils einen leitfähigen Stift 402, 408, 414, 420, 426, 432 und 438 aufweisen. Die leitfähigen Stifte 402, 408, 414, 420, 426, 432 und 438 sind jeweils mit leitfähigen Pads 404, 410, 416, 422, 428, 434 und 440 verbunden. Die leitfähigen Pads 404, 410, 416, 422, 428, 434 und 440 sind auf ein Substrat abgeschieden. Jedes der leitfähigen Pads 404, 410, 416, 422, 428, 434 und 440 ist so um eine Beabstandung in der X-Ausdehnung, 442 und eine Beabstandung in der Y-Ausdehnung 444 beabstandet, dass die leitfähigen Pads 404, 410, 416, 422, 428, 434 und 440 versetzt angeordnet sind.
  • Bei einer Ausführungsform weist jede der Vielzahl von leitfähigen Spuren 400, 406, 412, 418, 424, 430 und 436 eine Länge auf. Die zweite leitfähige Spur 406 weist eine Länge auf, die kleiner ist als die Länge der ersten leitfähigen Spur 400. Die dritte leitfähige Spur 412 weist eine Länge auf, die kleiner ist als die der zweiten leitfähigen Spur 406. Die vierte leitfähige Spur 418 weist eine Länge auf, die gleich der Länge der ersten leitfähigen Spur 400 ist. Die fünfte leitfähige Spur 424 weist eine Lunge auf, die gleich der Länge der zweiten leitfähigen Spur 406 ist. Die sechste leitfähige Spur 430 weist eine Länge auf, die gleich der Länge der dritten leitfähigen Spur 412 ist. Die siebte leitfähige Spur 436 weist eine Länge auf, die gleich der Länge der vierten leitfähigen Spur 418 ist. Bei einer weiteren Ausführungsform sind jede der Vielzahl von leitfähigen Spuren 400, 406, 412, 418, 424, 430 und 436 von gleicher Länge.
  • Bei einer Ausführungsform ist die Breite der leitfähigen Stifte 402, 408, 414, 420, 426, 432 und 432 gleich der Breite der jeweiligen leitfähigen Spuren 400, 406, 412, 418, 424, 430 und 436.
  • Bei einer Ausführungsform sind die leitfähigen Stifte 402, 408, 414, 420, 426, 432 und 432 an einem Ende der jeweiligen leitfähigen Spur 400, 406, 412, 418, 424, 430 und 436 verbunden. Bei einer weiteren Ausführungsform sind die leitfähigen Stifte 402, 408, 414, 420, 426, 432 und 432 mit den jeweiligen leitfähigen Spuren 400, 406, 412, 418, 424, 430 und 436 an einer Position entlang der leitfähigen Spur, die von einem Ende beabstandet ist, verbunden, wie in 4D gezeigt ist.
  • Bei einer Ausführungsform beträgt der zulässige Ausrichtungsfehler der leitfähigen Spuren 400, 406, 412, 418, 424, 430 und 436 und der leitfähigen Stifte 402, 408, 414, 420, 426, 432 und 432 in einer X-Ausdehnung ±ΔX und beträgt der Ausrichtungsfehler in einer Y-Ausdehnung ±ΔY.
  • Bei einer Ausführungsform weist jedes der leitfähigen Pads 404, 410, 416, 422, 428, 434 und 440 eine Länge und eine Breite auf, die größer sind als die Längen und die Breiten der leitfähigen Stifte 402, 408, 414, 420, 426, 432 und 432. Bei einer weiteren Ausführungsform weisen die leitfähigen Pads 404, 410, 416, 422, 428, 434 und 440 eine Länge von 2ΔX und eine Breite von 2ΔY auf. Bei einer weiteren Ausführungsform weisen die leitfähigen Stifte 402, 408, 414, 420, 426, 432 und 432 eine Länge und eine Breite F auf. Entsprechend weisen die leitfähigen Pads 404, 410, 416, 422, 428, 434 und 440 eine Länge von 2ΔX + F und eine Breite von 2ΔY + F auf. Bei einer weiteren Ausführungsform weisen die leitfähigen Stifte 402, 408, 414, 420, 426, 432 und 432 eine Breite FX und eine Länge FY auf. Entsprechend können die leitfähigen Pads 404, 410, 416, 422, 428, 434 und 440 eine eingestellte Länge von 2ΔX + FX und eine eingestellte Breite von 2ΔY – FY aufweisen. Bei noch einer weiteren Ausführungsform wird die Größe der leitfähigen Pads 404, 410, 416, 422, 428, 434 und 440 durch die Ausrichtungstoleranz der Prägelithografie bestimmt, die zum Ausbilden der leitfähigen Spuren 400, 406, 412, 418, 424, 430 und 436 und der leitfähigen Stifte 402, 408, 414, 420, 426, 432 und 432 angewendet wird.
  • 5 ist ein Querschnitt eines Wafers 500, das nanogeprägte Muster 502 aufweist, die ein Kreuzungspunktarray darstellen, welches mit einer auf herkömmliche Weise bearbeiteten Transistorschaltungsanordnung 508 verbunden ist, gemäß einer hier beschriebenen Ausführungsform. Die nanogeprägten Muster 502 sind mit leitfähigen Pads 504 gekoppelt, die wiederum über leitfähige Stifte 506 mit einer auf herkömmliche Weise bearbeiteten Transistorschaltungsanordnung 508 verbunden sind.
  • Bei einer Ausführungsform weisen die nanogeprägten Muster 502, die ein Kreuzungspunktarray darstellen, eine sehr kleine Geometrie auf, weisen die leitfähigen Stifte 506 eine moderate Geometrie auf und weist die auf herkömmliche Weise bearbeitete Transistorschaltungsanordnung 508 eine moderate Geometrie auf.
  • Bei einer Ausführungsform kann die Transistorschaltungsanordnung 508 unter Verwendung einer oder mehrerer Transistoren erstellt werden, wobei die daraus resultierenden logischen Schaltungen bipolare Schaltungen sein können. Bei einer weiteren Ausführungsform kann die Transistorschaltungsanordnung 508 unter Verwendung einer oder mehrerer Transistoren erstellt werden, wobei die daraus resultierenden logischen Schaltungen MOS-Schaltungen sein können. Wenn die daraus resultierenden logischen Schaltungen MOS-Schaltungen sind, kann die Transistorschaltungsanordnung 508 nur aus NMOS-Transistoren, nur aus PMOS-Transistoren oder sowohl aus NMOS- als auch PMOS-Transistoren (CMOS-Transistoren) bestehen. Die Mindestgröße von Merkmalen der nanogeprägten Muster 502 ist von der Geometriemöglichkeit des bei deren Ausbildung verwendeten Prägelithografieverfahrens abhängig. Die Mindestgröße der Merkmale der auf herkömmliche Weise bearbeiteten Transistorschaltungsanordnung 508 wird durch die Geometriemöglichkeit des zum Ausbilden dieser Schaltungen verwendeten Fotolithografieverfahrens bestimmt.
  • Bei einer Ausführungsform kann ein Fotoresistmaterial über die leitfähigen Pads 504 abgeschieden werden. Die nanogeprägten Muster 502 können dann in das Fotoresistmaterial gestempelt werden. Bei einer weiteren Ausführungsform kann ein dielektrisches Material über die leitfähigen Pads 504 abgeschieden werden. Ein Fotoresistmaterial kann anschließend über das dielektrische Material abgeschieden werden, und die nanogeprägten Muster 502 können dann in das Fotoresistmaterial gestempelt werden.
  • Die vorliegende Erfindung schafft eine Speichervorrichtung, die nanogeprägte Muster aufweist, welche mit einer auf herkömmliche Weise bearbeiteten Schaltungsanordnung auf einem Wafer verbunden sind, und ein Verfahren zum Herstellen derselben. Die Verbindung der nanogeprägten Merkmale mit der fotolithografisch bearbeiteten Waferschaltungsanordnung führt zu einer kosteneffektiven Produktion von Speichervorrichtungen, die sehr kleine Geometrien aufweisen.
  • Obwohl Vorstehendes Ausführungsformen der vorliegenden Offenlegung betrifft, können andere und weitergehende Ausführungsformen der Offenlegung konzipiert werden, ohne dass dadurch vom grundlegenden Umfang derselben abgewichen wird, und der Umfang derselben wird durch die nachfolgenden Patentansprüche bestimmt.

Claims (20)

  1. Speichervorrichtung, die umfasst: eine Vielzahl von leitfähigen Spuren, wobei die Vielzahl von leitfähigen Spuren in einer gemeinsamen Ebene angeordnet ist, wobei eine erste leitfähige Spur der Vielzahl von leitfähigen Spuren eine erste Länge aufweist, wobei eine zweite leitfähige Spur der Vielzahl von leitfähigen Spuren eine zweite Länge aufweist und die zweite Länge kleiner ist als die erste Länge; ein Substrat, das eine Vielzahl von darin ausgebildeten leitfähigen Pads aufweist; und eine Vielzahl von leitfähigen Stiften, wobei ein erster leitfähiger Stift der Vielzahl von leitfähigen Stiften zwischen der ersten leitfähigen Spur und einem ersten leitfähigen Pad der Vielzahl von leitfähigen Pads gekoppelt ist, wobei ein zweiter leitfähiger Stift der Vielzahl von leitfähigen Stiften zwischen der zweiten leitfähigen Spur und einem zweiten leitfähigen Pad der Vielzahl von leitfähigen Pads gekoppelt ist.
  2. Speichervorrichtung nach Anspruch 1, wobei jede leitfähige Spur der Vielzahl von leitfähigen Spuren eine Länge, eine Breite und eine Höhe aufweist und jeder leitfähige Stift der Vielzahl von leitfähigen Stiften eine Länge, eine Breite und eine Höhe aufweist, wobei die Breite ungefähr gleich der Breite jeder Spur der Vielzahl von leitfähigen Spuren ist.
  3. Speichervorrichtung nach Anspruch 1, wobei jedes Pad der Vielzahl von leitfähigen Pads eine Länge und eine Breite aufweist, wobei die Länge und die Breite größer sind als eine Länge und eine Breite jedes leitfähigen Stifts der Vielzahl von leitfähigen Stiften.
  4. Speichervorrichtung nach Anspruch 1, die ferner eine dritte leitfähige Spur umfasst, wobei die dritte leitfähige Spur eine dritte Länge aufweist und die dritte Länge kleiner ist als die zweite Länge.
  5. Speichervorrichtung nach Anspruch 4, die ferner eine vierte leitfähige Spur, die die erste Länge aufweist, eine fünfte leitfähige Spur, die die zweite Länge aufweist, und eine sechste leitfähige Spur, die die dritte Länge aufweist, umfasst.
  6. Speichervorrichtung nach Anspruch 1, wobei jeder der Vielzahl von leitfähigen Stiften sich selbst auf eine leitfähige Spur der Vielzahl von leitfähigen Spuren ausrichtet.
  7. Verfahren nach Anspruch 1, wobei jeder der Vielzahl von leitfähigen Stiften mit einem Ende einer leitfähigen Spur der Vielzahl von leitfähigen Spuren verbunden ist.
  8. Verfahren nach Anspruch 1, wobei jeder der Vielzahl von verbindenden Stiften mit einer leitfähigen Spur der Vielzahl von leitfähigen Spuren an einer Position entlang der leitfähigen Spur, die von einem Ende beabstandet ist, verbunden ist.
  9. Speichervorrichtung, die umfasst: eine Vielzahl von leitfähigen Spuren, die in einer gemeinsamen Ebene angeordnet sind; ein Substrat, das eine Vielzahl von darin ausgebildeten leitfähigen Pads aufweist, wobei ein erstes leitfähiges Pad der Vielzahl von leitfähigen Pads von einem zweiten leitfähigen Pad der Vielzahl von leitfähigen Pads sowohl in einer X-Ausdehnung als auch einer Y-Ausdehnung beabstandet ist; und eine Vielzahl von leitfähigen Stiften, wobei sich ein erster leitfähiger Stift der Vielzahl von leitfähigen Stiften zwischen dem ersten leitfähigen Pad und einer ersten leitfähigen Spur der Vielzahl von leitfähigen Spuren erstreckt und wobei sich ein zweiter leitfähiger Stift der Vielzahl von leitfähigen Stiften zwischen dem zweiten leitfähigen Pad und einer zweiten leitfähigen Spur der Vielzahl von leitfähigen Spuren erstreckt.
  10. Speichervorrichtung nach Anspruch 9, wobei jede Spur der Vielzahl von leitfähigen Spuren eine Länge, eine Breite und eine Höhe aufweist und jeder leitfähige Stift der Vielzahl von leitfähigen Stiften eine Länge, eine Breite und eine Höhe aufweist, wobei die Breite ungefähr gleich der Breite jeder Spur der Vielzahl von leitfähigen Spuren ist.
  11. Speichervorrichtung nach Anspruch 9, wobei jedes leitfähige Pad der Vielzahl von leitfähigen Pads eine Länge und eine Breite aufweist, wobei die Länge und die Breite größer sind als eine Länge und eine Breite jedes leitfähigen Stifts der Vielzahl von leitfähigen Stiften.
  12. Speichervorrichtung nach Anspruch 9, wobei ein drittes leitfähiges Pad der Vielzahl von leitfähigen Pads von dem zweiten leitfähigen Pad der Vielzahl von leitfähigen Pads sowohl in einer X-Ausdehnung als auch in einer Y-Ausdehnung beabstandet ist.
  13. Speichervorrichtung nach Anspruch 12, wobei ein viertes leitfähiges Pad der Vielzahl von leitfähigen Pads von dem dritten leitfähigen Pad der Vielzahl von leitfähigen Pads sowohl in einer X-Ausdehnung als auch in einer Y-Ausdehnung beabstandet ist und mit dem ersten leitfähigen Pad der Vielzahl von leitfähigen Pads in der Y-Ausdehnung kollinear und koplanar ist.
  14. Speichervorrichtung nach Anspruch 9, wobei sich jeder der Vielzahl von leitfähigen Stiften selbst auf eine leitfähige Spur der Vielzahl von leitfähigen Spuren ausrichtet.
  15. Speichervorrichtung nach Anspruch 9, wobei jeder der Vielzahl von leitfähigen Stiften mit einem Ende einer leitfähigen Spur der Vielzahl von leitfähigen Spuren verbunden ist.
  16. Speichervorrichtung nach Anspruch 9, wobei jeder der Vielzahl von verbindenden Stiften mit einer leitfähigen Spur der Vielzahl von leitfähigen Spuren an einer Position entlang der leitfähigen Spur, die von einem Ende beabstandet ist, verbunden ist.
  17. Verfahren, das umfasst: Ausbilden eines oder mehrerer leitfähiger Pads auf einer ersten Schicht; Abscheiden von Fotoresist über dem einen oder den mehreren leitfähigen Pads; Ausrichten eines Prägelithografiestempels, der eine zweite Schicht darstellt, auf die erste Schicht; und gleichzeitiges Ausbilden eines oder mehrerer leitfähiger Stifte und einer oder mehrerer leitfähiger Spuren in der zweiten Schicht unter Anwendung der Prägelithografie, wobei die Ausrichtung der zweiten Schicht auf die erste Schicht einen Ausrichtungsfehler in einer X-Ausdehnung von ±ΔX und einen Ausrichtungsfehler in einer Y-Ausdehnung von ±ΔY umfasst, wobei der eine oder die mehreren leitfähigen Stifte eine Größe FX in der X-Ausdehnung und eine Größe FY in der Y-Ausdehnung aufweisen, wobei das eine oder die mehreren leitfähigen Pads eine Größe aufweisen, die mindestens 2ΔX – FX in der X-Ausdehnung und mindestens 2ΔY – Fy in der Y-Ausdehnung beträgt, und der eine oder die mehrere leitfähigen Stifte sowohl ein leitfähiges Pad als auch eine leitfähige Spur kontaktieren.
  18. Verfahren nach Anspruch 17, wobei sich jeder des einen oder der mehreren leitfähigen Stifte selbst auf eine leitfähige Spur der einen oder der mehreren leitfähigen Spuren ausrichtet.
  19. Verfahren nach Anspruch 17, wobei jeder des einen oder der mehreren leitfähigen Stifte mit einem Ende einer leitfähigen Spur der einen oder der mehreren leitfähigen Spuren verbunden ist.
  20. Verfahren nach Anspruch 17, wobei jeder des einen oder der mehreren verbindenden Stifte mit einer leitfähigen Spur der einen oder der mehreren leitfähigen Spuren an einer Position entlang der leitfähigen Spur verbunden ist.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7902074B2 (en) * 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
JP5175526B2 (ja) * 2007-11-22 2013-04-03 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8885382B2 (en) * 2012-06-29 2014-11-11 Intel Corporation Compact socket connection to cross-point array

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