DE102007007696B4 - Halbleiterbauelement und Verfahren zum Herstellen eines Halbleiterbauelements - Google Patents
Halbleiterbauelement und Verfahren zum Herstellen eines Halbleiterbauelements Download PDFInfo
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Abstract
Halbleiterbauelement mit einem Substrat, umfassend eine Struktur (1) mit einem ersten Teil (1A) und einem zweiten Teil (1B), wobei
a) mindestens eine Sektion des Rands des ersten Teils (1A) der Struktur (1) sich unter einem im wesentlichen konstanten Abstand gemessen parallel zu dem Substrat von einer ersten Sektion eines Rands einer zweiten Struktur (3) befindet,
b) mindestens eine Sektion des Rands des zweiten Teils (1B) der Struktur (1) mit einem Rand einer zweiten Sektion der gleichen zweiten Sektion ausgekleidet ist,
c) die erste Sektion des Rands der zweiten Struktur (3) und eine zweite Sektion des Rands der zweiten Struktur (3) sich an mindestens einem Punkt vereinigen, wodurch der Winkel (α) zwischen den Tangenten der Ränder der ersten und zweiten Sektion der zweiten Struktur (3) unter 90° liegt,
d) die Struktur (1) und die zweite Struktur (3) durch eine Abstandshalterstruktur (2) beabstandet sind, und
e) zwei...
a) mindestens eine Sektion des Rands des ersten Teils (1A) der Struktur (1) sich unter einem im wesentlichen konstanten Abstand gemessen parallel zu dem Substrat von einer ersten Sektion eines Rands einer zweiten Struktur (3) befindet,
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Description
- Allgemeiner Stand der Technik
- Die vorliegende Erfindung betrifft allgemein ein Halbleiterbauelement und ein Verfahren zum Herstellen eines Halbleiterbauelements gemäß den Patentansprüchen.
- In der Halbleiterindustrie, wie etwa der Speicherchipindustrie, besteht eine konstante Dynamik, kleinere Strukturen herzustellen, um auf den Speicherchips eine höhere Integration zu erzielen. Ein Ansatz dazu ist die Verwendung von kürzeren Wellenlängen (z. B. EUV-Lithographie), um kleinere Strukturen herzustellen. Ein weiterer Ansatz versucht, die Strukturgröße durch Immersionslithographie zu reduzieren, indem ein flüssiges Medium zwischen der Optik und einer Oberfläche eines Substrats wie etwa einem Siliziumwafer angeordnet wird, wodurch der übliche Luftspalt ersetzt wird. Diese Flüssigkeit weist einen Brechungsindex von größer als eins auf. Die Wellenlänge in der Flüssigkeit wird um einen Faktor gleich dem Brechungsindex reduziert.
- All dies erfordert erhebliche Entwicklungskosten. Deshalb existiert ein Anreiz, Strukturen und Lithographieverfahren hervorzubringen, die den Einsatz herkömmlicher Technologie gestatten und dabei die Größe der hergestellten Strukturen reduzieren.
- Die Verwendung des Potentials der existierenden Beleuchtungsquellen (z. B. Lithographie mit Wellenlängen von 193 nm oder 248 nm), die Herstellung von feinen sublithographischen Strukturen, insbesondere feinen regelmäßigen Linienstrukturen, unter Verwendung von Abstandshaltertechniken, wird z. B. in
DE 42 35 702 A1 undDE 42 36 609 A1 beschrieben. InDE 42 36 609 A1 wird ein Linie-durch-Abstandshalter-Verfahren zum Herstellen von sublithographischen Abstandshaltern beschrieben. InUS 20060024621 A1 undDE 10 2004 034 572 A1 werden eine Linie-durch-Abstandshalter-Füllung und ein Linie-durch-Liner-Füllverfahren beschrieben. Linienschrumpfungsverfahren werden in dem Artikel in Microelectronic Engineering 83, Seiten 730 bis 733 beschrieben. Die vorliegende Erfindung liefert eine Struktur, die unter Verwendung der existierenden Lithographiewerkzeuge hergestellt werden kann. - In dem Dokument
US 6.853,023 B2 wird eine Halbleiterspeicher-Zellenanordnung mit dynamischen Speicherzellen beschrieben, die jeweils einen Graben-Kondensator und einen vertikalen Auswahl-Transistor aufweisen. Die Speicherzellen sind dabei matrixförmig angeordnet, wobei die Graben-Kondensatoren und die zugehörigen vertikalen Auswahl-Transistoren jeweils zeilen- und/oder spaltenförmig aufeinanderfolgen. - Das Dokument
DE 10 2004 034 572 A1 beschreibt ein Verfahren zum Herstellen einer als Ätzmaske dienenden Struktur auf der Oberfläche eines Substrats. Hierbei wird in einem ersten Verfahrensschritt eine erste Teilstruktur auf der Oberfläche des Substrats ausgebildet, welche regelmäßig angeordnete und im Wesentlichen gleich beabstandete Strukturelemente aufweist. In einem zweiten Verfahrensschritt werden Spacer auf der Oberfläche des Substrats ausgebildet, welche an Seitenwände der Strukturelemente der ersten Teilstruktur angrenzen, wobei zwischen den Spacern Aussparungen bereitgestellt werden. In einem dritten Verfahrensschritt wird Füllmaterial in die Aussparungen zwischen den Spacern eingebracht, wobei eine Oberfläche der Spacer freigelegt ist. In einem vierten Verfahrensschritt werden die Spacer entfernt, um eine das Füllmaterial aufweisende zweite Teilstruktur mit regelmäßig angeordneten und im Wesentlichen gleich beabstandeten Strukturelementen zu bilden. Die herzustellende Struktur setzt sich aus der ersten und der zweiten Teilstruktur zusammen. - In den Dokumenten
US 2006/0046160 A1 US 6,905,899 B2 ,US 2006/0218520 A1 WO 02/12959 A1 - Kurze Darstellung der Erfindung
- Die Erfindung betrifft ein Halbleiterbauelement mit einem Substrat, umfassend eine Struktur, wobei die Struktur einen ersten Teil und einen zweiten Teil aufweist, wodurch
- a) mindestens eine Sektion des Rands des ersten Teils der Struktur sich unter einem im wesentlichen konstanten Abstand gemessen parallel zu dem Substrat von einer ersten Sektion eines Rands einer zweiten Struktur befindet,
- b) mindestens eine Sektion des Rands des zweiten Teils der Struktur mit einem Rand einer zweiten Sektion der gleichen zweiten Sektion ausgekleidet ist,
- c) die erste Sektion des Rands der zweiten Struktur und eine zweite Sektion des Rands der zweiten Struktur sich an mindestens einem Punkt vereinigen, wodurch der Winkel zwischen den Tangenten der Ränder der ersten und zweiten Sektion der zweiten Struktur unter 90° liegt,
- d) die Struktur und die zweite Struktur durch eine Abstandshalterstruktur beabstandet sind, und
- e) zwei Teile der zweiten Struktur durch mindestens eine Hilfsstruktur getrennt sind, so dass die Ränder der Teile der zweiten Sektion sich mindestens an zwei Punkten vereinigen, wodurch der Winkel zwischen den Tangenten der Ränder unter 90° liegt.
- Zudem betrifft die Erfindung ein Verfahren zum Herstellen eines derartigen Halbleiterbauelements mit einer Struktur mit einem ersten Teil und einem zweiten Teil, durch
- a) Auskleiden mindestens einer vertikalen Seite des ersten Teils mit einer ersten Sektion einer Abstandshalterstruktur und Auskleiden mindestens einer vertikalen Seite des zweiten Teils mit einer zweiten Sektion einer Abstandshalterstruktur,
- b) wobei die erste Sektion der Abstandshalterstruktur und die zweite Sektion der Abstandshalterstruktur sich mindestens an einem Punkt vereinigen, wodurch der Winkel zwischen Tangenten der ersten und zweiten Sektion der Abstandshalterstruktur unter 90° liegt, und
- c) Füllen des Raums zwischen der ersten und zweiten Sektion der Abstandshalterstruktur mit einer zweiten Struktur, insbesondere einer Füllstruktur.
- Ausführliche Beschreibung der Zeichnungen
- Weitere Aufgaben und Vorteile der Erfindung ergeben sich bei Lektüre der ausführlichen Beschreibung der Erfindung und der unten vorgesehenen beigefügten Ansprüche, und unter Bezugnahme auf die Zeichnungen.
-
1 zeigt schematisch eine Draufsicht auf einen Teil eines Halbleiterbauelements, das eine erste Ausführungsform ist; -
1A zeigt eine Variante der Ausführungsform nach1 ; -
2A zeigt schematisch einen Querschnitt durch ein Halbleiterbauelement nach dem ersten Bearbeitungsschritt; -
2B zeigt schematisch einen Querschnitt durch ein Halbleiterbauelement nach dem zweiten Bearbeitungsschritt; -
2C zeigt schematisch einen Querschnitt durch ein Halbleiterbauelement nach dem dritten Bearbeitungsschritt; -
2D zeigt schematisch einen Querschnitt durch ein Halbleiterbauelement nach dem vierten Bearbeitungsschritt; -
3A zeigt schematisch eine Draufsicht auf einen Teil eines Halbleiterbauelements, das eine zweite Ausführungsform ist; -
3B zeigt schematisch eine Draufsicht auf einen Teil eines Halbleiterbauelements, das eine dritte Ausführungsform ist; -
3C zeigt schematisch eine Draufsicht auf einen Teil eines Halbleiterbauelements, das eine vierte Ausführungsform ist; -
3D zeigt schematisch eine Draufsicht auf einen Teil eines Halbleiterbauelements, das eine fünfte Ausführungsform ist; -
4A zeigt schematisch eine Maskenstruktur für das Herstellen der in3B gezeigten zweiten Ausführungsform; -
4B zeigt schematisch eine Maskenstruktur für das Herstellen der in3B gezeigten dritten Ausführungsform; -
4C zeigt schematisch eine Maskenstruktur für das Herstellen der in3B gezeigten vierten Ausführungsform; -
5 zeigt einen Teil eines Layouts mit zwei Bereichen, in denen Ausführungsformen der Erfindung verwendet werden; -
5A zeigt eine erste Vergrößerung einer Sektion von5 ; -
5B zeigt eine zweite Vergrößerung einer Sektion von5 . - In
1 wird ein Muster1A ,1B mit einem ersten Teil1A und einem zweiten Teil1B gezeigt. Ein derartiges Muster1A ,1B ist z. B. Teil einer Linie in einem DRAM-Chip wie etwa einer Linie in einer Gate-Ebene oder in einer Metall-Ebene. Das Muster1 wird nur in einem Schritt durch Lithographie auf einem Siliziumsubstrat hergestellt. Dies hat den Vorteil, dass ein sehr dichtes Muster sowie entspannte Muster durch eine einzelne lithographische Strukturierung und spätere Integrationsschritte hergestellt werden können. - Andere bevorzugte Anwendungen der Struktur in einem Halbleiterbauelement sind Flash-Speicherchips, NROM- und NAND-Speicherchips, optoelektronische Bauelemente und Mikroprozessoren. Eine weitere bevorzugte Anwendung ist eine Auffächerungsstruktur in einem Speicherchip.
- Ein typisches Material für die Struktur
1A ,1B ist z. B. a-Silizium. Ein anderes Material könnte Lack, Si-Oxid, SiON, Wolfram, Al oder andere metallische Verbindungen sein. - Die Teile
1A ,1B der Struktur sind durch eine Abstandshalterstruktur2 (Liner-Strukturen) getrennt, die in1 aus Si3N4 hergestellte Abstandshalterauskleidungen sind. Der Zweck der Abstandshalterstruktur2 besteht darin, einen Raum für eine zweite Struktur, hier Füllstruktur3 , bereitzustellen, wie weiter unten beschrieben wird. In den folgenden Beispielen ist die zweite Struktur3 im allgemeinen eine Füllstruktur. Der Fachmann erkennt, dass andere zweite Strukturen3 in den Schutzbereich der vorliegenden Erfindung fallen. - Die Abstandshalterstruktur
2 ist in der vorliegenden Ausführungsform eine sublithographische Struktur, die mit einer der oben erwähnten Abstandshaltertechnologien hergestellt wird. Die Abstandshaltertechnologien gestatten die Herstellung von Strukturen, die kleiner sind als die Auflösung des eingesetzten Lithographiegeräts. - Der charakteristische Abstand zwischen zwei Füllstrukturen kann größer sein als die beschränkende Auflösung des Lithographiegeräts.
- Der Abstand zwischen zwei Rändern der Struktur
1 ist kleiner als das Doppelte der Abstandshalterdicke minus einem Sicherheitsspielraum. Dieser Abstand beschreibt den Effekt einer ”Strangulation” oder ”Einschnürung” der Füllstruktur3 durch die Abstandshalterstrukturen. Der Prozeß funktioniert auf eine Weise, dass selbst im schlimmsten Fall der Prozeßvariation (d. h. der breiteste Spalt und die geringsten Abstandshalterbreiten) die Strangulation effektiv sein wird. - Abstandshalterdickenvariationen und Variationen des ersten CD nach Ätzung betragen in der Regel jeweils 2–10%.
- Die Abstandshalterstruktur
2 umfasst bevorzugt dielektrisches Material. Das dielektrische Material umfasst mindestens eine der Gruppen einer sublithographischen Struktur, eines sublithographischen Linie-Abstandshalter-Elements, einer sublithographischen Siliziumoxid-SiO2-Struktur, einer sublithographischen SiOxNy-Struktur, einer sublithographischen Si3N4-Struktur, einer sublithographischen SiNx-Struktur und eines luftgefüllten Raums. - Es wird angemerkt, dass z. B. in
1 die Abstandshalterstruktur2 mit einem massiven Material gefüllt ist, d. h. Si3N4, da1 die herzustellende Struktur nach einem bestimmten Prozeßschritt zeigt (siehe2B ). Wie in Verbindung mit dem Herstellungsverfahren beschrieben wird, kann die Abstandshalterstruktur2 auch ein luftgefüllter Spalt oder ein Hohlraum, der den Raum füllt, der zuvor von dem massiven Material belegt wurde, sein. - Die Abstandshalterstruktur
2 weist die gleiche Breite W auf, gemessen orthogonal ab der Struktur1A ,1B , da der Abstandshalter durch eine einzelne Abscheidung aus dem massiven Material hergestellt wird. - Deshalb befindet sich eine Sektion des Rands des ersten Teils
1A der Struktur in einem im wesentlichen konstanten Abstand, gemessen parallel zu dem Siliziumsubstrat (parallel zu der Zeichenebene in1 ), von einer ersten Sektion eines Rands einer zweiten Struktur, d. h. der Füllstruktur3 in1 . Der konstante Abstand ist mit einer Abstandshalterstruktur2A gefüllt. Der abstandsgemessene Abstand ist je nach Prozeßvariationen im wesentlichen konstant. - Rand bedeutet in diesem Kontext die Grenzlinie der jeweiligen Struktur.
- Zudem ist mindestens eine Sektion des Rands des zweiten Teils
1B der Struktur mit einem Rand einer zweiten Sektion2B der gleichen zweiten Sektion ausgekleidet. - Die Abstandshalterstruktur
2 umfasst zwei Sektionen2A ,2B , die auf einer Seite die Ränder der Struktur1A ,1B auskleiden, auf der anderen Seite kleiden sie die Füllstruktur3 aus. - Die Füllstruktur
3 ist bei dieser Ausführungsform die oben erwähnte zweite Struktur3 . Die zweite Struktur3 kann ein Muster in einem Layout oder einem belichteten Wafer sein. Die zweite Struktur3 kann auch eine temporäre Struktur in einer Hartmaske sein, die danach in eine Schicht darunter transferiert wird. Die Füllstrukturen3 (oder allgemein zweiten Strukturen)3 sind Teil der elektrischen Schaltung, die nach einem Transfer der Struktur entweder direkt oder indirekt hergestellt wird. - Abgesehen von einem Prozeß-Bias resultieren die Füllstrukturen
3 von dem gewöhnlichen Layout der ersten Struktur und der Füllstruktur. Das Füllmuster3 kann z. B. eine Verdrahtung in einer Verbindungsschicht, eine Verdrahtung und ein Gate in einer GC-Schicht oder eine Isolation in einer aktiven Bereichsschicht sein. Weitere Beispiele für die Verwendung von Füllstrukturen3 und Strukturen sind in Verbindung mit5 beschrieben. Die Füllstrukturen oder Füllmuster in dem Bauelement können entweder direkt oder durch eine Mustertransfertechnologie von Hartmaskenstrukturen bei den Wafern erzeugt werden. - Die erste Sektion (d. h. der innere Rand der Abstandshalterstruktur
2A ) des Rands der zweiten Struktur und eine zweite Sektion (d. h. der innere Rand der Abstandshalterstruktur2B ) des Rands der zweiten Struktur vereinigen sich mindestens an einem Punkt, wobei der Winkel α zwischen den Tangenten der Ränder der ersten und zweiten Sektion der zweiten Struktur unter 90° liegt. - In
1 zeigt die Vereinigung der Ränder der Füllstruktur3 einen Winkel von unter 90°. Der Grund ist, dass solche Winkel für den Abstandshalter und das Füllverfahren, die im Verlauf der Herstellung angewendet wurden, charakteristisch sind. - Bei einem hergestellten Speicherchip wird die Vereinigung von dem Schnittpunkt durch eine Rundung aufgrund Verarbeitung durch in der Regel weniger als die Abstandshalterbreite verschoben, insbesondere weniger als die Hälfte der Abstandshalterbreite aber manchmal noch größer.
- Die Strukturen
1 und die Füllstrukturen3 , wie in1 gezeigt, werden dazu verwendet, leitende und nichtleitende Linien sehr nahe beieinander herzustellen, so dass beide von ihnen nur durch die Abstandshalterstrukturen2 getrennt sind. - Bei der Ausführungsform nach
1 sind die Abstandshalterstruktur2 ,2A ,2B relativ zu der Füllstruktur3 asymmetrisch. Die Einschnürung der Füllstruktur3 wird von einer Seite mehr bewirkt als von der anderen. - Die in
1A gezeigte Ausführungsform ist im allgemeinen die gleiche wie in Verbindung mit1 beschrieben, so dass auf die relevante Beschreibung Bezug genommen wird. Der Unterschied zu der Ausführungsform in1 besteht darin, dass bei der Ausführungsform nach1A der Abstandshalter2 ,2A ,2B zu der Füllstruktur symmetrisch sind. Die erste und zweite Sektion vereinigen sich an einem Punkt, und dort beträgt der Winkel zwischen den Tangenten der Ränder der ersten und zweiten Sektion der zweiten Struktur der weniger als 90°. - Ein weiteres Merkmal der Ausführungsform der Erfindung besteht darin, dass die Breite W der Abstandshalterstrukturen
2A ,2B wegen des Linie-durch-Abstandshalter-Verfahrens konstant ist (siehe2 und die oben angeführte Literaturstelle). Die Einschnürung der Füllstruktur3 führt zu einem Abschnitt der Abstandshalterstruktur2 , die eine Breite aufweist, die kleiner ist als 2·W. - In
1 sind ein erster Abschnitt A und ein zweiter Abschnitt B dargestellt, wobei auf Abschnitte der Abstandshalterstruktur mit unterschiedlichen Breiten Bezug genommen wird. - Deshalb bezieht sich die Erfindung auch auf ein Halbleiterbauelement, das folgendes umfasst:
- – eine Schicht mit einer Linie-durch-Abstandshalterstruktur
2 ,2A ,2B -Anordnung in mindestens einem Abschnitt des Halbleiterbauelements, wobei die Strukturanordnung eine Menge von Primärstrukturen1A ,1B und eine Menge von Sekundärstrukturen3 (z. B. eine Füllstruktur) aufweist, wobei die Sekundärstrukturen3 von den benachbarten Primärstrukturen um eine konstante Breite W beabstandet sind; und - – eine erste Primärstruktur
1A und eine zweite Primärstruktur1B mit einer seitlich zwischen ihnen in einem ersten Abschnitt I des Halbleiterbauelements angeordneten Sekundärstruktur3 , wobei die Sekundärstruktur1B an der Grenze zu einem zweiten Abschnitt II des Halbleiterbauelements abgeschlossen ist; wobei der Abstand zwischen der ersten Primärstruktur1B und zweiten Primärstruktur1B größer ist als 2·W im ersten Abschnitt I, und kleiner als 2·W im zweiten Abschnitt II des Halbleiterbauelements. - Die Einschnürung bei dieser Ausführungsform der Erfindung führt zu der Verengung der Abstandshalterstruktur in dem zweiten Abschnitt II.
- Der Fachmann erkennt, dass alle in Verbindung mit anderen Ausführungsformen der Erfindung beschriebenen vorteilhaften Ausführungsformen sich auch auf diese Ausführungsform anwenden lassen. Weiter unten wird eine besondere Adaptation in Verbindung mit
3D beschrieben. - Bevor in weitere Details gegangen wird, werden Herstellungsschritte für die Abstandshalterstruktur beschrieben.
- In
2A bis2D werden Herstellungsschritte in Querschnitten entlang der Linie A-A in1 beschrieben. - Die Ausgangspunkte in
2A sind zwei Strukturen10 , die drei Schichten10.1 ,10.2 ,10.3 umfassen. Bei dem fertiggestellten Produkt werden jene Strukturen leitende Linien in einem DRAM-Chip sein. - Die untere Ebene der Strukturen
10 ist eine a-Siliziumschicht10.1 . Über dieser ist eine SiOxNy umfassende harte Schicht10.2 positioniert. Diese harte Schicht wird als eine Stoppschicht in einem CMP-Bearbeitungsschritt verwendet. Bei anderen Ausführungsformen umfasst der harte Stopp ein Siliziumoxid, insbesondere mindestens eines der Gruppen von SiOx, Si3N4 und SiO2. - Über der harten Schicht
10.2 wird eine weitere a-Siliziumschicht10.3 positioniert. Diese andere a-Siliziumschicht10.3 ist weicher als die harte Schicht10.2 . - Die beiden Strukturen
10 sind mit einer Abstandshalterschicht2 bedeckt, die bei diesem Beispiel aus Si3N4 hergestellt. Der Abstandshalter2 kleidet die vertikalen Seiten der Strukturen10 aus. Dieser Herstellungsschritt ist hauptsächlich aus den oben erwähnten Abstandshaltertechnologien bekannt. - Nach dem Entfernen der horizontalen Abschnitte der Abstandshalterschicht
2 (manchmal als ”Liner” bekannt) wird eine Füllstruktur3 auf den Strukturen10 und in dem Bereich zwischen den Strukturen10 abgeschieden. Dies ist ein selbstjustierender Prozess für die Füllstruktur3 . Die Situation nach diesem Prozess-Schritten ist in2B gezeigt. - Der nächste Prozess-Schritt ist ein CMP-Prozess-Schritt, der die Füllstruktur
3 und die oberen Teile der Abstandshalterstruktur2 und der Strukturen10 poliert. Der CMP-Schritt stoppt an der harten Schicht10.2 . Die Draufsicht auf die in2C gezeigte Struktur ist die eine der in1 gezeigten Struktur, d. h. die Abstandshalterstruktur2 liegt als massives Material vor. Die beiden Sektionen2A ,2B der Abstandshaltersektion kleiden die vertikalen Seiten der Strukturen10 der Füllstruktur3 zugewandt aus. - Nach dem Ätzen der Abstandshalterstruktur
2 wird die Abstandshalterstruktur2 durch einen luftgefüllten Spalt oder Hohlraum ausgebildet, wie in2D gezeigt. - Die vervollständigten Strukturen
10 , wie in2D gezeigt, können mit nur einer Belichtung und nur einer Maske hergestellt werden. - Analog zu
1 sind in3A bis3D verschiedene Strukturen1 , Abstandshalterstrukturen2 und Füllstrukturen3 gezeigt. - In
3A ist die Füllstruktur3 durch eine Hilfsstruktur4 in zwei Teile3 ,3' zerteilt. Die Hilfsstruktur4 ist dabei bei dieser Ausführungsform ein Teil der Struktur1 , in die Füllstruktur3 vorspringend. Die Abstandshalterstruktur3 blockiert den Durchgang zwischen den beiden Bereichen durch Vereinigen der beiden Sektionen2A ,2B bzw. der beiden Sektionen2A' ,2B' . Der verbleibende Bereich zwischen den Raumstrukturen2 wird dann mit der Füllstruktur3 ,3' gefüllt. Wie in Verbindung mit2A bis2D gezeigt, werden die Füllstrukturen3 ,3' auf selbstjustierte Weise zu den Strukturen1 abgeschieden. - Effektiv schnürt die Hilfsstruktur
4 die Füllstruktur3 ein. Wie bei der in1 gezeigten Ausführungsform sind die Winkel α der Tangenten der Ränder der Füllstruktur3 am Vereinigungspunkt der Abstandshalterstrukturen2 beide kleiner als 90°. Im Fall einer starken Abrundung von Ecken in den folgenden Prozessen könnte der Mindestwinkel der Tangenten möglicherweise größer als 90° werden, während der Abstand von3 und3' beibehalten wird. - Bei einem normalen Design mit Einzelbelichtung existiert die trennende Musterverlängerung nicht, weshalb dies eine weitere Charakteristik der Erfindung ist, abgesehen von der Charakteristik, dass der Winkel kleiner als 90° ist, selbst im Fall von Winkeln größer als 90° aufgrund späterer Bearbeitung.
- Die Einschnürung der Füllstruktur
3 kann auf eine andere Weise erhalten werden, indem zwei Hilfsstrukturen4A ,4B verwendet werden. Bei der in3B gezeigten Ausführungsform erstrecken sich zwei Hilfsstrukturen4A ,4B ab der Struktur1 . Diese Hilfsstrukturen4A ,4B ragen in eine Füllstruktur3 vor, die etwas breiter ist als in der in3A gezeigten Ausführungsform. Da beide Hilfsstrukturen4A ,4B mit der jeweiligen Abstandshalterauskleidung2A ,2A' ,2B ,2B' auf versetzte Weise positioniert sind, schnürt jede der Hilfsstrukturen4A ,4B etwas mehr als eine Hälfte der Füllstruktur ein. - In
3C ist eine andere Ausführungsform gezeigt. Wie in3A und3B ist die Füllstruktur3 in zwei Teile3 ,3' getrennt, unter Verwendung einer Abstandshalterstruktur2 , die als eine Auskleidung zu der Struktur1 abgeschieden worden ist. Bei der Vereinigung der Abstandshalterstrukturen2 betragen die Winkel der Tangenten an den Rändern der Füllstruktur2 weniger als 90°. - In
3D ist eine weitere Ausführungsform gezeigt. Hier umfasst die Struktur1 zwei Linien, die mit einer Abstandshalterstruktur2A ,2C ausgekleidet sind. - Zusätzlich ist eine Hilfsstruktur
4 zwischen den Strukturen1 positioniert. Die Abstandshalterstruktur2B umgibt vollständig die Hilfsstruktur4 . Als die in3A und3B gezeigte Hilfsstruktur4 , trennt dies die Füllstruktur3 in zwei Teile3 ,3' . - Die Abstandshalterstruktur
2 mit drei Sektionen2A ,2B ,2C , weist zwei Vereinigungspunkte mit vier Winkeln α kleiner als 90° auf. - Die Hilfsstruktur
4 kann in dieser Ausführungsform eine Blindstruktur sein. - In Verbindung mit
1 wurde eine Ausführungsform der Erfindung unter Verwendung der Breiten W der Abstandshalterstruktur beschrieben. Ausführungsformen wie die in3 betreffen Halbleiterbauelemente, die folgendes umfassen: - – Schicht mit einer Linie-durch-Abstandshalterstruktur-Anordnung in mindestens einem Abschnitt des Halbleiterbauelements, wobei die Strukturanordnung eine Menge von Primärstrukturen
1A ,1B ,4 und eine Menge von Sekundärstrukturen3 ,3' (z. B. Füllstrukturen) aufweist, wobei die Sekundärstrukturen3 ,3' seitlich von den benachbarten Primärstrukturen1A ,1B um eine konstante Breite W beabstandet sind; - – eine abschließende Primärstruktur (z. B. eine Hilfsstruktur)
4 - – eine erste Primärstruktur
1A und eine zweite Primärstruktur1B mit einer seitlich zwischen ihnen in einem ersten Abschnitt I des Halbleiterbauelements angeordneten Sekundärstruktur3 ,3' , wobei die Sekundärstruktur3 ,3' an der Grenze zu einem zweiten Abschnitt II des Halbleiterbauelements abgeschlossen ist; wobei der seitliche Abstand zwischen der ersten und zweiten Primärstruktur größer ist als 2·W im ersten Abschnitt I, und die abschließende Struktur4 befindet sich an der Grenze zwischen erstem Abschnitt I und zweitem Abschnitt II und seitlich zwischen der ersten Primärstruktur1A und zweiten Primärstruktur1B , wobei der Mindestabstand zwischen der abschließenden Struktur4 und beiden der ersten und zweiten Primärstrukturen1A ,1B kleiner ist als 2·W. - Wie aus
3A bis3D ersichtlich, kann der Winkel zwischen den Tangenten unter 90° liegen, insbesondere unter 60°, insbesondere unter 45°, insbesondere unter 30°. - In
4A bis4D sind Teile von Maskenausführungsformen gezeigt, die zum Herstellen der in3A bis3D gezeigten Strukturen verwendet werden. Es sei angemerkt, dass die Masken je nach der in der Lithographie verwendeten Wellenlänge eine Transmissionsmaske oder eine reflektierende Maske sein können. - In
4A sind der obere Teil5A und der untere Teil5B dunkle Sektionen auf einer lithographischen Maske, was durch die Verwendung eines positiven Lacks zu den Strukturen1 in3A führt. Die Hilfsstruktur4 in3A wird durch ein lineares Element5C gebildet, das einen Teil mit einer großen Breite und einen Teil mit einer kleinen Breite aufweist, wobei der Teil mit der großen Breite die Hilfsstruktur4 bildet. - In
4B ist die Maske modifiziert, um die beiden versetzten Hilfsstrukturen4A ,4B zu produzieren, wie in3B gezeigt. - In
4C ist der Maskenabschnitt zum Herstellen der in3C gezeigten Ausführungsform dargestellt. Hier sind die dunklen Teile5A ,5B mit einem kleinen linearen Teil5C verbunden, wodurch eine die Teile5A ,5B verbindende Hilfsstruktur entsteht. - In
4D ist ein Maskenabschnitt zum Herstellen der in4C gezeigten Ausführungsform dargestellt. Die dunklen Teile5A ,5B führen zu den Strukturen1 in3D . Die Hilfsstruktur4 wird durch den verbreiterten Teil in der linearen Struktur5C produziert. -
5 ist ein Überblick einer Sektion eines Layouts gezeigt. Hier ist die Struktur1 ein Teil einer GC-Schicht. Zwei verschiedene Ausführungsformen der Erfindung sind hier in zwei verschiedenen Bereichen gezeigt. - In
5A weisen mehrere Strukturen1 nach links vorspringende Hilfsstrukturen4 auf, wodurch die Füllstruktur3 eingeschnürt wird. Das Ergebnis ist, dass die Hilfsstrukturen4 die Struktur1 am Ende asymmetrisch verbreitern, so dass die Struktur1 einen Landepadbereich aufweist. Alternativ kann eine symmetrische Verbreiterung verwendet werden. - Die Füllstruktur
3 andererseits weist auch einen relativ breiten Bereich auf, der als ein Landepad verwendet werden kann. Die Landepads der Strukturen1 ,3 ist durch Abstandshalter2 getrennt. Insbesondere wenn eine sublithographische Abstandshaltertechnik verwendet wird, kann ein sehr dichtes Landepadmuster hergestellt werden. - In
5B ist eine weitere Ausführungsform der Erfindung dargestellt. Hier weist ein Teil der Struktur1 zwei symmetrisch positionierte Hilfsstruktur4A ,4B auf, die die umgebende Füllstruktur3 einschnüren.
Claims (28)
- Halbleiterbauelement mit einem Substrat, umfassend eine Struktur (
1 ) mit einem ersten Teil (1A ) und einem zweiten Teil (1B ), wobei a) mindestens eine Sektion des Rands des ersten Teils (1A ) der Struktur (1 ) sich unter einem im wesentlichen konstanten Abstand gemessen parallel zu dem Substrat von einer ersten Sektion eines Rands einer zweiten Struktur (3 ) befindet, b) mindestens eine Sektion des Rands des zweiten Teils (1B ) der Struktur (1 ) mit einem Rand einer zweiten Sektion der gleichen zweiten Sektion ausgekleidet ist, c) die erste Sektion des Rands der zweiten Struktur (3 ) und eine zweite Sektion des Rands der zweiten Struktur (3 ) sich an mindestens einem Punkt vereinigen, wodurch der Winkel (α) zwischen den Tangenten der Ränder der ersten und zweiten Sektion der zweiten Struktur (3 ) unter 90° liegt, d) die Struktur (1 ) und die zweite Struktur (3 ) durch eine Abstandshalterstruktur (2 ) beabstandet sind, und e) zwei Teile (3 ,3' ) der zweiten Struktur (3 ) durch mindestens eine Hilfsstruktur (4 ) getrennt sind, so dass die Ränder der Teile der zweiten Sektion sich mindestens an zwei Punkten vereinigen, wodurch der Winkel (α) zwischen den Tangenten der Ränder unter 90° liegt. - Halbleiterbauelement nach Anspruch 1, wobei die zweite Struktur (
3 ) eine Füllstruktur ist. - Halbleiterbauelement nach Anspruch 1 oder 2, wobei der Rand der ersten Sektion der zweiten Struktur (
3 ) und der Rand der zweiten Sektion der zweiten Struktur (3 ) sich nahe an dem Schnittpunkt der Tangenten vereinigen. - Halbleiterbauelement nach Anspruch 3, wobei die Vereinigung von dem Schnittpunkt um eine Abrundung aufgrund einer Bearbeitung um in der Regel weniger als eine Abstandshalterbreite versetzt ist, insbesondere weniger als die Hälfte der Abstandshalterbreite.
- Halbleiterbauelement nach einem der vorangegangenen Ansprüche, wobei die zweite Sektion der zweiten Struktur (
3 ) die Hilfsstruktur (4 ) umschließt. - Halbleiterbauelement nach einem der vorangegangenen Ansprüche, wobei die Hilfsstruktur (
4 ) eine Blindstruktur ist. - Halbleiterbauelement nach einem der vorangegangenen Ansprüche, wobei der Winkel (α) zwischen den Tangenten unter 60° liegt, insbesondere unter 45°, insbesondere unter 30°.
- Halbleiterbauelement nach einem der vorangegangenen Ansprüche, wobei die zweite Struktur (
3 ) eine abgerundete Sektion am Schnittpunkt der Tangenten umfasst. - Halbleiterbauelement nach einem der vorangegangenen Ansprüche, wobei die zweite Struktur (
3 ) durch mindestens eine einer Gruppe einer Abstandshalterstruktur (2 ) und einer Hilfsstruktur (4 ) eingeschnürt ist. - Halbleiterbauelement nach einem der vorangegangenen Ansprüche, wobei die zweite Struktur (
3 ) durch mindestens eine Abstandshalterstruktur (2 ) eingeschnürt ist, die Teil einer Hilfsstruktur (4 ) ist. - Halbleiterbauelement nach einem der vorangegangenen Ansprüche, wobei der Abstandshalter (
4 ) eine sublithographische Struktur ist. - Halbleiterbauelement nach einem der vorangegangenen Ansprüche, wobei die Abstandshalterstruktur (
4 ) ein dielektrisches Material umfasst. - Halbleiterbauelement nach, Anspruch 12, wobei das dielektrische Material mindestens eine der Gruppen einer sublithographischen Struktur, eines sublithographischen Linie-Abstandshalter-Elements, einer sublithographischen Siliziumoxidstruktur, einer sublithographischen SiOxNy-Struktur, einer sublithographischen Si3N4-Struktur, einer sublithographischen SiNx-Struktur und eines luftgefüllten Raums umfasst.
- Halbleiterbauelement nach einem der vorangegangenen Ansprüche, wobei die zweite Struktur Silizium umfasst.
- Halbleiterbauelement nach einem der vorangegangenen Ansprüche, wobei es Teil einer der Gruppen von Speicherchip, DRAM-Speicherchip, NROM-Speicherchip und Mikroprozessor ist.
- Halbleiterbauelement nach einem der vorangegangenen Ansprüche, wobei es Teil einer Auffächerungsstruktur in einem Halbleiterchip ist.
- Halbleiterbauelement nach einem der vorangegangenen Ansprüche, wobei die Struktur eine Stoppschicht für CMP umfasst.
- Halbleiterbauelement nach Anspruch 17, wobei die Stoppschicht ein Siliziumoxid, insbesondere mindestens eines der Gruppen von SiOx, Si3N4 und SiO2 umfasst.
- Halbleiterbauelement nach Anspruch 17 oder 18, wobei eine weichere Schicht über der Stoppschicht positioniert ist.
- Halbleiterbauelement nach einem der vorangegangenen Ansprüche, wobei das Substrat ein Siliziumwafer ist.
- Halbleiterbauelement nach Anspruch 1, umfassend: – eine Schicht mit einer Linie-durch-Abstandshalterstruktur-Anordnung in mindestens einem Abschnitt des Halbleiterbauelements, wobei die Strukturanordnung eine Menge von Primärstrukturen und eine Menge von Sekundärstrukturen aufweist, wobei die Sekundärstrukturen von den benachbarten Primärstrukturen um eine konstante Breite W beabstandet sind; und – eine erste und eine zweite Primärstruktur mit einer seitlich zwischen ihnen in einem ersten Abschnitt des Halbleiterbauelements angeordneten Sekundärstruktur, wobei die Sekundärstruktur an der Grenze zu einem zweiten Abschnitt des Halbleiterbauelements abgeschlossen ist; wobei der Abstand zwischen der ersten und zweiten Primärstruktur größer ist als 2·W im ersten Abschnitt, und kleiner als 2·W im zweiten Abschnitt des Halbleiterbauelements.
- Halbleiterbauelement nach Anspruch 1, umfassend: – Schicht mit einer Linie-durch-Abstandshalterstruktur-Anordnung in mindestens einem Abschnitt des Halbleiterbauelements, wobei die Strukturanordnung eine Menge von Primärstrukturen und eine Menge von Sekundärstrukturen aufweist, wobei die Sekundärstrukturen von den benachbarten Primärstrukturen um eine konstante Breite W beabstandet sind; – eine abschließende Primärstruktur – eine erste und eine zweite Primärstruktur mit einer seitlich zwischen ihnen in einem ersten Abschnitt des Halbleiterbauelements angeordneten Sekundärstruktur, wobei die Sekundärstruktur an der Grenze zu einem zweiten Abschnitt des Halbleiterbauelements abgeschlossen ist; wobei der Abstand zwischen der ersten und zweiten Primärstruktur größer ist als 2·W im ersten Abschnitt, und die abschließende Struktur befindet sich an der Grenze zwischen erstem und zweitem Abschnitt und seitlich zwischen der ersten und zweiten Primärstruktur, wobei der Mindestabstand zwischen der abschließenden Struktur und beiden der ersten und zweiten Primärstruktur kleiner ist als 2·W.
- Verfahren zum Herstellen eines Halbleiterbauelements gemäß Anspruch 1 mit einer Struktur (
1 ) mit einem ersten Teil (1A ) und einem zweiten Teil (1B ) durch a) Auskleiden mindestens einer vertikalen Seite des ersten Teils (1A ) mit einer ersten Sektion (2A ) einer Abstandshalterstruktur (2 ) und Auskleiden mindestens einer vertikalen Seite des zweiten Teils (1B ) mit einer zweiten Sektion (2B ) einer Abstandshalterstruktur (2 ), b) wobei die erste Sektion (2A ) der Abstandshalterstruktur (2 ) und die zweite Sektion (2B ) der Abstandshalterstruktur (2 ) sich mindestens an einem Punkt vereinigen, wodurch der Winkel (α) zwischen Tangenten der ersten und zweiten Sektion (2A ,2B ) der Abstandshalterstruktur (2 ) unter 90° liegt, und c) Füllen des Raums zwischen der ersten und zweiten Sektion (2A ,2B ) der Abstandshalterstruktur (2 ) mit einer zweiten Struktur (3 ), insbesondere einer Füllstruktur. - Verfahren nach Anspruch 23, wobei der erste und der zweite Teil der Struktur (
1 ) unter Verwendung eines einzelnen Belichtungsprozeßschritts hergestellt werden. - Verfahren nach Anspruch 23 oder 24, wobei die mindestens eine Abstandshalterstruktur (
2 ) eine sublithographische Struktur ist, hergestellt durch mindestens eine der Gruppen von Linie-durch-Abstandshalter-Verfahren, Linienschrumpfverfahren, Raumschrumpfverfahren und Elektronenstrahlbearbeitung. - Verfahren nach einem der Ansprüche 23 bis 25, wobei der erste und zweite Teil (
1A ,1B ) der Struktur (1 ) stromleitende Strukturen im wesentlichen auf der gleichen horizontalen Ebene in einem geschichteten Stapel auf einem Substrat sind, wobei die mindestens zwei stromleitenden Strukturen durch einen Spalt getrennt sind, der mit mindestens einem dielektrischen Material gefüllt ist, wobei der Spalt elektrisch durch leitendes Material überbrückt wird, um mindestens ein Kontaktelement auszubilden, das die mindestens zwei stromleitenden Strukturen elektrisch verbindet, wodurch mindestens ein Kontaktelement in einem einzelnen lithographischen Schritt hergestellt wird. - Verfahren nach einem der Ansprüche 23 bis 26, wobei der erste und zweite Teil der Struktur eine Stoppschicht für CMP umfassen.
- Verfahren nach einem der Ansprüche 23 bis 27, wobei der geschichtete Stapel den ersten und den zweiten Teil (
1A ,1B ) der Struktur (1 ) umfasst, die Abstandshalterstrukturen (2 ) und die Füllstruktur (3 ) herunter bis zur Stoppschicht poliert werden.
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US20100048023A1 (en) * | 2008-08-22 | 2010-02-25 | Christoph Noelscher | Methods for Manufacturing a Structure on a Substrate and Intermediate Product |
US7862962B2 (en) | 2009-01-20 | 2011-01-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit layout design |
KR101717549B1 (ko) * | 2010-11-25 | 2017-03-17 | 삼성전자 주식회사 | 반도체 소자 제조방법 |
US9048292B2 (en) | 2012-10-25 | 2015-06-02 | Micron Technology, Inc. | Patterning methods and methods of forming electrically conductive lines |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002012959A1 (de) * | 2000-08-09 | 2002-02-14 | Infineon Technologies Ag | Photolithographische maske |
US6853023B2 (en) * | 2000-07-31 | 2005-02-08 | Infineon Technologies Ag | Semiconductor memory cell configuration and a method for producing the configuration |
US6905899B2 (en) * | 2003-09-23 | 2005-06-14 | Macronix International Co., Ltd. | Methods for forming a photoresist pattern using an anti-optical proximity effect |
DE102004034572A1 (de) * | 2004-07-17 | 2006-02-09 | Infineon Technologies Ag | Verfahren zum Herstellen einer Struktur auf der Oberfläche eines Substrats |
US20060046160A1 (en) * | 2004-09-02 | 2006-03-02 | Intel Corporation | Sub-resolution assist features |
US20060218520A1 (en) * | 2003-10-01 | 2006-09-28 | Christophe Pierrat | Mask data preparation |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4235702A1 (de) | 1992-10-22 | 1994-04-28 | Siemens Ag | Verfahren zur Erzeugung von Strukturen eines Gesamtmusters in der Oberfläche eines Substrats |
DE4236609A1 (de) | 1992-10-29 | 1994-05-05 | Siemens Ag | Verfahren zur Erzeugung einer Struktur in der Oberfläche eines Substrats |
DE10115290B4 (de) | 2001-03-28 | 2005-06-09 | Infineon Technologies Ag | Herstellungsverfahren für eine Photomaske für eine integrierte Schaltung und entsprechende Photomaske |
DE10301475B4 (de) | 2003-01-16 | 2007-10-11 | Infineon Technologies Ag | Verfahren zum Belichten eines Substrates mit einem Strukturmuster |
DE10301975A1 (de) * | 2003-01-20 | 2004-07-29 | Wacker Polymer Systems Gmbh & Co. Kg | Verfahren zur Herstellung von mit Silikon modifizierten Polymerisaten |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6853023B2 (en) * | 2000-07-31 | 2005-02-08 | Infineon Technologies Ag | Semiconductor memory cell configuration and a method for producing the configuration |
WO2002012959A1 (de) * | 2000-08-09 | 2002-02-14 | Infineon Technologies Ag | Photolithographische maske |
US6905899B2 (en) * | 2003-09-23 | 2005-06-14 | Macronix International Co., Ltd. | Methods for forming a photoresist pattern using an anti-optical proximity effect |
US20060218520A1 (en) * | 2003-10-01 | 2006-09-28 | Christophe Pierrat | Mask data preparation |
DE102004034572A1 (de) * | 2004-07-17 | 2006-02-09 | Infineon Technologies Ag | Verfahren zum Herstellen einer Struktur auf der Oberfläche eines Substrats |
US20060046160A1 (en) * | 2004-09-02 | 2006-03-02 | Intel Corporation | Sub-resolution assist features |
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Publication number | Publication date |
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