DE102010042383B4 - Halbleitervorrichtung und Verfahren zu ihrer Herstellung - Google Patents

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Abstract

Halbleitervorrichtung miteinem Halbleiterwafer (1), der eine Hauptoberfläche aufweist,einer Mehrzahl erster Chipbereiche (2), die in einer Matrixform in der Hauptoberfläche gebildet ist, undeiner Mehrzahl zweiter Chipbereiche (3), die angrenzend an den ersten Chipbereich (2) in der Hauptoberfläche so gebildet ist, dass sie den Rand eines Bereichs umgeben, in dem die Mehrzahl erster Chipbereiche (2) angeordnet ist, undeinem freien Bereich (4), der in einem äußeren Bereich der Hauptfläche des Halbleiterwafers (1) so angeordnet ist, dass weder die ersten Chipbereiche (2) noch die zweiten Chipbereiche (3) eine Umfangkante des Halbleiterwafers (1) erreichen,wobei jeder der ersten Chipbereiche (2) und jeder der zweiten Chipbereiche (3) zweidimensional gesehen eine Rechteckform hat,jeder der zweiten Chipbereiche (3) eine geringere Fläche als jeder der ersten Chipbereiche (2) aufweist,jeder der ersten Chipbereiche (2) ein erstes Muster (5) aufweist,jeder der zweiten Chipbereiche (3) ein zweites Muster (6) aufweist unddas zweite Muster (6) in einem identischen Entwurfsmuster zu dem ersten Muster (5) gebildet ist.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und auf ein Verfahren zu ihrer Herstellung, und insbesondere auf eine Halbleitervorrichtung, die Chips enthält, die in einer Oberfläche eines Halbleiterwafers angeordnet sind, und auf ein Verfahren zu ihrer Herstellung.
  • Es gibt einen technischen Trend zur Miniaturisierung eines Musters für eine höhere Dichte von Transistorzellen in einer Halbleitervorrichtung zum Zweck des Verbesserns der Leistungsfähigkeit. Musterminiaturisierungstechniken verbessern nicht nur die Leistungsfähigkeit des Chips, sondern haben auch die Wirkung, Kosten aufgrund einer Verringerung der Chipgröße zu verringern. Halbleiterchips sind auf einem Siliziumwafer in Matrixform angeordnet und werden verschiedenen Waferherstellungsschritten unterzogen wie z. B. Abscheidung, Diffusion, Transfer und Verarbeitung, um als ein Produkt hergestellt zu werden.
  • Mit der Miniaturisierung eines Entwurfs in den vergangenen Jahren verwendet eine Übertragungsvorrichtung hauptsächlich einen Stepper zum Durchführen einer Belichtung für jede Aufnahme in einem Step-and-Repeat-Prozess. Ein Stepper kann ein Maskenmuster verwenden, das eine fünffache Größe der Größer eines auf einen Wafer zu übertragenden Musters hat. Demzufolge hat ein Stepper den Vorteil, in der Lage zu sein, ein feineres Muster zu übertragen als bei einem herkömmlichen Spiegelprojektionssystem zum Durchführen einer Belichtung so, dass ein Übertragungsmuster und ein Maskenmuster dieselbe Größe haben.
  • In einem Ätzprozess variieren die Ätzlösungen abhängig von einem zu ätzenden Film und dergleichen. Wenn eine Siliziumoxidschicht geätzt wird, wird Ätzen beispielsweise mit einer auf Flusssäure basierenden Lösung durchgeführt unter Verwendung eines Resistmusters, das in einem Übertragungsschritt als Maske gebildet wurde. In diesem Verfahren verläuft eine Reaktion mit der Ätzlösung in einer vertikalen Richtung sowie in einer horizontalen Richtung eines Musters, was zu der Form einer geätzten Schale führt. Dieses Ätzen, das in einer Vertikalrichtung und einer Horizontalrichtung verläuft, wird isotropes Ätzen genannt. Mit der Miniaturisierung in den letzten Jahren wurde diese Ätzen durch Trockenätzen ersetzt, wobei das Ätzen unter Vakuum mit einem Gas vom Freon-Typ durchgeführt wird. Trockenätzen, durch das ein Ätzmuster gewonnen wird, das im Wesentlichen dieselbe horizontale Größe hat wie die eines Resistmusters, wird anisotropes Ätzen genannt.
  • Trockenätzen wird für gewöhnlich für ein miniaturisiertes Muster verwendet, um die Stabilität einer Endabmessung zu verbessern. Beim anisotropen Trockenätzen wird während des Ätzens eine dünne Materialschicht (Seitenwandschutzschicht) auf Seitenwandoberflächen gebildet, um das Ätzen in einer Horizontalrichtung zu blockieren, so dass eine im Wesentlichen vertikale Öffnung erzielt werden kann.
  • Diese Seitenwandschutzschicht ist eine polymerisierte Schicht, die in einem Plasma gebildet wird, oder eine Siliziumoxidschicht, die aus einem zu ätzenden Material während des Siliziumätzens gebildet wird. Wenn eine Maske mit einem feinen Öffnungsmuster zum Durchführen von Siliziumätzen auf einem Wafer angeordnet ist, führt beispielsweise eine nicht gleichförmige Anordnung des Öffnungsmusters auf dem Wafer zu einer geringeren Zufuhr einer Siliziumoxidschicht als Seitenwandschutzschicht. Insbesondere wenn ein freier Bereich, in dem keine Chips angeordnet sind (ein nicht zu ätzender Bereich) an einer Kante eines Wafers bereitgestellt ist, wird die Zufuhr einer Siliziumoxidschicht (Seitenwandschutzschicht) während des Siliziumätzens in der Nähe des freien Bereichs geringer. Demzufolge ist die Seitenwandschutzschicht verringert, und ein Musterbildungsfehler, wie z. B. ein Überhang, tritt wahrscheinlich auf. JP 2003 - 264 277 A offenbart beispielsweise das Bilden einer solchen Seitenwandschutzschicht und von Grabenformen, die aufgrund eines ungleichförmigen Öffnungsverhältnisses eines Öffnungsmusters variieren.
  • Um die Ungleichförmigkeit eines Öffnungsverhältnisses in einem Prozess zu verringern, der ein feines Muster erfordert, wird kein freier Bereich gebildet, sondern es wird auf der gesamten Oberfläche eines Wafers ein Öffnungsmuster gebildet.
  • Ein Endabschnitt (Kantenabschnitt) eines Siliziumwafers ist uneben wie eine Zwischenabschnitt davon und ist mit etwa 10° bis 20° abgefast, um ein Absplittern des Wafers zu verhindern. Wenn ein Muster auf der gesamten Oberfläche des Wafers gebildet wird, wird das Muster dementsprechend auch auf dem abgefasten Bereich gebildet.
  • Da ein abgefaster Bereich eine unstabile Form und eine unstabile Dicke eines aufgebrachten Photoresists aufweist, wird die Musterbildung in einem Übertragungsschritt in der Nähe des abgefasten Bereichs in einem unstabilen Zustand durchgeführt. Wenn der Prozess in diesem Zustand variiert, treten ein Musterauflösungsfehler und ein fremdes Objekt aufgrund eines Resistrests auf.
  • Um einen solchen Musterfehler an einem Waferkantenabschnitt zu verhindern, werden ein Kantenspülverfahren, bei dem ein organisches Lösungsmittel einem Waferkantenabschnitt nach Aufbringung eines Resists zugeführt wird, um den Resist in dem Kantenbereich (z. B. 3 mm) zu entfernen, ein Randbelichtungsverfahren, bei dem nur ein Waferkantenbereich nach dem Aufbringen eines Resists belichtet wird, um in ähnlicher Weise den Resist in dem Kantenbereich zu entfernen, oder Ähnliches verwendet.
  • Mit diesen Verfahren bewirkt jedoch ein miniaturisiertes Muster, dass eine Kante eines Musters uneben (z. B. geneigt) ist, um dünnere Bereiche zu erzeugen. Demzufolge bricht das Muster selbst zusammen, was zu dem Auftreten eines fremden Objekts führt.
  • Bei einem miniaturisierten Muster war es daher unmöglich, gleichzeitig einen Musterbildungsfehler aufgrund der Verringerung einer Seitenwandschutzschicht an einem Waferkantenabschnitt, einen Musterauflösungsfehler aufgrund einer unebenen Dicke eines aufgebrachten Resists, und ein Auftreten eines fremden Objekts aufgrund des Zusammenbruchs des Musters zu verhindern.
  • JP 2000 - 021 882 A beschreibt eine Anordnung, bei der Dummychips in einem Bereich am Rand eines Halbleiterwafers angeordnet sind, in dem keine Hauptchips angeordnet sind. Grabenmuster der Dummychips werden in demselben Prozess gebildet wie Grabenmuster in den Hauptchips.
  • KR 10 1996 0 002 587 A beschreibt ein Belichtungsverfahren, bei dem während einer Waferherstellung ein Dummymuster, dass dieselbe Form wie ein Hauptmuster hat, zwischen dem Bereich, in dem das Hauptmuster gebildet wird, und der Kante des Wafers gebildet wird.
  • DE 10 2006 034 599 A1 beschreibt ein Verfahren zum Gruppieren von Halbleiterchips mit den Schritten, Bereitstellen eines Wafers, der bei seiner Herstellung und/oder Prozessierung um eine Rotationsachse rotiert wurde und der eine Anzahl noch nicht vereinzelter Halbleiterchips aufweist, Festlegen einer Anzahl in einer radialen Richtung aufeinander folgend angeordneter Gruppierungszonen, von denen jede einen Abschnitt des Wafers umfasst, Zuordnen zumindest von einigen der Halbleiterchips des Wafers zu jeweils einer der Gruppierungszonen, wobei jeder Halbleiterchip zumindest teilweise in der Gruppierungszone angeordnet ist, der er zugeordnet ist, und Verschalten von wenigstens zwei Halbleiterchips, die derselben Gruppierungszone zugeordnet sind.
  • Die vorliegende Erfindung wurde angesichts der oben beschriebenen Probleme durchgeführt, und ihre Aufgabe besteht darin, eine Halbleitervorrichtung, bei der ein Musterfehler an einer Kante eines Halbleiterwafers verhindert werden kann, wenn Chips in einer Oberfläche eines Wafers angeordnet sind, sowie ein Verfahren zu ihrer Herstellung bereitzustellen.
  • Die Aufgabe wird gelöst durch eine Halbleitervorrichtung gemäß Anspruch 1 und durch ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß Anspruch 11.
  • Gemäß der vorliegenden Erfindung ist der zweite Chipbereich, der eine kleinere Fläche hat als der erste Chipbereich, angrenzend an den ersten Chipbereich gebildet, und der zweite Chipbereich ist in seinem Entwurfsmuster identisch zu dem ersten Chipbereich. Daher kann ein Auftreten eines Fehlers des ersten Musters in dem ersten Chipbereich verhindert werden.
  • Weiterbildungen der Erfindung sind jeweils in den Unteransprüchen angegeben.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen.
    • 1 ist eine Draufsicht, die schematisch einen Aufbau einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt.
    • 2 ist eine vergrößerte Draufsicht, die vergrößert einen Bereich R1 von 1 zeigt.
    • 3 ist eine vergrößerte Draufsicht, die vergrößert einen Bereich R2 von 2 zeigt.
    • 4A ist eine Teildraufsicht, die vergrößert einen Hauptchipbereich in der Struktur von 1 zeigt.
    • 4B ist eine vergrößerte Teildraufsicht, die eine Breite eines Musterabschnitts und einen Abstand zwischen den Mustern zeigt, die ein erstes Muster in dem Hauptchipbereich bilden.
    • 5A ist eine Teildraufsicht, die vergrößert einen Unterchipbereich in der Struktur von 1 zeigt.
    • 5B ist eine vergrößerte Teildraufsicht, die eine Breite eines Musterabschnitts und einen Abstand zwischen den Mustern zeigt, die ein zweites Muster in dem Unterchipbereich bilden.
    • 6 ist eine vergrößerte Draufsicht, die einen übertriebenen Aufbau eines Schnittlinienbereichs in der Struktur von 1 zeigt.
    • 7 ist eine Draufsicht, die schematisch einen Aufbau einer Halbleitervorrichtung gemäß einem Vergleichsbeispiel zeigt.
    • 8 ist eine vergrößerte Draufsicht, die vergrößert einen Bereich R3 von 7 zeigt.
    • 9 ist eine schematische Schnittansicht, die einen Schnitt durch einen Abschnitt entlang einer Linie IX-IX in 8 zeigt.
    • 10 ist eine vergrößerte Teilschnittansicht, die vergrößert die zu ätzende Schicht und den Photoresist zeigt, die an einem abgefasten Abschnitt an einem Ende eines Halbleiterwafers gebildet sind.
    • 11 ist eine vergrößerte Teilschnittansicht, die vergrößert einen Zustand zeigt, nachdem die zu ätzende Schicht und der Photoresist an dem abgefasten Abschnitt an dem Ende des Halbleiterwafers strukturiert und entfernt wurden.
    • 12 ist eine Draufsicht auf 11 von oben und eine schematische Draufsicht, die ein oberes rechtes Viertel eines Bereichs des Halbleiterwafers zeigt.
    • 13 ist eine vergrößerte Draufsicht, die vergrößert ein Streifenmuster in einem Bereich R4 von 12 zeigt.
    • 14 ist eine vergrößerte Teildraufsicht, die teilweise eine Struktur des ersten Musters von 1 zeigt.
    • 15 ist eine schematische Schnittansicht, die einen Schnitt durch einen Abschnitt entlang einer Linie XV-XV in 14 zeigt.
    • 16 ist eine Schnittansicht, die schematisch einen Aufbau eines MOSFETs zeigt, der als Leistungshalbleiterelement mit Grabengateaufbau dient, der in einem ersten Chipbereich gebildet ist.
    • 17A ist eine schematische Draufsicht, in der die Größe einer Seite des rechteckigen Hauptchipbereichs auf 1 gesetzt ist.
    • 17B ist eine schematische Draufsicht, in der die Größe einer Seite des rechteckigen Hauptchipbereichs auf 1/2 gesetzt ist.
    • 17C ist eine schematische Draufsicht, in der die Größe einer Seite des rechteckigen Hauptchipbereichs auf 1/3 gesetzt ist.
    • 18 bis 23 sind schematische Schnittansichten, die aufeinanderfolgend ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigen.
  • Im Folgenden werden Ausführungsformen der vorliegenden Erfindung mit Bezug auf die Zeichnungen beschrieben.
  • Zunächst wird ein Aufbau einer Halbleitervorrichtung gemäß einer ersten Ausführungsform mit Bezug auf 1 bis 6 beschrieben.
  • Mit Bezug auf 1 bis 3 ist die Halbleitervorrichtung gemäß der vorliegenden Erfindung ein Halbleiterwafer 1, der beispielsweise ein Siliziumsubstrat aufweist. Der Halbleiterwafer 1 enthält hauptsächlich eine Mehrzahl von Hauptchipbereichen (ersten Chipbereichen) 2, eine Mehrzahl von Unterchipbereichen (zweiten Chipbereichen) 3 und einen freien Bereich 4.
  • Die Mehrzahl von Hauptchipbereichen 2 sind in einer Hauptoberfläche des Halbleiterwafers 1 in einer Matrixforma angeordnet. Die Mehrzahl von Unterchipbereichen 3 sind zweidimensional gesehen so angeordnet, dass sie den Rand eines Bereichs umgeben, in dem die Mehrzahl von Hauptchipbereichen 2 angeordnet ist. Der freie Bereich 4 ist in einem relativ zu den Unterchipbereichen 3 außen liegenden Bereich auf der Hauptoberfläche des Halbleiterwafers 1 gebildet. Weder die Hauptchipbereiche 2 noch die Unterchipbereiche 3 erreichen eine Umfangskante des Halbleiterwafers 1, und der freie Bereich 4 liegt zwischen allen Unterchipbereichen 3 und der Umfangskante des Halbleiterwafers 1.
  • Jeder aus der Mehrzahl von Hauptchipbereichen 2 hat zweidimensional gesehen beispielsweise eine Rechteckform. In jedem der Mehrzahl von Hauptchipbereichen 2 ist ein erstes Muster 5 gebildet. Das erste Muster 5 ist beispielsweise ein Streifenmuster (ein Muster in Streifen). Das Streifenmuster kann ein Muster sein, bei dem eine Mehrzahl konvexer Musterabschnitte (z. B. lineare konvexe Musterabschnitte) parallel zueinander verlaufen oder ein Muster, bei dem eine Mehrzahl konkaver Musterabschnitte (z. B. lineare konkavr Musterabschnitte) parallel zueinander verlaufen.
  • Jeder aus der Mehrzahl von Unterchipbereichen 3 hat zweidimensional gesehen beispielsweise eine Rechteckform, und er hat eine geringere Fläche als jeder der Hauptchipbereiche 2 zweidimensional gesehen. Der Unterchipbereich 3 ist dem Hauptchipbereich 2 in der Flächenform vorzugsweise ähnlich. Ein zweites Muster 6 ist in jedem aus der Mehrzahl von Unterchipbereichen 3 gebildet. Das zweite Muster ist beispielsweise ein Streifenmuster. Das Streifenmuster kann wie in dem Hauptchipbereich 2 ein Muster sein, bei dem eine Mehrzahl konvexer Musterabschnitte parallel zueinander verlaufen, oder ein Muster, bei dem eine Mehrzahl konkaver Musterabschnitte parallel zueinander verlaufen.
  • Das erste Muster 5 ist in einem identischen Entwurfsmuster zu dem zweiten Muster 6 gebildet. Identisches Entwurfsmuster meint hierbei, dass das erste Muster 5 in dem Hauptchipbereich 2 und das zweite Muster 6 in dem Unterchipbereich 3 zweidimensional gesehen mit einer identischen Dichte gebildet sind, und dass das zweite Muster 6 so angeordnet ist, dass es die Regelmäßigkeit des ersten Musters 5 behält.
  • Insbesondere sollen jeweils eine Breite a jedes Musterabschnitts 5a und ein Abstand b zwischen den Musterabschnitten 5a, die das Streifenmuster, wie es in 4A und 4B gezeigt ist, als erstes Muster 5 bilden, gleich einer Breite c jedes Musterabschnitts 6a und einem Abstand d zwischen den Musterabschnitten 6a sein, die das Streifenmuster, wie es in 5A und 5B gezeigt ist, als zweites Muster 6 bilden, d. h. a jeweils gleich c, b jeweils gleich d. Das erste Muster 5 muss in der Länge nicht identisch zu dem zweiten Muster 6 sein.
  • Wie in 3 gezeigt ist, ist jeder Musterabschnitt, der das Streifenmuster als zweites Muster 6 in dem Unterchipbereich 3 bildet, das in einer Richtung angeordnet ist, in der sich das erste Muster 5 in dem Hauptchipbereich 2 erstreckt (Längsrichtung, in der Figur die Vertikalrichtung) vorzugsweise in derselben Linie angeordnet wie jedes Muster, das das Streifenmuster als erstes Muster 5 bildet. Zusätzlich ist jeder Musterabschnitt, der das Streifenmuster als zweites Muster 6 in dem Unterchipbereich 3 bildet, das in einer Richtung angeordnet ist, in der sich jeder Musterabschnitt erstreckt, der das Streifenmuster als erstes Muster 5 in dem Hauptchipbereich 2 bildet (Seitenrichtung, in der Figur die Horizontalrichtung), vorzugsweise parallel zu jedem Musterabschnitt angeordnet, der das Streifenmuster als erstes Muster 5 bildet.
  • Außerdem ist ein Abstand e zwischen einem Musterabschnitt des ersten Muster 5 in dem Hauptchipbereich 2, der am nächsten an dem Unterchipbereich 3 angeordnet ist, und einem Musterabschnitt des zweiten Musters 6 in dem Unterchipbereich 3, der angrenzend zu dem obigen Hauptchipbereich 2 in der Figur angeordnet ist, der als nächstes zu dem Hauptchipbereich 2 angeordnet ist, vorzugsweise gleichen den oben beschriebenen Zwischenräumen b und d.
  • Weiter ist ein Abstand f zwischen Musterabschnitten des zweiten Musters 6 in aneinander angrenzenden Unterchipbereichen 3, die als nächste zueinander angeordnet sind, ebenfalls vorzugsweise gleich den oben beschriebenen Zwischenräumen b und d.
  • Der freie Bereich 4 ist ein Bereich, in dem keine Muster angeordnet bzw. gebildet sind.
  • Mit Bezug auf 6 kann der Hauptchipbereich 2 von den Unterchipbereichen 3 durch Schnittlinienbereiche 7a getrennt bzw. abgegrenzt sein, und die Unterchipbereiche 3 können voneinander durch Schnittlinienbereiche 7b abgegrenzt bzw. getrennt sein. Der Schnittlinienbereich 7a ist so angeordnet, dass er zweidimensional gesehen den Rand das Hauptchipbereichs 2 umgibt, und der Schnittlinienbereich 7b ist so angeordnet, dass er zweidimensional gesehen den Rand des Unterchipbereichs 3 umgibt. Jeder der Schnittliniebereiche 7a und 7b enthält kein Funktionselement oder der dergleichen.
  • Auch wenn die Schnittlinienbereiche 7a und 7b an sich viel kleiner sind als die Chipbereiche 2 und 3, sind die Schnittlinien 7a und 7b in 6 der Klarheit halber in einem vergrößerten Zustand gezeigt.
  • Als nächstes wird mit Bezug auf 18 bis 23 ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform beschrieben.
  • Mit Bezug auf 18 wird bei dem Verfahren zum Herstellen der Halbleitervorrichtung gemäß der vorliegenden Erfindung ein Halbleiterwafer 1, der beispielsweise aus Silizium besteht, hergerichtet. Ein photosensitives Material 50, z. B. Photoresist, wird auf die gesamte Oberfläche des Halbleiterwafers 1 aufgebracht und auf ihr gebildet.
  • Mit Bezug auf 19 wird ein erster Belichtungsvorgang durchgeführt mit einer Photomaske 60 für Hauptchips auf einem Hauptchipbildungsbereich des photosensitiven Materials 50, um das photosensitive Material 50 einem Licht eines ersten Musters auszusetzen. Die Photomaske 60 enthält beispielsweise ein transparentes Substrat 61 und eine darauf gebildete lichtabschirmende Schicht 62.
  • Mit Bezug auf 20 wird ein zweiter Belichtungsvorgang durchgeführt mit einer Photomaske 70 für Unterchips auf einem Unterchipbildungsbereich des photosensitiven Materials 50, um das photosensitive Material 50 einem Licht eines zweiten Musters auszusetzen. Die Photomaske 70 enthält beispielsweise ein transparentes Substrat 71 und eine darauf gebildete lichtabschirmende Schicht 72.
  • Die Belichtung wird so durchgeführt, dass der Unterchipbildungsbereich eine kleinere Fläche hat als der Hauptchipbildungsbereich zweidimensionalen gesehen und an den Hauptchipbildungsbereich angrenzt. Die Belichtung wird auch so durchgeführt, dass das zweite Muster in dem Unterchipbildungsbereich in einem identischen Entwurfsmuster zu dem ersten Muster in dem Hauptchipbildungsbereich gebildet wird.
  • Mit Bezug auf 21 wird ein Entwicklungsvorgang an dem belichteten photosensitiven Material 50 durchgeführt, um das photosensitive Material 50 zu strukturieren. Mit dem strukturierten photosensitiven Material 50 als Maske werden zu ätzende Abschnitte des Halbleiterwafers 1 selektiv durch Ätzen entfernt.
  • Mit Bezug auf 22 wird als Ergebnis des oben beschriebenen Ätzens ein erstes Muster auf den Hauptchipbereich (ersten Chipbereich) übertragen, der dem Hauptchipbildungsbereich in den zu ätzenden Abschnitten entspricht, und ein zweites Muster 6 wird auf den Unterchipbereich (zweiten Chipbereich) übertragen, der dem Unterchipbildungsbereich in den zu ätzenden Abschnitten entspricht. Das erste Muster 15 enthält beispielsweise eine Mehrzahl von Gräben 5a und eine Mehrzahl von Mesa-Bereichen und bildet ein Streifenmuster, bei dem die Gräben 5a und die Mesa-Bereiche abwechselnd angeordnet sind. Das zweite Muster enthält beispielsweise eine Mehrzahl von Gräben 6a und Mehrzahl von Mesa-Bereichen und bildet ein Streifenmuster, bei dem die Gräben 6a und die Mesa-Bereiche abwechselnd angeordnet sind. Anschließend wird das photosensitive Material 50 entfernt.
  • Mit Bezug auf Fig. 23 können mit dem oben beschriebenen Herstellungsverfahren erste und zweite Muster 5 und 6 gleichzeitig in dem Hauptchipbereich 2 und dem Unterchipbereich 3 des Halbleiterwafers 1 gebildet werden.
  • Als nächstes werden eine Funktion und eine Wirkung der vorliegenden Ausführungsform im Vergleich zu einem Vergleichsbeispiel beschrieben.
  • Mit Bezug auf 7 wird zunächst als Vergleichsbeispiel ein Aufbau betrachtet, der eine Mehrzahl von Chipbereichen 102, die in einer Hauptoberfläche eines Siliziumwafers 101 angeordnet sind, und eine freien Bereich 104, der relativ zu den Chipbereichen 102 an einer Außenseite angeordnet ist, enthält und der keine Unterchipbereiche enthält. In diesem Vergleichsbeispiel sind, wie in 8 gezeigt, eine Mehrzahl von Öffnungsmusterabschnitten (z. B. Grabenmusterabschnitten) 105 in regelmäßigen Abständen in jedem der Chipbereiche 102 angeordnet.
  • Da bei diesem Vergleichsbeispiel der freie Bereich 104 ein Bereich ohne ein Muster ist, wird der Siliziumwafer 101 in dem freien Bereich 104 nicht geätzt. Somit wird, wie in einer Schnittansicht von 9 gezeigt, die Zufuhr einer Siliziumoxidschicht geringer, wenn ein am weitesten außen liegender Graben 105b in dem Siliziumwafer 101 durch Ätzen gebildet wird. Demzufolge ist es schwer, eine Seitenwandschutzschicht zum Bilden einer Seitenwand des am weitesten außen liegenden Grabens 105b zu bilden, was zu einer Verringerung der Ätzrate in dem am weitesten außen liegenden Graben 105b verglichen mit einem inneren Graben 105a führt, so dass ein Musterbildungsfehler wie z. B. eine Überhangform wahrscheinlich auftritt.
  • Wenn der am weitesten außen liegende Graben 105b eine geätzte Form wie einen Überhang aufweist, wie es in 9 gezeigt ist, treten in der Oberfläche des Wafers 101 Schwankungen in der Grabentiefe auf. Wenn beispielsweise Gateelektroden in diesen Gräben gebildet werden, können beispielsweise Schwankungen in der Transistorleistungsfähigkeit auftreten. Wenn diese Gräben als ein Kontaktmuster dienen, tritt ein Bondfehler auf.
  • Mit Bezug auf 10 hat der Siliziumwafer 101 im Allgemeinen einen abgefasten Bereich 112 mit einem Winkel θ von 10 bis 20° an seinem Endabschnitt. Ein durch Drehbeschichtung auf der Hauptoberfläche des Siliziumwafers 101 gebildeter Photoresist 111 ist in dem abgefasten Bereich 112 dicker als in anderen Bereichen. Wenn ein feines Muster auf einen solchen Endabschnitt des Wafers 101 übertragen wird, tritt aufgrund eines Focusspielraums des dicken Photoresists 111 in dem Muster ein Auflösungsfehler auf.
  • Um den Musterauflösungsfehler zu verhindern, werden der Photoresist 111 und die Oxidschicht 110 an der Kante des Wafers 101 durch einen Randbelichtungs- und -entwicklungsprozess oder durch einen Kantenspülprozess nach dem Aufbringen des Resists, wie in 11 gezeigt, entfernt, um die Hauptoberfläche des Basissiliziumwafers 101 freizulegen.
  • Bei diesem Verfahren hat jedoch eine Spitze 105a eines Musterabschnitts 105 aus dem in dem Chipbereich 102 gebildeten feinen Musterabschnitten 105, der einen Waferaußenbereich 120 erreicht, an dem Silizium in einer Ringform freigelegt ist, eine spitze Form.
  • Wenn der Musterabschnitt 105 mit der spitzen Spitze 105a ein beibehaltenes Muster einer Silizium- oder Oxidschicht ist, neigt ein Musterabschnitt 105 aufgrund einer unzureichenden Stärke dazu, zusammenzubrechen, d. h. ein Musterzusammenbruch tritt wahrscheinlich auf. Dann hängt der zusammengebrochene Musterabschnitt an einem anderen Abschnitt als Fremdobjekt an, was zu einer geringeren Ausbeute führt.
  • In der vorliegenden Ausführungsform dagegen sind Unterchipbereiche 3, die in ihrem Entwurfsmuster identisch zu den Hauptchipbereichen 2 sind, wie oben beschrieben, um die Hauptchipbereiche 2 herum angeordnet. Demzufolge ist die Zufuhr einer Seitenwandschutzschicht zu einem ersten Muster in dem Hauptchipbereich 2 während des Siliziumätzens erhöht, und ein Lasteffekt wird unterdrückt. Daher kann das Auftreten eines Musterformfehlers verhindert werden, und eine geätzte Form mit hoher Genauigkeit kann erzielt werden.
  • Durch das Ausführen des Unterchipbereichs 3 mit einer geringeren Größe als der Hauptchipbereich 2 kann weiter der freie Bereich 4 an der gesamten Kante des Wafers sichergestellt sein. Daher kann auch das Auftreten eines Musterauflösungsfehlers und eines Musterzusammenbruchs, der durch einen dicken Photoresist bewirkt wird, der an dem abgefasten Abschnitt des Wafers gebildet ist, ebenfalls verhindert werden.
  • Wenn mit Bezug auf 1 bis 3 in einer zweiten Ausführungsform das zweite Muster, das zu dem ersten Muster in dem Hauptchipbereich 2 in seinem Entwurfsmuster identisch ist, in dem Unterchipbereich 3 gebildet wird, kann der Unterchipbereich 3 ein Funktionselement, wie z. B. einen Transistor, enthalten.
  • Durch Einschließen eines solchen Funktionselements kann auch der Unterchipbereich 3 als aktiver Chip funktionieren.
  • Der Unterchipbereich 3, der als aktiver Chip ausgebildet ist, kann weiter als Transistor wirken, der einen gegenüber dem des Hauptchipbereichs 2 verringerten Nennstrom hat, oder als Überwachungschip für die Eigenschaftsauswertung. Zusätzlich kann ein Funktionselement mit einer kleinen Fläche gebildet werden durch Verwenden des freien Bereichs des Halbleiterwafers 1.
  • Mit Bezug auf 14 und 15 ist ein erstes Muster 5 in einer dritten Ausführungsform ein Streifenmuster, bei dem beispielsweise ein entfernter (konkaver) Musterabschnitt (Graben) 5a und ein behaltener (konvexer) Musterabschnitt (Mesa-Bereich) 11 abwechselnd angeordnet sind. Eine Breite h des Mesa-Bereichs 11 (Abmessung h in einer Richtung orthogonal zu dem Streifenmuster) beträgt vorzugsweise nicht mehr als 1,5 µm.
  • Da gemäß der vorliegenden Ausführungsform ein Musterzusammenbruch durch das Bereitstellen des Unterchipbereichs 3 wie in der ersten Ausführungsform verhindert werden kann, kann die Breite h des Mesa-Bereichs 11 so klein gemacht werden wie nicht mehr als 1,5 µm. Daher ist die vorliegende Ausführungsform besonders wirkungsvoll für ein feines Muster.
  • Mit Bezug auf 14 und 15 ist das erste Muster 5 in einer vierten Ausführungsform ein Streifenmuster, bei dem beispielsweise ein entfernter (konkaver) Musterabschnitt (Graben) 5a und ein behaltener (konvexer) Musterabschnitt (Mesa-Bereich) 11 abwechselnd wiederholt sind. Wenn eine Abmessung und eine Tiefe einer Öffnung eines Grabens 5a jeweils als i und g dargestellt sind, ist ein Aspektverhältnis g/i des Grabens 5a vorzugsweise nicht kleiner als 6.
  • Da gemäß der vorliegenden Ausführungsform ein Musterzusammenbruch durch Bereitstellen des Unterchipbereichs 3 wie in der ersten Ausführungsform verhindert werden kann, kann das Aspektverhältnis g/i des Grabens 5a auf nicht weniger als 6 eingestellt sein. Daher ist die vorliegende Ausführungsform besonders wirkungsvoll für ein feines Muster.
  • Das Streifenmuster, das in dem Hauptchipbereich 2 als erstes Muster gebildet ist, kann für einen Grabengateaufbau einer Leistungshalbleitervorrichtung verwendet werden. Ein solcher Aufbau ist im Folgenden mit Bezug auf Fig. 16 für eine fünfte Ausführungsform beschrieben.
  • Mit Bezug auf 16 wird ein vertikaler MOSFET (Metall Oxide Semiconductor Field Effect Transistor, Metall-Oxid-Halbleiter-Feldeffekttransistor) als ein Beispiel für eine Leistungshalbleitervorrichtung der vorliegenden Ausführungsform beschrieben. Der vertikale MOSFET ist in einem Halbleitersubstrat 1a gebildet und enthält hauptsächlich einen n+-Drainbereich 201, einen n--Driftbereich 202, einen p--Körperbereich 203, einen n+-Sourcebereich 204, eine Gateisolierschicht 207 und eine Gateelektrodenschicht 206.
  • Das Halbleitersubstrat 1a enthält eine erste Hauptoberfläche (obere Oberfläche in der Figur) und eine zweite Hauptoberfläche (untere Oberfläche in der Figur), die einander gegenüber liegen. Der n+-Drainbereich 201 ist auf der zweiten Hauptoberfläche des Halbleitersubstrats 1a gebildet. Der n--Driftbereich 202 und der p--Körperbereich 203 sind aufeinanderfolgend auf dem n+-Drainbereich 201 gebildet. Auf der ersten Hauptoberflächenseite des p--Körperbereichs 203 sind der n+-Sourcebereich 204 und ein p+-Kontaktbereich 205 angrenzend aneinander gebildet.
  • In der ersten Hauptoberfläche des Halbleitersubstrats 1a sind eine Mehrzahl von Gräben 5a gebildet, die durch den n+-Sourcebereich 204 und den p--Körperbereich 203 hindurchgehen, um den n--Driftbereich 202 zu erreichen. Diese Gräben (konkave Musterabschnitte) 5a und Mesa-Bereiche (konvexe Musterabschnitte), die an die Gräben 5a angrenzen, bilden ein erstes Muster 5. Das erste Muster 5 ist ein Streifenmuster, bei dem der Graben 5a und der an den Graben 5a angrenzende Mesa-Bereich abwechselnd angeordnet sind.
  • Eine Gateisolierschicht 207, z. B. eine Siliziumoxidschicht, ist entlang einer Wandoberfläche des Grabens 5a gebildet, und der Graben 5a ist mit der Gateelektrodenschicht 206 gefüllt. Somit ist die Gateelektrodenschicht 206 so angeordnet, dass sie dem p--Körperbereich 203 gegenüberliegt, wobei die Gateisolierschicht 207 dazwischen liegt.
  • Auf der zweiten Hauptoberfläche des Halbleitersubstrats 1a ist eine Drainelektrode 209 gebildet, um elektrisch mit dem n+-Drainbereich 201 verbunden zu sein. Auf der ersten Hauptoberfläche des Halbleitersubstrats 1a ist eine Sourceelektrode 208 gebildet, um elektrisch sowohl mit den n+-Sourcebereich 204 als auch dem p+-Kontaktbereich 205 verbunden zu sein und von der Gateelektrodenschicht 206 elektrisch isoliert zu sein.
  • Wie oben beschrieben ist in der vorliegenden Ausführungsform die Gateelektrodenschicht 206 in dem Graben 5a eingebettet, der das Streifenmuster als erstes Muster 5 bildet, so dass das Streifenmuster als erstes Muster 5 als Grabengateaufbau eines Leistungshalbleiterelements verwendet wird.
  • Demzufolge kann der Grabengateaufbau des Leistungshalbleiterelements mit hoher Genauigkeit gebildet werden, während das Auftreten eines Musterformfehlers verhindert wird. Daher kann eine Halbleiterprodukt mit höherer Leistungsfähigkeit und höhere Qualität gewonnen werden.
  • Auch wenn oben ein MOSFET als Leistungshalbleiterelement beschrieben ist, können andere Leistungshalbleiterelemente wie z. B. ein IGBT (Insulated Gate Bipolar Transistor, Isoliert-Gate-Bipolar-Transistor) verwendet werden.
  • Das Streifenmuster, das als erstes Muster 5 in dem Hauptchipbereich 2 gebildet ist, kann für einen Streifenkontaktaufbau eines Leistungshalbleiterelements verwendet werden. Ein solcher Aufbau ist im Folgenden für eine sechste Ausführungsform mit Bezug auf 16 beschrieben.
  • Mit Bezug auf 16 ist eine Zwischenlagenisolierschicht 210 auf der ersten Hauptoberfläche des Halbleitersubstrats 1a gebildet, um die Gateelektrodenschicht 206 zu bedecken. Ein Kontaktloch 210a, das die erste Hauptoberfläche des Halbleitersubstrats 1a erreicht, ist in der Zwischenlagenisolierschicht 210 gebildet. Die Sourceelektrode 208 ist auf der Zwischenlagenisolierschicht 210 gebildet und durch das Kontaktloch 210a elektrisch sowohl mit dem n+-Sourcebereich 204 als auch mit dem p+-Kontaktbereich 205 verbunden. Das heißt, dass die Sourceelektrode 208 durch die Zwischenlagenisolierschicht 210 und das Kontaktloch 210a elektrisch sowohl mit dem n+-Sourcebereich 204 als auch mit dem p+-Kontaktbereich 205 verbunden ist und elektrisch von der Gateelektrode 206 getrennt ist.
  • Wie oben beschrieben, wird in der vorliegenden Ausführungsform das Kontaktloch 210a als konkaver Musterabschnitt (Graben) angesehen, der das Streifenmuster als erstes Muster bildet. Das heißt, dass das Kontaktloch 210a und ein behaltener Abschnitt der Zwischenlagenisolierschicht 210, der an das Kontaktloch 210a angrenzt (konvexer Musterabschnitt), das erste Muster bilden. Das erste Muster ist ein Streifenmuster, bei dem die Kontaktlöcher 210a und die an die Kontaktlöcher 210a angrenzenden behaltenen Abschnitte der Zwischenlagenisolierschichten 210 beispielsweise abwechselnd angeordnet sind.
  • Dann sind ein oberer Leitabschnitt (Sourceelektrode 208) und ein unterer Leitabschnitt (n+-Sourcebereich 204 und p+-Kontaktbereich 205) über das Kontaktloch 210a in elektrischem Kontakt miteinander, so dass das als erstes Muster gebildete Streifenmuster (Kontaktloch 210a und behaltener Abschnitt der Zwischenlagenisolierschicht 210) für einen Streifenkontaktaufbau eines Leistungshalbleiterelements verwendet wird.
  • Demzufolge kann der Streifenkontaktaufbau des Leistungshalbleiterelements mit hoher Genauigkeit gebildet werden, während das Auftreten eines Musterformfehlers verhindert wird. Daher kann ein Halbleiterprodukt mit höherer Leistungsfähigkeit und höherer Qualität gewonnen werden.
  • Auch wenn der Hauptchipbereich 2 und der Unterchipbereich 3 in ihrer Größe in der ersten Ausführungsform nicht definiert sind, ist die Größe des Hauptchipbereichs 2 vorzugsweise ein ganzzahliges Vielfaches der Größe des Unterchipbereichs 3, wie es in 17A bis 17C gezeigt ist.
  • Wenn eine Größe einer Seite eines rechteckigen Hauptchipbereichs 2, wie in 17A gezeigt, auf 1 gesetzt ist, ist eine Größe einer Seite des rechteckigen Unterchipbereichs z. B. vorzugsweise, wie in 17B gezeigt, auf 1/2 gesetzt oder, wie in 17C gezeigt, auf 1/3. Das heißt, dass die Größe einer Seite des in 17A gezeigten Hauptchipbereichs 2 zweimal die Größe einer Seite des in 17B gezeigten Unterchipbereichs 3 und dreimal die Größe einer Seite des in 17C gezeigten Unterchipbereichs ist.
  • Wenn ein Muster mit einem Stepper gebildet wird, ist demzufolge die Bildanordnung ausgerichtet. Somit kann der Hauptchipbereich 2 geschnitten werden, ohne während des Schneidens das Hauptchipbereichs 2 den Unterchipbereich 3 zu schneiden.
  • Auch wenn das erste und zweite Muster in der ersten bis siebten Ausführungsform als Streifenmuster beschrieben wurden, kann dieselbe Wirkung auch dann erzielt werden, wenn das erste und zweite Muster Lochmuster oder Langlochmuster sind.
  • Auch wenn in der ersten bis siebten Ausführungsform Muster und Vorrichtungen beschrieben wurden, die auf einem Siliziumwafer gebildet sind, kann dieselbe Wirkung mit einem Siliziumcarbidwafer erzielt werden, der in den letzten Jahren entwickelt wurde und von dem ein hoher Wirkungsgrad erwartet wird.
  • Die vorliegende Erfindung kann insbesondere vorteilhaft auf eine Halbleitervorrichtung angewendet werden, bei der Chips in einer Oberfläche eines Halbleiterwafers angeordnet sind, und auf ein Verfahren zu ihrer Herstellung.

Claims (11)

  1. Halbleitervorrichtung mit einem Halbleiterwafer (1), der eine Hauptoberfläche aufweist, einer Mehrzahl erster Chipbereiche (2), die in einer Matrixform in der Hauptoberfläche gebildet ist, und einer Mehrzahl zweiter Chipbereiche (3), die angrenzend an den ersten Chipbereich (2) in der Hauptoberfläche so gebildet ist, dass sie den Rand eines Bereichs umgeben, in dem die Mehrzahl erster Chipbereiche (2) angeordnet ist, und einem freien Bereich (4), der in einem äußeren Bereich der Hauptfläche des Halbleiterwafers (1) so angeordnet ist, dass weder die ersten Chipbereiche (2) noch die zweiten Chipbereiche (3) eine Umfangkante des Halbleiterwafers (1) erreichen, wobei jeder der ersten Chipbereiche (2) und jeder der zweiten Chipbereiche (3) zweidimensional gesehen eine Rechteckform hat, jeder der zweiten Chipbereiche (3) eine geringere Fläche als jeder der ersten Chipbereiche (2) aufweist, jeder der ersten Chipbereiche (2) ein erstes Muster (5) aufweist, jeder der zweiten Chipbereiche (3) ein zweites Muster (6) aufweist und das zweite Muster (6) in einem identischen Entwurfsmuster zu dem ersten Muster (5) gebildet ist.
  2. Halbleitervorrichtung gemäß Anspruch 1, bei der sowohl das erste Muster (5) als auch das zweite Muster (6) ein Streifenmuster ist, bei dem eine Mehrzahl von Musterabschnitten (5a, 6a) parallel zueinander verlaufen.
  3. Halbleitervorrichtung gemäß Anspruch 2, bei der eine Breite (a) jedes der Musterabschnitte (5a) des ersten Musters (5) gleich einer Breite (c) jedes der Musterabschnitte (6a) des zweiten Musters (6) ist und ein Abstand (b) zwischen einander benachbarten Musterabschnitten (5a) des ersten Musters (5) gleich einem Abstand (d) zwischen einander benachbarten Musterabschnitten (6a) des zweiten Musters (6) ist.
  4. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 3, bei der sowohl das erste Muster (5) als auch das zweite Muster (6) ein Streifenmuster ist, bei dem eine Mehrzahl konkaver Musterabschnitte (5a, 6a, 210a) parallel zueinander verlaufen, wobei sowohl das erste Muster (5) als auch das zweite Muster (6) eine Mehrzahl von Gräben, die die Mehrzahl konkaver Musterabschnitte (5a, 6a) bilden, und eine Mehrzahl von Mesa-Bereichen (11, 12) enthält und ein Streifenmuster ist, bei dem die Gräben (5a, 6a) und die Mesa-Bereiche (11, 12) abwechselnd angeordnet sind.
  5. Halbleitervorrichtung gemäß Anspruch 4, bei der jeder der Mesa-Bereiche (11) des Streifenmusters als erstem Muster (5) eine Breite (h) von nicht mehr als 1,5 µm hat.
  6. Halbleitervorrichtung gemäß Anspruch 4 oder 5, bei der jeder der Gräben (5a) des Streifenmusters als erstem Muster (5) ein Aspektverhältnis (g/i) von nicht weniger als 6 hat.
  7. Halbleitervorrichtung gemäß einem der Ansprüche 4 bis 6, die weiter ein Leistungshalbleiterelement enthält, das eine Gateelektrode (206) aufweist, die in jedem der Gräben (5a) des Streifenmusters als erstem Muster (5) gebildet ist
  8. Halbleitervorrichtung gemäß einem der Ansprüche 4 bis 7, bei der sowohl das erste Muster (5) als auch das zweite Muster (6) eine Mehrzahl von Kontaktlöchern (210a) enthält und die Halbleitervorrichtung weiter enthält: einen unteren Leitabschnitt (204, 205), der unter dem Kontaktloch (210a) des Streifenmusters als erstem Muster (5) angeordnet ist, und einen oberen Leitabschnitt (208), der auf dem Kontaktloch (210a) des Streifenmusters als erstem Muster (5) angeordnet ist, wobei der unteren Leitabschnitt (204, 205) über das Kontaktloch (210a) mit dem oberen Leitabschnitt (208) verbunden ist.
  9. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 8, die weiter ein Funktionselement enthält, das in dem zweiten Chipbereich (3) gebildet ist.
  10. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 9, bei der eine Größe einer Seite des ersten Chipbereichs (2) ein ganzzahliges Vielfaches einer Größe einer Seite des zweiten Chipbereichs (3) ist.
  11. Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 10 mit den Schritten: Bilden eines photosensitiven Materials (50) auf einer Hauptoberfläche eines Halbleiterwafers (1), Belichten eines ersten Chipbildungsbereichs des photosensitiven Materials (50), in dem eine Mehrzahl erster Chipbereiche (2) gebildet werden soll, mit Licht entsprechend einem ersten Muster (5), Belichten eines zweiten Chipbildungsbereichs des photosensitiven Materials (50), in dem eine Mehrzahl zweiter Chipbereiche (2) gebildet werden soll, mit Licht entsprechend einem zweiten Muster (6), wobei der zweite Chipbildungsbereich an den ersten Chipbildungsbereich angrenzt und kleiner als dieser ist, jeder der ersten Chipbereiche (2) und jeder der zweiten Chipbereiche (3) zweidimensional gesehen eine Rechteckform hat, jeder der zweiten Chipbereiche (3) eine geringere Fläche als jeder der ersten Chipbereiche (2) aufweist und das zweite Muster (6) in einem identischen Entwurfsmuster zu dem ersten Muster (5) gebildet ist, Entwickeln des photosensitiven Materials (50), das dem Licht entsprechend dem ersten und zweiten Muster (5, 6) ausgesetzt war, zum Strukturieren des photosensitiven Materials (50) und selektives Entfernen eines zu ätzenden Abschnitts des Halbleiterwafers (1) durch Ätzen mit dem strukturierten photosensitiven Material (50) als Maske zum Übertragen des ersten Musters (5) auf die Mehrzahl erster Chipbereiche (2), die dem ersten Chipbildungsbereich entspricht, in dem zu ätzenden Abschnitt, und zum Übertragen des zweiten Musters (6) auf die Mehrzahl zweiter Chipbereiche (3), die dem zweiten Chipbildungsbereich entspricht, in dem zu ätzenden Abschnitt.
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