JPH065686A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH065686A JPH065686A JP4161482A JP16148292A JPH065686A JP H065686 A JPH065686 A JP H065686A JP 4161482 A JP4161482 A JP 4161482A JP 16148292 A JP16148292 A JP 16148292A JP H065686 A JPH065686 A JP H065686A
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- Japan
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- integrated circuit
- test
- chip
- semiconductor
- semiconductor integrated
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- Pending
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 ウェハ状態における半導体集積回路装置にお
いて、チップサイズを増大させることなく、その半導体
集積回路装置の高速動作条件下でのテストを可能にす
る。 【構成】 集積回路チップ（被テストチップ）Ａと、こ
の集積回路チップＡをテストするテスト回路チップＢと
を、一つの半導体ウェハ上に交互に配置するように面付
して形成する。集積回路チップＡとテスト回路チップＢ
とは、ウェハ上で電気的に接続されている。
いて、チップサイズを増大させることなく、その半導体
集積回路装置の高速動作条件下でのテストを可能にす
る。 【構成】 集積回路チップ（被テストチップ）Ａと、こ
の集積回路チップＡをテストするテスト回路チップＢと
を、一つの半導体ウェハ上に交互に配置するように面付
して形成する。集積回路チップＡとテスト回路チップＢ
とは、ウェハ上で電気的に接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体ウェハ上に集積
回路チップを面付けして形成する半導体集積回路に関す
る。
回路チップを面付けして形成する半導体集積回路に関す
る。
【０００２】
【従来の技術】従来の半導体集積回路装置としては、図
７に示すような、集積回路チップ（被テストチップ）Ａ
を半導体ウェハ上に面付けして形成しているものがあ
る。このような集積回路チップＡのウェハ状態でのテス
トは、図８に示すように、半導体テスタのプローブを被
テスト回路のパッド１０に接触させその半導体テスタを
用いて行っている。また、図９に示すように、集積回路
チップＡの内部にテスト回路を形成し、このテスト回路
と半導体テスタ上のテストプログラムとを組合わせて、
集積回路チップＡをテストすることもある。
７に示すような、集積回路チップ（被テストチップ）Ａ
を半導体ウェハ上に面付けして形成しているものがあ
る。このような集積回路チップＡのウェハ状態でのテス
トは、図８に示すように、半導体テスタのプローブを被
テスト回路のパッド１０に接触させその半導体テスタを
用いて行っている。また、図９に示すように、集積回路
チップＡの内部にテスト回路を形成し、このテスト回路
と半導体テスタ上のテストプログラムとを組合わせて、
集積回路チップＡをテストすることもある。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た図７及び図８に示す従来の半導体集積回路装置では、
集積回路チップ（被テストチップ）の回路動作速度が半
導体テスタの動作速度に比べて速い場合に、高速動作条
件下でのテストができないという問題点がある。また、
図９に示す従来の半導体集積回路装置では、高速動作条
件下でのテストは可能であるが、テスト回路を集積回路
チップ（被テストチップ）内に形成するので、チップサ
イズが増大してしまうという問題点がある。
た図７及び図８に示す従来の半導体集積回路装置では、
集積回路チップ（被テストチップ）の回路動作速度が半
導体テスタの動作速度に比べて速い場合に、高速動作条
件下でのテストができないという問題点がある。また、
図９に示す従来の半導体集積回路装置では、高速動作条
件下でのテストは可能であるが、テスト回路を集積回路
チップ（被テストチップ）内に形成するので、チップサ
イズが増大してしまうという問題点がある。
【０００４】本発明はかかる問題点に鑑みてなされたも
のであって、ウェハ状態における半導体集積回路装置に
おいて、チップサイズを増大させることなく、その半導
体集積回路装置の高速動作条件下でのテストも可能な半
導体集積回路装置を提供することを目的とする。
のであって、ウェハ状態における半導体集積回路装置に
おいて、チップサイズを増大させることなく、その半導
体集積回路装置の高速動作条件下でのテストも可能な半
導体集積回路装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係る半導体集積
回路装置は、半導体ウェハ上に面付けして形成された集
積回路チップを有する半導体集積回路装置において、前
記集積回路チップと同一の半導体ウェハ上に面付けして
形成し前記集積回路チップと半導体ウェハ上で電気的に
接続しており前記集積回路チップをテストするテスト回
路チップを有することを特徴とする。
回路装置は、半導体ウェハ上に面付けして形成された集
積回路チップを有する半導体集積回路装置において、前
記集積回路チップと同一の半導体ウェハ上に面付けして
形成し前記集積回路チップと半導体ウェハ上で電気的に
接続しており前記集積回路チップをテストするテスト回
路チップを有することを特徴とする。
【０００６】
【作用】本発明に係る半導体集積回路装置においては、
半導体ウェハ上に集積回路チップを面付けして形成する
半導体集積回路装置において、一つの半導体ウェハ上
に、集積回路チップとその集積回路チップをテストする
テスト回路チップとが別々のチップとして面付けして形
成されている。また、集積回路チップとテスト回路チッ
プとは、半導体ウェハ上で電気的に接続されている。こ
れらにより、本発明に係る半導体集積回路装置は、テス
ト回路チップの機能によって高速動作条件下での半導体
集積回路のテストを可能ならしめ、且つ、集積回路チッ
プとテスト回路チップを別々のチップにすることによっ
て、チップサイズが増大することを抑制する。
半導体ウェハ上に集積回路チップを面付けして形成する
半導体集積回路装置において、一つの半導体ウェハ上
に、集積回路チップとその集積回路チップをテストする
テスト回路チップとが別々のチップとして面付けして形
成されている。また、集積回路チップとテスト回路チッ
プとは、半導体ウェハ上で電気的に接続されている。こ
れらにより、本発明に係る半導体集積回路装置は、テス
ト回路チップの機能によって高速動作条件下での半導体
集積回路のテストを可能ならしめ、且つ、集積回路チッ
プとテスト回路チップを別々のチップにすることによっ
て、チップサイズが増大することを抑制する。
【０００７】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【０００８】図１は、本発明の第１の実施例に係る半導
体集積回路装置のウェハマップを示す平面図である。図
１に示すように、半導体ウェハ上には、集積回路チップ
（被テストチップ）Ａと、テスト回路チップＢとが交互
に配置され面付けされている。
体集積回路装置のウェハマップを示す平面図である。図
１に示すように、半導体ウェハ上には、集積回路チップ
（被テストチップ）Ａと、テスト回路チップＢとが交互
に配置され面付けされている。
【０００９】図２は、図１に示す半導体集積回路装置に
おけるテスト回路チップＢの付近を示すブロック図であ
る。図２に示すように、テスト回路１は右隣の被テスト
回路５に、テスト回路２は上隣の被テスト回路６に、テ
スト回路３は左隣の被テスト回路７に、テスト回路４は
下隣の被テスト回路８に、夫々パッド１０を介して電気
的に接続されている。
おけるテスト回路チップＢの付近を示すブロック図であ
る。図２に示すように、テスト回路１は右隣の被テスト
回路５に、テスト回路２は上隣の被テスト回路６に、テ
スト回路３は左隣の被テスト回路７に、テスト回路４は
下隣の被テスト回路８に、夫々パッド１０を介して電気
的に接続されている。
【００１０】次に、上述の如く構成された本第１の実施
例に係る半導体集積回路装置の動作について説明する。
図３は、図１に示す集積回路チップ（被テストチップ）
Ａを半導体テスタでテストするときのプローブの配置を
示すブロック図である。例えば、テスト回路１が高速の
テスト信号を被テスト回路５に供給し、テスト回路２，
３，４が被テスト回路５のテスト結果を判定する。テス
ト回路１，２，３，４と半導体テスタとの間では、パッ
ド１０に夫々接触しているプローブを介して、低速の
（例えば分周された）テスト判定信号及び制御信号等が
授受される。
例に係る半導体集積回路装置の動作について説明する。
図３は、図１に示す集積回路チップ（被テストチップ）
Ａを半導体テスタでテストするときのプローブの配置を
示すブロック図である。例えば、テスト回路１が高速の
テスト信号を被テスト回路５に供給し、テスト回路２，
３，４が被テスト回路５のテスト結果を判定する。テス
ト回路１，２，３，４と半導体テスタとの間では、パッ
ド１０に夫々接触しているプローブを介して、低速の
（例えば分周された）テスト判定信号及び制御信号等が
授受される。
【００１１】これらにより、本実施例に係る半導体集積
回路装置は、テスト回路１，２，３，４の機能によって
高速動作条件下での半導体集積回路のテストを可能なら
しめ、且つ、被テスト回路５〜８とテスト回路１〜４と
を別々のチップにすることによって、チップサイズが増
大することを抑制することができる。
回路装置は、テスト回路１，２，３，４の機能によって
高速動作条件下での半導体集積回路のテストを可能なら
しめ、且つ、被テスト回路５〜８とテスト回路１〜４と
を別々のチップにすることによって、チップサイズが増
大することを抑制することができる。
【００１２】次に、本発明の第２の実施例について添付
の図面を参照して説明する。図４は、本発明の第２の実
施例に係る半導体集積回路装置のウェハマップを示す平
面図である。図４に示すように、半導体ウェハ上には、
テスト回路チップＢ１，Ｂ２，Ｂ３が集積回路チップ
（被テストチップ）Ａを取り囲むように配置され面付け
されている。
の図面を参照して説明する。図４は、本発明の第２の実
施例に係る半導体集積回路装置のウェハマップを示す平
面図である。図４に示すように、半導体ウェハ上には、
テスト回路チップＢ１，Ｂ２，Ｂ３が集積回路チップ
（被テストチップ）Ａを取り囲むように配置され面付け
されている。
【００１３】図５は、図４に示す半導体集積回路装置に
おけるテスト回路チップＢ１，Ｂ２，Ｂ３の付近を示す
ブロック図である。図５に示すように、テスト回路１は
右隣の被テスト回路５に、テスト回路２は上隣の被テス
ト回路５に、テスト回路３は左隣の被テスト回路７に、
テスト回路４は下隣の被テスト回路８に、夫々電気的に
接続されている。また、テスト回路１とテスト回路２が
テスト回路１２を介して、テスト回路２とテスト回路３
がテスト回路２３を介して、テスト回路３とテスト回路
４がテスト回路３４を介して、テスト回路４とテスト回
路１がテスト回路４１を介して、夫々相互に電気的に接
続されている。
おけるテスト回路チップＢ１，Ｂ２，Ｂ３の付近を示す
ブロック図である。図５に示すように、テスト回路１は
右隣の被テスト回路５に、テスト回路２は上隣の被テス
ト回路５に、テスト回路３は左隣の被テスト回路７に、
テスト回路４は下隣の被テスト回路８に、夫々電気的に
接続されている。また、テスト回路１とテスト回路２が
テスト回路１２を介して、テスト回路２とテスト回路３
がテスト回路２３を介して、テスト回路３とテスト回路
４がテスト回路３４を介して、テスト回路４とテスト回
路１がテスト回路４１を介して、夫々相互に電気的に接
続されている。
【００１４】図６は、図４に示す半導体集積回路装置に
おける集積回路チップ（被テストチップ）Ａを半導体テ
スタでテストするときのプローブの配置を示すブロック
図である。本実施例では、テスト回路１２，２３，３
４，４１を介してテスト回路１〜４の間で高速信号を授
受することができるので、テスト回路１〜４は、いずれ
も高速のテスト信号発生源となることができ、且つテス
ト判定回路となることもできる。
おける集積回路チップ（被テストチップ）Ａを半導体テ
スタでテストするときのプローブの配置を示すブロック
図である。本実施例では、テスト回路１２，２３，３
４，４１を介してテスト回路１〜４の間で高速信号を授
受することができるので、テスト回路１〜４は、いずれ
も高速のテスト信号発生源となることができ、且つテス
ト判定回路となることもできる。
【００１５】
【発明の効果】以上説明したように本発明に係る半導体
集積回路装置によれば、被テストチップである集積回路
チップとこれをテストするテスト回路チップとを、同一
の半導体ウェハ上に面付けして形成し、その集積回路チ
ップとテスト回路チップとをウェハ上で電気的に接続し
ているので、半導体テスタ単独では行うことができない
高速動作条件下での半導体集積回路のテストを可能なら
しめる。また、本発明に係る半導体集積回路装置は、集
積回路チップとテスト回路チップとは別々のチップにな
っているので、集積回路チップ内にテスト回路チップを
形成する従来の半導体集積回路装置に比べて、チップサ
イズを小さくすることができる。
集積回路装置によれば、被テストチップである集積回路
チップとこれをテストするテスト回路チップとを、同一
の半導体ウェハ上に面付けして形成し、その集積回路チ
ップとテスト回路チップとをウェハ上で電気的に接続し
ているので、半導体テスタ単独では行うことができない
高速動作条件下での半導体集積回路のテストを可能なら
しめる。また、本発明に係る半導体集積回路装置は、集
積回路チップとテスト回路チップとは別々のチップにな
っているので、集積回路チップ内にテスト回路チップを
形成する従来の半導体集積回路装置に比べて、チップサ
イズを小さくすることができる。
【図１】本発明の第１の実施例に係る半導体集積回路装
置のウェハマップを示す平面図である。
置のウェハマップを示す平面図である。
【図２】図１に示す半導体集積回路装置におけるテスト
回路チップＢの付近を示すブロック図である。
回路チップＢの付近を示すブロック図である。
【図３】図１に示す集積回路チップ（被テストチップ）
Ａを半導体テスタでテストするときのプローブの配置を
示すブロック図である。
Ａを半導体テスタでテストするときのプローブの配置を
示すブロック図である。
【図４】本発明の第２の実施例に係る半導体集積回路装
置のウェハマップを示す平面図である。
置のウェハマップを示す平面図である。
【図５】図４に示す半導体集積回路装置におけるテスト
回路チップＢ１，Ｂ２，Ｂ３の付近を示すブロック図で
ある。
回路チップＢ１，Ｂ２，Ｂ３の付近を示すブロック図で
ある。
【図６】図４に示す半導体集積回路装置における集積回
路チップ（被テストチップ）Ａを半導体テスタでテスト
するときのプローブの配置を示すブロック図である。
路チップ（被テストチップ）Ａを半導体テスタでテスト
するときのプローブの配置を示すブロック図である。
【図７】従来の半導体集積回路装置のウェハマップの一
例を示す平面図である。
例を示す平面図である。
【図８】図７に示す集積回路チップ（被テストチップ）
Ａを半導体テスタでテストするときのプローブの配置を
示すブロック図である。
Ａを半導体テスタでテストするときのプローブの配置を
示すブロック図である。
【図９】集積回路チップＡの内部にテスト回路を形成し
た従来の半導体集積回路装置における集積回路チップ
（被テストチップ）Ａを半導体テスタでテストするとき
のプローブの配置を示すブロック図である。
た従来の半導体集積回路装置における集積回路チップ
（被テストチップ）Ａを半導体テスタでテストするとき
のプローブの配置を示すブロック図である。
Ａ；集積回路チップ（被テストチップ） Ｂ；テスト回路チップ １，２，３，４；テスト回路 ５，６，７，８；被テスト回路
Claims (1)
- 【請求項１】 半導体ウェハ上に面付けして形成された
集積回路チップを有する半導体集積回路装置において、
前記集積回路チップと同一の半導体ウェハ上に面付けし
て形成し前記集積回路チップと半導体ウェハ上で電気的
に接続しており前記集積回路チップをテストするテスト
回路チップを有することを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4161482A JPH065686A (ja) | 1992-06-19 | 1992-06-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4161482A JPH065686A (ja) | 1992-06-19 | 1992-06-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065686A true JPH065686A (ja) | 1994-01-14 |
Family
ID=15735927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4161482A Pending JPH065686A (ja) | 1992-06-19 | 1992-06-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065686A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010098492A (ko) * | 2000-04-11 | 2001-11-08 | 니시가키 코지 | 반도체 장치를 제조하는 장치, 반도체 장치를 제조하는방법, 및 반도체 장치용 검사 장치 및 검사 방법 |
| JP2011086771A (ja) * | 2009-10-15 | 2011-04-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| CN104950250A (zh) * | 2015-07-29 | 2015-09-30 | 江苏杰进微电子科技有限公司 | 集成电路ic测试头及其装置 |
-
1992
- 1992-06-19 JP JP4161482A patent/JPH065686A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010098492A (ko) * | 2000-04-11 | 2001-11-08 | 니시가키 코지 | 반도체 장치를 제조하는 장치, 반도체 장치를 제조하는방법, 및 반도체 장치용 검사 장치 및 검사 방법 |
| JP2011086771A (ja) * | 2009-10-15 | 2011-04-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US8618604B2 (en) | 2009-10-15 | 2013-12-31 | Mitsubishi Electric Corporation | Semiconductor device and method of manufacturing the same |
| CN104950250A (zh) * | 2015-07-29 | 2015-09-30 | 江苏杰进微电子科技有限公司 | 集成电路ic测试头及其装置 |
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