JP3220353B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3220353B2 JP3220353B2 JP13896495A JP13896495A JP3220353B2 JP 3220353 B2 JP3220353 B2 JP 3220353B2 JP 13896495 A JP13896495 A JP 13896495A JP 13896495 A JP13896495 A JP 13896495A JP 3220353 B2 JP3220353 B2 JP 3220353B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、エリアバンプ方式の半導体集積回路装置に
関する。エリアバンプ方式とは、図４にその概略イメー
ジを示すように、片面に多数の金属性球面突起１（Ｂｕ
ｍｐ；以下「バンプ」と言う）を形成した半導体集積回
路チップ２を下向きにして多層基板３の上に乗せ、圧着
処理または加熱処理等を施して、バンプ２と多層基板３
上の電極４との間を接続するという、いわゆるマルチチ
ップモジュール（ＭＣＭ）の実装技術である。一つの基
板上に複数のチップを搭載でき、実装密度をきわめて向
上できる点で優れているが、バンプ２の損傷防止という
観点で、プローブ方式によるバンプ試験を行うことがで
きないことから、チップ段階またはウエハ段階における
効果的な試験技術が要望されている。
関し、特に、エリアバンプ方式の半導体集積回路装置に
関する。エリアバンプ方式とは、図４にその概略イメー
ジを示すように、片面に多数の金属性球面突起１（Ｂｕ
ｍｐ；以下「バンプ」と言う）を形成した半導体集積回
路チップ２を下向きにして多層基板３の上に乗せ、圧着
処理または加熱処理等を施して、バンプ２と多層基板３
上の電極４との間を接続するという、いわゆるマルチチ
ップモジュール（ＭＣＭ）の実装技術である。一つの基
板上に複数のチップを搭載でき、実装密度をきわめて向
上できる点で優れているが、バンプ２の損傷防止という
観点で、プローブ方式によるバンプ試験を行うことがで
きないことから、チップ段階またはウエハ段階における
効果的な試験技術が要望されている。
【０００２】
（第１従来例）図５は、従来のエリアバンプ方式の半導
体集積回路装置の概略レイアウトである。チップ５の片
面５ａに多数のバンプ６を配列するとともに、同片面５
ａの周辺部（図示の例では２辺）に試験用の電極パッド
７（以下「試験パッド」と言う）を並べてレイアウトし
ている。試験パッド７にテスト・プローブを当てて所要
のチップ段階（またはウエハ段階）試験を実行する。第
１従来例の欠点は、チップ面積の制約から、バンプ６の
数よりも試験パッド７の数が大幅に少なく、全ての内部
機能回路に対して試験を行うことができないということ
である。 （第２従来例）図６は、第１従来例の欠点を解決した、
エリアバンプ方式の半導体集積回路装置の概略レイアウ
トである。８はチップ、９1〜９10はバンプ、１０1、１
０2は試験パッドである。なお、図ではバンプ数を１０
個にしているが、言うまでもなくこれは便宜的な数であ
る。各バンプ９i（ｉは１，２，……，１０）は、入力
回路または出力回路若しくは入出力回路（以下「入出力
回路」で代表する）１１ iおよび試験回路１２iを介して
内部回路１３の各機能回路（図示略）に接続されてお
り、通常の動作時には、バンプ９iに加えられた信号を
内部回路１３に入力したり、内部回路１３で発生した信
号をバンプ９iから外部に出力したりする。
体集積回路装置の概略レイアウトである。チップ５の片
面５ａに多数のバンプ６を配列するとともに、同片面５
ａの周辺部（図示の例では２辺）に試験用の電極パッド
７（以下「試験パッド」と言う）を並べてレイアウトし
ている。試験パッド７にテスト・プローブを当てて所要
のチップ段階（またはウエハ段階）試験を実行する。第
１従来例の欠点は、チップ面積の制約から、バンプ６の
数よりも試験パッド７の数が大幅に少なく、全ての内部
機能回路に対して試験を行うことができないということ
である。 （第２従来例）図６は、第１従来例の欠点を解決した、
エリアバンプ方式の半導体集積回路装置の概略レイアウ
トである。８はチップ、９1〜９10はバンプ、１０1、１
０2は試験パッドである。なお、図ではバンプ数を１０
個にしているが、言うまでもなくこれは便宜的な数であ
る。各バンプ９i（ｉは１，２，……，１０）は、入力
回路または出力回路若しくは入出力回路（以下「入出力
回路」で代表する）１１ iおよび試験回路１２iを介して
内部回路１３の各機能回路（図示略）に接続されてお
り、通常の動作時には、バンプ９iに加えられた信号を
内部回路１３に入力したり、内部回路１３で発生した信
号をバンプ９iから外部に出力したりする。
【０００３】ここで、二つの試験パッド１０1、１０2の
間にシリーズ接続された試験回路１２iは、各々がシリ
アルスキャン方式のスキャンパスにおける各要素（以下
「スキャン要素」）であり、たとえば、フリップフロッ
プである。二つの試験パッド１０1、１０2の間に所要の
試験パターンをシリアル入力して内部回路１３の状態を
セットした後、同内部回路１３の出力信号パターンを二
つの試験パッド１０1、１０2から取り出して期待値と比
較する。
間にシリーズ接続された試験回路１２iは、各々がシリ
アルスキャン方式のスキャンパスにおける各要素（以下
「スキャン要素」）であり、たとえば、フリップフロッ
プである。二つの試験パッド１０1、１０2の間に所要の
試験パターンをシリアル入力して内部回路１３の状態を
セットした後、同内部回路１３の出力信号パターンを二
つの試験パッド１０1、１０2から取り出して期待値と比
較する。
【０００４】第２従来によれば、バンプ９iと同数の試
験回路１２iを有するので、全ての内部機能回路に対し
てチップ段階（またはウエハ段階）試験を行うことがで
きる。
験回路１２iを有するので、全ての内部機能回路に対し
てチップ段階（またはウエハ段階）試験を行うことがで
きる。
【０００５】
【発明が解決しようとする課題】しかしながら、第２従
来例にあっては、入出力回路１１iと内部回路１３の間
に試験回路１２iが位置しているため、入出力回路１１i
に対して全く試験を行うことができないという問題点が
あった。そこで、本発明は、内部回路に対する可試験性
とともに、入力回路または出力回路若しくは入出力回路
に対しても可試験性を得ることを目的とする。
来例にあっては、入出力回路１１iと内部回路１３の間
に試験回路１２iが位置しているため、入出力回路１１i
に対して全く試験を行うことができないという問題点が
あった。そこで、本発明は、内部回路に対する可試験性
とともに、入力回路または出力回路若しくは入出力回路
に対しても可試験性を得ることを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、複数のバンプと、内部機能回路と、各々
のバンプと前記内部機能回路との間に設けられた複数の
入出力回路と、各々のバンプと各々の対応する入出力回
路の間に設けられ、それぞれが互いにシリーズに接続さ
れた複数の第１スキャン要素と、前記シリーズに接続さ
れた複数の第１スキャン要素の両端に接続された一対の
第１試験パッドと、を備え、前記シリーズに接続された
複数の第１スキャン要素と前記一対の第１試験パッドに
より第１のシリアルスキャンパスが形成されたことを特
徴とする。また、本発明は、上記目的を達成するため
に、複数のバンプと、内部機能回路と、各々のバンプと
前記内部機能回路との間に設けられた複数の入出力回路
と、各々のバンプに対し前記複数の入出力回路と反対側
に設けられ、それぞれが互いにシリーズに接続された複
数の第１スキャン要素と、前記シリーズに接続された複
数の第１スキャン要素の両端に接続された一対の第１試
験パッドと、を備え、前記シリーズに接続された複数の
第１スキャン要素と前記一対の第１試験パッドにより第
１のシリアルスキャンパスが形成されたことを特徴とす
る。また、本発明は、上記目的を達成するために、各々
の入出回路と前記内部機能回路の間に設けられ、それぞ
れが互いにシリーズに接続された複数の第２スキャン要
素と、前記シリーズに接続された複数の第２スキャン要
素の両端に接続された一対の第２試験パッドとを更に備
え、前記シリーズに接続された複数の第２スキャン要素
と前記一対の第２試験パッドにより第２のシリアルスキ
ャンパスが形成されたことを特徴とする。
成するために、複数のバンプと、内部機能回路と、各々
のバンプと前記内部機能回路との間に設けられた複数の
入出力回路と、各々のバンプと各々の対応する入出力回
路の間に設けられ、それぞれが互いにシリーズに接続さ
れた複数の第１スキャン要素と、前記シリーズに接続さ
れた複数の第１スキャン要素の両端に接続された一対の
第１試験パッドと、を備え、前記シリーズに接続された
複数の第１スキャン要素と前記一対の第１試験パッドに
より第１のシリアルスキャンパスが形成されたことを特
徴とする。また、本発明は、上記目的を達成するため
に、複数のバンプと、内部機能回路と、各々のバンプと
前記内部機能回路との間に設けられた複数の入出力回路
と、各々のバンプに対し前記複数の入出力回路と反対側
に設けられ、それぞれが互いにシリーズに接続された複
数の第１スキャン要素と、前記シリーズに接続された複
数の第１スキャン要素の両端に接続された一対の第１試
験パッドと、を備え、前記シリーズに接続された複数の
第１スキャン要素と前記一対の第１試験パッドにより第
１のシリアルスキャンパスが形成されたことを特徴とす
る。また、本発明は、上記目的を達成するために、各々
の入出回路と前記内部機能回路の間に設けられ、それぞ
れが互いにシリーズに接続された複数の第２スキャン要
素と、前記シリーズに接続された複数の第２スキャン要
素の両端に接続された一対の第２試験パッドとを更に備
え、前記シリーズに接続された複数の第２スキャン要素
と前記一対の第２試験パッドにより第２のシリアルスキ
ャンパスが形成されたことを特徴とする。
【０００７】
【作用】本発明では、各バンプと入力回路または出力回
路若しくは入出力回路との間に、シリアルスキャン方式
のスキャンパスが形成されるので、内部回路に対する可
試験性とともに、入力回路または出力回路若しくは入出
力回路に対する可試験性も得られる。
路若しくは入出力回路との間に、シリアルスキャン方式
のスキャンパスが形成されるので、内部回路に対する可
試験性とともに、入力回路または出力回路若しくは入出
力回路に対する可試験性も得られる。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は本発明に係る半導体集積回路装置の第１実
施例を示す部分構成図（一つのバンプに関する抽出図）
である。図１において、２０は内部回路であり、この内
部回路２０には、多数の機能回路（内部機能回路）が含
まれている。内部機能回路とバンプ２１の間には、所定
の試験回路２２と、入力回路または出力回路若しくは入
出力回路（「入出力回路」で代表）２３とが介装されて
おり、その並び方は、バンプ２１、試験回路２２、入出
力回路２３および内部回路２０の順番である。すなわ
ち、試験回路２２がバンプ２１と入出力回路２３の間に
位置していることがポイントである。
する。図１は本発明に係る半導体集積回路装置の第１実
施例を示す部分構成図（一つのバンプに関する抽出図）
である。図１において、２０は内部回路であり、この内
部回路２０には、多数の機能回路（内部機能回路）が含
まれている。内部機能回路とバンプ２１の間には、所定
の試験回路２２と、入力回路または出力回路若しくは入
出力回路（「入出力回路」で代表）２３とが介装されて
おり、その並び方は、バンプ２１、試験回路２２、入出
力回路２３および内部回路２０の順番である。すなわ
ち、試験回路２２がバンプ２１と入出力回路２３の間に
位置していることがポイントである。
【０００９】また、試験回路２２は、図示を略した他の
バンプの各試験回路にシリーズ接続されており、これら
の各試験回路とともに、シリアルスキャン方式のスキャ
ンパスを形成する。したがって、試験回路２２はスキャ
ンパスにおける一つの要素（スキャン要素）として機能
する。このような構成において、シリーズ接続された各
試験回路（含む試験回路２２）の端を、図示を略した試
験パッドに接続し、同試験パッドに所定の試験パターン
を与えると、入出力回路２３（入力回路または入力回路
として動作する入出力回路）を介して内部回路２０の状
態がセットされる。そして、同内部回路２０の出力信号
パターンが、入出力回路２３（出力回路または出力回路
として動作する入出力回路）およびシリーズ接続された
各試験回路（含む試験回路２２）を介して試験パッドか
ら外部へ出力される。なお、入出力回路２３は、所定の
信号が入力されると、これに対応した信号を内部回路２
０に出力する回路（入力回路）、および、内部回路２０
から出力された信号を受けて、これに対応した信号を出
力する回路（出力回路）のいずれか一方または両方の機
能を有する回路である。
バンプの各試験回路にシリーズ接続されており、これら
の各試験回路とともに、シリアルスキャン方式のスキャ
ンパスを形成する。したがって、試験回路２２はスキャ
ンパスにおける一つの要素（スキャン要素）として機能
する。このような構成において、シリーズ接続された各
試験回路（含む試験回路２２）の端を、図示を略した試
験パッドに接続し、同試験パッドに所定の試験パターン
を与えると、入出力回路２３（入力回路または入力回路
として動作する入出力回路）を介して内部回路２０の状
態がセットされる。そして、同内部回路２０の出力信号
パターンが、入出力回路２３（出力回路または出力回路
として動作する入出力回路）およびシリーズ接続された
各試験回路（含む試験回路２２）を介して試験パッドか
ら外部へ出力される。なお、入出力回路２３は、所定の
信号が入力されると、これに対応した信号を内部回路２
０に出力する回路（入力回路）、および、内部回路２０
から出力された信号を受けて、これに対応した信号を出
力する回路（出力回路）のいずれか一方または両方の機
能を有する回路である。
【００１０】このように、本実施例では、試験信号パタ
ーンの入出力経路中に入出力回路２３が介在するため、
この入出力回路２３を含めた総合的な試験を行うことが
できる。したがって、チップ上の全ての搭載回路につい
て、チップ段階またはウエハ段階の試験を実行できるか
ら、たとえば、ＭＣＭへの実装前に不良チップを取り除
くことができ、ＭＣＭの歩留まりを大幅に向上できる。
ーンの入出力経路中に入出力回路２３が介在するため、
この入出力回路２３を含めた総合的な試験を行うことが
できる。したがって、チップ上の全ての搭載回路につい
て、チップ段階またはウエハ段階の試験を実行できるか
ら、たとえば、ＭＣＭへの実装前に不良チップを取り除
くことができ、ＭＣＭの歩留まりを大幅に向上できる。
【００１１】なお、試験回路２２は、信号の二値論理
（ＨレベルかＬレベルか）だけを判断するのであれば、
たとえば、フリップフロップやシフトレジスタだけで構
成してもよいが、信号電位や信号遅延等を判断するので
あれば、それに適合した回路構成としなければならな
い。図２は本発明に係る半導体集積回路装置の第２実施
例を示す概略レイアウト図である。３０はチップ、３１
i（ｉは１，２，……，１２）はバンプ、３２iは入力回
路または出力回路若しくは入出力回路（「入出力回路」
で代表）、３３は内部回路である。なお、図ではバンプ
数を１２個としているが、言うまでもなくこれは便宜的
な数である。
（ＨレベルかＬレベルか）だけを判断するのであれば、
たとえば、フリップフロップやシフトレジスタだけで構
成してもよいが、信号電位や信号遅延等を判断するので
あれば、それに適合した回路構成としなければならな
い。図２は本発明に係る半導体集積回路装置の第２実施
例を示す概略レイアウト図である。３０はチップ、３１
i（ｉは１，２，……，１２）はバンプ、３２iは入力回
路または出力回路若しくは入出力回路（「入出力回路」
で代表）、３３は内部回路である。なお、図ではバンプ
数を１２個としているが、言うまでもなくこれは便宜的
な数である。
【００１２】３４1、３４2はそれぞれ第１の試験パッ
ド、３５1、３５2はそれぞれ第２の試験パッドであり、
第１の試験パッド３４1、３４2の間には第１のスキャン
パス３６が、また、第２の試験パッド３５1、３５2の間
には第２のスキャンパス３７が形成されている。第１の
スキャンパス３６および第２のスキャンパス３７は、そ
れぞれバンプ３１iと同数の試験回路３８i、３９i（ス
キャン要素）をシリーズ接続して構成され、第１のスキ
ャンパス３６の各試験回路３８iは、それぞれ同一添え
字番号（ｉ）の入出力回路３２iと内部回路３３との間
に、また、第２のスキャンパス３７の各試験回路３９i
は、それぞれ同一添え字番号（ｉ）のバンプ３１iと入
出力回路３２iとの間に介装されている。
ド、３５1、３５2はそれぞれ第２の試験パッドであり、
第１の試験パッド３４1、３４2の間には第１のスキャン
パス３６が、また、第２の試験パッド３５1、３５2の間
には第２のスキャンパス３７が形成されている。第１の
スキャンパス３６および第２のスキャンパス３７は、そ
れぞれバンプ３１iと同数の試験回路３８i、３９i（ス
キャン要素）をシリーズ接続して構成され、第１のスキ
ャンパス３６の各試験回路３８iは、それぞれ同一添え
字番号（ｉ）の入出力回路３２iと内部回路３３との間
に、また、第２のスキャンパス３７の各試験回路３９i
は、それぞれ同一添え字番号（ｉ）のバンプ３１iと入
出力回路３２iとの間に介装されている。
【００１３】このような構成において、まず、第１のス
キャンパス３６に所要の試験パターンをシリアルにロー
ドし、内部回路３３の出力信号パターンを所望の状態に
セットする。次いで、第２のスキャンパス３７に蓄えら
れているデータ（出力信号パターン）をシリアルに読み
出し、期待値と比較して入出力回路３２iおよび内部回
路３３の動作を総合的に判定する。以上は、入出力回路
３２iおよび内部回路３３の出力動作の判定であるが、
入力動作（特に入出力回路３２iの入力動作）を判定す
る場合は、上記の逆、すなわち、第２のスキャンパス３
７に所要の試験パターンをロードした後、第１のスキャ
ンパス３６に蓄えられているデータ（試験パターン）を
読み出せばよい。試験パターンと読み出しデータが一致
している限り、入力動作は合格である。
キャンパス３６に所要の試験パターンをシリアルにロー
ドし、内部回路３３の出力信号パターンを所望の状態に
セットする。次いで、第２のスキャンパス３７に蓄えら
れているデータ（出力信号パターン）をシリアルに読み
出し、期待値と比較して入出力回路３２iおよび内部回
路３３の動作を総合的に判定する。以上は、入出力回路
３２iおよび内部回路３３の出力動作の判定であるが、
入力動作（特に入出力回路３２iの入力動作）を判定す
る場合は、上記の逆、すなわち、第２のスキャンパス３
７に所要の試験パターンをロードした後、第１のスキャ
ンパス３６に蓄えられているデータ（試験パターン）を
読み出せばよい。試験パターンと読み出しデータが一致
している限り、入力動作は合格である。
【００１４】本実施例によれば、入出力回路３２iの入
力動作と出力動作（または入力回路の入力動作若しくは
出力回路の出力動作）について、個別に試験を行うこと
ができる。なお、本実施例では、チップ内に第２のスキ
ャンパス３７を形成したが、これに限るものではない。
たとえば、図３に示すように、ウエハのスクライブ領域
（ウエハに設けられたチップを切り放すための領域）４
０を利用し、チップ面積の有効利用を図ってもよい。ち
なみに、エリアバンプ方式は、チップのほぼ全面にバン
プを配列するタイプが一般的であるが、これ以外にもチ
ップの周辺に配列するタイプがある。このタイプのバン
プ数は少なく、したがって第２のスキャンパス３７を形
成する試験回路３９iの数も少ないから、スクライブ領
域程度の狭い面積でも充分に間に合う。
力動作と出力動作（または入力回路の入力動作若しくは
出力回路の出力動作）について、個別に試験を行うこと
ができる。なお、本実施例では、チップ内に第２のスキ
ャンパス３７を形成したが、これに限るものではない。
たとえば、図３に示すように、ウエハのスクライブ領域
（ウエハに設けられたチップを切り放すための領域）４
０を利用し、チップ面積の有効利用を図ってもよい。ち
なみに、エリアバンプ方式は、チップのほぼ全面にバン
プを配列するタイプが一般的であるが、これ以外にもチ
ップの周辺に配列するタイプがある。このタイプのバン
プ数は少なく、したがって第２のスキャンパス３７を形
成する試験回路３９iの数も少ないから、スクライブ領
域程度の狭い面積でも充分に間に合う。
【００１５】
【発明の効果】本発明によれば、各バンプと入力回路ま
たは出力回路若しくは入出力回路との間に、シリアルス
キャン方式のスキャンパスが形成されるので、内部回路
に対する可試験性とともに、入力回路または出力回路若
しくは入出力回路に対する可試験性も得ることができ
る。
たは出力回路若しくは入出力回路との間に、シリアルス
キャン方式のスキャンパスが形成されるので、内部回路
に対する可試験性とともに、入力回路または出力回路若
しくは入出力回路に対する可試験性も得ることができ
る。
【図１】第１実施例の部分構成図である。
【図２】第２実施例の概略レイアウト図である。
【図３】第２実施例の変形態様を示す概略レイアウト図
である。
である。
【図４】エリアバンプ方式の半導体集積回路装置の実装
概念図である。
概念図である。
【図５】第１従来例の概略レイアウト図である。
【図６】第２従来例の概略レイアウト図である。
２０：内部回路（内部機能回路） ２１：バンプ ２２：試験回路（スキャン要素） ２３：入出力回路 ３１i：バンプ ３２i：入出力回路 ３３：内部回路（内部機能回路） ３５1、３５2：試験パッド ３７：第２のスキャンパス（スキャンパス） ３９i：試験回路（スキャン要素）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/66 G01R 31/28
Claims (4)
- 【請求項１】複数のバンプと、 内部機能回路と、 各々のバンプと前記内部機能回路との間に設けられた複
数の入出力回路と、 各々のバンプと各々の対応する入出力回路の間に設けら
れ、それぞれが互いにシリーズに接続された複数の第１
スキャン要素と、 前記シリーズに接続された複数の第１スキャン要素の両
端に接続された一対の第１試験パッドと、 を備え、前記シリーズに接続された複数の第１スキャン
要素と前記一対の第１試験パッドにより第１のシリアル
スキャンパスが形成されたことを特徴とする半導体集積
回路装置。 - 【請求項２】複数のバンプと、 内部機能回路と、 各々のバンプと前記内部機能回路との間に設けられた複
数の入出力回路と、 各々のバンプに対し前記複数の入出力回路と反対側に設
けられ、それぞれが互いにシリーズに接続された複数の
第１スキャン要素と、 前記シリーズに接続された複数の第１スキャン要素の両
端に接続された一対の第１試験パッドと、 を備え、前記シリーズに接続された複数の第１スキャン
要素と前記一対の第１試験パッドにより第１のシリアル
スキャンパスが形成されたことを特徴とする半導体集積
回路装置。 - 【請求項３】 各々の入出回路と前記内部機能回路の間に
設けられ、それぞれが互いにシリーズに接続された複数
の第２スキャン要素と、 前記シリーズに接続された複数の第２スキャン要素の両
端に接続された一対の第２試験パッドとを更に備え、前
記シリーズに接続された複数の第２スキャン要素と前記
一対の第２試験パッドにより第２のシリアルスキャンパ
スが形成された ことを特徴とする請求項１記載の半導体
集積回路装置。 - 【請求項４】 各々の入出回路と前記内部機能回路の間に
設けられ、それぞれが互いにシリーズに接続された複数
の第２スキャン要素と、 前記シリーズに接続された複数の第２スキャン要素の両
端に接続された一対の第２試験パッドとを更に備え、前
記シリーズに接続された複数の第２スキャン要素と前記
一対の第２試験パッドにより第２のシリアルスキャンパ
スが形成されたことを特徴とする請求項２記載の半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13896495A JP3220353B2 (ja) | 1995-06-06 | 1995-06-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13896495A JP3220353B2 (ja) | 1995-06-06 | 1995-06-06 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08335615A JPH08335615A (ja) | 1996-12-17 |
| JP3220353B2 true JP3220353B2 (ja) | 2001-10-22 |
Family
ID=15234302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13896495A Expired - Lifetime JP3220353B2 (ja) | 1995-06-06 | 1995-06-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3220353B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4473215B2 (ja) * | 2005-12-28 | 2010-06-02 | 株式会社リキッド・デザイン・システムズ | 半導体集積回路 |
-
1995
- 1995-06-06 JP JP13896495A patent/JP3220353B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08335615A (ja) | 1996-12-17 |
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