JP3070533B2 - 半導体集積回路試験装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路試験
装置に関し、特にウェハテスト工程におけるテストを効
率よく行える半導体集積回路（ＬＳＩ）の試験装置に関
する。

【０００２】

【従来の技術】一般に、半導体デバイスの製造工程にお
いては、拡散工程が完了し組立て工程に入る前に、拡散
不具合を持った不良チップ（又はペレット）を取り除く
為、チップ形成済ペレットをＬＳＩテスターで測定する
ウェハーテスト（又はダイソートテスト）が行われてい
る。

【０００３】従来のウェハーテストとしては、ウェハー
上に形成された半導体集積回路チップ（以下チップとい
う）間のスペース部分に、ウェハーテスト専用のテスト
回路やコンタクトパッドを設け、チップ内の回路やボン
ディング用回路と接続し、コンタクトパッドから信号を
入力してテストしていた。更に、複数個のペレットに対
し、ウェハーテスト専用のテスト回路やコンタクトパッ
ドを共用する事で、測定時のプロービング回数を低減さ
せる利点を持っていた。

【０００４】具体的な回路として、特開昭６１−９７９
４１号公報（以下公知公報という）に記載されている内
容を元に図面を用いて説明する。図３はこの回路の主要
部のウェハー上のレイアウト図である。

【０００５】図３において、チップ５１内の入力パッド
６１、出力パッド６２およびチップ５２内の入力パッド
６３、出力パッド６４は、各チップのボンディングパッ
ドである。テスト回路５３において、５９は入力選択用
デコーダ回路、６６，６８は、デコーダ回路５９の出力
によって制御される入力用スイッチ回路、６０は出力選
択用デコーダ回路、６５，６７はデコーダ回路６０の出
力によって制御される出力用スイッチ回路である。テス
ト回路用の入力用パッド５４は、入力用スイッチ回路６
６，６８の各入力端に接続されており、出力用パッド５
７は出力用スイッチ回路６５，６７の各出力端に接続さ
れており、出力選択用パッド５８は出力選択用デコーダ
回路６０の入力端に接続されている。そして、入力用ス
イッチ回路６８，６６の各出力端は対応してチップ５
１，５３の各入力パッド６１，６３との間でパターン接
続されており、出力用スイッチ回路６７，６５の各入力
端は対応してチップ５１，５２の各出力パッド６２，６
４との間でパターン接続されている。

【０００６】なお、図３では１組のテスト回路５３と１
組のコンタクトパッドとをチップ５１，５２の１個の入
力パッド６１，６３及び１個の出力パッド６２，６３に
対応する分だけを取り出して簡略的に示しているが、実
際にはチップ５１，５２内のウェハーテストの対象とな
る入力パッド、出力パッドに対応してテスト回路および
テスト回路用コンタクトパッドを設けるものである。ま
た制御信号入力用パッドは各テスト回路で共用可能なも
のは、使用する様にしても良い。

【０００７】次に、ウェハーテスト時の機能テストを行
う方法について説明する。今、図３に示した様な２個の
チップ５１，５２のテストを行う場合、この２個のチッ
プ５１，５２に対応して設けられた各コンタクトパッド
５４〜５８にテスタのプローブカードの各針を接触させ
る。そして、通常はチップ５１，５２を同時にテストす
る為に、入力選択用デコーダ回路５９のデコード出力が
入力用スイッチ回路６８，６６を共に導通させるような
入力選択制御信号をテスターから供給する。これによ
り、入力用コンタクトパッド５４が入力用スイッチ回路
６８，６６を介しチップ５１，５２の入力パッド６１，
６２に接続され、両チップ同時にテスト入力信号をテス
タから供給することが可能になる。このテスト入力信号
の供給中に、出力選択用デコーダ回路６０のデコード出
力が、出力用スイッチ回路６７，６５の導通、非導通状
態を切り換えるような出力選択制御信号をテスタから供
給する。これにより、出力用コンタクトパッド５７が出
力用スイッチ回路６７，６５を選択的に介してチップ５
１，５２の出力パッド６２，６４に選択的に順次接続さ
れ、チップ出力信号がテスタに導かれて測定される。

【０００８】これまで述べた方法と同様の方法で、テス
ト回路を共用できる。ペレット数を増やせば、１回の針
立てで数チップまとめて測定できるので、効率はかなり
良くなる。

【０００９】次に、他の従来技術として、特開昭６３−
３１１３１号公報に示された回路を図４により説明す
る。図４は半導体ウェハーの一部を取り出して回路の配
置関係を示す平面図である。図において、７１は製品の
為のチップ領域であり、チップ領域７１の相互間のチッ
プ分割領域（ダイシングライン領域）７２にウェハーテ
スト専用のウェハーテスト回路部７０が形成されてい
る。このウェハーテスト回路部７０には、外部テスト装
置のプローブカードの針を当てて、テスト回路を起動さ
せ信号を印加する入力パッドおよびチップからの出力を
チェックする出力パッドならびにこれらとチップ領域７
１内の回路とを接続する配線が含まれる。

【００１０】また、チップ領域７１内の回路とテスト回
路部７０との配線は、チップ領域７１内のパッド７３を
通してもよいが、パッド７３とを通さず直接に配線して
も良い。この点が、最初に記述した従来例と異なる点で
あり、チップ領域７１内の直接見たい回路に接続する事
で可制御性と可観測性が向上する。

【００１１】更に、複数個のチップ領域７１とテスト回
路部７０とを接続し、各チップ領域７１とテスト回路部
７０との間に選択回路を備えて、テスト入力信号、テス
ト出力信号を授受し得る部分では、最初の従来例と同じ
であるが、この従来例では、テスト信号を同時に入力
し、それぞれのテスト出力信号を別々のテスト出力信号
パッドに導出するように形成して複数個のチップ領域７
１を同時にテストする事も可能であるため、選択回路に
より測定対象となる出力先を切り替える手間を省くこと
ができる。

【００１２】これら従来例は、チップ外にプローブカー
ド針を接触させる信号入出力パッドと部分的なテスト用
回路を配置し、プローブカードの移動を伴わず複数のチ
ップを測定する事を特徴としている。

【００１３】さらに、出力信号の判定回路について、特
開平６−２８８９６号公報に示された回路を説明する。
図５はその主要部の回路図であり、ＢＩＳＴ回路の比較
部を示す。この回路は、ＲＡＭからの読み出しデータが
端子Ｄｏｕｔに入り、読み出しデータの期待値の反転信
号が端子ＳＯ１に入り、次段のインバータ８１で反転
し、期待値と同じ値になる。そしてＸＯＲ８２で比較さ
れた結果が、ＮＡＮＤ８４、ラッチ回路８０のＮＡＮＤ
８５を経由してＤ−ＦＦ８６に取り込まれ、出力ＦＦＡ
ＩＬへと出力される。この回路は、単なるデータとして
ではなく、ＸＯＲ８２で照合しＰＡＳＳまたはＦＡＩＬ
結果を０と１の信号に単純化出来る所にメリットがあ
る。

【００１４】

【発明が解決しようとする課題】上述したように従来技
術においては、テストすべきチップ毎に各出力端子の出
力結果が異なる可能性があり、情報量として大きくなっ
ており、均一な尺度あるいは出力結果として取り出す機
能がないため、１度の針立てで複数のペレットを測定す
る時、その出力は選択回路などにより、ペレット単位で
切り替えて正常または異常の判定をしなければならず時
間がかかるという問題がある。

【００１５】また、他の従来技術では、出力結果を統合
する機能がなく、出力選択回路を使用していないので、
複数チップを同時測定するために、各出力パッドをチッ
プ外に配置すると、ピン数による測定装置の制限などが
出てくる。例えば、２０チップ同時に１００の出力（Ｉ
／Ｏ含む）を同時に測定するとなると、（２０×１００
＝）２０００ピンが必要になる。一部の出力を見るだけ
であれば有効であるが、チップの全出力を複数チップ同
時に測定するのは困難となる。

【００１６】さらに、ＲＡＭなどのメモリから取り出さ
れるデータは、元の期待値が、１か０しかないため、簡
単な回路では問題ないが、ロジック系の回路となると１
と０以外にハイ・インピーダンスや不定といった期待値
もあり、従来の構成では正しくＰａｓｓかＦａｉｌとし
て結果を取り出す事が困難となる。

【００１７】本発明の目的は、これらの問題を解決し、
ＬＳＩ製造工程の一段階のウェハーテストにおける、複
数チップ同時測定の各出力を同時に出力できるようにし
た半導体集積回路試験装置を提供することにある。

【００１８】

【課題を解決するための手段】本発明の半導体集積回路
試験装置の構成は、外部測定装置からの期待値信号をプ
ローブカード経由でそれぞれ入力すると共に、テストす
べき複数の半導体集積回路チップの外側にそれぞれ配置
された複数の入力信号パッドと、これら複数の入力信号
パッドからの期待値信号を前記複数の半導体集積回路チ
ップからの出力信号とそれぞれ照合する照合回路部と、
前記複数の半導体集積回路チップからの各出力信号が不
定またはフローティング時にを前記照合回路部の判定出
力を外部端子からの入力により次段回路に伝達させない
ようにした第１のスイッチ回路と、これら第１のスイッ
チ回路の各出力を保持し、かつ前記外部端子からの入力
により出力状態を一定値に保持する第１の保持回路と、
これら第１の保持回路からの出力を前記複数の半導体集
積回路チップの各チップ毎に保持し、かつある半導体集
積回路チップの出力信号が不良となった時、その判定結
果が消えないよう保持する第２の保持回路とを備えたこ
と特徴とする。

【００１９】また本発明において、第２の保持回路の出
力の複数の半導体集積回路チップの各最終判定結果を、
これら半導体集積回路チップの配置順にシリアルに出力
する出力回路を有することができる。

【００２０】本発明の構成によれば、ウェハー上の半導
体集積回路チップの出力切り替えせずに、複数のチップ
まとめて同時に測定し、その測定結果も１つの出力端子
から取り出すことができる。

【００２１】本発明によれば、本来、１箇所の出力端子
の情報量は、各パターンサイクル毎にあり、例えば５０
００パターンであれば情報量も５０００であるが、各端
子の出力照合手段で、良否（ＰａｓｓまたはＦａｉｌ）
と言った２つの情報に置き替わり、期待値入力により同
時出力チェックが実現出来ている。

【００２２】また、ある１箇所の出力期待値が不定であ
った場合、照合がうまくいかず、正しいい良否結果デー
タが得られれない可能性がある為、信号の伝搬を止める
手段により次段への伝搬を止めることができ、また信号
がフローティング状態になった時も前の良否結果を保持
しておくことができる。さらに、チップ単位での良否結
果を判定する手段により、チェック時点よりもさらに情
報量を減らせる。すなわち、（ピン数／チップ）×２
（良否データ）が１チップ×２（良否データ）となる。

【００２３】また、チップ単位での良否結果を保持する
手段で、１度でもＦａｉｌが伝搬すると、保存回路部は
Ｆａｉｌを保持したまま、前段を切り離す様になってい
るので、出力用パッドをチップ毎に設けるのでなく、チ
ップの配置順にシリアルに取り出すシリアルデータ転送
部と接続する事により、１箇所の出力用パッドから結果
を取り出せる。

【００２４】

【発明の実施の形態】次に本発明の実施形態を図により
説明する。図１は本発明の実施形態を説明するブロック
図であり、半導体ウェハー上に試験用ＩＣチップを配設
した場合を示している。本実施形態は、ウェハー上のＩ
Ｃチップ７〜１０を出力切り替えせずに、複数チップま
ためて同時測定し、その結果も１箇所の出力より取り出
すようにしている。すなわち、ＩＣチップ７〜１０の各
端子の出力が正しいか否か照合する手段１１と、出力不
定時の時、その信号の伝搬を止める手段４、２６〜２８
と、各端子の良否結果を保持する第１の保持手段１４、
１５、１６と、チップ単位での良否結果を判定する手段
１７と、チップ単位での良否結果を保存する第２の保持
手段１８〜２１と、チップ単位の良否結果を外部へ伝え
るシリアルデータ転送２２〜２５とを含んでいる。

【００２５】この回路は、各ＩＣチップ７〜１０に対
し、チップ外のエリアに電源用パッド３８、Ｉ／Ｏ端子
用パッド１、入力端子用パッド２、接地（ＧＮＤ）用パ
ッド３６があり、各ＩＣチップ７〜１０の電源、Ｉ／Ｏ
端子、入力端子、接地端子と並列に接続されている。ま
た、チップ内の出力パッド３５及び、チップ内Ｉ／Ｏパ
ッド４０は、ＥＸＯＲ，ＥＸＮＯＲ等からなる出力照合
用回路１１、１２、１３と配線されている。各出力照合
用回路１１、１２、１３は、各出力に対応している期待
値入力用パッド３とも接続されている。

【００２６】以下、出力照合用回路１１の出力先をとり
出して説明する。出力照合用回路１１の出力は、トラン
スファーゲート等からなる信号伝搬防止回路２６と接続
され、これらを駆動するための入力信号が第１スイッチ
用パッド４に接続されている。これら信号伝搬防止回路
２６は、第１の保持回路１４とＮＡＮＤ回路からなるチ
ップ別判定回路１７を経由し、第２の保持回路１８と接
続している。第２の保持回路１８〜２１の各出力は、通
常Ｄ−ＦＦなどで構成されたシフトレジスタからなるシ
リアルデータ転送部２２〜２５に接続する。

【００２７】同時測定対象となる複数ＩＣチップ単位
で、Ｉ／Ｏ端子用パッド１、入力端子用パッド２、電源
用パッド３４、接地パッド３６、期待値入力用パッド
３、第１スイッチ用パッド４、第２スイッチ用パッド５
が共用される。実際には各チップに対し並列に接続する
形を取り、他のチップも同様の構成となる。なお図１で
は、４個のチップに対しての接続関係を示しているが、
同様の構成で５０個とか１００個とかの単位で構成する
事も可能である。

【００２８】なお、第２の保持回路１８〜２１とシリア
ルデータ転送部２２〜２５との間は、信号ライン上での
衝突を避けるため、第２スイッチ３１〜３３、バスファ
イト防止用スイッチ３７〜３９及び、これらを駆動する
ための第２スイッチ用パッド５と接続されている。

【００２９】次に本実施形態の動作について説明する。
まず図１において、ＬＳＩテスタ等の外部測定装置から
プローブカードの針先を経由して、Ｉ／Ｏ端子用パッド
１と入力端子用パッド２から検査用テストパターンを印
加し、各ＩＣチップ７〜１０へ信号を加える。この時、
電源用パッド３４、ＧＮＤ用パッド３６もプローブカー
ドを介して外部測定装置と接続されている。

【００３０】次に、前述の検査用テストパターンの印加
により、各チップの出力パッド３０（Ｉ／Ｏパッド４０
含む）から信号が出力されるので、出力照合用回路１１
〜１３で、各チップの出力毎に期待値と照合されるが、
各出力毎の期待値を外部測定装置及びプローブカード経
由で、期待値入力用パッド３へ同時に入力する。この時
点で各端子の出力情報は良否データ（ＰａｓｓかＦａｉ
ｌ）の２値に変わる。これら照合回路として、Ｅｘｃｌ
ｕｓｉｖｅ−ＮＯＲが使用され、例えば期待値が「１」
であり、実際の出力が「０」であると出力は「０」、逆
に期待値と同じ「１」であると出力は「１」となり、そ
の時の出力「１」を良（Ｐａｓｓ）、「０」を否（Ｆａ
ｉｌ）として扱う事が可能となる。更に期待値入力用パ
ッド３を介して送られてくる期待値を各チップ７〜１０
で共用し、各チップの各出力（３５等）毎に出力照合用
回路を設ける事で、複数チップの各出力を同時試験で
き、この場合はチップ毎の出力切り替えは不要となる。

【００３１】次に、信号伝搬防止回路２６〜２８は、出
力照合用回路１１〜１３から期待値との照合結果が出力
される時、元の期待値の「１」か「０」が不明で不定の
場合はＰａｓｓかＦａｉｌの判定が不要にも拘らず判定
を行い、仮にＦａｉｌに判定されると問題となるので、
期待値不定の場合は、第１スイッチ用パッド４より信号
を入力し、出力照合用判定回路からの出力を次段へ伝搬
させないようにしている。図１では、第１スイッチ用パ
ッド４に「０」を入力する事で、第１スイッチ２６をオ
フし、伝搬を止める事が出来る。この時、第１スイッチ
２６がオフとなると次段の入力はフローティングとなる
ので、第１の保持回路１４（１５，１６も同様）を配置
する事で、フローティングによる誤動作を防いでいる。

【００３２】ここで、第１の保持回路１４について、図
２（ａ）の回路図を用いて説明する。この回路は、ＭＯ
Ｓトランジスタからなる保持用スイッチ４１と、バッフ
ァ４２〜４４とから構成される。第１スイッチ２６をオ
フさせる為、第１スイッチ用パッド４に「０」を入力す
ると、保持用スイッチ４１はオンとなるのでバッファ４
４は「１」を保持できる。このため第１スイッチ２６を
オフした事によるフローティング状態がバッファ４２，
４３で発生しても次段以降への影響はない。

【００３３】再び図１に戻って、ＮＡＮＤ回路からなる
チップ判定回路１７は、ＩＣチップの全出力照合結果を
入力するが、１箇所でも出力照合回路１１，１２，１３
からＦａｉｌと設定された「０」が出力されると、ＮＡ
ＮＤ１７からは「１」が出力され、この時点で、１つの
チップがＰａｓｓかＦａｉｌか判定される事になる。

【００３４】次にチップ別判定回路１７からの出力を保
持する第２の保持回路１８の動作を、図２（ｂ）により
説明する。この回路は、ＭＯＳトランジスタのスイッチ
回路４７，４９と、インバータ４５，４６と、バッファ
４８，５０とから構成される。チップ別判定回路１７か
らの出力は、Ｐａｓｓであれば「０」Ｆａｉｌであれば
「１」となるが、Ｐａｓｓの時はインバータ４５の出力
は「１」となり、スイッチ４７はオンのままであり、こ
の時バッファ５０を介してスイッチ４９がオフとなるの
で、インバータ４６の出力は止められる。次にＦａｉｌ
の時はインバータ４５の出力は「０」となりスイッチ４
７はオフとなる。これは一度でもＦａｉｌすると、後の
結果がＰａｓｓしてもＦａｉｌした事を記録が消えない
様にするためである。これを考慮して第２の保持回路１
８〜２１がある。スイッチ４７がオフとなる前にスイッ
チ４９がオン（バッファ４８とバッファ５０の段数差に
よる）し、インバータ４５の出力「０」がインバータ４
６を介して「１」が出力されインバータ４５のフローテ
ィングを防ぐことになる。

【００３５】最後に、シリアルデータ転送部２２〜２５
であるが、各ＩＣチップ７〜１０毎の良否結果をシフト
レジスタ構成にしたフリップフロップにてシリアルに外
部に取り出す様になっている。一度クロック用パッド２
９からクロックを１回入力し、シリアルデータ転送部の
フリップフロップ２２〜２５の出力に値を取り込み、第
２スイッチ用パッド５に「０」を入れてチップ別判定回
路側と分離し、後はクロックパッド２９からクロック信
号を連続して入力し、外部へデータを送り出す。

【００３６】

【発明の効果】以上説明したように本発明によれば、各
ＩＣチップのに対して、それぞれの出力を照合する回路
部と、期待値を同時に参照できる共用可能な入力部とを
設け、またロジック各品種に対応できるように、出力不
定時の照合結果の伝達を防いでいるので、複数チップを
同時にまとめて測定でき、その測定時間を大幅に短縮し
りことができる。また、ＩＣチップ単位の良否結果を判
定できる回路とその結果をシリアルに取り出す回路とを
有するので、同時測定のための出力ピン数を極力抑える
ことができ、入出力ピン数による試験装置の制限を受け
なくなるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施形態を説明するウェハ上のブロ
ック接続図。

【図２】図１の保持回路部分の二例を示す回路図。

【図３】従来例の半導体集積回路を説明するウェハ上の
ブロック接続図。

【図４】従来例のテスト回路を含む半導体集積回路のウ
ェハ上のレイアウト図。

【図５】従来例の他の半導体集積回路の出力照合部のブ
ロック接続図。

【符号の説明】

１ Ｉ／Ｏ端子用パッド ２ 入力端子用パッド ３ 期待値入力パッド ４，５ スイッチ用パッド ６ パターン配線 ７〜１０，３６ ＬＳＩチップ １１〜１３ 出力照合回路 １４〜１６，１８〜２１ 保持回路 ２２〜２５ シリアルデータ転送部 ２６〜２８ 信号伝搬防止回路 ２９ クロック用パッド ３０ 出力端パッド ３１〜３３，３７〜３９，４７，６５〜６８ スイッ
チ回路 ３４ 電源パッド ３５ 出力パッド ３６ 接地パッド ４０ Ｉ／Ｏパッド ４１ 保持用スイッチ ４２〜４４，４８〜５０ バッファ ４５，４６，８１ インバータ ５１，５２ チップ ５３ テスト回路 ５４〜５８，６１〜６４ ボンディングパッド ５９ 入力デコーダ ６０ 出力デコーダ ７０ ウェハテスト回路 ７１ チップ領域 ７２ ダイシングライン領域 ７３ パッド ８０ ラッチ回路 ８２，８３ ＥＸ―ＯＲ回路 ８４，８５ ＮＡＮＤ回路 ８６ Ｄ―ＦＦ回路 ８７ ＯＲ回路 ８８ ＡＮＤ回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/822 H01L 27/04

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 外部測定装置からの期待値信号をプロー
   ブカード経由でそれぞれ入力すると共に、テストすべき
   複数の半導体集積回路チップの外側にそれぞれ配置され
   た複数の入力信号パッドと、これら複数の入力信号パッ
   ドからの期待値信号を前記複数の半導体集積回路チップ
   からの出力信号とそれぞれ照合する照合回路部と、前記
   複数の半導体集積回路チップからの各出力信号が不定ま
   たはフローティング時にを前記照合回路部の判定出力を
   外部端子からの入力により次段回路に伝達させないよう
   にした第１のスイッチ回路と、これら第１のスイッチ回
   路の各出力を保持し、かつ前記外部端子からの入力によ
   り出力状態を一定値に保持する第１の保持回路と、これ
   ら第１の保持回路からの出力を前記複数の半導体集積回
   路チップの各チップ毎に保持し、かつある半導体集積回
   路チップの出力信号が不良となった時、その判定結果が
   消えないよう保持する第２の保持回路とを備えたことを
   特徴とする半導体集積回路試験装置。
2. 【請求項２】 第２の保持回路の出力の複数の半導体集
   積回路チップの各最終判定結果を、これら半導体集積回
   路チップの配置順にシリアルに出力する出力回路を有す
   る請求項１記載の半導体集積回路試験装置。
3. 【請求項３】 第１の保持回路が、第１のスイッチ回路
   の出力を受ける第１のバッファと、この第１のバッファ
   の出力端を外部端子からの入力により一定値に保持する
   保持用スイッチと、前記第１のバッファの出力端を入力
   端とする第２のバッファとからなる請求項１または２記
   載の半導体集積回路試験装置。
4. 【請求項４】 第２の保持回路が、第１の保持回路の結
   果出力を切替入力する第２のスイッチ回路と、この第２
   のスイッチ回路の出力を入力する第１のインバータと、
   この第１のインバータの出力を前記第２のスイッチ回路
   を切替える制御信号として遅延出力する第３のバッファ
   と、前記第１のインバータの出力を反転する第２のイン
   バータと、この第２のインバータの出力を切替えて前記
   第１のインバータの入力に接続する第３のスイッチ回路
   と、前記第１のインバータの出力を前記第２のスイッチ
   回路を切替える制御信号として供給する第４のバッファ
   回路とを含む請求項１または２記載の半導体集積回路試
   験装置。