JP3487810B2 - バウンダリスキャン回路およびその方法 - Google Patents
バウンダリスキャン回路およびその方法Info
- Publication number
- JP3487810B2 JP3487810B2 JP2000167721A JP2000167721A JP3487810B2 JP 3487810 B2 JP3487810 B2 JP 3487810B2 JP 2000167721 A JP2000167721 A JP 2000167721A JP 2000167721 A JP2000167721 A JP 2000167721A JP 3487810 B2 JP3487810 B2 JP 3487810B2
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- test data
- input
- terminal
- boundary scan
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【発明の属する技術分野】本発明はバウンダリスキャン
回路およびその方法に関し、特に複数の集積回路デバイ
スが搭載された基板回路の実装不良や接続不良等の検査
に適用されるバウンダリスキャン回路およびその方法に
関する。
回路およびその方法に関し、特に複数の集積回路デバイ
スが搭載された基板回路の実装不良や接続不良等の検査
に適用されるバウンダリスキャン回路およびその方法に
関する。
【０００２】
【従来の技術】集積回路デバイスの集積度が向上して寸
法も縮小化してきたため、複数の集積回路デバイスが実
装された基板回路の動作確認や接続状態等の検査を行う
場合に、測定機のプローブを集積回路デバイスのピンに
直接接続させることが困難になっている。特にピン間隔
が狭いＱＦＰパッケージ（Ｑｕａｄ Ｆｌａｔ Ｐａｃ
ｋａｇｅ）やＢＧＡパッケージ（Ｂａｌｌ Ｇｌｉｄ
Ａｒｒａｙ）等の集積回路デバイスが複数搭載される基
板回路ではそのピンにプローブを接触させることができ
ない。
法も縮小化してきたため、複数の集積回路デバイスが実
装された基板回路の動作確認や接続状態等の検査を行う
場合に、測定機のプローブを集積回路デバイスのピンに
直接接続させることが困難になっている。特にピン間隔
が狭いＱＦＰパッケージ（Ｑｕａｄ Ｆｌａｔ Ｐａｃ
ｋａｇｅ）やＢＧＡパッケージ（Ｂａｌｌ Ｇｌｉｄ
Ａｒｒａｙ）等の集積回路デバイスが複数搭載される基
板回路ではそのピンにプローブを接触させることができ
ない。
【０００３】このような基板回路の動作確認や接続状態
等の検査手法として、バウンダリスキャン（Ｂｏｕｎｄ
ａｒｙ Ｓｃａｎ）と呼ばれるテスト方法が適用されて
いる。
等の検査手法として、バウンダリスキャン（Ｂｏｕｎｄ
ａｒｙ Ｓｃａｎ）と呼ばれるテスト方法が適用されて
いる。
【０００４】図３は従来のバウンダリスキャン回路の一
例を示すブロック図であり、基板回路上に複数の集積回
路デバイスが実装された場合を示している。ここでは図
を簡単にするために、３個の集積回路デバイス１，２，
３を示している。
例を示すブロック図であり、基板回路上に複数の集積回
路デバイスが実装された場合を示している。ここでは図
を簡単にするために、３個の集積回路デバイス１，２，
３を示している。
【０００５】各集積回路デバイス１，２，３には、内部
ロジックと、パラレルに入力するデータを受ける入力端
子（ＰＩ端子）と、データをパラレルに出力する出力端
子（ＰＯ端子）と、外部の検査装置（図示せず）からシ
リアルに入力するバウンダリスキャンのテストデータ入
力端子（ＴＤＩ（Ｔｅｓｔ Ｄａｔａ Ｉｎｐｕｔ）端
子）と、テストデータの出力端子（ＴＤＯ（Ｔｅｓｔ
Ｄａｔａ Ｏｕｔｐｕｔ）端子）と、テストデータを保
持し転送するバウンダリスキャンセル（ＢＳＣ）と、外
部の検査装置（図示せず）から供給されるＴＭＳ信号
（ＴＭＳ：Ｔｅｓｔ Ｍｏｄｅ Ｓｅｌｅｃｔ）および
ＴＣＫ信号（ＴＣＫ：Ｔｅｓｔ ＣｌｏｃＫ）に応じ
て、テストデータをＢＳＣのルートに送出したり、バイ
パスレジスタ（ＢＹＰ）を介してバイパスさせたり制御
するテスト・アクセス・ポート（ＴＡＰ）とがそれぞれ
設けられている。
ロジックと、パラレルに入力するデータを受ける入力端
子（ＰＩ端子）と、データをパラレルに出力する出力端
子（ＰＯ端子）と、外部の検査装置（図示せず）からシ
リアルに入力するバウンダリスキャンのテストデータ入
力端子（ＴＤＩ（Ｔｅｓｔ Ｄａｔａ Ｉｎｐｕｔ）端
子）と、テストデータの出力端子（ＴＤＯ（Ｔｅｓｔ
Ｄａｔａ Ｏｕｔｐｕｔ）端子）と、テストデータを保
持し転送するバウンダリスキャンセル（ＢＳＣ）と、外
部の検査装置（図示せず）から供給されるＴＭＳ信号
（ＴＭＳ：Ｔｅｓｔ Ｍｏｄｅ Ｓｅｌｅｃｔ）および
ＴＣＫ信号（ＴＣＫ：Ｔｅｓｔ ＣｌｏｃＫ）に応じ
て、テストデータをＢＳＣのルートに送出したり、バイ
パスレジスタ（ＢＹＰ）を介してバイパスさせたり制御
するテスト・アクセス・ポート（ＴＡＰ）とがそれぞれ
設けられている。
【０００６】ＢＳＣは、ＰＩ端子およびＰＯ端子にそれ
ぞれ対応して設けられている。図３では、ＰＩ端子側お
よびＰＯ端子側に対応してそれぞれ5個ずつ設けられて
いる。そして、テスト時においては、ＴＤＩ端子からシ
リアルに入力されるテストデータをＴＤＯ端子に向けて
シリアルに転送して出力したり、ＰＩ端子にパラレルに
入力されたデータを一旦格納した後にＴＤＯ端子へシリ
アルに転送して出力したり、あるいは、ＴＤＩ端子から
シリアルに入力されるテストデータをＰＯ端子側のＢＳ
Ｃへ転送してＰＯ端子からパラレルに出力したりする。
ぞれ対応して設けられている。図３では、ＰＩ端子側お
よびＰＯ端子側に対応してそれぞれ5個ずつ設けられて
いる。そして、テスト時においては、ＴＤＩ端子からシ
リアルに入力されるテストデータをＴＤＯ端子に向けて
シリアルに転送して出力したり、ＰＩ端子にパラレルに
入力されたデータを一旦格納した後にＴＤＯ端子へシリ
アルに転送して出力したり、あるいは、ＴＤＩ端子から
シリアルに入力されるテストデータをＰＯ端子側のＢＳ
Ｃへ転送してＰＯ端子からパラレルに出力したりする。
【０００７】従来例では、図３に示したように、基板回
路上の複数の集積回路デバイス間のＴＤＩ端子およびＴ
ＤＯ端子を直列に接続し、一本のスキャンパスが形成さ
れるように構成している。
路上の複数の集積回路デバイス間のＴＤＩ端子およびＴ
ＤＯ端子を直列に接続し、一本のスキャンパスが形成さ
れるように構成している。
【０００８】すなわち、基板回路のテストデータ入力端
子（図示せず）と集積回路デバイス１のＴＤＩ端子とが
接続され、集積回路デバイス１のＴＤＯ端子と集積回路
デバイス２のＴＤＩ端子とが接続され、集積回路デバイ
ス２のＴＤＯ端子と集積回路デバイス３のＴＤＩ端子と
が接続され、集積回路デバイス３のＴＤＯ端子と基板回
路のテストデータ出力端子（図示せず）とが接続されて
いる。
子（図示せず）と集積回路デバイス１のＴＤＩ端子とが
接続され、集積回路デバイス１のＴＤＯ端子と集積回路
デバイス２のＴＤＩ端子とが接続され、集積回路デバイ
ス２のＴＤＯ端子と集積回路デバイス３のＴＤＩ端子と
が接続され、集積回路デバイス３のＴＤＯ端子と基板回
路のテストデータ出力端子（図示せず）とが接続されて
いる。
【０００９】バウンダリスキャンにより基板回路上の集
積回路デバイスの接続不良を検査するときは、集積回路
デバイス１のＴＤＩ端子に、外部の検査装置（図示せ
ず）により生成された入力テストデータ（ＴＤＩ信号）
を入力する。
積回路デバイスの接続不良を検査するときは、集積回路
デバイス１のＴＤＩ端子に、外部の検査装置（図示せ
ず）により生成された入力テストデータ（ＴＤＩ信号）
を入力する。
【００１０】例えば、集積回路デバイス１のＰＯ端子の
第２番目と集積回路デバイス２の第４番目のＰＩ端子と
の間に接続不良個所Ｐがある場合、ＴＤＩ信号として５
ビットのデータ「１１１１１」を集積回路デバイス１の
ＴＤＩ端子にシリアルに入力する。そして、集積回路デ
バイス１のＢＳＣを介してＰＯ端子側のＢＳＣに向けて
転送した後、集積回路デバイス１のＰＯ端子を介して集
積回路デバイス２のＰＩ端子側のＢＳＣへデータ「１１
１１１」をパラレルに出力させる。
第２番目と集積回路デバイス２の第４番目のＰＩ端子と
の間に接続不良個所Ｐがある場合、ＴＤＩ信号として５
ビットのデータ「１１１１１」を集積回路デバイス１の
ＴＤＩ端子にシリアルに入力する。そして、集積回路デ
バイス１のＢＳＣを介してＰＯ端子側のＢＳＣに向けて
転送した後、集積回路デバイス１のＰＯ端子を介して集
積回路デバイス２のＰＩ端子側のＢＳＣへデータ「１１
１１１」をパラレルに出力させる。
【００１１】このとき、集積回路デバイス１の第２番目
のＰＯ端子と集積回路デバイス２の第４番目のＰＩ端子
との間に接続不良があり、この接続不良個所に対応する
集積回路デバイス２の第４番目のＰＩ端子のＢＳＣには
データ「１」が伝送されず、当初のデータ「０」のまま
となる。このため、集積回路デバイス２のＰＩ端子側の
ＢＳＣからＴＤＯ端子にシリアルに転送されるデータは
「１０１１１」となる。このデータを集積回路デバイス
３のバイパスレジスタを経由して取り出すことにより、
接続不良個所を特定できる。
のＰＯ端子と集積回路デバイス２の第４番目のＰＩ端子
との間に接続不良があり、この接続不良個所に対応する
集積回路デバイス２の第４番目のＰＩ端子のＢＳＣには
データ「１」が伝送されず、当初のデータ「０」のまま
となる。このため、集積回路デバイス２のＰＩ端子側の
ＢＳＣからＴＤＯ端子にシリアルに転送されるデータは
「１０１１１」となる。このデータを集積回路デバイス
３のバイパスレジスタを経由して取り出すことにより、
接続不良個所を特定できる。
【００１２】
【発明が解決しようとする課題】上述したように従来例
は、バウンダリスキャンにより基板回路上の複数の集積
回路デバイスの実装不良や接続不良等を検査する場合、
入力テストデータ（ＴＤＩ信号）が、各集積回路デバイ
スの全てを直列に通過するようにスキャンパスを形成し
ている。しかし、集積回路デバイスの実装不良や接続不
良等により、一部の集積回路デバイスのＴＤＯ端子と次
の集積回路デバイスのＴＤＩ端子間でスキャンパスが開
放（断線）した場合、例えば、図３において、集積回路
デバイス２のＴＤＯ端子と集積回路デバイス３のＴＤＩ
端子との間のＱ点が開放（断線）した場合、出力テスト
データが得られないので検査ができないことになる。
は、バウンダリスキャンにより基板回路上の複数の集積
回路デバイスの実装不良や接続不良等を検査する場合、
入力テストデータ（ＴＤＩ信号）が、各集積回路デバイ
スの全てを直列に通過するようにスキャンパスを形成し
ている。しかし、集積回路デバイスの実装不良や接続不
良等により、一部の集積回路デバイスのＴＤＯ端子と次
の集積回路デバイスのＴＤＩ端子間でスキャンパスが開
放（断線）した場合、例えば、図３において、集積回路
デバイス２のＴＤＯ端子と集積回路デバイス３のＴＤＩ
端子との間のＱ点が開放（断線）した場合、出力テスト
データが得られないので検査ができないことになる。
【００１３】また、集積回路デバイス毎に個別に検査し
ようとする場合は、その検査が複雑化するという問題点
を有している。
ようとする場合は、その検査が複雑化するという問題点
を有している。
【００１４】本願発明の目的は、一部の集積回路デバイ
スにおいてスキャンパスが開放（断線）しても、複雑な
回路構成にすることなく、確実且つ容易に基板回路上の
複数の集積回路デバイスの実装不良や接続不良等を検査
することができるバウンダリスキャン回路およびその方
法を提供することにある。
スにおいてスキャンパスが開放（断線）しても、複雑な
回路構成にすることなく、確実且つ容易に基板回路上の
複数の集積回路デバイスの実装不良や接続不良等を検査
することができるバウンダリスキャン回路およびその方
法を提供することにある。
【００１５】
【課題を解決するための手段】本発明のバウンダリスキ
ャン回路は、ピン端子に対応してバウンダリスキャンセ
ル（ＢＳＣ）を有する複数の集積回路デバイスが搭載さ
れた基板回路の実装不良や接続不良等を検査するバウン
ダリスキャン回路であって、外部の検査装置により生成
されて前記基板回路にシリアルに入力する入力テストデ
ータを前記複数の集積回路デバイスのテストデータ入力
端子に並列にそれぞれ供給し、前記複数の集積回路デバ
イスのテストデータ出力端子からそれぞれ出力される出
力テストデータの内一つを前記外部の検査装置から供給
される選択信号に応じて選択して前記外部の検査装置へ
送出するセレクタを有するバウンダリスキャン回路にお
いて、前記外部の検査装置が前記入力テストデータに前
記セレクタの選択情報ビットを含めて送出したときに、
前記入力テストデータから前記選択情報ビットを抽出し
て前記選択信号を生成する選択信号生成手段を備える。
ャン回路は、ピン端子に対応してバウンダリスキャンセ
ル（ＢＳＣ）を有する複数の集積回路デバイスが搭載さ
れた基板回路の実装不良や接続不良等を検査するバウン
ダリスキャン回路であって、外部の検査装置により生成
されて前記基板回路にシリアルに入力する入力テストデ
ータを前記複数の集積回路デバイスのテストデータ入力
端子に並列にそれぞれ供給し、前記複数の集積回路デバ
イスのテストデータ出力端子からそれぞれ出力される出
力テストデータの内一つを前記外部の検査装置から供給
される選択信号に応じて選択して前記外部の検査装置へ
送出するセレクタを有するバウンダリスキャン回路にお
いて、前記外部の検査装置が前記入力テストデータに前
記セレクタの選択情報ビットを含めて送出したときに、
前記入力テストデータから前記選択情報ビットを抽出し
て前記選択信号を生成する選択信号生成手段を備える。
【００１６】 前記選択信号生成手段は、前記入力テス
トデータを受けて前記選択情報ビットをパラレルビット
として抽出する前記複数の集積回路デバイスの内の特定
の一つの集積回路デバイスと、前記パラレルビットを受
けて前記選択信号を生成するデコーダ回路とを有する。
トデータを受けて前記選択情報ビットをパラレルビット
として抽出する前記複数の集積回路デバイスの内の特定
の一つの集積回路デバイスと、前記パラレルビットを受
けて前記選択信号を生成するデコーダ回路とを有する。
【００１７】 本発明のバウンダリスキャン方法は、ピ
ン端子に対応してバウンダリスキャンセル（ＢＳＣ）を
有する複数の集積回路デバイスが搭載された基板回路の
実装不良や接続不良等を検査するバウンダリスキャン方
法であって、外部の検査装置により生成されて前記基板
回路にシリアルに入力する入力テストデータを前記複数
の集積回路デバイスのテストデータ入力端子に並列にそ
れぞれ供給し、前記複数の集積回路デバイスのテストデ
ータ出力端子からそれぞれ出力される出力テストデータ
の内一つを前記外部の検査装置から供給される選択信号
に応じて選択するバウンダリスキャン方法において、前
記外部の検査装置が前記入力テストデータに選択情報ビ
ットを含めて送出したときに、前記入力テストデータか
ら前記選択情報ビットを抽出して前記選択信号を生成す
る。
ン端子に対応してバウンダリスキャンセル（ＢＳＣ）を
有する複数の集積回路デバイスが搭載された基板回路の
実装不良や接続不良等を検査するバウンダリスキャン方
法であって、外部の検査装置により生成されて前記基板
回路にシリアルに入力する入力テストデータを前記複数
の集積回路デバイスのテストデータ入力端子に並列にそ
れぞれ供給し、前記複数の集積回路デバイスのテストデ
ータ出力端子からそれぞれ出力される出力テストデータ
の内一つを前記外部の検査装置から供給される選択信号
に応じて選択するバウンダリスキャン方法において、前
記外部の検査装置が前記入力テストデータに選択情報ビ
ットを含めて送出したときに、前記入力テストデータか
ら前記選択情報ビットを抽出して前記選択信号を生成す
る。
【００１８】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００１９】図１は本発明の一実施形態を示すブロック
図である。図を簡単にするために、基板回路上に３個の
集積回路デバイス１，２，３が実装された場合を示して
いる。
図である。図を簡単にするために、基板回路上に３個の
集積回路デバイス１，２，３が実装された場合を示して
いる。
【００２０】各集積回路デバイス１，２，３には、図３
に示した従来例と同様に、内部ロジックと、パラレルに
入力するデータを受ける入力端子（ＰＩ端子）と、デー
タをパラレルに出力する出力端子（ＰＯ端子）と、外部
の検査装置（図示せず）からシリアルに入力するバウン
ダリスキャンのテストデータ入力端子（ＴＤＩ端子）
と、テストデータの出力端子（ＴＤＯ端子）と、テスト
データを保持し転送するバウンダリスキャンセル（ＢＳ
Ｃ）と、外部の検査装置（図示せず）から供給されるＴ
ＭＳ信号（ＴＭＳ：Ｔｅｓｔ Ｍｏｄｅ Ｓｅｌｅｃ
ｔ）およびＴＣＫ信号（ＴＣＫ：Ｔｅｓｔ Ｃｌｏｃ
Ｋ）に応じて、テストデータをＢＳＣのルートに送出し
たり、バイパスレジスタ（ＢＹＰ）を介してバイパスさ
せたり制御するテスト・アクセス・ポート（ＴＡＰ）と
がそれぞれ設けられている。
に示した従来例と同様に、内部ロジックと、パラレルに
入力するデータを受ける入力端子（ＰＩ端子）と、デー
タをパラレルに出力する出力端子（ＰＯ端子）と、外部
の検査装置（図示せず）からシリアルに入力するバウン
ダリスキャンのテストデータ入力端子（ＴＤＩ端子）
と、テストデータの出力端子（ＴＤＯ端子）と、テスト
データを保持し転送するバウンダリスキャンセル（ＢＳ
Ｃ）と、外部の検査装置（図示せず）から供給されるＴ
ＭＳ信号（ＴＭＳ：Ｔｅｓｔ Ｍｏｄｅ Ｓｅｌｅｃ
ｔ）およびＴＣＫ信号（ＴＣＫ：Ｔｅｓｔ Ｃｌｏｃ
Ｋ）に応じて、テストデータをＢＳＣのルートに送出し
たり、バイパスレジスタ（ＢＹＰ）を介してバイパスさ
せたり制御するテスト・アクセス・ポート（ＴＡＰ）と
がそれぞれ設けられている。
【００２１】ＢＳＣは、ＰＩ端子およびＰＯ端子にそれ
ぞれ対応して設けられていて、テスト時においては、Ｔ
ＤＩ端子からシリアルに入力されるテストデータをＴＤ
Ｏ端子に向けてシリアルに転送して出力したり、ＰＩ端
子にパラレルに入力されたデータを一旦格納した後にＴ
ＤＯ端子へシリアルに転送して出力したり、あるいは、
ＴＤＩ端子からシリアルに入力されるテストデータをＰ
Ｏ端子側のＢＳＣへ転送してＰＯ端子からパラレルに出
力したりする。
ぞれ対応して設けられていて、テスト時においては、Ｔ
ＤＩ端子からシリアルに入力されるテストデータをＴＤ
Ｏ端子に向けてシリアルに転送して出力したり、ＰＩ端
子にパラレルに入力されたデータを一旦格納した後にＴ
ＤＯ端子へシリアルに転送して出力したり、あるいは、
ＴＤＩ端子からシリアルに入力されるテストデータをＰ
Ｏ端子側のＢＳＣへ転送してＰＯ端子からパラレルに出
力したりする。
【００２２】さて、図３に示した従来例との相違点は、
外部の検査装置（図示せず）から供給される入力テスト
データ（ＴＤＩ信号）が、各集積回路デバイス１，２，
３の各ＴＤＩ端子に並列にそれぞれ入力される点であ
る。
外部の検査装置（図示せず）から供給される入力テスト
データ（ＴＤＩ信号）が、各集積回路デバイス１，２，
３の各ＴＤＩ端子に並列にそれぞれ入力される点であ
る。
【００２３】また、各集積回路デバイスのＴＤＯ端子か
らそれぞれ出力されるテストデータ（ＴＤＯ信号）は、
セレクタ５によりその一つが選択されて外部の検査装置
に送出される点である。
らそれぞれ出力されるテストデータ（ＴＤＯ信号）は、
セレクタ５によりその一つが選択されて外部の検査装置
に送出される点である。
【００２４】ここで、セレクタ５は、外部の検査装置か
ら供給される選択信号Ｓｓに応じて動作し、複数の集積
回路デバイスの内の検査対象の集積回路デバイスのＴＤ
Ｏ信号を一つ選択する。
ら供給される選択信号Ｓｓに応じて動作し、複数の集積
回路デバイスの内の検査対象の集積回路デバイスのＴＤ
Ｏ信号を一つ選択する。
【００２５】次に動作を説明する。
【００２６】バウンダリスキャンを行う場合、外部の検
査装置から供給されるＴＤＩ信号は、各集積回路デバイ
ス１，２，３のＴＤＩ端子にそれぞれ並列に入力する。
また、セレクタ５は、外部の検査装置から出力される選
択信号Ｓｓに応じて、検査対象の集積回路デバイスのＴ
ＤＯ端子から出力されるＴＤＯ信号を選択して外部の検
査装置へ送出する。
査装置から供給されるＴＤＩ信号は、各集積回路デバイ
ス１，２，３のＴＤＩ端子にそれぞれ並列に入力する。
また、セレクタ５は、外部の検査装置から出力される選
択信号Ｓｓに応じて、検査対象の集積回路デバイスのＴ
ＤＯ端子から出力されるＴＤＯ信号を選択して外部の検
査装置へ送出する。
【００２７】いま、例えば、集積回路デバイス１のＰＯ
端子の第２番目と集積回路デバイス２のＰＩ端子の第４
番目との間に接続不良個所Ｐがある場合、次のようにし
てその接続不良個所を特定することができる。
端子の第２番目と集積回路デバイス２のＰＩ端子の第４
番目との間に接続不良個所Ｐがある場合、次のようにし
てその接続不良個所を特定することができる。
【００２８】すなわち、まず、外部の検査装置からの入
力テストデータ（ＴＤＩ信号）として５ビットのシリア
ルデータ「１１１１１」を、各集積回路デバイス１，
２，３のＴＤＩ端子にそれぞれ入力する。また、外部の
検査装置からセレクタ５にＴＤＯ選択信号を送出させ、
集積回路デバイス２のＴＤＯ端子の出力データ（ＴＤＯ
信号）をセレクタ５に選択させる。
力テストデータ（ＴＤＩ信号）として５ビットのシリア
ルデータ「１１１１１」を、各集積回路デバイス１，
２，３のＴＤＩ端子にそれぞれ入力する。また、外部の
検査装置からセレクタ５にＴＤＯ選択信号を送出させ、
集積回路デバイス２のＴＤＯ端子の出力データ（ＴＤＯ
信号）をセレクタ５に選択させる。
【００２９】そして、各集積回路デバイスにおいて、Ｔ
ＤＩ端子にシリアルに入力されたテストデータ「１１１
１１」を、ＢＳＣを介してＰＯ端子側のＢＳＣに向けて
転送させた後、これらＰＯ端子に対応して接続されてい
る他の集積回路デバイスのＰＩ端子に向けてパラレルに
それぞれ出力させる。
ＤＩ端子にシリアルに入力されたテストデータ「１１１
１１」を、ＢＳＣを介してＰＯ端子側のＢＳＣに向けて
転送させた後、これらＰＯ端子に対応して接続されてい
る他の集積回路デバイスのＰＩ端子に向けてパラレルに
それぞれ出力させる。
【００３０】このとき、集積回路デバイス１において
は、ＴＤＩ端子にシリアルに入力されたテストデータ
「１１１１１」を、ＢＳＣを介してＰＯ端子側のＢＳＣ
に向けて転送させた後、これらＰＯ端子に対応して接続
されている集積回路デバイス２のＰＩ端子に向けてデー
タ「１１１１１」をパラレルに出力させる。
は、ＴＤＩ端子にシリアルに入力されたテストデータ
「１１１１１」を、ＢＳＣを介してＰＯ端子側のＢＳＣ
に向けて転送させた後、これらＰＯ端子に対応して接続
されている集積回路デバイス２のＰＩ端子に向けてデー
タ「１１１１１」をパラレルに出力させる。
【００３１】このとき、集積回路デバイス１のＰＯ端子
の第２番目と集積回路デバイス２の第４番目のＰＩ端子
との間に接続不良個所Ｐがあるので、この接続不良個所
に対応する集積回路デバイス２の第４番目のＰＩ端子の
ＢＳＣにはデータ「１」が伝送されず、当初のデータ
「０」のままとなる。このため、集積回路デバイス２の
ＰＩ端子側のＢＳＣからＴＤＯ端子にシリアルに転送さ
れるデータは「１０１１１」となる。
の第２番目と集積回路デバイス２の第４番目のＰＩ端子
との間に接続不良個所Ｐがあるので、この接続不良個所
に対応する集積回路デバイス２の第４番目のＰＩ端子の
ＢＳＣにはデータ「１」が伝送されず、当初のデータ
「０」のままとなる。このため、集積回路デバイス２の
ＰＩ端子側のＢＳＣからＴＤＯ端子にシリアルに転送さ
れるデータは「１０１１１」となる。
【００３２】集積回路デバイス２は、ＰＩ端子を介して
ＢＳＣにパラレルに入力したデータ「１０１１１」をＴ
ＤＯ端子に向けて転送し出力する。セレクタ５は、集積
回路デバイス２のＴＤＯ端子からシリアルに出力される
データ「１０１１１」を選択して外部の検査装置へ送出
する。外部の検査装置は、基板回路に送出したデータ
「１１１１１」と、集積回路デバイス２のＴＤＯ端子か
らシリアルに出力されるデータ「１０１１１」とを比較
して接続不良個所を解析する。
ＢＳＣにパラレルに入力したデータ「１０１１１」をＴ
ＤＯ端子に向けて転送し出力する。セレクタ５は、集積
回路デバイス２のＴＤＯ端子からシリアルに出力される
データ「１０１１１」を選択して外部の検査装置へ送出
する。外部の検査装置は、基板回路に送出したデータ
「１１１１１」と、集積回路デバイス２のＴＤＯ端子か
らシリアルに出力されるデータ「１０１１１」とを比較
して接続不良個所を解析する。
【００３３】なお、基板回路上に実装されている複数の
集積回路デバイスのＴＤＯ端子をセレクタ５により順番
に切り替えることによって、全ての集積回路デバイスに
ついて検査を実施することができる。
集積回路デバイスのＴＤＯ端子をセレクタ５により順番
に切り替えることによって、全ての集積回路デバイスに
ついて検査を実施することができる。
【００３４】このように、基板回路上の複数の集積回路
デバイスのＴＤＩ端子にテストデータを並列にそれぞれ
入力し、複数の集積回路デバイスの内の検査対象の集積
回路デバイスのＴＤＯ端子からのデータをセレクタによ
って選択することにより、常に１つの集積回路デバイス
のみが選択されたスキャンパスを作ることができるの
で、一部の集積回路デバイス間のスキャンパスが開放
（断線）していても、他の集積回路デバイスの検査が可
能となる。
デバイスのＴＤＩ端子にテストデータを並列にそれぞれ
入力し、複数の集積回路デバイスの内の検査対象の集積
回路デバイスのＴＤＯ端子からのデータをセレクタによ
って選択することにより、常に１つの集積回路デバイス
のみが選択されたスキャンパスを作ることができるの
で、一部の集積回路デバイス間のスキャンパスが開放
（断線）していても、他の集積回路デバイスの検査が可
能となる。
【００３５】例えば、図１において、集積回路デバイス
２のＴＤＯ端子側のＱ点が開放（断線）していても、集
積回路デバイス１および３については検査が可能であ
る。
２のＴＤＯ端子側のＱ点が開放（断線）していても、集
積回路デバイス１および３については検査が可能であ
る。
【００３６】また、複数の集積回路デバイスにおいて実
装不良や接続不良等が発生していても、複雑な回路構成
にすることなく、確実且つ容易に検査することができ
る。
装不良や接続不良等が発生していても、複雑な回路構成
にすることなく、確実且つ容易に検査することができ
る。
【００３７】なお、以上の説明では、セレクタ５は電気
的に動作するスイッチとしたが、機械的スイッチあるい
はジャンパ−ピン等を用いていることにより、回路構成
を更に簡素化できる。
的に動作するスイッチとしたが、機械的スイッチあるい
はジャンパ−ピン等を用いていることにより、回路構成
を更に簡素化できる。
【００３８】図２は他の実施形態を示すブロック図であ
る。
る。
【００３９】図１に示したものと同じ構成要素には同一
符号を付してある。また、図１に示した実施形態との相
違点は、セレクタ５に供給する選択信号を基板回路内で
生成するようにしている点である。
符号を付してある。また、図１に示した実施形態との相
違点は、セレクタ５に供給する選択信号を基板回路内で
生成するようにしている点である。
【００４０】このために、テスト時に外部の検査装置か
らの入力テストデータに含まれる選択情報を含むビット
を抽出する専用の集積回路デバイス４と、この集積回路
デバイス４により抽出された選択情報を含む複数ビット
に基づいてセレクタ５に供給する選択信号Ｓｓを生成す
るデコーダ回路６とを設けている。
らの入力テストデータに含まれる選択情報を含むビット
を抽出する専用の集積回路デバイス４と、この集積回路
デバイス４により抽出された選択情報を含む複数ビット
に基づいてセレクタ５に供給する選択信号Ｓｓを生成す
るデコーダ回路６とを設けている。
【００４１】外部の検査装置からの入力テストデータ
は、集積回路デバイス４のＴＤＩ端子に入力し、集積回
路デバイス４のＴＤＯ端子と他の集積回路デバイス１，
２，３の各ＴＤＩ端子とがそれぞれ並列に接続されてい
る。
は、集積回路デバイス４のＴＤＩ端子に入力し、集積回
路デバイス４のＴＤＯ端子と他の集積回路デバイス１，
２，３の各ＴＤＩ端子とがそれぞれ並列に接続されてい
る。
【００４２】ここで、集積回路デバイス４は、他の集積
回路デバイス１，２，３と同じ構成であり、テスト時以
外では通常のデータ処理を行う。
回路デバイス１，２，３と同じ構成であり、テスト時以
外では通常のデータ処理を行う。
【００４３】また、集積回路デバイス４のＰＯ端子の
内、所定の複数の端子がデコーダ回路６に接続されてお
り、デコーダ回路６は、これら所定の複数の端子に対応
するＢＳＣに保持された複数ビットのデータをパラレル
に受ける。そして、セレクタ５に供給する選択信号Ｓｓ
を生成する。なお、デコーダ回路６が集積回路デバイス
４のＢＳＣからパラレルに受けるビット数は、セレクタ
５が選択する信号数に応じて定められる。図２では、デ
コーダ回路６はパラレルに３ビットのデータをうけてい
るので、選択可能な信号数が最大8までの選択信号を生
成できる。
内、所定の複数の端子がデコーダ回路６に接続されてお
り、デコーダ回路６は、これら所定の複数の端子に対応
するＢＳＣに保持された複数ビットのデータをパラレル
に受ける。そして、セレクタ５に供給する選択信号Ｓｓ
を生成する。なお、デコーダ回路６が集積回路デバイス
４のＢＳＣからパラレルに受けるビット数は、セレクタ
５が選択する信号数に応じて定められる。図２では、デ
コーダ回路６はパラレルに３ビットのデータをうけてい
るので、選択可能な信号数が最大8までの選択信号を生
成できる。
【００４４】次に動作を説明する。
【００４５】最初に、検査すべき集積回路デバイスを選
択させる選択信号Ｓｓをセレクタ５に供給する。このた
めに、まず選択情報を含む入力テストデータ（ＴＤＩ信
号）を外部の検査装置に生成させ、集積回路デバイス４
のＴＤＩ端子にシリアルに入力する。例えば、集積回路
デバイス３のＴＤＯ端子を選択させる場合は、選択情報
「３」を含む５ビットのデータ「０００１１」を集積回
路デバイス４のＴＤＩ端子にシリアルに入力する。
択させる選択信号Ｓｓをセレクタ５に供給する。このた
めに、まず選択情報を含む入力テストデータ（ＴＤＩ信
号）を外部の検査装置に生成させ、集積回路デバイス４
のＴＤＩ端子にシリアルに入力する。例えば、集積回路
デバイス３のＴＤＯ端子を選択させる場合は、選択情報
「３」を含む５ビットのデータ「０００１１」を集積回
路デバイス４のＴＤＩ端子にシリアルに入力する。
【００４６】集積回路デバイス４は、ＴＤＩ端子にシリ
アルに入力するデータをＰＯ端子側のＢＳＣへ転送し、
この選択情報を含むデータを第１〜３番目のＰＯ端子か
らパラレルにデコーダ回路６へ送出させる。デコーダ回
路６は、集積回路デバイス４からパラレルデータ「００
１１」を受け、集積回路デバイス３のＴＤＯ端子を選択
させる選択信号Ｓｓをセレクタ５に供給する。
アルに入力するデータをＰＯ端子側のＢＳＣへ転送し、
この選択情報を含むデータを第１〜３番目のＰＯ端子か
らパラレルにデコーダ回路６へ送出させる。デコーダ回
路６は、集積回路デバイス４からパラレルデータ「００
１１」を受け、集積回路デバイス３のＴＤＯ端子を選択
させる選択信号Ｓｓをセレクタ５に供給する。
【００４７】その後、バウンダリスキャンを実行する時
には、集積回路デバイス４はＴＤＩ端子に入力するデー
タをＴＤＯ端子にそのままバイパスすることにより、図
１に示した実施形態と同様にバウンダリスキャンを実行
する。
には、集積回路デバイス４はＴＤＩ端子に入力するデー
タをＴＤＯ端子にそのままバイパスすることにより、図
１に示した実施形態と同様にバウンダリスキャンを実行
する。
【００４８】このようにすることにより、選択信号Ｓｓ
を基板回路内で生成してバウンダリスキャンを実行する
ことが可能となるので、外部の検査装置から選択信号Ｓ
ｓを受ける伝送線路が不要となる。
を基板回路内で生成してバウンダリスキャンを実行する
ことが可能となるので、外部の検査装置から選択信号Ｓ
ｓを受ける伝送線路が不要となる。
【００４９】
【発明の効果】以上説明したように本発明によれば、基
板回路上の複数の集積回路デバイスのＴＤＩ端子にテス
トデータを並列にそれぞれ入力し、複数の集積回路デバ
イスの内の検査対象の集積回路デバイスのＴＤＯ端子か
らのデータをセレクタによって選択することにより、常
に１つの集積回路デバイスのみが選択されたスキャンパ
スを作ることができるので、従来のように、一部の集積
回路デバイスにおいてスキャンパスが開放（断線）した
ために、全集積回路デバイスが検査不能となるのを回避
できる。
板回路上の複数の集積回路デバイスのＴＤＩ端子にテス
トデータを並列にそれぞれ入力し、複数の集積回路デバ
イスの内の検査対象の集積回路デバイスのＴＤＯ端子か
らのデータをセレクタによって選択することにより、常
に１つの集積回路デバイスのみが選択されたスキャンパ
スを作ることができるので、従来のように、一部の集積
回路デバイスにおいてスキャンパスが開放（断線）した
ために、全集積回路デバイスが検査不能となるのを回避
できる。
【００５０】また、セレクタに供給する選択信号を基板
回路内で生成することにより、外部の検査装置から選択
信号を受ける伝送線路が不要となる。
回路内で生成することにより、外部の検査装置から選択
信号を受ける伝送線路が不要となる。
【図１】本発明の一実施形態を示すブロック図である。
【図２】本発明の他の実施形態を示すブロック図であ
る。
る。
【図３】従来のバウンダリスキャン回路の一例を示すブ
ロック図である。
ロック図である。
１，２，３，４ 集積回路デバイス
５ セレクタ
６ デコーダ回路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/28
G01R 31/02
Claims (3)
- 【請求項１】 ピン端子に対応してバウンダリスキャン
セル（ＢＳＣ）を有する複数の集積回路デバイスが搭載
された基板回路の実装不良や接続不良等を検査するバウ
ンダリスキャン回路であって、外部の検査装置により生
成されて前記基板回路にシリアルに入力する入力テスト
データを前記複数の集積回路デバイスのテストデータ入
力端子に並列にそれぞれ供給し、前記複数の集積回路デ
バイスのテストデータ出力端子からそれぞれ出力される
出力テストデータの内一つを前記外部の検査装置から供
給される選択信号に応じて選択して前記外部の検査装置
へ送出するセレクタを有するバウンダリスキャン回路に
おいて、前記外部の検査装置が前記入力テストデータに
前記セレクタの選択情報ビットを含めて送出したとき
に、前記入力テストデータから前記選択情報ビットを抽
出して前記選択信号を生成する選択信号生成手段を備え
ることを特徴とするバウンダリスキャン回路。 - 【請求項２】 前記選択信号生成手段は、前記入力テス
トデータを受けて前記選択情報ビットをパラレルビット
として抽出する前記複数の集積回路デバイスの内の特定
の一つの集積回路デバイスと、前記パラレルビットを受
けて前記選択信号を生成するデコーダ回路とを有するこ
とを特徴とする請求項１記載のバウンダリスキャン回
路。 - 【請求項３】 ピン端子に対応してバウンダリスキャン
セル（ＢＳＣ）を有する複数の集積回路デバイスが搭載
された基板回路の実装不良や接続不良等を検査するバウ
ンダリスキャン方法であって、外部の検査装置により生
成されて前記基板回路にシリアルに入力する入力テスト
データを前記複数の集積回路デバイスのテストデータ入
力端子に並列にそれぞれ供給し、前記複数の集積回路デ
バイスのテストデータ出力端子からそれぞれ出力される
出力テストデータの内一つを前記外部の検査装置から供
給される選択信号に応じて選択するバウンダリスキャン
方法において、前記外部の検査装置が前記入力テストデ
ータに選択情報ビットを含めて送出したときに、前記入
力テストデータから前記選択情報ビットを抽出して前記
選択信号を生成することを特徴とするバウンダリスキャ
ン方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000167721A JP3487810B2 (ja) | 2000-06-05 | 2000-06-05 | バウンダリスキャン回路およびその方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000167721A JP3487810B2 (ja) | 2000-06-05 | 2000-06-05 | バウンダリスキャン回路およびその方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001343432A JP2001343432A (ja) | 2001-12-14 |
| JP3487810B2 true JP3487810B2 (ja) | 2004-01-19 |
Family
ID=18670840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000167721A Expired - Fee Related JP3487810B2 (ja) | 2000-06-05 | 2000-06-05 | バウンダリスキャン回路およびその方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3487810B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100427964C (zh) * | 2003-08-04 | 2008-10-22 | 华为技术有限公司 | 一种电路板的边界扫描测试方法 |
| NL1037457C2 (en) * | 2009-11-10 | 2011-05-12 | Jtag Technologies Bv | A method of and an arrangement for testing connections on a printed circuit board. |
-
2000
- 2000-06-05 JP JP2000167721A patent/JP3487810B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001343432A (ja) | 2001-12-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7568141B2 (en) | Method and apparatus for testing embedded cores | |
| US4812678A (en) | Easily testable semiconductor LSI device | |
| US6560739B1 (en) | Mechanism for enabling compliance with the IEEE standard 1149.1 for boundary-scan designs and tests | |
| US5270642A (en) | Partitioned boundary-scan testing for the reduction of testing-induced damage | |
| US5450415A (en) | Boundary scan cell circuit and boundary scan test circuit | |
| US9372230B2 (en) | Substrate with state machine circuitry and tap state monitor circuitry | |
| US20040017219A1 (en) | System on chip (SOC) and method of testing and/or debugging the system on chip | |
| JP3936747B2 (ja) | バウンダリスキャン素子及びこれを用いた通信装置 | |
| US7269770B1 (en) | AC coupled line testing using boundary scan test methodology | |
| US8185788B2 (en) | Semiconductor device test system with test interface means | |
| US5487074A (en) | Boundary scan testing using clocked signal | |
| US5513186A (en) | Method and apparatus for interconnect testing without speed degradation | |
| EP0849678B1 (en) | A system and method for testing electronic devices | |
| JP3487810B2 (ja) | バウンダリスキャン回路およびその方法 | |
| US6886122B1 (en) | Method for testing integrated circuits with memory element access | |
| KR101286017B1 (ko) | 스위칭 바운더리 스캔 테스트 장치 | |
| JPH07159483A (ja) | 集積回路装置およびそのテスト方法 | |
| JP4525125B2 (ja) | マルチチップ型半導体装置 | |
| JP2003513287A (ja) | スキャンテストポイント監視システムおよび方法 | |
| JP3070533B2 (ja) | 半導体集積回路試験装置 | |
| EP1248953A1 (en) | A printed circuit assembly with configurable boundary scan paths | |
| JP3588052B2 (ja) | バウンダリスキャンテスト回路 | |
| JP3293386B2 (ja) | 集積回路 | |
| JP4234826B2 (ja) | 半導体集積回路の評価方法 | |
| Jayousi | Star Test Topology for Testing Printed Circuits Boards |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031007 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |