JP4525125B2 - マルチチップ型半導体装置 - Google Patents
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Description
に設けるとともに、データ入力回路を設けたバウンダリスキャンセルを、チップどうしを内部接続するバウンダリスキャンセルのうちで最もバウンダリスキャンパスの出力端側に設けることにより、マルチチップ型半導体装置の外部入出力ピンの接続状態だけを判定したい場合に、外部入出力ピンの接続状態のデータだけを読み出して良品判定テストを行うことができるようにしている。
2 半導体基板
3 第1のチップ
4 第2のチップ
5 TDI
6 TCK
7 TMS
8 TRST
9 TSEL
10 DT
11 TDO
12 第1のロジック回路
13 第1のJTAG回路
14 第2のロジック回路
15 第2のJTAG回路
16 内部接続線
17 BSC
18 第1のBSP
19 第1のTAPコントローラ
17a、17b、30a、30b 可変入出力セル
22 第2のBSP
23 第2のTAPコントローラ
29 外部入出力ピン
Claims (2)
- 同一基板上に、TAPコントローラとバウンダリスキャンパスを有するJTAG回路をそれぞれ形成した第1及び第2のチップを実装したマルチチップ型半導体装置において、
各前記JTAG回路のTAPコントローラのうちのいずれかを選択して動作させる第1セレクタと、
各前記バウンダリスキャンパスの出力端に接続され、各前記バウンダリスキャンパスの出力端からの出力データのいずれかを出力端子に出力する第2セレクタと、を備え、
前記第2のチップのバウンダリスキャンパスの出力端側に位置し前記チップどうしを内部接続する複数のバウンダリスキャンセルのうちで最も当該バウンダリスキャンパスの入力端側に位置するバウンダリスキャンセルにデータ出力回路を設けると共に、
前記第1のチップのバウンダリスキャンパスの入力端側に位置し前記チップどうしを内部接続する複数のバウンダリスキャンセルのうちで最も当該バウンダリスキャンパスの出力端側に位置し、前記データ出力回路を設けたバウンダリスキャンセルと内部接続したバウンダリスキャンセルにデータ入力回路を設けており、
前記第1及び第2のチップのうち個別テストを行うチップを選択するためのTAPコントローラ選択信号が入力されたとき、前記第1セレクタにより前記選択されたチップのTAPコントローラを動作させ、さらに、前記第2セレクタにより前記選択されたチップのバウンダリスキャンパスの出力端からの出力データを前記出力端子から出力し、
外部入出力ピンの接続状態をテストするためのTAPコントローラ選択信号が入力されたとき、前記第1セレクタにより前記第2のチップのTAPコントローラを動作させ、さらに、前記データ出力回路から前記データ入力回路へデータを出力させるように制御して、前記第1及び第2のチップ間の内部接続部点に設けたバウンダリスキャンセルの一部を省いた一つのバウンダリスキャンパスを形成し、前記第2セレクタにより前記第1のチップのバウンダリスキャンパスの出力端からの出力データを前記出力端子から出力するマルチチップ型半導体装置。 - 同一基板上に、TAPコントローラとバウンダリスキャンパスを有するJTAG回路をそれぞれ形成した第1及び第2のチップを実装したマルチチップ型半導体装置において、
各前記JTAG回路のTAPコントローラのうちのいずれかを選択して動作させる第1セレクタと、
各前記バウンダリスキャンパスの出力端に接続され、各前記バウンダリスキャンパスの出力端からの出力データのいずれかを出力端子に出力する第2セレクタと、を備え、
前記第1のチップのバウンダリスキャンパスの一部を構成し前記チップどうしを内部接続する複数のバウンダリスキャンセルのうち、最も前記第1のチップのバウンダリスキャンパスの入力端側に位置するバウンダリスキャンセルに第1のデータ出力回路を設けると共に最も前記第1のチップのバウンダリスキャンパスの出力端側に位置するバウンダリスキャンセルに第1のデータ入力回路を設け、
前記第2のチップのバウンダリスキャンパスの一部を構成し前記チップどうしを内部接続する複数のバウンダリスキャンセルのうち、最も前記第2のチップのバウンダリスキャンパスの出力端側に位置して前記第1のデータ出力回路を設けたバウンダリスキャンセルと内部接続した前記バウンダリスキャンセルに第2のデータ入力回路を設けると共に、最も前記第2のチップのバウンダリスキャンパスの入力端側に位置して前記第1のデータ入力回路を設けたバウンダリスキャンセルと内部接続した前記バウンダリスキャンセルに第2のデータ出力回路を設け、
前記第1及び第2のチップのうち個別テストを行うチップを選択するためのTAPコントローラ選択信号が入力されたとき、前記第1セレクタにより前記選択されたチップのTAPコントローラを動作させ、さらに、前記第2セレクタにより前記選択されたチップのバウンダリスキャンパスの出力端からの出力データを前記出力端子から出力し、
外部入出力ピンの接続状態をテストするためのTAPコントローラ選択信号が入力されたとき、前記第1セレクタにより前記第1のチップのTAPコントローラを動作させ、さらに、前記第1のチップの第1のデータ出力回路から前記第2のチップの第2のデータ入力回路へデータを出力させるように制御すると共に、前記第2のチップの第2のデータ出力回路から前記第1のチップの第1のデータ入力回路へデータを出力させるように制御して、前記第1及び第2のチップ間の内部接続部点に設けたバウンダリスキャンセルの一部を省いた一つのバウンダリスキャンパスを形成し、前記第2セレクタにより前記第1のチップのバウンダリスキャンパスの出力端からの出力データを前記出力端子から出力するマルチチップ型半導体装置。
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