JP2005274342A

JP2005274342A - マルチチップ型半導体装置

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Publication number: JP2005274342A
Application number: JP2004087912A
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Inventors: Kazuyuki Ono; 和之小野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2004-03-24
Filing date: 2004-03-24
Publication date: 2005-10-06
Anticipated expiration: 2024-03-24
Also published as: JP4525125B2

Abstract

【課題】
各チップに対して個別に良品判定テストを行うことができ、かつ、所望する良品判定テストに要する時間を短縮することができるマルチチップ型半導体装置を提供する。
【解決手段】
同一基板上にJTAG回路をそれぞれ形成した複数のチップを実装し、各JTAG回路のバウンダリスキャンパスどうしを直列に接続したマルチチップ型半導体装置において、各JTAG回路のTAPコントローラのうちのいずれかを選択するセレクタをいずれかのチップに設けた。
また、一方のバウンダリスキャンパスの出力端側に位置する途中のバウンダリスキャンセルのうちで、チップどうしを内部接続するバウンダリスキャンセルにデータ出力回路を設けるとともに、このデータ出力回路を設けたバウンダリスキャンセルと内部接続したバウンダリスキャンセルにデータ入力回路を設けた。
【選択図】図1

Description

本発明は、同一基板上にJTAG回路をそれぞれ形成した複数のチップを実装し、各JTAG回路のバウンダリスキャンパスどうしを直列に接続したマルチチップ型半導体装置に関するものである。

従来より、半導体装置は、実装後に半導体装置内部のチップの動作テストや、半導体装置の外部入出力ピンの導通テスト等の良品判定テストが行われていた。

この良品判定テストとしては、JTAG（Joint Test Action Group）が提供しているバウンダリスキャンテストが近年広く採用されている。

このバウンダリスキャンテストとは、半導体装置内部にIEEE1149.1規格で定められたテスト用のJTAG回路を設け、このJTAG回路を動作させることにより半導体装置の良品判定を行うテストである。

このJTAG回路を設けた半導体装置は、図4に示すように、半導体装置100と実装基板上のプリント配線とを接続する外部入出力ピン112の他に、テストデータの入力ピンであるTDI（Test Data In）101とテストデータの出力ピンであるTDO(Test Data Out)102とテスト用クロック信号の入力ピンであるTCK（Test Clock）103とテストモードを選択する信号の入力ピンであるTMS（Test Mode Select）104と半導体装置100内部のテストデータをリセットする信号の入力ピンであるTRST（Test Reset）105とを有していた。

そして、半導体装置100の内部のチップ106は、チップ106本来の処理を行うロジック回路107の他に、上記したTDI101、TCK103、TMS104、TRST105から入力される信号に基づいてバウンダリスキャンを実行するTAP（Test Access Port）コントローラ108を有していた。

さらに、チップ106と複数の外部入出力ピン112との接続点には、フリップ・フロップ回路とラッチ回路とマルチプレクサ回路とにより構成したバウンダリスキャンセル（以下、「BSC」という。）109をそれぞれ設けていた。

そして、この複数のBSC109どうしを全て直列に接続することによりテストデータの伝搬経路となるバウンダリスキャンパス（以下、「BSP」という。）110を形成しており、このBSP110の始端はTAPコントローラ108を介してTDI101に接続し、BSP110の終端はTDO102に接続していた。

このように構成した半導体装置100の良品判定試験を行う際は、まず、TDI101からTAPコントローラ108にテストデータを入力することにより、BSP110を構成する全てのBSC109にテストデータが入力される。

次に、TMS104から入力されるテストモード選択信号に基づいて所定の処理を施したテスト結果データが各BSC109に一旦保持される。

その後、各BSC109に一旦保持されたテスト結果のデータは、TCK103から入力されるテスト用クロック信号に同期して順次後段のBSC109にシフトされていき、BSP110を通過してTDO102から読み出される。

そして、このTDO102から読み出されたテスト結果のデータを半導体装置100の外部に設けたホストコンピュータ（図示略）により解析することによって半導体装置100内部のチップ106の動作テストや、半導体装置100の外部入出力ピン112の導通テスト等の良品判定テストを行っていた。

このようにJTAG回路を設けた半導体装置100は、１個のチップ106についてTDI101、TCK103、TMS104、TRST105用の4本の入力ピンと、TDO102用の1本の出力ピンといった合計5本のテスト用ピンを設ける必要があった。

そのため、例えばN個のチップ106を一体にパッケージングしたマルチチップ型半導体装置では、5N本のテスト用ピンを設けなければならず、マルチチップ型半導体装置を小型化することが困難であった。

そこで、近年では、マルチチップ型半導体装置にTDI101、TCK103、TMS104、TRST105、TDO102の5本のテスト用ピンを設け、TCK103、TMS104、TRST105に接続した3本の信号線をマルチチップ型半導体装置内部の各チップ106に搭載したTAPコントローラ108に並列に接続するとともに、各チップ106のBSP110どうしを直列に接続することにより、複数のチップ106のBSP110を1本のパスとし、この1本のパスの入力端にTDI101を設け、出力端にTDO102を設けたマルチチップ型半導体装置が考案されている（たとえば、特許文献１参照。）。

具体例として、第1のチップ100aと第2のチップ100bとを一体にパッケージングしたマルチチップ型半導体装置111の場合は、図5に示すように、TDI101に接続した信号線を第1のチップ100aに内蔵したTAPコントローラ108を介してこの第1のチップ100aのBSP110aの始端に設けたBSC109に接続し、第１のBSP110の終端に設けたBSC109と第2のチップ100bのBSP110bの始端に設けたBSC109とを接続し、この第２のチップ100bのBSP100bの終端に設けたBSC109とTDO102とを接続していた。

このように構成することにより、テスト用ピンの本数を増加させることなくJTAG回路を有するマルチチップ型半導体装置111を実現していた。

そして、このマルチチップ型半導体装置111の良品判定テストを行う場合は、全ての第1のチップ100a及び第2のチップ100bのBSC109に一旦保持したテスト結果のデータを順次後段のBSC109にシフトさせ、第1のチップ100aのBSP110aと第2のチップ100bのBSP110bとを直列に接続した1本のパスを通してTDO102から一度に読み出すようにしていた。
特開2001-135786号公報

ところが、上記従来のマルチチップ型半導体装置111は、全てのチップのBSC109に一旦保持したテスト結果のデータを順次後段のBSC109にシフトさせ、第1のチップ100aのBSP110aと第2のチップ100bのBSP110bとを直列に接続した1本のパスを通してTDO102から一度に読み出すようにしていたため、特定のチップに対して個別に良品判定テストを行いたい場合であっても、常に全てのチップに対して良品判定テストを行わなければならなかったので、良品判定テストに要する時間が長時間化するおそれがあった。

また、マルチチップ型半導体装置111の外部入出力ピン112の接続状態だけを判定したい場合であっても、常に全てのBSC109に保持したデータを読み出していた。

この読み出したテスト結果のデータには、外部入出力ピン112の接続状態とは関係のないチップどうしを内部接続した部分のBSC109に保持したデータまで含まれていたため、テスト結果のデータ数が多くなり良品判定テストに要する時間が長時間化するおそれがあった。

そこで、請求項1に係る本発明では、同一基板上にJTAG回路をそれぞれ形成した複数のチップを実装し、各JTAG回路のバウンダリスキャンパスどうしを直列に接続したマルチチップ型半導体装置において、各JTAG回路のTAPコントローラのうちのいずれかを選択するセレクタをいずれかのチップに設けた。

また、請求項2に係る本発明では、一方のバウンダリスキャンパスの出力端側に位置する途中のバウンダリスキャンセルのうちで、チップどうしを内部接続するバウンダリスキャンセルにデータ出力回路を設けるとともに、このデータ出力回路を設けたバウンダリスキャンセルと内部接続したバウンダリスキャンセルにデータ入力回路を設けた。

また、請求項3に係る本発明では、データ出力回路を設けたバウンダリスキャンセルは、チップどうしを内部接続するバウンダリスキャンセルのうちで最もバウンダリスキャンパスの入力端側に位置するバウンダリスキャンセルとした。

本発明では、以下に記載するような効果を奏する。

請求項1に係る本発明では、同一基板上にJTAG回路をそれぞれ形成した複数のチップを実装し、各JTAG回路のバウンダリスキャンパスどうしを直列に接続したマルチチップ型半導体装置において、各JTAG回路のTAPコントローラのうちのいずれかを選択するセレクタをいずれかのチップに設けたため、セレクタでいずれかのチップに設けたTAPコントローラを選択することによって、マルチチップ型半導体装置に内蔵した複数のチップに対して良品判定テストをチップ毎に個別に行うことができ、チップ毎の良品判定テストに要する時間を短縮することができる。

また、請求項2に係る本発明では、一方のバウンダリスキャンパスの出力端側に位置する途中のバウンダリスキャンセルのうちで、チップどうしを内部接続するバウンダリスキャンセルにデータ出力回路を設けるとともに、このデータ出力回路を設けたバウンダリスキャンセルと内部接続したバウンダリスキャンセルにデータ入力回路を設けたため、マルチチップ型半導体装置の良品判定テストを行う際に、チップどうしを内部接続する途中のバウンダリスキャンセル間でデータの転送を行うことができるので、このバウンダリスキャンセルよりもバウンダリスキャンパスの出力端側で次段のバウンダリスキャンセルへデータをシフトする必要がなくなり、良品判定テストに要する時間を短縮することができる。

また、請求項3に係る本発明では、データ出力回路を設けたバウンダリスキャンセルは、チップどうしを内部接続するバウンダリスキャンセルのうちで最もバウンダリスキャンパスの入力端側に位置するバウンダリスキャンセルとしたため、マルチチップ型半導体装置の外部入出力ピンの接続状態だけを判定したい場合に、外部入出力ピンの接続状態のデータだけを読み出して良品判定テストを行うことができるので、良品判定テストに要する時間を短縮することができる。

本発明に係るマルチチップ型半導体装置は、同一基板上に、JTAG回路をそれぞれ形成した複数のチップを実装し、各JTAG回路のバウンダリスキャンパスどうしを直列に接続したマルチチップ型半導体装置である。

特に、このマルチチップ型半導体装置に実装する複数のチップのうちのいずれか1個のチップに、各JTAG回路のTAPコントローラのうちのいずれかを選択するセレクタを設けるようにしている。

そして、このセレクタにより選択したTAPコントローラだけを動作させることによって、各JTAG回路のバウンダリスキャンパスのうち所望のバウンダリスキャンパスだけを用いた良品判定テストを行うことができるようにしている。

こうすることによって、このマルチチップ型半導体装置に実装した複数のチップのうち、所望する特定のチップに対して個別に良品判定テストを行うことができる。

また、一方のバウンダリスキャンパスの出力端側に位置する途中のバウンダリスキャンセルのうちで、チップどうしを内部接続するバウンダリスキャンセルにデータ出力回路を設けるとともに、このデータ出力回路を設けたバウンダリスキャンセルと内部接続したバウンダリスキャンセルにデータ入力回路を設けるようにしている。

そして、このデータ入力回路を設けたバウンダリスキャンセルと、データ出力回路を設けたバウンダリスキャンセルとにマルチチップ型半導体装置の外部から制御信号を入力することによって、データ出力回路を設けたチップのバウンダリスキャンセルからデータ入力回路を設けたチップのバウンダリスキャンセルへデータを強制的に転送させることができるようにしている。

また、データ出力回路を設けたバウンダリスキャンセルを、チップどうしを内部接続するバウンダリスキャンセルのうちで最もバウンダリスキャンパスの入力端側
に設けるとともに、データ入力回路を設けたバウンダリスキャンセルを、チップどうしを内部接続するバウンダリスキャンセルのうちで最もバウンダリスキャンパスの出力端側に設けることにより、マルチチップ型半導体装置の外部入出力ピンの接続状態だけを判定したい場合に、外部入出力ピンの接続状態のデータだけを読み出して良品判定テストを行うことができるようにしている。

このように、所望する良品判定テストに応じて、動作させるTAPコントローラを選択し、さらに、データ出力回路を設けたバウンダリスキャンセルとデータ入力回路を設けたバウンダリスキャンセルとを制御することによって、使用するバウンダリスキャンパスを選択することもでき、また、バウンダリスキャンパスの途中でデータをシフトする経路を変更することができるため、必要最小限のバウンダリスキャンセルのデータを用いて良品判定テストを行うことができ、これにより、良品判定テストに要する時間を短縮することができるようにしている。

以下に、本発明に係るマルチチップ型半導体装置について、図面を参照しながら具体的に説明する。

なお、本実施の形態においては、各チップにそれぞれJTAG回路を形成した2個のチップを同一基板上に実装し、各JTAG回路のバウンダリスキャンパスどうしを直列に接続したマルチチップ型半導体装置を例に挙げて説明するが、本発明はこれに限らず、各チップにJTAG回路を形成した複数のチップを同一基板上に設けたマルチチップ型半導体装置に対しても適用することができるものである。

マルチチップ型半導体装置1は、図1に示すように、半導体基板2上に第1のチップ3と、第2のチップ4とを実装するとともに、この半導体基板2の端部に、テストデータの入力ピンであるTDI（Test Data In）5と、テスト用クロック信号の入力ピンであるTCK（Test Clock）6と、テストモード選択信号の入力ピンであるTMS（Test Mode Select）7と、テストデータをリセットする信号の入力ピンであるTRST（Test Reset）8と、後述するTAPコントローラ選択信号の入力ピンであるTSEL（Tap Select）9と、同じく後述する可変入出力セル17a、17bの動作を制御する入出力変更信号の入力ピンであるDT（Data Transmit）10と、テスト結果のデータの出力ピンであるTDO(Test Data Out)11と、このマルチチップ型半導体装置1と実装基板上のプリント配線とを接続する複数の外部入出力ピン29とを設けている。

第1のチップ3は、第1のチップ3本来の処理を行う第1のロジック回路12と、第1のJTAG回路13とを有している。

また、第2のチップ4は、第2のチップ4本来の処理を行う第2のロジック回路14と、第2のJTAG回路15とを有している。

第1のJTAG回路13は、第1のロジック回路12と複数の外部入出力ピン29との接続点、及び第1のロジック回路12と内部接続線16との接続点に設けた複数のテスト用レジスタであるバウンダリスキャンセル（以下、「BSC」という。）17を有しており、この複数のBSC17を全て直列に接続することにより、テストデータの搬送経路である第1のバウンダリスキャンパス（以下、「BSP」という。）18を形成している。

また、この第1のJTAG回路13は、複数のBSC17の動作を制御する第1のTAP（Test Access Port）コントローラ19と、第1のTAPコントローラ19と後述する第2のTAPコントローラ23とを選択的に動作させるためのセレクタ20、21とを有している。

特に、第1のBSP18を構成し内部接続線16と接続している4個のBSC17のうちで、第1のBSP18の最も出力端側（終端側）に位置するBSC17を可変入出力セル17aとして、他のBSC17と区別している。

この可変入出力セル17aは、図2（b）に示すように、2個のマルチプレクサ回路24と1個のフリップ・フロップ回路25と、1個のラッチ回路26とから構成する通常のBSC17に、AND回路27とOR回路28とからなるデータ入力回路を付加したものであり、通常のBSC17において、SHIFTとDT10との論理積をマルチプレクサ回路24に入力するとともに、TRST8とDT10との論理和をラッチ回路26に入力するようにしている。

そして、DT10から入力される入出力変更信号に基づいて、第1のBSP18の前段のBSC17から入力されるデータを第1のBSP18の後段のBSC17に出力するシフトモードと、内部接続線16側から入力されるデータを第1のBSP18の後段のBSC17に出力するバイパスモードとを変更できるようにしている。

第2のJTAG回路15は、第2のロジック回路14と複数の外部入出力ピン29との接続点、及び第2のロジック回路14と内部接続線16との接続点に設けた複数のテスト用レジスタであるBSC17を有しており、この複数のBSC17を全て直列に接続することにより、テストデータの搬送経路である第2のBSP22を形成している。

また、この第2のJTAG回路15は、複数のBSC17の動作を制御する第2のTAP（Test Access Port）コントローラ23を有している。

特に、第2のBSP22を構成し内部接続線16と接続している4個のBSC17のうちで、第2のBSP22の最も入力端側（始端側）に位置するBSC17を可変入出力セル17bとし、他のBSC17と区別している。

この可変入出力セル17bは、図2（a）に示すように、2個のマルチプレクサ回路24と1個のフリップ・フロップ回路25と、1個のラッチ回路26とから構成する通常のBSC17に、AND回路27とOR回路28とからなるデータ入力回路を付加したものであり、通常のBSC17において、SHIFTとDT10との論理積をマルチプレクサ回路24に入力するとともに、TRST8とDT10との論理和をラッチ回路26に入力し、さらには、TMS7とDT10との論理和をマルチプレクサ回路24に入力するようにしている。

そして、DT10から入力される入出力変更信号に基づいて、第2のBSP22の前段のBSC17から入力されるデータをBSP22の後段のBSC17へ出力するシフトモードと、第2のBSP22の前段のBSC17から入力されるデータを内部接続線16側へ出力するバイパスモードとを変更できるようにしている。

このように、マルチチップ型半導体装置1では、第1及び第2のBSP18、22の途中の可変入出力セル17a、17bにデータ入出力回路を設けているために、BSP18、22の端部をバイパスして途中の可変入出力セル17a、17b間でデータを転送することができるようにしている。

このように構成したマルチチップ型半導体装置1は、以下のようにして、各チップに対して個別に良品判定テストを行う。

第1のチップ3に対してのみ良品判定テストを行う場合は、まず、TSEL9からセレクタ20、21にTAPコントローラ選択信号を入力し、このTAPコントローラ選択信号に基づいてセレクタ20が第1のTAPコントローラ19を選択し、セレクタ21が第1のBSP18から出力されるテスト結果のデータをTDO11から出力するように設定を行う。

さらに、TD10から可変入出力セル17aに入出力変更信号を入力することにより、可変入出力セル17aを第1のBSP18の前段のBSC17から入力されるデータを第1のBSP18の後段のBSC17に出力するシフトモードに設定する。

このように設定を行った状態で、TDI5から第1のTAPコントローラ19にテストデータを入力することにより、第1のBSP18を構成する全てのBSC17及び可変入出力セル17aにテストデータが入力される。

次に、TMS7から入力されるテストモード選択信号に基づいて所定の処理を施されたテスト結果のデータが各BSC17及び可変入出力セル17aに一旦保持される。

その後、各BSC17及び可変入出力セル17aに一旦保持されたテスト結果のデータは、TCK6から入力されるテスト用クロック信号に同期して順次後段のBSC17にシフトされていき、第1のBSP18を通過してTDO11から読み出される。

そして、このTDO11から読み出されたテスト結果のデータをマルチチップ型半導体装置1の外部に設けたホストコンピュータ（図示略）により解析することによって、第1のチップ3に対してのみ良品判定テストを行う。

一方、第2のチップ4に対してのみ良品判定テストを行う場合は、まず、TSEL9からセレクタ20、21にTAPコントローラ選択信号を入力し、このTAPコントローラ選択信号に基づいてセレクタ20が第2のTAPコントローラ23を選択し、セレクタ21が第2のBSP22から出力されるテスト結果のデータをTDO11から出力するように設定を行う。

さらに、DT10から可変入出力セル17bに入出力変更信号を入力することにより、可変入出力セル17bを第2のBSP22の前段のBSC17から入力されるデータを第2のBSP22の後段のBSC17へ出力するシフトモードに設定する。

このように設定を行った状態で、TDI5から第2のTAPコントローラ23にテストデータを入力することにより、第2のBSP22を構成する全てのBSC17及び可変入出力セル17bにテストデータが入力される。

次に、TMS7から入力されるテストモード選択信号に基づいて所定の処理を施されたテスト結果のデータが各BSC17及び可変入出力セル17bに一旦保持される。

その後、各BSC17及び可変入出力セル17bに一旦保持されたテスト結果のデータは、TCK6から入力されるテスト用クロック信号に同期して順次後段のBSC17にシフトされていき、第2のBSP22を通過してTDO11から読み出される。

そして、このTDO11から読み出されたテスト結果データをマルチチップ型半導体装置1の外部に設けたホストコンピュータ（図示略）により解析することによって、第2のチップ4に対してのみ良品判定テストを行う。

このようにして、マルチチップ型半導体装置1に実装した第1のチップ3と第2のチップ4とに対して個別に良品判定テストを行うことができるため、所望のチップに対してのみ良品判定テストを行いたい場合は、必要最小限のBSC17に保持したデータだけを用いて良品判定テストを行うことができ、これにより、良品判定テストに要する時間を短縮することができる。

次に、マルチチップ型半導体装置1の外部入出力ピン29の接続状態だけを判定する場合は、以下のようにして良品判定テストを行う。

まず、TSEL9からセレクタ20、21にTAPコントローラ選択信号を入力し、このTAPコントローラ選択信号に基づいてセレクタ20が第2のTAPコントローラ23を選択し、セレクタ21が第1のBSP18から出力されるテスト結果のデータをTDO11から出力するように設定を行う。

さらに、DT10から可変入出力セル17a、17bに入出力変更信号を入力することにより、可変入出力セル17bを第2のBSP22の前段のBSC17から入力されるデータを内部接続線16側へ出力するバイパスモードに設定するとともに、可変入出力セル17aを内部接続線16側から入力されるデータを第1のBSP18の後段のBSC17に出力するバイパスモードに設定する。

このように設定を行うことによって、可変入出力セル17bから可変入出力セル17aへデータを転送させることができ、その結果、第2のチップ4と外部入出力ピン29との接続点に設けたBSC17と、可変入出力セル17bと、第1のチップ3と外部入出力ピン29との接続点に設けたBSC17と可変入出力セル17aとだけを直列に接続した1本のパスを形成することができる。

このように1本のパスを形成した状態で、TDI5から第2のTAPコントローラ23にテストデータを入力することにより、第2のBSP22を構成するBSC17のうち外部入出力ピン29と接続したBSC17と、可変入出力セル17bと、第1のBSP18を構成するBSC17のうち外部入出力ピン29と接続したBSC17と、可変入出力セル17aとだけにテストデータが入力される。

次に、TMS7から入力されるテストモード選択信号に基づいて所定の処理が施されたテスト結果のデータが第2のBSP22を構成するBSC17のうち外部入出力ピン29と接続したBSC17と、可変入出力セル17bと、第1のBSP18を構成するBSC17のうち外部入出力ピン29と接続したBSC17と、可変入出力セル17aとに一旦保持される。

その後、一旦保持されたテスト結果のデータは、TCK6から入力されるテスト用クロック信号に同期して順次後段のBSC17にシフトされていき、上記した1本のパスを通過してTDO11から読み出される。

そして、このTDO11から読み出されたテスト結果データをマルチチップ型半導体装置1の外部に設けたホストコンピュータ（図示略）により解析することによって、マルチチップ型半導体装置1の外部入出力ピン29の接続状態だけを判定する良品判定テストを行う。

このように、第2のチップ4と外部入出力ピン29との接続点に設けたBSC17と、可変入出力セル17bと、第1のチップ3と外部入出力ピン29との接続点に設けたBSC17と可変入出力セル17aとだけを直列に接続した1本のパスを形成することによって、第1のチップ3と第2のチップ4との内部接続部点に設けたBSC17を省いたパスを形成できるので、外部入出力ピン29の接続状態のデータだけを読み出して良品判定テストを行うことができ、良品判定テストに要する時間を短縮することができる。

次に、図1に示すマルチチップ型半導体装置1とは構造の異なるマルチチップ型半導体装置１aの良品判定テストを行う場合の実施形態について、図3を参照しながら説明する。

なお、図3では、図1に示すマルチチップ型半導体装置1と同様の構成要素に関しては、同一の符号を付することにする。

マルチチップ型半導体装置１aは、図3に示すように、同一の半導体基板2上に第1のチップ3aと第2のチップ4aとを実装している。

この第1のチップ3a及び第2のチップ4aは、図1に示す第1のチップ3及び第2のチップ4とは異なり、その4辺全てに複数のBSC17を有している。

そして、この複数のBSC17は、それぞれマルチチップ型半導体装置1aの外部入出力ピン29と、内部接続線16と、第1のチップ3a及び第2のチップ4aとに接続している。

また、第1のチップ3a及び第2のチップ4aに設けたBSC17どうしは、図1に示すマルチチップ型半導体装置1と同様に各チップ毎に全て直列に接続しており、第1のBSP18及び第2のBSP22を形成している。

特に、この複数のBSC17のうち、第1のBSP18を構成し内部接続線16と接続している4個のBSC17のうちで、第1のBSP18の最も出力端側（終端側）に位置するBSC17を可変入出力セル17aとして、他のBSC17と区別している。

また、第2のBSP22を構成し内部接続線16と接続している4個のBSC17のうちで、第2のBSP22の最も出力端側（終端側）に位置するBSC17を可変入出力セル30aとして、他のBSC17と区別している。

この2つの可変入出力セル17a、30aは、ともに図2（b）に示す可変入出力セル17aと同様の構造をしており、DT10から入力される入出力変更信号に基づいてシフトモードとバイパスモードとを変更できるようにしている。

さらに、第2のBSP22を構成し内部接続線16と接続している4個のBSC17のうちで、第2のBSP22の最も入力端側（始端側）に位置するBSC17を可変入出力セル17bとし、他のBSC17と区別している。

また、第1のBSP18を構成し内部接続線16と接続している4個のBSC17のうちで、第1のBSP18の最も入力端側（始端側）に位置するBSC17を可変入出力セル30bとし、他のBSC17と区別している。

この2つの可変入出力セル17b、30bは、ともに図2（a）に示す可変入出力セル17bと同様の構造をしており、DT10から入力される入出力変更信号に基づいてシフトモードとバイパスモードとを変更できるようにしている。

このマルチチップ型半導体装置1aの外部入出力ピン29の接続状態に関する良否判定テストを行う場合は、以下のようにして行う。

まず、TSEL9セレクタ20、21にTAPコントローラ選択信号を入力し、このTAPコントローラ選択信号に基づいてセレクタ20が第1のTAPコントローラ19と第2のTAPコントローラ23との両方を選択し、セレクタ21が第1のBSP18から出力されるテスト結果のデータをTDO11から出力するように設定を行う。

さらに、DT10から可変入出力セル17b、30bに入出力変更信号を入力することにより、可変入出力セル17bを第2のBSP22の前段のBSC17から入力されるデータを内部接続線16側へ出力するバイパスモードに設定するとともに、可変入出力セル30bを第1のBSP18の前段のBSC17から入力されるデータを内部接続線16側へ出力するバイパスモードに設定する。

このとき、同時に、DT10から可変入出力セル17a、30aに入出力変更信号を入力することにより、可変入出力セル17aを内部接続線16側から入力されるデータを第1のBSP18の後段のBSC17に出力するバイパスモードに設定するとともに、可変入出力セル30aを内部接続線16側から入力されるデータを第1のBSP18の後段のBSC17に出力するバイパスモードに設定する。

このように設定を行うことによって、可変入出力セル30bから可変入出力セル30aへデータを転送させることができるとともに、可変入出力セル17bから可変入出力セル17aへデータを転送させることができる。

その結果、第1のチップ3aの4辺に設けたBSC17のうち内部接続線16と接続していないBSC17だけを直列に接続した第1のBSP18と、第2のチップ4aの4辺に設けたBSC17のうち内部接続線16と接続していないBSC17だけを直列に接続した第2のBSP22とを接続して1本のパスを形成することができる。

このように1本のパスを形成した状態で、TDI5から第1のTAPコントローラ19にテストデータを入力することにより、マルチチップモジュール1aの全ての外部入出力ピン29に対応したBSC17と可変入出力セル17a、17b、30a、30bとにテストデータが入力される。

このとき、予めTMS7から第1のTAPコントローラ19と第2のTAPコントローラにテストモード選択信号を入力することによって、この1本のパスを構成するBSC17のうち可変入出力セル17a、17b、30a、30b以外の全てのBSC17が前段のBSC17から後段のBSC17にデータをシフトするように設定を行っておく。

次に、TMS7から第1のTAPコントローラ19と第2のTAPコントローラ23とに入力されるテストモード選択信号に基づいて所定の処理が施されたテスト結果のデータがマルチチップモジュール1aの全ての外部入出力ピン29に対応したBSC17と可変入出力セル17a、17b、30a、30bとに一旦保持される。

その後、全てのBSC17と可変入出力セル17a、17b、30a、30bとに一旦保持されたテスト結果のデータは、TCK6から入力されるテスト用クロック信号に同期して順次後段のBSC17にシフトされていき、上記した1本のパスを通過してTDO11から読み出される。

そして、このTDO11から読み出されたテスト結果データをマルチチップ型半導体装置1の外部に設けたホストコンピュータ（図示略）により解析することによって、マルチチップ型半導体装置1の外部入出力ピン29の接続状態を判定する良品判定テストを行う。

マルチチップ型半導体装置1ａの全ての外部入出力ピン29と対応したBSC17と可変入出力セル17a、17b、30a、30bとを全て直列に接続した1本のパスを形成することによって、必要最小限のBSC17に記憶させたデータを用いて、マルチチップ型半導体装置1aの外部入出力端子29の接続状態に関する良品判定テストを行うことができるため、良品判定テストに要する時間を短縮することができる。

さらに、DT10から入力する入出力変更信号により可変入出力セル17a、17b、30a、30bのシフトモードとバイパスモードとを選択的に設定することによって、複数個のチップを有するマルチチップ型半導体装置1ａにおいて、各チップに対する個別の良品判定テストと、マルチチップ型半導体装置1a全体の良品判定テストとの両方の良品判定テストを行うことができる。

本発明に係るJTAG回路を有するマルチチップ型半導体装置を示す説明図である。可変入出力セルを示す説明図である。本発明に係るJTAG回路を有するマルチチップ型半導体装置を示す説明図である。従来のJTAG回路を有する半導体装置を示す説明図である。従来のJTAG回路を有するマルチチップ型半導体装置を示す説明図である。

符号の説明

１、１a マルチチップ型半導体装置
２半導体基板
３第1のチップ
４第2のチップ
５ TDI
６ TCK
７ TMS
８ TRST
９ TSEL
１０ DT
１１ TDO
１２第1のロジック回路
１３第1のJTAG回路
１４第2のロジック回路
１５第2のJTAG回路
１６内部接続線
１７ BSC
１８第1のBSP
１９第1のTAPコントローラ
17ａ、17b、30a、30b 可変入出力セル
２２第2のBSP
２３第2のTAPコントローラ
２９外部入出力ピン

Claims

同一基板上にJTAG回路をそれぞれ形成した複数のチップを実装し、前記各JTAG回路のバウンダリスキャンパスどうしを直列に接続したマルチチップ型半導体装置において、
前記各JTAG回路のTAPコントローラのうちのいずれかを選択するセレクタをいずれかの前記チップに設けたことを特徴とするマルチチップ型半導体装置。
一方の前記バウンダリスキャンパスの出力端側に位置する途中のバウンダリスキャンセルのうちで、前記チップどうしを内部接続する前記バウンダリスキャンセルにデータ出力回路を設けるとともに、このデータ出力回路を設けた前記バウンダリスキャンセルと内部接続した前記バウンダリスキャンセルにデータ入力回路を設けたことを特徴とする請求項1に記載のマルチチップ型半導体装置。
前記データ出力回路を設けた前記バウンダリスキャンセルは、前記チップどうしを内部接続する前記バウンダリスキャンセルのうちで最も前記バウンダリスキャンパスの入力端側に位置する前記バウンダリスキャンセルとしたことを特徴とする請求項2に記載のマルチチップ型半導体装置。