JPH1019983A - バウンダリスキャンテスト方法 - Google Patents
バウンダリスキャンテスト方法Info
- Publication number
- JPH1019983A JPH1019983A JP8172005A JP17200596A JPH1019983A JP H1019983 A JPH1019983 A JP H1019983A JP 8172005 A JP8172005 A JP 8172005A JP 17200596 A JP17200596 A JP 17200596A JP H1019983 A JPH1019983 A JP H1019983A
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- JP
- Japan
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- data
- boundary scan
- cell
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- Pending
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Abstract
(57)【要約】
【課題】 バウンダリスキャンテストにおいて、シリア
ルに接続されたデータレジスタにデータを送付する場
合、あるいは読出する場合に、データの書き込みが必要
なレジスタのセル以外の不必要なセルにもデータを送付
する必要があり、テスト時間が必要以上に長くなると言
う課題があった。 【解決手段】 バウンダリスキャンテストにおいて、不
必要なデータの書き込み（又は読み出し）をなくすた
め、不必要なデータが書き込まれる（読み出される）レ
ジスタのセル２１をバイパスさせることにより、必要な
データのみを書き込み（読み出し）、テスト時間の短縮
を図る。
ルに接続されたデータレジスタにデータを送付する場
合、あるいは読出する場合に、データの書き込みが必要
なレジスタのセル以外の不必要なセルにもデータを送付
する必要があり、テスト時間が必要以上に長くなると言
う課題があった。 【解決手段】 バウンダリスキャンテストにおいて、不
必要なデータの書き込み（又は読み出し）をなくすた
め、不必要なデータが書き込まれる（読み出される）レ
ジスタのセル２１をバイパスさせることにより、必要な
データのみを書き込み（読み出し）、テスト時間の短縮
を図る。
Description
【０００１】
【発明の属する技術分野】本発明は、バウンダリスキャ
ン機能を備えた半導体装置において、バウンダリスキャ
ンによるテスト方法に関するものである。
ン機能を備えた半導体装置において、バウンダリスキャ
ンによるテスト方法に関するものである。
【０００２】
【従来の技術】バウンダリスキャンテストは、最近の複
雑で集積度の上がった半導体集積回路における配線の自
己診断として広く使用されるようになってきている。こ
の一般的なバウンダリスキャンテストの方法は、集積回
路の論理入力側と論理出力側に設けられているバウンダ
リスキャンレジスタの全セルをシリアルに接続して実行
していた。
雑で集積度の上がった半導体集積回路における配線の自
己診断として広く使用されるようになってきている。こ
の一般的なバウンダリスキャンテストの方法は、集積回
路の論理入力側と論理出力側に設けられているバウンダ
リスキャンレジスタの全セルをシリアルに接続して実行
していた。
【０００３】
【発明が解決しようとする課題】今まで、バウンダリス
キャンテストにおいて、シリアルに接続されたデータレ
ジスタにデータを送付する場合、あるいは読出する場合
に、データの書き込みが必要なレジスタのセル以外の不
必要なセルにもデータを送付する必要があり、テスト時
間が必要以上に長くなると言う課題があった。
キャンテストにおいて、シリアルに接続されたデータレ
ジスタにデータを送付する場合、あるいは読出する場合
に、データの書き込みが必要なレジスタのセル以外の不
必要なセルにもデータを送付する必要があり、テスト時
間が必要以上に長くなると言う課題があった。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、バウンダリスキャンテストにおいて、不
必要なデータの書き込み（又は読み出し）をなくすた
め、不必要なデータが書き込まれる（読み出される）レ
ジスタのセルをバイパスさせることにより、必要なデー
タのみを書き込み（読み出し）、テスト時間の短縮を図
る。
に、本発明は、バウンダリスキャンテストにおいて、不
必要なデータの書き込み（又は読み出し）をなくすた
め、不必要なデータが書き込まれる（読み出される）レ
ジスタのセルをバイパスさせることにより、必要なデー
タのみを書き込み（読み出し）、テスト時間の短縮を図
る。
【０００５】
【発明の実施の形態】本発明は、バウンダリスキャンの
スタンダードであるＩＥＥＥ１１４９．１に準拠したバ
ウンダリスキャンにおいて、バウンダリスキャンのデー
タレジスタのセルに、データのスキャン時にセルをバイ
パスさせる機能を追加した構成になっている。
スタンダードであるＩＥＥＥ１１４９．１に準拠したバ
ウンダリスキャンにおいて、バウンダリスキャンのデー
タレジスタのセルに、データのスキャン時にセルをバイ
パスさせる機能を追加した構成になっている。
【０００６】図１に、バウンダリスキャンを有する半導
体装置の構成図を示す。バウンダリスキャンのデータレ
ジスタ２１は、ＴＤＩ２０より入力され、セルがシリア
ルに接続されたデータレジスタを経由して、ＴＤＯ２２
より出力される。バイパスさせる手順は、バウンダリス
キャンのデータレジスタ２１に、バイパスすべきセル
に”１”を、シリアルに接続するセルに”０”を書き込
むことによって行われる。１が書き込まれたデータレジ
スタのセルは、データをバイパスさせる状態にする特定
の命令を実行する。
体装置の構成図を示す。バウンダリスキャンのデータレ
ジスタ２１は、ＴＤＩ２０より入力され、セルがシリア
ルに接続されたデータレジスタを経由して、ＴＤＯ２２
より出力される。バイパスさせる手順は、バウンダリス
キャンのデータレジスタ２１に、バイパスすべきセル
に”１”を、シリアルに接続するセルに”０”を書き込
むことによって行われる。１が書き込まれたデータレジ
スタのセルは、データをバイパスさせる状態にする特定
の命令を実行する。
【０００７】この動作を、図２を参照しながら、詳細に
説明する。はじめに、書き込まれたデータレジスタのデ
ータは、フリップフロップ（ＦＦ）７にセットされてい
る。つぎに、特定の命令により、制御信号８がアクティ
ブになり、ＦＦ７のデータがＦＦ９にセットされる。Ｆ
Ｆ９は、セレクタ１４の制御信号となり、ＦＦ９が１の
場合、セレクタ１４は信号６をセレクトし、出力１６に
出力する。従って、バウンダリスキャンのデータレジス
タのデータをシフトさせる場合に、ＦＦ９が１である
と、データレジスタの前段のセルの信号２は、セレクタ
３を通りセレクタの出力信号６に出力される。信号６
は、セレクタ１４を通り、セレクタ１４の出力信号１６
に出力される。すなわち、前段のセルの入力信号２は、
セルのＦＦ７を経由する事なく、このセルをバイパスし
てセルの出力１６に出力する。
説明する。はじめに、書き込まれたデータレジスタのデ
ータは、フリップフロップ（ＦＦ）７にセットされてい
る。つぎに、特定の命令により、制御信号８がアクティ
ブになり、ＦＦ７のデータがＦＦ９にセットされる。Ｆ
Ｆ９は、セレクタ１４の制御信号となり、ＦＦ９が１の
場合、セレクタ１４は信号６をセレクトし、出力１６に
出力する。従って、バウンダリスキャンのデータレジス
タのデータをシフトさせる場合に、ＦＦ９が１である
と、データレジスタの前段のセルの信号２は、セレクタ
３を通りセレクタの出力信号６に出力される。信号６
は、セレクタ１４を通り、セレクタ１４の出力信号１６
に出力される。すなわち、前段のセルの入力信号２は、
セルのＦＦ７を経由する事なく、このセルをバイパスし
てセルの出力１６に出力する。
【０００８】はじめに書き込まれたデータレジスタのデ
ータは、ＦＦ７にセットされている。ＦＦ７のデータが
０の場合は、特定の命令により、ＦＦ７のデータがＦＦ
９にセットされる。ＦＦ９のデータが０であるので、セ
レクタ１４は、信号１２をセレクトし、セレクタ１４の
出力１６に出力する。この場合は、ＩＥＥＥ１１４９．
１のデータレジスタのセルと同等の機能となる。前段の
セルの入力２は、該当セルのＦＦ７を経由して、次段の
セルに、データを転送する。
ータは、ＦＦ７にセットされている。ＦＦ７のデータが
０の場合は、特定の命令により、ＦＦ７のデータがＦＦ
９にセットされる。ＦＦ９のデータが０であるので、セ
レクタ１４は、信号１２をセレクトし、セレクタ１４の
出力１６に出力する。この場合は、ＩＥＥＥ１１４９．
１のデータレジスタのセルと同等の機能となる。前段の
セルの入力２は、該当セルのＦＦ７を経由して、次段の
セルに、データを転送する。
【０００９】図３は、バウンダリスキャンでロジックの
動作をチェックする場合、バウンダリスキャンのデータ
レジスタの内、ロジックの入力に相当するセルにデータ
をセットし、ロジックの出力に相当するセルはバイパス
させて、データレジスタにデータを書き込む場合の例を
示す。
動作をチェックする場合、バウンダリスキャンのデータ
レジスタの内、ロジックの入力に相当するセルにデータ
をセットし、ロジックの出力に相当するセルはバイパス
させて、データレジスタにデータを書き込む場合の例を
示す。
【００１０】図４は、テストされるロジックの入力デー
タをセットした後、ロジックを動作させ、ロジックの出
力が確定した状態で、ロジックをホールド状態にし、こ
の状態でＦＦ９をリセット信号１８によりリセットし、
ロジックの入力に相当するデータレジスタのセルをバイ
パスし、出力に相当するセルをシリアルに接続した場合
の例を示す。
タをセットした後、ロジックを動作させ、ロジックの出
力が確定した状態で、ロジックをホールド状態にし、こ
の状態でＦＦ９をリセット信号１８によりリセットし、
ロジックの入力に相当するデータレジスタのセルをバイ
パスし、出力に相当するセルをシリアルに接続した場合
の例を示す。
【００１１】この状態で、ロジックの出力のデータをセ
ルに取り込み、データレジスタの内容を読み出す。この
場合は、ロジックの入力に相当するセルがバイパスされ
ているため、データレジスタ長は、ロジックの出力に相
当するセルのみとなるため、その分、短くなっており、
データレジスタを読み出す時間が短縮される。ロジック
のテストを行う場合、データレジスタの内、ロジックに
データを入力する時には、入力に相当するセルのデータ
をセットし、ロジックの出力結果を読み出すときには、
出力に相当するセルのみを読み出すことにより、バウン
ダリスキャンテストの時間短縮を行うことができる。
ルに取り込み、データレジスタの内容を読み出す。この
場合は、ロジックの入力に相当するセルがバイパスされ
ているため、データレジスタ長は、ロジックの出力に相
当するセルのみとなるため、その分、短くなっており、
データレジスタを読み出す時間が短縮される。ロジック
のテストを行う場合、データレジスタの内、ロジックに
データを入力する時には、入力に相当するセルのデータ
をセットし、ロジックの出力結果を読み出すときには、
出力に相当するセルのみを読み出すことにより、バウン
ダリスキャンテストの時間短縮を行うことができる。
【００１２】次に、データレジスタの特定のセルをバイ
パスさせる中で、バウンダリスキャンの入力側セルのみ
シリアルに接続し、出力側セルをバイパスさせる場合、
又は、入力側セルをバイパスさせて接続し、出力側セル
をシリアルに接続し、データを転送する場合の他の実施
例を示す。
パスさせる中で、バウンダリスキャンの入力側セルのみ
シリアルに接続し、出力側セルをバイパスさせる場合、
又は、入力側セルをバイパスさせて接続し、出力側セル
をシリアルに接続し、データを転送する場合の他の実施
例を示す。
【００１３】この場合、この動作を制御する方法とし
て、図２に示した構成とは異なり、図５に示したような
構成で実行することができる。図５のロジックの入力側
（又は出力側）に使用するセルは、セルのコントロール
信号１９が”１”のとき、前段のセルの信号が、当該セ
ルのフリップフロップ（ＦＦ）７を経由せず、次段のセ
ルへの出力信号１６に直結されて、当該セルをバイパス
する構成になっている。また、セルのコントロール信号
１９が”０”のときには、前段のセルの信号２は、当該
セルのフリップフロップ７を経由して、次段のセルへの
出力信号１６に出力される。この場合は、セルをシリア
ルに接続した構成となる。
て、図２に示した構成とは異なり、図５に示したような
構成で実行することができる。図５のロジックの入力側
（又は出力側）に使用するセルは、セルのコントロール
信号１９が”１”のとき、前段のセルの信号が、当該セ
ルのフリップフロップ（ＦＦ）７を経由せず、次段のセ
ルへの出力信号１６に直結されて、当該セルをバイパス
する構成になっている。また、セルのコントロール信号
１９が”０”のときには、前段のセルの信号２は、当該
セルのフリップフロップ７を経由して、次段のセルへの
出力信号１６に出力される。この場合は、セルをシリア
ルに接続した構成となる。
【００１４】このように、バウンダリスキャンのデータ
レジスタへのデータの読み出しおよび、書き込みを実行
する前に、セルのコントロール信号１９を”１”にする
か、”０”にするかを決める特定の命令を実行すること
により、入力側のセルをシリアルに接続（またはバイパ
ス）し、出力側のセルをバイパス（シリアルに接続）さ
せるようにすることができる。
レジスタへのデータの読み出しおよび、書き込みを実行
する前に、セルのコントロール信号１９を”１”にする
か、”０”にするかを決める特定の命令を実行すること
により、入力側のセルをシリアルに接続（またはバイパ
ス）し、出力側のセルをバイパス（シリアルに接続）さ
せるようにすることができる。
【００１５】以上のように、ロジックの入力に相当する
バウンダリスキャンのデータレジスタのセルにデータを
セットし、ロジックの動作後、その出力データを読み取
りロジックが正常に動作しているか否かをテストする場
合に、バウンダリスキャンのデータレジスタのすべての
セルにデータをシリアルに転送するのでなく、入力側の
セルにのみデータをシリアルに送り、出力側のセルはバ
イパスさせる。また、ロジックの動作後、入力側のセル
をバイパスさせて、ロジックの出力側のセルのみシリア
ルにデータを読み出すことにより、バウンダリスキャン
によるテスト時間の短縮とテストプログラムの作成を容
易にする。
バウンダリスキャンのデータレジスタのセルにデータを
セットし、ロジックの動作後、その出力データを読み取
りロジックが正常に動作しているか否かをテストする場
合に、バウンダリスキャンのデータレジスタのすべての
セルにデータをシリアルに転送するのでなく、入力側の
セルにのみデータをシリアルに送り、出力側のセルはバ
イパスさせる。また、ロジックの動作後、入力側のセル
をバイパスさせて、ロジックの出力側のセルのみシリア
ルにデータを読み出すことにより、バウンダリスキャン
によるテスト時間の短縮とテストプログラムの作成を容
易にする。
【００１６】なお、半導体集積回路装置間の接続テスト
においても、上記に説明した半導体集積回路装置内のロ
ジックのテスト同様に、データレジスタの全セルを接続
せずに、入力側、および出力側セルのみを接続すること
により、データレジスタの読み出し、書き込み時間の短
縮を図ることができる。
においても、上記に説明した半導体集積回路装置内のロ
ジックのテスト同様に、データレジスタの全セルを接続
せずに、入力側、および出力側セルのみを接続すること
により、データレジスタの読み出し、書き込み時間の短
縮を図ることができる。
【００１７】
【発明の効果】本発明は、バウンダリスキャンテストに
おいて、不必要なデータの書き込み（又は読み出し）を
なくすため、不必要なデータが書き込まれる（読み出さ
れる）レジスタのセルをバイパスさせることにより、必
要なデータのみを書き込み（読み出し）、テスト時間の
短縮を図ることができるという優れた効果を奏する。
おいて、不必要なデータの書き込み（又は読み出し）を
なくすため、不必要なデータが書き込まれる（読み出さ
れる）レジスタのセルをバイパスさせることにより、必
要なデータのみを書き込み（読み出し）、テスト時間の
短縮を図ることができるという優れた効果を奏する。
【図１】本発明のバウンダリスキャンを有する半導体装
置の構成図
置の構成図
【図２】本発明のデータレジスタのセル構成図
【図３】本発明のバウンダリスキャンテストの一方法を
示す図
示す図
【図４】本発明のバウンダリスキャンテストの一方法を
示す図
示す図
【図５】本発明の他のデータレジスタのセル構成図
１ セルへの外部入力信号 ２ 前段セルの入力信号 ３、１４ セレクタ ７、９ フリップフロップ ６ セレクタの出力信号 ８ フリップフロップ９のデータセット信号 １６ 次段セルへの出力信号 １８ フリップフロップ９のリセット信号 １９ セレクタの制御信号 ２０ バウンダリスキャンのデータ入力 ２１ バウンダリスキャンのデータレジスタ ２２ バウンダリスキャンのデータ出力
Claims (3)
- 【請求項１】 半導体装置内のテストすべきロジックの
入力側に接続されるデータレジスタのセルと、出力側に
接続されるデータレジスタのセルを有するバウンダリス
キャンの機能を備えた半導体装置において、特定の命令
により、バウンダリスキャンのデータレジスタの特定の
セルをバイパスさせて、データをスキャンさせてテスト
を行うことを特徴とするバウンダリスキャンテスト方
法。 - 【請求項２】 半導体装置内のテストすべきロジックの
入力側に接続されるデータレジスタのセルと、出力側に
接続されるデータレジスタのセルを有するバウンダリス
キャンの機能を備えた半導体装置において、特定の命令
により、バウンダリスキャンの入力側セルのみシリアル
に接続し、出力側セルをバイパスさせて接続し、データ
を転送することを特徴とするバウンダリスキャンテスト
方法。 - 【請求項３】 半導体装置内のテストすべきロジックの
入力側に接続されるデータレジスタのセルと、出力側に
接続されるデータレジスタのセルを有するバウンダリス
キャンの機能を備えた半導体装置において、特定の命令
により、バウンダリスキャンの入力側セルをバイパスさ
せて接続し、出力側セルをシリアルに接続し、データを
転送することを特徴とするバウンダリスキャンテスト方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8172005A JPH1019983A (ja) | 1996-07-02 | 1996-07-02 | バウンダリスキャンテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8172005A JPH1019983A (ja) | 1996-07-02 | 1996-07-02 | バウンダリスキャンテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1019983A true JPH1019983A (ja) | 1998-01-23 |
Family
ID=15933760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8172005A Pending JPH1019983A (ja) | 1996-07-02 | 1996-07-02 | バウンダリスキャンテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1019983A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100335354B1 (ko) * | 1999-01-11 | 2002-05-06 | 듀아키시즈 가부시키가이샤 | 통신 소자 및 이것을 사용한 통신 장치 |
| US6711708B1 (en) | 1999-03-23 | 2004-03-23 | Mitsubishi Denki Kabushiki Kaisha | Boundary-scan test method and device |
| JP2005257366A (ja) * | 2004-03-10 | 2005-09-22 | Nec Electronics Corp | 半導体回路装置及び半導体回路に関するスキャンテスト方法 |
| JP2005274342A (ja) * | 2004-03-24 | 2005-10-06 | Sony Corp | マルチチップ型半導体装置 |
| JP2006517295A (ja) * | 2003-02-10 | 2006-07-20 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 集積回路の試験 |
| JP2006189368A (ja) * | 2005-01-07 | 2006-07-20 | Oki Electric Ind Co Ltd | テストシステム |
| JP2011179881A (ja) * | 2010-02-26 | 2011-09-15 | Renesas Electronics Corp | テスト回路 |
-
1996
- 1996-07-02 JP JP8172005A patent/JPH1019983A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100335354B1 (ko) * | 1999-01-11 | 2002-05-06 | 듀아키시즈 가부시키가이샤 | 통신 소자 및 이것을 사용한 통신 장치 |
| US6711708B1 (en) | 1999-03-23 | 2004-03-23 | Mitsubishi Denki Kabushiki Kaisha | Boundary-scan test method and device |
| JP2006517295A (ja) * | 2003-02-10 | 2006-07-20 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 集積回路の試験 |
| JP2005257366A (ja) * | 2004-03-10 | 2005-09-22 | Nec Electronics Corp | 半導体回路装置及び半導体回路に関するスキャンテスト方法 |
| JP4549701B2 (ja) * | 2004-03-10 | 2010-09-22 | ルネサスエレクトロニクス株式会社 | 半導体回路装置及び半導体回路に関するスキャンテスト方法 |
| JP2005274342A (ja) * | 2004-03-24 | 2005-10-06 | Sony Corp | マルチチップ型半導体装置 |
| JP4525125B2 (ja) * | 2004-03-24 | 2010-08-18 | ソニー株式会社 | マルチチップ型半導体装置 |
| JP2006189368A (ja) * | 2005-01-07 | 2006-07-20 | Oki Electric Ind Co Ltd | テストシステム |
| JP2011179881A (ja) * | 2010-02-26 | 2011-09-15 | Renesas Electronics Corp | テスト回路 |
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