JPH09160802A - テスト装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＭＣＭの特徴を生かし、メモリを自由に選択
でき、しかもメモリを高精度かつ短時間にテストできる
テスト装置を提供することである。 【解決手段】 ＣＰＵ制御部５４Ａは、ＣＰＵ１０Ａの
テスト時に、バスＢ１を介してＣＰＵ１０Ａをテスト動
作させる。セレクタ５８ｃは、バスＢ１にＭＥＭＣコア
４０とＣＰＵ制御部５４Ａとのいずれか一方を選択的に
接続する。バス解放信号生成部５３Ａは、メモリ２０の
テスト時に、ＣＰＵ１０Ａを不能動化させる。メモリデ
ータ比較部５２は、メモリ２０のテスト時に、バスＢ２
を介してメモリ２０をテスト動作させることにより、メ
モリが正常か否か判断し、判断結果をテスト端子Ｅを介
して出力する。セレクタ５８ｍ１〜５８ｍ３は、バスＢ
２にＭＥＭＣコア４０とメモリデータ比較部５２とのい
ずれか一方を選択的に接続する。テスト制御部５１Ａ
は、テスト端子ＳＩ，ＳＣＫから入力される信号に基づ
いて、メモリおよびＣＰＵのテスト動作を実行させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テスト装置に関
し、より特定的には、ＣＰＵとメモリとＭＥＭＣとを有
するＭＣＭに備えられ、外部からメモリをテストできる
ようにしたテスト装置に関する。

【０００２】

【従来の技術】近年、ノートパソコンや携帯情報端末
（ＰＤＡ）等の電子機器の小型軽量化が進み、電子機器
に内蔵されるプリント基板の小型化が求められている。
このプリント基板の小型化を図る有力な手段の１つとし
て、現在、ＭＣＭが注目されている。ＭＣＭは、キャリ
ア基板上に複数の半導体チップをベアチップ実装し、各
半導体チップ間の配線をキャリア基板上で行ない、１つ
にモジュール化したものである。このようなＭＣＭは、
従来のパッケージ半導体部品（例えば、ＱｕａｄＦｌａ
ｔ Ｐａｃｋａｇｅや、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ
Ｐａｃｋａｇｅ等）を用いる場合に比べて、大幅に小型
化することができる。

【０００３】また、従来のパッケージ部品を用いた場合
に比べて、各半導体チップについて、各半導体チップ間
の配線長を短くすることができ、かつ、ＭＣＭ内で閉じ
た配線については、配線経路内からパッケージのピンを
削除することができる。このため、配線パターンや、ピ
ンに起因する負荷容量が減少し、高速動作が可能とな
る。

【０００４】ところで、電子機器では、ＣＰＵ、メモリ
およびＭＥＭＣが共通的に使用されており、ＣＰＵは、
ＭＥＭＣを介してメモリを頻繁にアクセスしている。こ
のため、種々のＣＰＵ、メモリおよびＭＥＭＣを組み合
わせ、ＭＣＭ化することにより、小型化、高速化が図ら
れている。

【０００５】図１３は、従来のＭＣＭの構成を示すブロ
ック図である。図１３において、ＭＣＭ１００は、ＣＰ
Ｕ１０１と、メモリ１０２と、ＭＥＭＣ１０３とを備え
ている。ＣＰＵ１０１とＭＥＭＣ１０３とはバスＢ１０
１を介して接続され、メモリ１０２とＭＥＭＣ１０３と
はバスＢ１０２を介して接続されている。バスＢ１０１
は外部端子（図示せず）に引き出されており、バスＢ１
０２はＭＣＭ１００内で閉じている。

【０００６】図１３のＭＣＭ１００では、ＭＥＭＣ１０
３−メモリ１０２間のバスＢ１０２の配線がＭＣＭ１０
０内で閉じており、バス１０２に外部端子がないため、
ＭＥＭＣ１０３とメモリ１０２との間で高速動作させる
ことが可能であり、ＭＣＭ化による一部高速化、一部小
型化が図られている。

【０００７】図１４は、従来の他のＭＣＭの構成を示す
ブロック図である。図１４において、ＭＣＭ２００は、
ＣＰＵ２０１と、メモリ２０２と、ＭＥＭＣ２０３とを
備えている。ＣＰＵ２０１とＭＥＭＣ２０３とはバスＢ
２０１を介して接続され、メモリ２０２とＭＥＭＣ２０
３とはバスＢ２０２を介して接続されている。バスＢ２
０１およびバスＢ２０２は、ＭＣＭ２００内で閉じてい
る。

【０００８】図１４のＭＣＭ２００では、ＣＰＵ２０１
−ＭＥＭＣ２０３間のバスＢ２０１の配線およびＭＥＭ
Ｃ２０３−メモリ２０２間のバスＢ２０２の配線がＭＣ
Ｍ２００内で閉じており、バスＢ２０１，Ｂ２０２に外
部端子がないため、ＣＰＵ２０１−ＭＥＭＣ２０３間お
よびＭＥＭＣ２０３−メモリ２０２間で高速動作させる
ことが可能であり、ＭＣＭ化による小型化および高速化
が極めて高い。

【０００９】ところで、ＣＰＵやメモリは、導電性接着
剤やワイヤボンディングでバスに接続されるが、ＣＰＵ
やメモリの位置ずれ実装や、接着の過不足等に起因する
ＣＰＵやメモリの接続不良等により不良品が発生する場
合があり、不良個所を目視で確認できない場合が多い。
このため、従来からＭＣＭのテストが行われている。

【００１０】ここで、通常のパッケージ部品の場合、従
来からＬＳＩテスタを用いてテストが行なわれるが、Ｍ
ＣＭの場合、ＭＣＭ内で閉じた信号線については、ＭＣ
Ｍの外部端子に信号が出てこない。このため、ＭＣＭで
は、プロービングすることが困難であり、外部からの信
号の可制御性／可観測性が極めて悪い。このため、従来
のＬＳＩテスタを用いた方法では十分なテストを行なう
ことが困難である。この結果、ＭＣＭの普及を妨げてい
る。

【００１１】図１３のＭＣＭ１００では、ＣＰＵ１０１
−ＭＥＭＣ１０３間のアドレスおよびデータのバス１０
１がＭＣＭ１００の外部端子に引き出されており、外部
からの可観測性が優れているが、ＭＥＭＣ１０３−メモ
リ１０２間のバス１０２が内部で閉じている。また、図
１４のＭＣＭ２００では、ＣＰＵ２０１−ＭＥＭＣ２０
３間のバスＢ２０１およびＭＥＭＣ２０３−メモリ２０
２間のバスＢ２０２がＭＣＭ２００内で閉じている。こ
のようなＭＣＭ１００，２００内で閉じた部分において
は、外部からの可観測性は極めて悪いものとなってい
る。

【００１２】このため、従来から、以下に示す方法によ
るテストが考えられている。 （１） ＭＣＭの外部にテスト用端子を設け、ＭＣＭ内
で閉じた部分の配線をテスト端子に引き出し、ＣＰＵを
動作させ、テスト端子の各信号を観測する。

【００１３】（２） バウンダリスキャン（ＩＥＥＥ
Ｓｔｄ １１４９．１−１９９０）を用い、ＭＣＭ内で
閉じた部分の信号を外部に引き出す。

【００１４】

【発明が解決しようとする課題】しかしながら、（１）
の場合、例えば、アドレス・データともにバス幅３２ビ
ットの場合には、図１３のＭＣＭ１００ではバスＢ２を
観測するために少なくとも６４本、図１４のＭＣＭ２０
０ではバスＢ１，Ｂ２を観測するために少なくとも１２
８本のピンが増加する。また、各半導体チップ間の信号
の配線長が実質的に長くなり、動作速度を落す必要が生
じる。このため、（１）の場合、ＭＣＭの特徴である端
子数の減少による小型化や、高速化という特徴を損なっ
てしまうという第１の問題点があった。

【００１５】（２）の場合、ＣＰＵおよびメモリにバウ
ンダリスキャンレジスタが追加されるため、ＣＰＵおよ
びメモリのコストアップが発生するという第２の問題点
がある。また、バウンダリスキャンレジスタが追加され
るため、ＣＰＵおよびメモリが大型化するとともに、通
常動作時にバウンダリスキャンレジスタでの遅延が発生
する。このため、（１）の場合と同様に、ＭＣＭの小型
化や、高速化という特徴を損なってしまうという第１の
問題点があった。また、バウンダリスキャン対応のＣＰ
Ｕおよびメモリを用いる必要がるため、ＣＰＵおよびメ
モリの選択肢が制限されるという第２の問題点があっ
た。

【００１６】特に、バウンダリスキャン対応のメモリを
使用したとしても、メモリが定期的にリフレッシュサイ
クルを実行しないと書き込んだ内容が消えてしまうＤＲ
ＡＭである場合には、ＭＣＭのテストに必要なテストベ
クタ（入力信号の経時変化および出力信号の期待値の経
時変化を記述したもの）が数１００ビットと長いため、
リフレッシュのためのテストベクタを入力する余裕がな
く、メモリに対する読み書きのテストは困難であるた
め、メモリの選択肢が制限される。

【００１７】また、（１）および（２）ともに、ＭＣＭ
のテストに必要なテストベクタの入力とテストの実行結
果を得るのに多大な時間を要するという第３の問題点が
あった。

【００１８】また、（１）および（２）ともに、ＣＰＵ
およびメモリをバスに常時接続し、ＣＰＵを動作させる
ことにより、ＣＰＵやメモリのテストを行っていたの
で、このため、例えば、ＣＰＵに不良個所がある場合、
メモリのテストができなかったり、メモリのテスト結果
にＣＰＵの故障の影響が出る。特に、ＭＣＭ全体での良
否のテストだけでは足りず、不良個所を特定し、ＣＰＵ
やメモリの交換等の必要があるが、従来のＭＣＭのテス
トでは不良個所の特定ができず、各部を高精度にテスト
できないという第４の問題点があった。

【００１９】それゆえに、本発明は、ＭＣＭの特徴を生
かし、メモリを自由に選択でき、しかもメモリを高精度
かつ短時間にテストできるテスト装置を提供することを
第１の目的とする。

【００２０】また、ＣＰＵを自由に選択でき、しかもＣ
ＰＵを高精度かつ短時間にテストできるテスト装置を提
供することを第２の目的とする。

【００２１】

【課題を解決するための手段】請求項１に係る発明は、
ＣＰＵとメモリとＭＥＭＣとを有するＭＣＭに備えら
れ、外部からメモリをテストできるようにしたテスト装
置であって、ＣＰＵ不能動化手段、メモリ用テストパタ
ーン保持手段、メモリテスト手段、メモリバス接続手
段、テスト制御手段を備え、ＣＰＵ不能動化手段は、Ｃ
ＰＵを不能動化し、メモリ用テストパターン保持手段
は、数種のテスト用アドレスとテスト用データとを保持
し、メモリテスト手段は、メモリバス接続手段を介して
メモリのテスト用アドレスにテスト用データの書き込み
後読み出しを行い、発生したデータと読み出したデータ
とが一致するかを判断し、メモリバス接続手段は、通常
はメモリバスにＭＥＭＣを接続し、テスト時は当該メモ
リバスにＭＥＭＣの代わりにメモリテスト手段を接続
し、テスト制御手段は、テスト端子からメモリテストを
指示されると、ＣＰＵ不能動化手段にＣＰＵを不能動化
させ、メモリバス接続手段にメモリテスト手段を接続さ
せるとともにメモリテスト手段を起動して、判断結果を
当該テスト端子に出力する、ことを特徴とする。

【００２２】

【発明の実施の形態】請求項１に係る発明においては、
ＣＰＵとメモリとＭＥＭＣとを有するＭＣＭに備えら
れ、外部からメモリをテストできるようにしたテスト装
置である。テスト装置は、ＣＰＵ不能動化手段、メモリ
用テストパターン保持手段、メモリテスト手段、メモリ
バス接続手段、テスト制御手段を備える。ＣＰＵ不能動
化手段は、ＣＰＵを不能動化する。メモリ用テストパタ
ーン保持手段は、数種のテスト用アドレスとテスト用デ
ータとを保持する。メモリテスト手段は、メモリバス接
続手段を介してメモリのテスト用アドレスにテスト用デ
ータの書き込み後読み出しを行い、発生したデータと読
み出したデータとが一致するかを判断する。メモリバス
接続手段は、通常はメモリバスにＭＥＭＣを接続し、テ
スト時は当該メモリバスにＭＥＭＣの代わりにメモリテ
スト手段を接続する。テスト制御手段は、テスト端子か
らメモリテストを指示されると、ＣＰＵ不能動化手段に
ＣＰＵを不能動化させ、メモリバス接続手段にメモリテ
スト手段を接続させるとともにメモリテスト手段を起動
して、判断結果を当該テスト端子に出力する。

【００２３】請求項１の発明によれば、わずかな数のテ
スト端子を設けるだけですみ、メモリバスの配線長が実
質的に長くなることもない。このため、ＭＣＭの特徴で
ある端子数の減少による小型化や、高速化という特徴を
発揮できる。また、メモリにバウンダリスキャンレジス
タを追加する必要がないため、メモリのコストアップが
発生することもなく、メモリの大型化を防止でき、通常
動作時にバウンダリスキャンレジスタでの遅延が発生す
ることもない。このため、ＭＣＭの小型化や、高速化と
いう特徴を発揮できる。また、バウンダリスキャン対応
のメモリを用いる必要がないため、メモリの選択肢が制
限されることもない。また、メモリのテストに必要なテ
ストベクタが予め入力されており、テストの実行結果を
瞬時に得ることができるので、ＤＲＡＭであってもリフ
レッシュすることなく短時間でテストを行える。ＣＰＵ
およびメモリを相互に切り離した状態でＣＰＵやメモリ
のテストを行え、ＣＰＵを不能動化してメモリをテスト
できるので、ＣＰＵが故障していてもメモリのテストが
行え、不良個所の特定が可能になり、各部を高精度にテ
ストできる。

【００２４】請求項２に係る発明は、請求項１の発明に
おいて、ＣＰＵ不能動化手段は、ＣＰＵのバス解放端子
にバス解放信号を出力することにより、ＣＰＵを不能動
化する。このため、メモリのテスト時にＣＰＵからの干
渉を簡単になくすことができる。

【００２５】請求項３に係る発明は、請求項１の発明に
おいて、ＣＰＵ不能動化手段は、ＣＰＵに給電するＣＰ
Ｕ用スイッチを遮断することにより、ＣＰＵを不能動化
する。このため、ＣＰＵにバス解放端子がなくても、メ
モリのテスト時にＣＰＵからの干渉を簡単になくすこと
ができる。

【００２６】請求項４に係る発明は、請求項１ないし３
のいずれかの発明において、ＣＰＵの動作をＭＣＭの外
からＣＰＵバスを介してみれる。ＣＰＵテスト命令記憶
手段、ＣＰＵバス接続手段をさらに備える。ＣＰＵテス
ト命令記憶手段は、ＣＰＵバス接続手段を介してテスト
用無限ループを実現する命令を記憶する。

【００２７】ＣＰＵバス接続手段は、通常はＣＰＵバス
にＭＥＭＣを接続し、テスト時はＣＰＵバスにＭＥＭＣ
の代わりにＣＰＵテスト命令記憶手段を接続する。テス
ト制御手段は、テスト端子からＣＰＵテストを指示され
ると、ＣＰＵテスト命令記憶手段に命令を出力させ、Ｃ
ＰＵバス接続手段にＣＰＵテスト命令記憶手段を接続さ
せる。

【００２８】この結果、わずかな数のテスト端子を設け
るだけですみ、ＣＰＵバスの配線長が実質的に長くなる
こともない。このため、ＭＣＭの特徴である端子数の減
少による小型化や、高速化という特徴を発揮でき、しか
も実速度でＣＰＵをテストできる。また、ＣＰＵにバウ
ンダリスキャンレジスタを追加する必要がないため、Ｃ
ＰＵのコストアップが発生することもなく、ＣＰＵの大
型化を防止でき、通常動作時にバウンダリスキャンレジ
スタでの遅延が発生することもない。このため、ＭＣＭ
の小型化や、高速化という特徴を発揮できる。また、バ
ウンダリスキャン対応のＣＰＵを用いる必要がないた
め、ＣＰＵの選択肢が制限されることもない。また、Ｍ
ＣＭのテストに必要なテストベクタが予め入力されてお
り、テストの実行結果を瞬時に得ることができるので、
短時間でテストを行える。また、ＣＰＵだけにテストベ
クタを送ることができるので、不良個所の特定が可能に
なり、各部を高精度にテストできる。

【００２９】請求項５に係る発明は、請求項４の発明に
おいて、ＣＰＵテスト命令切換手段をさらに備える。Ｃ
ＰＵテスト命令記憶手段は、複数のＣＰＵにそれぞれ応
じた複数の命令を記憶する。ＣＰＵテスト命令切換手段
は、ＣＰＵテスト命令記憶手段にテストするＣＰＵの命
令を選択させる。テスト制御手段は、テスト端子からテ
ストするＣＰＵの種類が指示されると、ＣＰＵテスト命
令切換手段に選択するＣＰＵを指示する。このため、Ｃ
ＰＵの選択性が高まり、テスト装置をＭＥＭＣコアと一
体化させれば、ＭＥＭＣの汎用性が高まる。

【００３０】請求項６に係る発明は、請求項１ないし３
のいずれかの発明において、ＣＰＵの動作をＭＣＭの外
からみれないようにＣＰＵバスがＭＣＭの内部で閉じて
いる。ＣＰＵテスト命令記憶手段、期待値格納手段、Ｃ
ＰＵ出力比較手段、ＣＰＵバス接続手段をさらに備え
る。ＣＰＵテスト命令記憶手段は、ＣＰＵバス接続手段
を介してテスト用無限ループを実現する命令を記憶す
る。期待値格納手段は、テスト用無限ループの発生時の
期待値を格納する。ＣＰＵ出力比較手段は、発生したテ
スト用無限ループと期待値とが一致するかを判断する。
ＣＰＵバス接続手段は、通常はＣＰＵバスにＭＥＭＣを
接続し、テスト時はＣＰＵバスにＭＥＭＣの代わりにＣ
ＰＵテスト命令記憶手段を接続する。テスト制御手段
は、テスト端子からＣＰＵテストを指示されると、ＣＰ
Ｕテスト命令記憶手段に命令を出力させ、ＣＰＵバス接
続手段にＣＰＵテスト命令記憶手段を接続させるととも
にＣＰＵ出力比較手段を起動して、比較結果を当該テス
ト端子に出力する。

【００３１】この結果、わずかな数のテスト端子を設け
るだけですみ、ＣＰＵバスの配線長が実質的に長くなる
こともない。このため、ＭＣＭの特徴である端子数の減
少による小型化や、高速化という特徴を発揮でき、しか
も実速度でＣＰＵをテストできる。また、ＣＰＵにバウ
ンダリスキャンレジスタを追加する必要がないため、Ｃ
ＰＵのコストアップが発生することもなく、ＣＰＵの大
型化を防止でき、通常動作時にバウンダリスキャンレジ
スタでの遅延が発生することもない。このため、ＭＣＭ
の小型化や、高速化という特徴を発揮できる。また、バ
ウンダリスキャン対応のＣＰＵを用いる必要がないた
め、ＣＰＵの選択肢が制限されることもない。また、Ｍ
ＣＭのテストに必要なテストベクタが予め入力されてお
り、テストの実行結果を瞬時に得ることができるので、
短時間でテストを行える。また、ＣＰＵだけにテストベ
クタを送ることができるので、不良個所の特定が可能に
なり、各部を高精度にテストできる。

【００３２】請求項７に係る発明は、請求項６の発明に
おいて、ＣＰＵテスト命令切換手段をさらに備える。Ｃ
ＰＵテスト命令記憶手段は、複数のＣＰＵにそれぞれ応
じた複数の命令を記憶する。期待値格納手段は、複数の
ＣＰＵにそれぞれ応じたテスト用無限ループの発生時の
複数の期待値を格納する。ＣＰＵテスト命令切換手段
は、ＣＰＵテスト命令記憶手段にテストするＣＰＵの命
令を選択させる。テスト制御手段は、テスト端子からテ
ストするＣＰＵの種類が指示されると、ＣＰＵテスト命
令切換手段に選択するＣＰＵを指示するとともに、期待
値格納手段に選択する期待値を指示する。このため、Ｃ
ＰＵの選択性が高まり、テスト装置の汎用性が高まる。

【００３３】請求項８に係る発明は、請求項１ないし７
のいずれかの発明において、メモリ不能動化手段ををさ
らに備える。メモリ不能動化手段は、メモリに給電する
メモリ用スイッチを遮断することにより、メモリを不能
動化する。このため、ＣＰＵのテスト時にメモリからの
干渉を簡単になくすことができる。

【００３４】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明の第１の実施例のＭＣＭテスト装
置の構成を示すブロック図である。図１において、ＭＣ
Ｍ１は、ＣＰＵ１０Ａと、メモリ２０と、ＭＥＭＣ３０
Ａとを備えている。ＭＥＭＣ３０Ａは、ＭＥＭＣコア部
４０と、テスト装置５０Ａとを含む。テスト装置５０Ａ
は、テスト制御部５１Ａと、メモリデータ比較部５２
と、バス解放信号生成部５３Ａと、ＣＰＵ制御部５４Ａ
と、セレクタ５８ｍ１〜５８ｍ３，５８ｃと、バッファ
５９ｍ，５９ｃとを含む。

【００３５】ＣＰＵ１０ＡとＭＥＭＣ３０ＡとはバスＢ
１で接続され、メモリ２０とＭＥＭＣ３０ＡとはバスＢ
２で接続されている。バスＢ１のアドレスバスとデータ
バスはＭＣＭ１の外部端子（図示せず）に接続されてお
り、外部端子での観測が可能であるが、バスＢ２はＭＣ
Ｍ１内部で閉じている。このため、このＭＣＭ１では、
メモリ２０の動作をバスＢ２を介して内部観測するとと
もに、ＣＰＵ１０Ａの動作を外部端子で観測するように
している。

【００３６】ＣＰＵ１０Ａは、バス解放端子（例えば、
ＣＰＵ１０Ａがインテル社製の４８６ＤＸ２の場合、
「ＦＬＵＳＨ＃」端子）１１を有し、バス解放端子１１
にバス解放要求信号が入力された場合、バスＢ１を解放
状態にする（詳細はインテル社のデータブック「Ｉｎｔ
ｅｌ４８６プロセッサ・関連製品」参照）。

【００３７】なお、ここでいうバス解放とは、ＣＰＵ１
０Ａが入力端子からの入力を受け付けず、出力端子をネ
ゲート状態に保ち、入出力端子をＨｉｇｈ−Ｚ（ハイイ
ンピー）に保つ状態を表している。バス解放状態とは、
この図１の実施例および後述する図３，図５の実施例を
通じて、この状態を意味している。

【００３８】メモリ２０は、例えば、ＤＲＡＭで、例え
ばアドレス・データともにバス幅３２ビットに構成され
ている。

【００３９】ＭＥＭＣコア部４０は、ＣＰＵ１０Ａから
メモリ２０へのアクセス、ＣＰＵ１０ＡからＭＣＭ１の
外部の資源（例えば、ＲＯＭやＩ／Ｏ等）へのアクセ
ス、およびＭＣＭ１の外部の資源（Ｉ／Ｏ等）からメモ
リ２０へのＤＭＡ等、ＭＣＭ１が実際に使用されるシス
テムにおいて必要なアクセスを制御する。

【００４０】テスト制御部５１Ａは、テスト端子ＳＩ，
ＳＣＫから入力される指示に従って、バス解放信号生成
部５３Ａ、ＣＰＵ制御部５４Ａ、メモリデータ比較部５
２へ制御信号を出力するとともに、メモリデータ比較部
５２からの比較結果をテスト端子ＳＩ，ＳＣＫを通して
ＭＣＭ１外部に出力する。また、実行するテストに応じ
て、セレクタ５８ｍ１〜５８ｍ３，５８ｃおよびバッフ
ァ５９ｍ，５９ｃを制御する。

【００４１】より具体的に説明すると、テスト制御部５
１Ａは、テスト用のＭＣＭ外部端子を少なくできるスキ
ャンパスを用いるため、その内部にシフトレジスタ５１
１と、デコーダ５１２とを含む。シフトレジスタ５１１
は、５ビットのデータ記憶部Ｄ１〜Ｄ５を有し、データ
記憶部Ｄ１〜Ｄ５にテスト端子ＳＩから入力されたデー
タをテスト端子ＳＣＫから入力されたシフトクロックに
したがってシリアルに順次記憶する。デコーダ５１２
は、シフトレジスタ５１１のデータ記憶部Ｄ１〜Ｄ４の
データをパラレルに入力し、テストモードがメモリかＣ
ＰＵかを解読する。データ記憶部Ｄ１〜Ｄ４のデータが
例えば「××１０」の場合には、メモリテストを示して
おり、「××１１」の場合にはＣＰＵのテストであるこ
とを示している。また、データ記憶部Ｄ１〜Ｄ４のデー
タが例えば「００００」の場合には、ＣＰＵ１０Ａおよ
びメモリ２０のテスト以外の、通常モードであることを
示している。この「００００」は、テスト端子ＳＩから
入力しなくても、初期値としてセットされる。

【００４２】解読の結果、メモリテストの場合には、デ
コーダ５１２は、バス解放信号生成部５３Ａ、メモリデ
ータ比較部５２にメモリテストであることを知らせ、セ
レクタ５８ｍ１〜５８ｍ３およびバッファ５９ｍを制御
する。なお、データ記憶部Ｄ５は、メモリデータ比較部
５２からの比較結果を格納する部分である。このため、
テスト端子ＳＣＫからシフトクロックを入力すると、テ
スト端子Ｅからメモリ２０の判定結果が得られる。一
方、解読の結果、ＣＰＵテストの場合には、デコーダ５
１２は、ＣＰＵ制御部５４ＡにＣＰＵテストであること
を知らせる。

【００４３】メモリデータ比較部５２は、テスト制御部
５１Ａからの信号を受けて、メモリ２０へのデータの書
き込み、メモリ２０からのデータの読み込み、書き込み
データと読み込みデータの比較、およびテスト制御部５
１Ａへの比較結果出力を行なう。

【００４４】より具体的には、メモリデータ比較部５２
は、例えばアドレス・データバスともに３２ビットの場
合、その内部にメモリ２０の「０ｘ５５５５５５５５」
番地に対するデータ「０ｘ５５５５５５５５」，「０ｘ
ＡＡＡＡＡＡＡＡ」と、「０ｘＡＡＡＡＡＡＡＡ」番地
に対するデータ「０ｘ５５５５５５５５」，「０ｘＡＡ
ＡＡＡＡＡＡ」をそれぞれテストベクタとして予め記憶
している。これらのアドレス・データは、バスＢ２の各
ビットが１と０とに交互に並ぶようになっており、補完
関係にある。このため、このテストベクタをメモリ２０
に対して書き込み、書き込みデータと読み込みデータの
比較を実行すれば、バスＢ２とメモリ２０との接続状態
を確実に知ることができる。また、この２つのアドレス
での書き込みデータと読み込みデータの比較を２つ実行
して一致することが確かめられれば、全アドレスにおい
てメモリ２０が正常である場合が多い。このため、メモ
リデータ比較部５２にこれらのテストベクトルを用意し
ておけば十分であり、テストベクトルの作成が短縮化さ
れる。

【００４５】バス解放信号生成部５３Ａは、テスト制御
部５１Ａからの信号を受けて、ＣＰＵ１０Ａに対してバ
ス解放要求信号を出力する。

【００４６】ＣＰＵ制御部５４Ａは、テスト制御部５１
Ａからの信号を受けて命令コードおよび制御信号を生成
し、ＣＰＵ１０Ａからのアクセスに応じて生成した命令
コードあるいは制御信号を出力する。

【００４７】より具体的には、ＣＰＵ制御部５４Ａは、
その内部に例えば、「ｂｒａ ＰＣ−２」を意味する２
バイトの命令「ＦＥＥＡ」をテストベクトルとして予め
記憶している。ＣＰＵ１０Ａは、ＣＰＵテスト時にＣＰ
Ｕ制御部５４Ａをアドレス指定し、ＣＰＵ制御部５４Ａ
のテストベクトルを読み出し、これを実行する。すなわ
ち、ＣＰＵ１０Ａは、その内部のプログラムカウンタの
値ＰＣ＝８００２（ＪＭＰ ＦＥ）からＰＣ＝８０００
（ＪＵＰ −２）とし、再度ＣＰＵ制御部５４Ａをアド
レス指定し、ＣＰＵ制御部５４Ａのテストベクトルを読
み出し、これを繰り返し実行する。このため、このＣＰ
Ｕ制御部５４ＡのテストベクタをＣＰＵ１０Ａに実行さ
せ、外部端子からバスＢ１を観察すれば、バスＢ１とＣ
ＰＵ１０Ａとの接続状態を確実に知ることができる。ま
た、この実行結果が正しいことが確かめられれば、ＣＰ
Ｕ１０Ａが正常である場合が多い。このため、ＣＰＵ制
御部５４Ａにこのテストベクトルを用意しておけば十分
であり、テストベクトルの作成が短縮化される。

【００４８】セレクタ５８ｍ１〜５８ｍ３，５８ｃは、
メモリ２０およびＣＰＵ１０ＡをＭＥＭＣコア４０とメ
モリデータ比較部５２およびＣＰＵ制御部５４Ａとに個
別的に接続し、また切り離す。

【００４９】バッファ５９ｍ，５９ｃは、データバスが
双方向であり、メモリ２０およびＣＰＵ１０Ａから出力
されたデータがセレクタ５８ｍ２，５８ｃに流入しない
ようにし、セレクタ５８ｍ２，５８ｃの破壊を防止して
いる。

【００５０】次いで、図１のＭＣＭ１の動作を図２を用
いて説明する。図２は、図１のＭＣＭ１のテスト動作を
示すフローチャートである。特に、図２（ａ）はメモリ
テスト時のフローチャートを、図２（ｂ）はＣＰＵテス
ト時のフローチャートをそれぞれ示している。まず、図
２（ａ）のメモリテスト時の動作から、処理の流れに沿
って詳細に説明する。

【００５１】テスト選択ステップＳ１ｍＡ：ＭＣＭ１外
部から、テスト端子ＳＩ，ＳＣＫを介してＭＣＭ１上の
メモリ２０をテスト対象とすることをテスト制御部５１
Ａに指示する。テスト制御部５１Ａは、テスト端子Ｓ
Ｉ，ＳＣＫからの指示に応じて、バス解放信号生成部５
３Ａ、メモリデータ比較部５２に制御信号を出力すると
ともに、セレクタ５８ｍ１〜５８ｍ３をテスト側に変更
する。

【００５２】バス解放ステップＳ２ｍＡ：バス解放信号
生成部５３Ａは、ＣＰＵ１０Ａにバス解放信号を出力
し、ＣＰＵ１０Ａにバスを解放させる。これにより、メ
モリテスト中におけるＣＰＵ１０Ａからの干渉を防ぐこ
とができる。

【００５３】メモリ書き込みステップＳ３ｍＡ：メモリ
データ比較部５２は、メモリ２０にデータを書き込む。

【００５４】メモリ読み込みステップＳ４ｍＡ：メモリ
データ比較部５２は、ステップＳ３ｍＡで書き込んだデ
ータをメモリ２０から読み出す。

【００５５】比較ステップＳ５ｍＡ：メモリデータ比較
部５２は、書き込んだデータと読み出したデータを比較
し、比較結果をテスト制御部５１Ａに出力する。この比
較結果は、例えば一致する場合には「１」で、一致しな
い場合には「０」である。

【００５６】判定ステップＳ６ｍＡ：テスト制御部５１
Ａは、メモリデータ比較部５２から受けた比較結果をテ
スト端子Ｅに出力する。この比較結果をＬＳＩテスタ等
でＭＣＭ１外部で観測し、メモリ２０が正常に動作する
かどうかを判定する。

【００５７】次いで、図２（ｂ）のＣＰＵテスト時の動
作を処理の流れに沿って詳細に説明する。

【００５８】テスト選択ステップＳ１ｃＡ：ＭＣＭ１外
部からテスト端子ＳＩ，ＳＣＫを介して、ＭＣＭ１上の
ＣＰＵ１０Ａをテスト対象とすることをテスト制御部５
１Ａに指示する。テスト制御部５１Ａは、テスト端子Ｓ
Ｉ，ＳＣＫからの指示に応じて、ＣＰＵ制御部５４Ａに
制御信号を出力するとともに、セレクタ５８ｃをテスト
側に変更する。

【００５９】ＣＰＵ応答ステップＳ４ｃＡ：ＣＰＵ制御
部５４Ａは、命令コードおよび制御信号を生成し、生成
した命令コードおよび制御信号をＣＰＵ１０Ａからのア
クセスに応じて出力する。

【００６０】判定ステップＳ６ｃＡ：ＣＰＵ１０Ａは、
ＣＰＵ制御部５４Ａからの命令コードおよび制御信号を
受け、受けとった信号に従って動作する。この時、ＭＣ
Ｍ１外部に表れる信号を観測し、命令コードおよび制御
信号が正しく読み込まれているかどうか、また正しく動
作しているかどうかを判定する。

【００６１】以上のように、図１のＭＣＭ１によれば、
わずかな数のテスト端子ＳＩ，ＳＣＫ，Ｅを設けるだけ
ですみ、チップ間の信号の配線長が実質的に長くなるこ
ともない。このため、ＭＣＭの特徴である端子数の減少
による小型化や、高速化という特徴を発揮できる。ま
た、ＣＰＵ１０Ａおよびメモリ２０にバウンダリスキャ
ンレジスタを追加する必要がないため、ＣＰＵおよびメ
モリのコストアップが発生することもなく、ＣＰＵおよ
びメモリの大型化を防止でき、通常動作時にバウンダリ
スキャンレジスタでの遅延が発生することもない。この
ため、ＭＣＭの小型化や、高速化という特徴を発揮でき
る。また、バウンダリスキャン対応のＣＰＵおよびメモ
リを用いる必要がないため、ＣＰＵおよびメモリの選択
肢が制限されることもない。また、ＭＣＭのテストに必
要なテストベクタがメモリデータ比較部５２およびＣＰ
Ｕ制御部５４Ａに予め入力されており、テストの実行結
果を瞬時に得ることができるので、短時間でテストを行
える。ＣＰＵおよびメモリを相互に切り離した状態でＣ
ＰＵやメモリのテストを行え、ＣＰＵを動作させずにメ
モリをテストできるので、ＣＰＵが故障していてもメモ
リのテストが行え、不良個所の特定が可能になり、各部
を高精度にテストできる。また、半導体チップ交換の工
数が減り、テストの効率化およびコスト削減が可能とな
る。また、メモリのテスト時に簡単にＣＰＵ１０Ａから
の影響をなくすことができる。

【００６２】図３は、本発明の第２の実施例のＭＣＭテ
スト装置の構成を示すブロック図である。なお、図１の
実施例と対応する部分には、同じ番号を付す。図３にお
いて、ＭＣＭ２は、ＣＰＵ１０Ａと、メモリ２０と、Ｍ
ＥＭＣ３０Ｂとを備えている。ＭＥＭＣ３０Ｂは、ＭＥ
ＭＣコア部４０と、テスト装置５０Ｂとを含む。テスト
装置５０Ｂは、テスト制御部５１Ｂと、メモリデータ比
較部５２と、バス解放信号生成部５３Ａと、ＣＰＵ制御
部５４Ａと、ＣＰＵ出力比較部５６Ａと、期待値格納部
５７Ａと、セレクタ５８ｍ１〜５８ｍ３，５８ｃと、バ
ッファ５９ｍ，５９ｃとを含む。

【００６３】なお、ＣＰＵ１０Ａと、メモリ２０と、Ｍ
ＥＭＣコア部４０と、メモリデータ比較部５２と、バス
解放信号生成部５３Ａと、ＣＰＵ制御部５４Ａと、セレ
クタ５８ｍ１〜５８ｍ３，５８ｃと、バッファ５９ｍ，
５９ｃとは、図１の第１の実施例と同様であり、その詳
細な説明を省略する。

【００６４】ところで、ＭＣＭ２では、ＣＰＵ１０Ａと
ＭＥＭＣコア４０間のアドレス・データのバスＢ１もＭ
ＣＭ２内部で閉じており、高速化が図られているが、外
部端子からの観測ができない。このため、このＭＣＭ２
では、ＣＰＵ１０Ａの動作をバスＢ１を介してＭＣＭ２
内部で観測するようにしている。

【００６５】テスト制御部５１Ｂは、図１のテスト制御
部５１Ａと基本的に同じであるが、テスト端子ＳＩ，Ｓ
ＣＫから入力される指示に従って、バス解放信号生成部
５３Ａ、ＣＰＵ制御部５４Ａ、ＣＰＵ出力比較部５６
Ａ、メモリデータ比較部５２へ制御信号を出力するとと
もに、ＣＰＵ出力比較部５６Ａおよびメモリデータ比較
部５２からの比較結果をデータ記憶部Ｄ５に格納し、テ
スト端子Ｅを通してＭＣＭ２外部に出力する。また、実
行するテストに応じてバッファ５９ｍ，５９ｃおよびセ
レクタ５８ｍ１〜５８ｍ３，５８ｃを制御する。

【００６６】期待値格納部５７Ａは、ＣＰＵ１０Ａの実
行結果の期待値を格納している。この期待値は、ＭＥＭ
Ｃ３０Ｂの製造段階でハード的に入れられている。

【００６７】ＣＰＵ出力比較部５６Ａは、テスト制御部
５１Ｂの指示にしたがって、ＣＰＵ１０Ａからデータバ
スに出力される信号を取り込み、期待値格納部５７Ａに
設定された期待値と比較し、比較結果をテスト制御部５
１Ｂに出力する。なお、この実施例では、ＣＰＵ１０Ａ
から出力される信号のうち、データバス上のデータのみ
について比較を行なっているが、期待値格納部５７Ａに
アドレスや制御信号の期待値を格納しておき、アドレス
バスや制御信号も取り込んで比較するようにしてもよ
い。

【００６８】次いで、図３のＭＣＭ２のテスト動作を図
４を用いて説明する。図４は、図３のＭＣＭ２のテスト
時の動作を示すフローチャートである。特に、図４
（ａ）はメモリテスト時のフローチャートを、図４
（ｂ）はＣＰＵテスト時のフローチャートをそれぞれ示
している。まず、図４（ａ）のメモリテスト時の動作か
ら、処理の流れに沿って詳細に説明する。

【００６９】テスト選択ステップＳ１ｍＢ：ＭＣＭ２外
部から、テスト端子ＳＩ，ＳＣＫを介してＭＣＭ２上の
メモリ２０をテスト対象とすることをテスト制御部５１
Ｂに指示する。テスト制御部５１Ｂは、テスト端子Ｓ
Ｉ，ＳＣＫからの指示に応じてバス解放信号生成部５３
Ａ、メモリデータ比較部５２に制御信号を出力するとと
もに、セレクタ５８ｍ１〜５８ｍ３，５８ｃをテスト側
に変更する。

【００７０】バス解放ステップＳ２ｍＢ：バス解放信号
生成部５３Ａは、ＣＰＵ１０Ａにバス解放信号を出力
し、ＣＰＵ１０Ａにバスを解放させる。これにより、メ
モリテスト中におけるＣＰＵ１０Ａからの干渉を防ぐこ
とができる。

【００７１】メモリ書き込みステップＳ３ｍＢ：メモリ
データ比較部５２は、メモリ２０にデータを書き込む。

【００７２】メモリ読み込みステップＳ４ｍＢ：メモリ
データ比較部５２は、ステップＳ３ｍＢで書き込んだデ
ータをメモリ２０から読み出す。

【００７３】比較ステップＳ５ｍＢ：メモリデータ比較
部５２は、書き込んだデータと読み出したデータを比較
し、比較結果をテスト制御部５１Ｂに出力する。

【００７４】判定ステップＳ６ｍＢ：テスト制御部５１
Ｂは、メモリデータ比較部５２から受けた比較結果をテ
スト端子Ｅに出力する。この比較結果をＬＳＩテスタ等
でＭＣＭ２外部で観測し、メモリ２０が正常に動作する
かどうかを判定する。

【００７５】次いで、図４（ｂ）のＣＰＵテスト時の動
作を、処理の流れに沿って詳細に説明する。

【００７６】テスト選択ステップＳ１ｃＢ：ＭＣＭ２外
部から、テスト端子ＳＩ，ＳＣＫを介して、ＭＣＭ２上
のＣＰＵ１０Ａをテスト対象とすることをテスト制御部
５１Ｂに指示する。テスト制御部５１Ｂは、テスト端子
ＳＩ，ＳＣＫからの指示に応じて、ＣＰＵ制御部５４
Ａ、ＣＰＵ出力比較部５６Ａに制御信号を出力するとと
もに、セレクタ５８ｍ１〜５８ｍ３，５８ｃをテスト側
に変更する。

【００７７】ＣＰＵ応答ステップＳ４ｃＢ：ＣＰＵ制御
部５４Ａは、命令コードおよび制御信号を生成し、生成
した命令コードおよび制御信号をＣＰＵ１０Ａからのア
クセスに応じて出力する。

【００７８】比較ステップＳ５ｃＢ：ＣＰＵ１０Ａは、
ＣＰＵ制御部５４Ａからの命令コードおよび制御信号を
受け、受け取った命令コードおよび制御信号に従って動
作する。ＣＰＵ出力比較部５６Ａは、ＣＰＵ１０Ａから
出力される信号と期待値格納部５７Ａに設定された期待
値を比較し、比較結果をテスト制御部５１Ｂに出力す
る。

【００７９】判定ステップＳ６ｃＢ：テスト制御部５１
Ｂは、ＣＰＵ出力比較部５６Ａから受けた比較結果をテ
スト端子Ｅに出力し、この比較結果をＭＣＭ２外部で観
測し、ＣＰＵ１０Ａが正常に動作するかどうかを判定す
る。

【００８０】以上のように、図３のＭＣＭ２によれば、
図１のＭＣＭ１と同じ効果をえることができ、かつバス
Ｂ１が内部で閉じていてもテスト結果を得ることがで
き、かつＣＰＵ１０Ａ−ＭＥＭＣコア４０間の高速性を
維持することができる。

【００８１】図５は、本発明の第３の実施例のＭＣＭテ
スト装置の構成を示すブロック図である。なお、図１お
よび図３の実施例と対応する部分には、同じ番号を付
す。図５において、ＭＣＭ３は、ＣＰＵ１０Ａと、メモ
リ２０と、ＭＥＭＣ３０Ｃとを備えている。ＭＥＭＣ３
０Ｃは、ＭＥＭＣコア部４０と、テスト装置５０Ｃとを
含む。テスト装置５０Ｃは、テスト制御部５１Ｃと、メ
モリデータ比較部５２と、バス解放信号生成部５３Ａ
と、ＣＰＵ制御部５４Ｂと、ＣＰＵ切換部５５と、期待
値格納部５７Ｂと、ＣＰＵ出力比較部５６Ｂと、セレク
タ５８ｍ１〜５８ｍ３，５８ｃと、バッファ５９ｍ，５
９ｃとを含む。

【００８２】なお、ＣＰＵ１０Ａと、メモリ２０と、Ｍ
ＥＭＣコア部４０と、メモリデータ比較部５２と、バス
解放信号生成部５３Ａと、セレクタ５８ｍ１〜５８ｍ
３，５８ｃと、バッファ５９ｍ，５９ｃとは、図１およ
び図３の実施例で用いたものと同様であり、その詳細な
説明を省略する。

【００８３】ところで、ＭＣＭ３では、ＣＰＵ１０Ａと
ＭＥＭＣコア４０間のアドレス・データのバスＢ１もＭ
ＣＭ２内部で閉じており、高速化が図られているが、外
部端子からの観測ができない。このため、このＭＣＭ３
では、図３のＭＣＭ２の場合と同様に、ＣＰＵ１０Ａの
動作をバスＢ１を介してＭＣＭ３内部で観測するように
している。また、電子機器の使用にしたがって種々のＣ
ＰＵが使用される。この場合、ＣＰＵが変われば、これ
に応じて、ＣＰＵをテストする命令や期待値が変化す
る。このため、このＭＣＭ３では、ＣＰＵが変化して
も、これに対応して種々のＣＰＵのテストができ、テス
ト装置を共通に使用できるように考慮されている。

【００８４】テスト制御部５１Ｃは、図１および図３の
テスト制御部５１Ａ，５３Ｂと基本的に同じであるが、
テスト端子ＳＩ，ＳＣＫから入力される指示に従って、
バス解放信号生成部５３Ａ、ＣＰＵ制御部５４Ｂ、ＣＰ
Ｕ切換部５５、期待値格納部５７Ｂ、ＣＰＵ出力比較部
５６Ｂ、メモリデータ比較部５２へテストのための制御
信号を出力するとともに、ＣＰＵ出力比較部５６Ｂおよ
びメモリデータ比較部５２からの比較結果をテスト端子
Ｅを通してＭＣＭ３外部に出力する。また、実行するテ
ストに応じてバッファ５９ｍ，５９ｃおよびセレクタ５
８ｍ１〜５８ｍ３，５８ｃを制御する。なお、上述した
ようにデータ記憶部Ｄ３，Ｄ４のデータが「１１」の場
合にはＣＰＵのテストであることを示しているが、デー
タ記憶部Ｄ１，Ｄ２のデータで、テストするＣＰＵの種
類が判別され、その種類がＣＰＵ切換部５５および期待
値格納部５７Ａに通知される。

【００８５】ＣＰＵ制御部５４Ｂは、テスト制御部５１
Ｃからの信号を受けて、複数種類のＣＰＵに対する命令
コードおよび制御信号を生成し、ＣＰＵ切換部５５から
の信号を受けて生成した命令コードおよび制御信号を選
択し、ＣＰＵ１０Ａからのアクセスに応じて選択した命
令コードあるいは制御信号を出力する。

【００８６】より具体的には、ＣＰＵ制御部５４Ｂは、
その内部に例えば、前述したＣＰＵ１０Ａ用の「ｂｒａ
ＰＣ−２」を意味する２バイトの命令「ＦＥＥＡ」の
テストベクタ５４Ｂａと、その他のＣＰＵ用であって、
その他のＣＰＵがＣＰＵ１０Ａの場合と同じように繰り
返し実行する命令をテストベクタ…，５４Ｂｎとして予
め記憶している。

【００８７】ＣＰＵ切換部５５は、テスト制御部５１Ｃ
からの信号を受けて、ＣＰＵ制御部５４ＢにＣＰＵ切換
信号を出力する。

【００８８】期待値格納部５７Ｂは、テストベクタ５４
Ｂａ，…，５４Ｂｎにそれぞれ対応する複数種類の期待
値５７Ｂａ，…，５７Ｂｎを格納しており、テスト制御
部５１Ｃからの信号により期待値５７Ｂａ，…，５７Ｂ
ｎの一つを選択し、ＣＰＵ出力比較部５６Ｂに出力す
る。

【００８９】ＣＰＵ出力比較部５６Ｂは、ＣＰＵ１０Ａ
の外部端子から出力される信号を取り込み、期待値格納
部５７Ｂから出力された期待値と比較し、比較結果をテ
スト制御部５１Ｃに出力する。なお、この実施例では、
ＣＰＵ１０Ａから出力される信号のうち、データバス上
のデータのみについて比較を行っているが、期待値格納
部５７Ｂにアドレスや制御信号の期待値も格納してお
き、アドレスバスや制御信号も取り込んで比較するよう
にしてもよい。

【００９０】次いで、図５のＭＣＭ３のテスト動作を図
６を用いて説明する。図６は、図５のＭＣＭ３のテスト
時の動作を示すフローチャートである。特に図６（ａ）
はメモリテスト時のフローチャートを、図６（ｂ）はＣ
ＰＵテスト時のフローチャートをそれぞれ示している。
まず、図６（ａ）のメモリテスト時の動作から、処理の
流れに沿って詳細に説明する。

【００９１】テスト選択ステップＳ１ｍＣ：ＭＣＭ３外
部からテスト端子ＳＩ，ＳＣＫを介してＭＣＭ上のメモ
リをテスト対象とすることをテスト制御部に指示する。
テスト制御部５１Ｃは、テスト端子ＳＩ，ＳＣＫからの
指示に応じて、バス解放信号生成部５３Ａ、メモリデー
タ比較部５２に制御信号を出力するとともに、セレクタ
５８ｍ１〜５８ｍ３，５８ｃをテスト側に変更する。

【００９２】バス解放ステップＳ２ｍＣ：バス解放信号
生成部５３Ａは、ＣＰＵにバス解放信号を出力し、ＣＰ
Ｕ１０Ａにバスを解放させる。これにより、メモリテス
ト中におけるＣＰＵ１０Ａからの干渉を防ぐことができ
る。

【００９３】メモリ書き込みステップＳ３ｍＣ：メモリ
データ比較部５２は、メモリ２０にデータを書き込む。

【００９４】メモリ読み込みステップＳ４ｍＣ：メモリ
データ比較部５２は、ステップＳ３ｍＣで書き込んだデ
ータをメモリ２０から読み出す。

【００９５】比較ステップＳ５ｍＣ：メモリデータ比較
部５２は、書き込みデータと読み込みデータを比較し、
比較結果をテスト制御部５１Ｃに出力する。

【００９６】判定ステップＳ６ｍＣ：テスト制御部５１
Ｃは、メモリデータ比較部５２から受けた比較結果をテ
スト端子ＳＩ，ＳＣＫに出力し、この比較結果をＭＣＭ
５１７外部で観測しメモリ２０が正常に動作するかどう
かを判定する。

【００９７】次いで、図６（ｂ）のＣＰＵテスト時の動
作を、処理の流れに沿って詳細に説明する。

【００９８】テスト選択ステップＳ１ｃＣ：ＭＣＭ３外
部から、テスト端子ＳＩ，ＳＣＫを介して、ＭＣＭ３上
のＣＰＵ１０Ａをテスト対象とすることをテスト制御部
５１Ｃに指示する。テスト制御部５１Ｃは、テスト端子
ＳＩ，ＳＣＫからの指示に応じて、ＣＰＵ制御部５４
Ｂ、ＣＰＵ出力比較部５６Ｂに制御信号を出力するとと
もに、セレクタ５８ｍ１〜５８ｍ３，５８ｃをテスト側
に変更する。

【００９９】ＣＰＵ選択ステップＳ２ｃＣ：また、ＭＣ
Ｍ３外部から、テスト端子ＳＩ，ＳＣＫを介して、利用
可能なＣＰＵの種類のうち、現在どのＣＰＵが実装され
ているかをテスト制御部５１Ｃに指示する。テスト制御
部５１Ｃは、テスト端子ＳＩ，ＳＣＫからの指示に応じ
て、ＣＰＵ切換部５５、期待値格納部５７Ｂに制御信号
を出力する。

【０１００】ＣＰＵ応答ステップＳ４ｃＣ：ＣＰＵ制御
部５４Ｂは、ＣＰＵ切換部５５からの出力に応じて、生
成可能な複数種類の命令コードおよび制御信号の内の一
つを選択し、ＣＰＵ１０Ａからのアクセスに応じて選択
した命令コードおよび制御信号を出力する。また、期待
値格納部５７Ｂは、あらかじめ格納している複数種類の
期待値のうちどの期待値を使うかを、テスト制御部５１
Ｃからの信号により切り換える。

【０１０１】比較ステップＳ５ｃＣ：ＣＰＵ１０Ａは、
ＣＰＵ制御部５４Ｂからの命令コードおよび制御信号を
受け、受け取った命令コードおよび制御信号に従って動
作する。ＣＰＵ出力比較部５６Ｂは、ＣＰＵ１０Ａから
出力されるデータと期待値格納部５７Ｂに設定された期
待値とを比較し、比較結果をテスト制御部５１Ｃに出力
する。

【０１０２】判定ステップＳ６ｃＣ：テスト制御部５１
Ｃは、ＣＰＵ出力比較部５６Ｂから受けた比較結果をテ
スト端子ＳＩ，ＳＣＫに出力し、この比較結果をＭＣＭ
５１７外部で観測しＣＰＵ１０Ａが正常に動作するかど
うかを判定する。

【０１０３】以上のように、図５のＭＣＭ３によれば、
図１のＭＣＭ１および図３のＭＣＭ２と同じ効果をえる
ことができ、かつＣＰＵの選択性が高まり、テスト装置
の汎用性が高まる。

【０１０４】図７は、本発明の第４の実施例のＭＣＭテ
スト装置の構成を示すブロック図である。なお、図１、
図３および図５の実施例と対応する部分には、同じ番号
を付す。図７において、ＭＣＭ４は、ＣＰＵ１０Ｂと、
メモリ２０と、ＭＥＭＣ３０Ｄとを備える。ＭＥＭＣ３
０Ｄは、ＭＥＭＣコア部４０と、テスト装置５０Ｄとを
含む。テスト装置５０Ｄは、テスト制御部５１Ｄと、メ
モリデータ比較部５２と、電源制御部５３Ｂと、ＣＰＵ
制御部５４Ａと、セレクタ５８ｍ１〜５８ｍ３，５８ｃ
と、バッファ５９ｍ，５９ｃと、ＣＰＵの電源スイッチ
ＳＷ５３ｃと、メモリの電源スイッチＳＷ５３ｍとを含
む。

【０１０５】なお、メモリ２０と、ＭＥＭＣコア部４０
と、メモリデータ比較部５２、ＣＰＵ制御部５４Ａは、
図１の実施例で用いたものと同様であり、その詳細な説
明を省略する。

【０１０６】ところで、ＭＣＭ４では、ＣＰＵ１０Ｂと
ＭＥＭＣ３０Ｄ間のアドレス・データのバスＢ１がＭＣ
Ｍ外部端子に接続されており、図１の場合と同様に、Ｃ
ＰＵ１０Ｂの動作を外部端子からの観測が可能である。
また、ＣＰＵ１０Ｂは、ＣＰＵ１０Ａと異なり、バス解
放端子１１を備えておらず、バスＢ１を常時支配しよう
とする。このため、ＣＰＵ１０Ｂにかかわらず、バスＢ
１を解放できるように考慮されている。

【０１０７】テスト制御部５１Ｄは、図１，図３および
図５のテスト制御部５１Ａ〜５１Ｃと基本的に同じであ
るが、テスト端子ＳＩ，ＳＣＫから入力される指示に従
って、メモリデータ比較部５２、電源制御部５３Ｂおよ
びＣＰＵ制御部５４Ａへ制御信号を出力するとともに、
メモリデータ比較部５２からの比較結果をテスト端子Ｓ
Ｉ，ＳＣＫを通してＭＣＭ４外部に出力する。また、実
行するテストに応じて、セレクタ５８ｍ１〜５８ｍ３，
５８ｃおよびバッファ５９ｍ，５９ｃを制御する。

【０１０８】電源制御部５３Ｂは、テスト制御部５１Ｄ
からの信号を受け、メモリテスト時にはＣＰＵ１０Ｂの
電源スイッチＳＷ５３ｃをＯＦＦ、メモリ２０の電源ス
イッチＳＷ５３ｍをＯＮにする。これにより、ＣＰＵ１
０Ｂが電力消勢され、バスＢ１が解放され、メモリテス
ト時にＣＰＵ１０Ｂからの干渉を防ぐことができる。ま
た、電源制御部５３Ｂは、ＣＰＵテスト時には、ＣＰＵ
１０Ｂの電源スイッチＳＷ５３ｃをＯＮ、メモリ２０の
電源スイッチＳＷ５３ｍをＯＦＦにする。これにより、
メモリ２０が電力消勢され、ＣＰＵテスト時にメモリ２
０からの干渉を防ぐことができる。

【０１０９】次いで、図７のＭＣＭ４のテスト動作を説
明する。図８は、図７のＭＣＭ４のテスト時の動作を示
すフローチャートである。特に図８（ａ）はメモリテス
ト時のフローチャートを、図８（ｂ）はＣＰＵテスト時
のフローチャートをそれぞれ示している。まず、図８
（ａ）のメモリテスト時の動作から、処理の流れに沿っ
て詳細に説明する。

【０１１０】テスト選択ステップＳ１ｍＤ：ＭＣＭ４外
部から、テスト端子ＳＩ，ＳＣＫを介してＭＣＭ４上の
メモリ２０をテスト対象とすることをテスト制御部５１
Ｄに指示する。テスト制御部５１Ｄは、テスト端子Ｓ
Ｉ，ＳＣＫからの指示に応じて、電源制御部５３Ｂ、メ
モリデータ比較部５２に制御信号を出力するとともに、
セレクタ５８ｍ１〜５８ｍ３をテスト側に変更する。

【０１１１】電源制御ステップＳ２ｍＤ：電源制御部５
３Ｂは、ＣＰＵ１０Ｂの電源スイッチＳＷ５３ｃをＯＦ
Ｆ、メモリ２０の電源スイッチＳＷ５３ｍをＯＮにす
る。これにより、メモリテスト中におけるＣＰＵ１０Ｂ
からの干渉を防ぐことができる。

【０１１２】メモリ書き込みステップＳ３ｍＤ：メモリ
データ比較部５２は、メモリ２０にデータを書き込む。

【０１１３】メモリ読み込みステップＳ４ｍＤ：メモリ
データ比較部５２は、ステップＳ３ｍＤで書き込んだデ
ータをメモリ２０から読み出す。

【０１１４】比較ステップＳ５ｍＤ：メモリデータ比較
部５２は、書き込みデータと読み込みデータを比較し、
比較結果をテスト制御部５１Ｄに出力する。

【０１１５】判定ステップＳ６ｍＤ：テスト制御部５１
Ｄは、メモリデータ比較部５２から受けた比較結果をテ
スト端子ＳＩ，ＳＣＫに出力し、この比較結果をＭＣＭ
４外部で観測し、メモリが正常に動作するかどうかを判
定する。

【０１１６】次いで、図８（ｂ）のＣＰＵテスト時の動
作を、処理の流れに沿って詳細に説明する。

【０１１７】テスト選択ステップＳ１ｃＤ：ＭＣＭ４外
部から、テスト端子ＳＩ，ＳＣＫを介してＭＣＭ４上の
ＣＰＵ１０Ｂをテスト対象とすることをテスト制御部５
１Ｄに指示する。テスト制御部５１Ｄは、テスト端子Ｓ
Ｉ，ＳＣＫからの指示に応じて、電源制御部５３Ｂ、Ｃ
ＰＵ制御部５４Ａに制御信号を出力するとともに、セレ
クタ５８ｃをテスト側に変更する。

【０１１８】電源制御ステップＳ３ｃＤ：電源制御部５
３Ｂは、ＣＰＵ１０Ｂの電源スイッチＳＷ５３ｃをＯ
Ｎ、メモリ２０の電源スイッチＳＷ５３ｍをＯＦＦに
し、ＣＰＵ１０Ｂを動作させる。これにより、ＣＰＵテ
スト中におけるメモリ２０からの干渉を防ぐことができ
る。

【０１１９】ＣＰＵ応答ステップＳ４ｃＤ：ＣＰＵ制御
部５４Ａは、命令コードおよび制御信号を生成し、生成
した命令コードおよび制御信号をＣＰＵ１０Ｂからのア
クセスに応じて出力する。

【０１２０】判定ステップＳ６ｃＤ：ＣＰＵ１０Ｂは、
ＣＰＵ制御部５４Ａからの命令コードおよび制御信号を
受け、受け取った命令コードおよび制御信号に従って動
作する。この時、ＭＣＭ４外部に表れる信号を観測し、
命令コードおよび制御信号が正しく受けとられているか
どうか、また正しく動作しているかどうかを判定する。

【０１２１】以上のように、図７のＭＣＭ４によれば、
ＣＰＵ１０Ｂにバス解放端子１１がなくても、図１のＭ
ＣＭ１と同様に、わずかな数のテスト端子ＳＩ，ＳＣ
Ｋ，Ｅを設けるだけですみ、チップ間の信号の配線長が
実質的に長くなることもない。このため、ＭＣＭの特徴
である端子数の減少による小型化や、高速化という特徴
を発揮できる。また、ＣＰＵ１０Ｂおよびメモリ２０に
バウンダリスキャンレジスタを追加する必要がないた
め、ＣＰＵおよびメモリのコストアップが発生すること
もなく、ＣＰＵおよびメモリの大型化を防止でき、通常
動作時にバウンダリスキャンレジスタでの遅延が発生す
ることもない。このため、ＭＣＭの小型化や、高速化と
いう特徴を発揮できる。また、バウンダリスキャン対応
のＣＰＵおよびメモリを用いる必要がないため、ＣＰＵ
およびメモリの選択肢が制限されることもない。また、
ＭＣＭのテストに必要なテストベクタがメモリデータ比
較部５２およびＣＰＵ制御部５４Ａに予め入力されてお
り、テストの実行結果を瞬時に得ることができるので、
短時間でテストを行える。ＣＰＵおよびメモリを相互に
切り離した状態でＣＰＵやメモリのテストを行え、ＣＰ
Ｕを動作させずにメモリをテストできるので、ＣＰＵが
故障していてもメモリのテストが行え、不良個所の特定
が可能になり、各部を高精度にテストできる。また、半
導体チップ交換の工数が減り、テストの効率化およびコ
スト削減が可能となる。また、メモリのテスト時に簡単
にＣＰＵ１０Ｂからの影響をなくすことができる。

【０１２２】図９は、本発明の第５の実施例のＭＣＭテ
スト装置の構成を示すブロック図である。なお、図１、
図３、図５および図７の実施例と対応する部分には、同
じ番号を付す。ＭＣＭ５は、ＣＰＵ１０Ｂと、メモリ２
０と、ＭＥＭＣ３０Ｅとを備えている。ＭＥＭＣ３０Ｅ
は、ＭＥＭＣコア部４０と、テスト装置５０Ｅとを備え
ている。テスト装置５０Ｅは、テスト制御部５１Ｅと、
メモリデータ比較部５２と、電源制御部５３Ｂと、ＣＰ
Ｕ制御部５４Ａと、期待値格納部５７Ａと、ＣＰＵ出力
比較部５６Ａと、セレクタ５８ｍ１〜５８ｍ３，５８ｃ
と、バッファ５９ｍ，５９ｃと、ＣＰＵ１０Ｂの電源ス
イッチＳＷ５３ｃと、メモリ２０の電源スイッチＳＷ５
３ｍとを含む。

【０１２３】なお、メモリ２０と、ＭＥＭＣコア部４０
と、メモリデータ比較部５２と、ＣＰＵ制御部５４Ａ
と、ＣＰＵ出力比較部５６Ａと、期待値格納部５７Ａと
は、図３の実施例で用いたものと同様であり、ＣＰＵ１
０Ｂと、電源制御部５３Ｂとは、図８の実施例で用いた
ものと同様であり、その詳細な説明を省略する。

【０１２４】ところで、ＭＣＭ５では、ＣＰＵ１０Ｂと
ＭＥＭＣ３０Ｅ間のアドレスバスとデータバスがＭＣＭ
５内部で閉じており、図３の場合と同様に、外部端子か
らの観測はできない。また、ＣＰＵ１０Ｂは、ＣＰＵ１
０Ａと異なり、バス解放端子１１を備えておらず、バス
Ｂ１を常時支配しようとする。このため、ＣＰＵ１０Ｂ
にかかわらず、バスＢ１を解放できるように考慮されて
いる。

【０１２５】テスト制御部５１Ｅは、図１，図３，図
５，図７のテスト制御部５１Ａ〜５１Ｄと基本的に同じ
であるが、テスト端子ＳＩ，ＳＣＫから入力される指示
に従って、メモリデータ比較部５２、電源制御部５３
Ｂ、ＣＰＵ制御部５４Ａ、ＣＰＵ出力比較部５６Ａへ制
御信号を出力するとともに、ＣＰＵ出力比較部５６Ａお
よびメモリデータ比較部５２からの比較結果をテスト端
子ＳＩ，ＳＣＫを通してＭＣＭ５外部に出力する。ま
た、実行するテストに応じてバッファ５９ｍ，５９ｃお
よびセレクタ５８ｍ１〜５８ｍ３，５８ｃを制御する。

【０１２６】次いで、図９のＭＣＭ５のテスト動作を説
明する。図１０は、図９のＭＣＭ４のテスト時の動作を
示すフローチャートである。特に図１０（ａ）はメモリ
テスト時のフローチャートを、図１０（ｂ）はＣＰＵテ
スト時のフローチャートをそれぞれ示している。まず、
図１０（ａ）のメモリテスト時の動作から、処理の流れ
に沿って詳細に説明する。

【０１２７】テスト選択ステップＳ１ｍＥ：ＭＣＭ５外
部から、テスト端子ＳＩ，ＳＣＫを介してＭＣＭ５上の
メモリ２０をテスト対象とすることをテスト制御部５１
Ｅに指示する。テスト制御部５１Ｅは、テスト端子Ｓ
Ｉ，ＳＣＫからの指示に応じて、電源制御部５３Ｂ、メ
モリデータ比較部５２に制御信号を出力し、セレクタ５
８ｍ１〜５８ｍ３をテスト側に変更する。

【０１２８】電源制御ステップＳ２ｍＥ：電源制御部５
３Ｂは、ＣＰＵ９０１の電源スイッチＳＷ５３ｃをＯＦ
Ｆ、メモリ２０の電源スイッチＳＷ５３ｍをＯＮにす
る。これにより、メモリテスト中におけるＣＰＵ１０Ｂ
からの干渉を防ぐ。

【０１２９】メモリ書き込みステップＳ３ｍＥ：メモリ
データ比較部５２は、メモリ２０にデータを書き込む。

【０１３０】メモリ読み込みステップＳ４ｍＥ：メモリ
データ比較部５２は、ステップＳ３ｍＥで書き込んだデ
ータをメモリ２０から読み出す。

【０１３１】比較ステップＳ５ｍＥ：メモリデータ比較
部５２は、書き込みデータと読み込みデータを比較し、
比較結果をテスト制御部５１Ｅに出力する。

【０１３２】判定ステップＳ６ｍＥ：テスト制御部５１
Ｅは、メモリデータ比較部５２から受けた比較結果をテ
スト端子ＳＩ，ＳＣＫに出力し、この比較結果をＭＣＭ
５外部で観測し、メモリ２０が正常に動作するかどうか
を判定する。

【０１３３】次いで、図１０（ｂ）のＣＰＵテスト時の
動作を、処理の流れに沿って詳細に説明する。

【０１３４】テスト選択ステップＳ１ｃＥ：ＭＣＭ５外
部から、テスト端子ＳＩ，ＳＣＫを通してＭＣＭ５上の
ＣＰＵ１０Ｂをテスト対象とすることをテスト制御部５
１Ｅに指示する。テスト制御部５１Ｅは、テスト端子Ｓ
Ｉ，ＳＣＫからの指示に応じて、電源制御部５３Ｂ、Ｃ
ＰＵ制御部５４Ａ、ＣＰＵ出力比較部５６Ａに制御信号
を出力するとともにセレクタ５８ｃをテスト側に変更す
る。

【０１３５】電源制御ステップＳ３ｃＥ：電源制御部５
３Ｂは、ＣＰＵ１０Ｂの電源スイッチＳＷ５３ｃをＯ
Ｎ、メモリ２０の電源スイッチＳＷ５３ｍをＯＦＦに
し、ＣＰＵ１０Ｂを動作させる。これにより、ＣＰＵテ
スト中におけるメモリ２０からの干渉を防ぐことができ
る。

【０１３６】ＣＰＵ応答ステップＳ４ｃＥ：ＣＰＵ制御
部５４Ａは、命令コードおよび制御信号を生成し、生成
した命令コードおよび制御信号をＣＰＵ１０Ｂからのア
クセスに応じて出力する。

【０１３７】比較ステップＳ５ｃＥ：ＣＰＵ１０Ｂは、
ＣＰＵ制御部５４Ａからの命令コードおよび制御信号を
受け、受け取った命令コードおよび制御信号に従って動
作する。ＣＰＵ出力比較部５６Ａは、ＣＰＵから出力さ
れるデータと期待値格納部５７Ａに設定された期待値を
比較し、比較結果をテスト制御部に出力する。

【０１３８】判定ステップＳ６ｃＥ：テスト制御部５１
Ｅは、ＣＰＵ出力比較部５６Ａから受けた比較結果をテ
スト端子Ｅに出力し、この比較結果をＭＣＭ５外部で観
測し、ＣＰＵ１０Ｂが正常に動作するかどうかを判定す
る。

【０１３９】以上のように、図９のＭＣＭ５によれば、
図７のＭＣＭ４と同じ効果をえることができ、かつバス
Ｂ１が内部で閉じていてもテスト結果を得ることがで
き、かつＣＰＵ１０Ｂ−ＭＥＭＣコア４０間の高速性を
維持することができる。

【０１４０】図１１は、本発明の第６の実施例のＭＣＭ
テスト装置の構成を示すブロック図である。なお、図
１、図３、図５、図７および図９の実施例と対応する部
分には、同一の番号を付す。図１１において、ＭＣＭ６
は、ＣＰＵ１０Ｂと、メモリ２０と、ＭＥＭＣ３０Ｆと
を備えている。ＭＥＭＣ３０Ｅは、ＭＥＭＣコア部４０
と、テスト装置５０Ｅとを含む。テスト装置５０Ｅは、
テスト制御部５１Ｆと、メモリデータ比較部５２、電源
制御部５３Ｂ、ＣＰＵ制御部５４Ｂ、ＣＰＵ切換部５
５、期待値格納部５７Ｂ、ＣＰＵ出力比較部５６Ｂ、セ
レクタ５８ｍ１〜５８ｍ３，５８ｃと、バッファ５９
ｍ，５９ｃと、ＣＰＵの電源スイッチＳＷ５３ｃと、メ
モリの電源スイッチＳＷ５３ｍとを含む。

【０１４１】なお、メモリ２０と、ＭＥＭＣコア部４０
と、メモリデータ比較部５２と、ＣＰＵ制御部５４Ｂ
と、ＣＰＵ切換部５５と、期待値格納部５７Ｂと、ＣＰ
Ｕ出力比較部５６Ｂとは、図５の実施例で用いたものと
同様であり、電源制御部５３Ｂは、図７の実施例で用い
たものと同様であり、その詳細な説明を省略する。

【０１４２】ところで、ＭＣＭ６では、ＣＰＵ１０Ｂと
ＭＥＭＣ３０Ｆ間のアドレスバスとデータバスがＭＣＭ
６内部で閉じており、図５の場合と同様に、外部端子で
の観測ができない。また、ＣＰＵ１０Ｂにかかわらず、
バスＢ１を解放できるように考慮されている。さらに、
このＭＣＭ３では、ＣＰＵが変化しても、これに対応し
て種々のＣＰＵのテストができ、テスト装置を共通に使
用できるように考慮されている。

【０１４３】テスト制御部５１Ｆは、図１，図３，図
５，図７および図９のテスト制御部５１Ａ〜５１Ｅと基
本的に同じであるが、テスト端子ＳＩ，ＳＣＫから入力
される指示に従って、メモリデータ比較部５２、電源制
御部５３Ｂ、ＣＰＵ制御部５４Ｂ、ＣＰＵ切換部５５、
期待値格納部５７Ｂ、ＣＰＵ出力比較部５６Ｂへ制御信
号を出力するとともに、ＣＰＵ出力比較部５６Ｂおよび
メモリデータ比較部５２からの比較結果をテスト端子Ｓ
Ｉ，ＳＣＫを通してＭＣＭ６外部に出力する。また、実
行するテストに応じて、セレクタ５８ｍ１〜５８ｍ３，
５８ｃおよびバッファ５９ｍ，５９ｃを制御する。

【０１４４】次いで、図１１のＭＣＭ６のテスト動作を
説明する。図１２は、図１１のＭＣＭ６のテスト時の動
作を示すフローチャートである。特に図１２（ａ）はメ
モリテスト時のフローチャートを、図１２（ｂ）はＣＰ
Ｕテスト時のフローチャートをそれぞれ示している。ま
ず、図１２（ａ）のメモリテスト時の動作から、処理の
流れに沿って詳細に説明する。

【０１４５】テスト選択ステップＳ１ｍＦ：ＭＣＭ６外
部から、テスト端子ＳＩ，ＳＣＫを介してＭＣＭ６上の
メモリ２０をテスト対象とすることをテスト制御部５１
Ｆに指示する。テスト制御部５１Ｆは、テスト端子Ｓ
Ｉ，ＳＣＫからの指示に応じて、電源制御部５３Ｂ、メ
モリデータ比較部５２に制御信号を出力するとともに、
セレクタ５８ｍ１〜５８ｍ３をテスト側に変更する。

【０１４６】電源制御ステップＳ２ｍＦ：電源制御部５
３Ｂは、ＣＰＵ１０Ｂの電源スイッチＳＷ５３ｃをＯＦ
Ｆ、メモリ２０の電源スイッチＳＷ５３ｍをＯＮにす
る。これにより、メモリテスト中におけるＣＰＵ１０Ｂ
からの干渉を防ぐことができる。

【０１４７】メモリ書き込みステップＳ３ｍＦ：メモリ
データ比較部５２は、メモリ２０にデータを書き込む。

【０１４８】メモリ読み込みステップＳ４ｍＦ：メモリ
データ比較部５２は、ステップＳ３ｍＦで書き込んだデ
ータをメモリ２０から読み出す。

【０１４９】比較ステップＳ５ｍＦ：メモリデータ比較
部５２は、書き込みデータと読み込みデータを比較し、
比較結果をテスト制御部５１Ｆに出力する。

【０１５０】判定ステップＳ６ｍＦ：テスト制御部５１
Ｆは、メモリデータ比較部５２から受けた比較結果をテ
スト端子ＳＩ，ＳＣＫに出力し、この比較結果をＭＣＭ
６外部で観測し、メモリ２０が正常に動作するかどうか
を判定する。

【０１５１】次いで、図１２（ｂ）のＣＰＵテスト時の
動作を、処理の流れに沿って詳細に説明する。

【０１５２】テスト選択ステップＳ１ｃＦ：ＭＣＭ６外
部から、テスト端子ＳＩ，ＳＣＫを介してＭＣＭ６上の
ＣＰＵ１０Ｂをテスト対象とすることをテスト制御部５
１Ｆに指示する。テスト制御部５１Ｆは、テスト端子Ｓ
Ｉ，ＳＣＫからの指示に応じて、電源制御部５３Ｂ、Ｃ
ＰＵ制御部５４Ｂ、ＣＰＵ出力比較部５６Ｂに制御信号
を出力するとともにセレクタ５８ｍ１〜５８ｍ３，５８
ｃをテスト側に変更する。

【０１５３】ＣＰＵ選択ステップＳ２ｃＦ：また、ＭＣ
Ｍ６外部から、テスト端子ＳＩ，ＳＣＫを介して利用可
能なＣＰＵ種類のうち、現在どのＣＰＵが実装されてい
るかをテスト制御部５１Ｆに指示する。テスト制御部５
１Ｆは、テスト端子ＳＩ，ＳＣＫからの指示に応じて、
ＣＰＵ切換部５５、期待値格納部５７Ｂに制御信号を出
力する。

【０１５４】電源制御ステップＳ３ｃＦ：電源制御部５
３Ｂは、ＣＰＵの電源スイッチＳＷ５３ｃをＯＮ、メモ
リ２０の電源スイッチＳＷ５３ｍをＯＦＦにし、ＣＰＵ
１０Ｂを動作させる。これにより、ＣＰＵテスト中にお
けるメモリ２０からの干渉を防ぐことができる。

【０１５５】ＣＰＵ応答ステップＳ４ｃＦ：ＣＰＵ制御
部５４Ｂは、複数種類の命令コードおよび制御信号を生
成し、生成した命令コードおよび制御信号をＣＰＵ切換
部５５からの出力に応じて切り換え、ＣＰＵ１０Ｂから
のアクセスに応じて出力する。また、期待値格納部５７
Ｂは、あらかじめ格納している複数種類の期待値のうち
どの期待値を使うかをテスト制御部５１Ｆからの信号に
より切り換える。

【０１５６】比較ステップＳ５ｃＦ：ＣＰＵ１０Ｂは、
ＣＰＵ制御部５４Ｂからの命令コードおよび制御信号を
受け、受け取った命令コードおよび制御信号に従って動
作する。ＣＰＵ出力比較部５６Ｂは、ＣＰＵ１０Ｂから
出力されるデータと期待値格納部５７Ｂに設定された期
待値とを比較し、比較結果をテスト制御部５１Ｆに出力
する。

【０１５７】判定ステップＳ６ｃＦ：テスト制御部５１
Ｆは、ＣＰＵ出力比較部５６Ｂから受けた比較結果をテ
スト端子ＳＩ，ＳＣＫに出力し、この比較結果をＭＣＭ
６外部で観測し、ＣＰＵ１０Ｂが正常に動作するかどう
かを判定する。

【０１５８】以上のように、図１１のＭＣＭ６によれ
ば、図７のＭＣＭ４および図９のＭＣＭ５と同じ効果を
えることができ、かつＣＰＵの選択性が高まり、テスト
装置の汎用性が高まる。

【０１５９】なお、メモリ２０は、１つのチップで構成
されていてもよく、複数のチップで構成されていてもよ
い。また、バス幅も例えば１６ビット、６４ビット等の
他のビット数でもよい。

【０１６０】また、テスト端子ＳＩ，ＳＣＫ，Ｅからス
キャンパスで実施したが、アドレス・データ・制御信号
を持つバス構造で実施するようにしてもよい。

【０１６１】また、メモリテストでは、２つのアドレス
「０ｘ５５５５５５５５」，「０ｘＡＡＡＡＡＡＡＡ」
番地にそれぞれデータ「０ｘ５５５５５５５５」，「０
ｘＡＡＡＡＡＡＡＡ」を読み書きするようにしたが、読
み書きするアドレス・データの値や数を他のもので実施
してもよく、また、全アドレスに対してあるデータ（例
えば０ｘ００００００００、０ｘＦＦＦＦＦＦＦＦ）を
読み書きするようにしても良い。ただし、読み書きする
アドレス・データ数が増えると、メモリデータ比較部５
２のゲート数が増加し、ＭＥＭＣのサイズが大きくなる
可能性があるため、できるだけ少なくする方が望まし
い。

【０１６２】また、期待値格納部５７Ａへの期待値をＭ
ＥＭＣ３０Ｂの製造段階でハード的に入れておいたが、
テスト制御部５１Ｂを通して期待値を書き込むようにし
ても良い。

【０１６３】また、ステップＳ１ｍＡ〜Ｓ１ｍＦ，Ｓ１
ｃＡ〜Ｓ１ｃＦでのテスト対象の指示、およびステップ
Ｓ６ｍＡ〜Ｓ６ｍＦ，Ｓ６ｃＡ〜Ｓ６ｃＦでの判定を、
半導体チップのテストに用いられているＬＳＩテスタ
や、インサーキットテスタ等を用いてテストの自動化を
図るようにしてもよい。

【０１６４】さらに、図１および図７のＭＣＭにおい
て、ＣＰＵ制御部５４Ａに代えてＣＰＵ制御部５４Ｂ、
ＣＰＵ切換部５５を用いるようにしてもよい。これによ
り、ＣＰＵの選択性が高まり、テスト装置の汎用性が高
まる。

【０１６５】

【発明の効果】請求項１の発明によれば、わずかな数の
テスト端子を設けるだけですみ、メモリバスの配線長が
実質的に長くなることもない。このため、ＭＣＭの特徴
である端子数の減少による小型化や、高速化という特徴
を発揮できる。また、メモリにバウンダリスキャンレジ
スタを追加する必要がないため、メモリのコストアップ
が発生することもなく、メモリの大型化を防止でき、通
常動作時にバウンダリスキャンレジスタでの遅延が発生
することもない。このため、ＭＣＭの小型化や、高速化
という特徴を発揮できる。また、バウンダリスキャン対
応のメモリを用いる必要がないため、メモリの選択肢が
制限されることもない。また、メモリのテストに必要な
テストベクタが予め入力されており、テストの実行結果
を瞬時に得ることができるので、ＤＲＡＭであってもリ
フレッシュすることなく短時間でテストを行える。ＣＰ
Ｕおよびメモリを相互に切り離した状態でＣＰＵやメモ
リのテストを行え、ＣＰＵを不能動化してメモリをテス
トできるので、ＣＰＵが故障していてもメモリのテスト
が行え、不良個所の特定が可能になり、各部を高精度に
テストできる。

【０１６６】請求項２の発明によれば、ＣＰＵ不能動化
手段がＣＰＵのバス解放端子にバス解放信号を出力する
ことにより、ＣＰＵを不能動化するので、メモリのテス
ト時にＣＰＵからの干渉を簡単になくすことができる。

【０１６７】請求項３の発明によれば、ＣＰＵ不能動化
手段がＣＰＵに給電するＣＰＵ用スイッチを遮断するこ
とにより、ＣＰＵを不能動化するので、ＣＰＵにバス解
放端子がなくても、メモリのテスト時にＣＰＵからの干
渉を簡単になくすことができる。

【０１６８】請求項４の発明によれば、ＣＰＵの動作を
ＭＣＭの外からＣＰＵバスを介してみれ、ＣＰＵテスト
命令記憶手段がＣＰＵバス接続手段を介してテスト用無
限ループを実現する命令を記憶し、ＣＰＵバス接続手段
が通常はＣＰＵバスにＭＥＭＣを接続し、テスト時はＣ
ＰＵバスにＭＥＭＣの代わりにＣＰＵテスト命令記憶手
段を接続し、テスト制御手段が、テスト端子からＣＰＵ
テストを指示されると、ＣＰＵテスト命令記憶手段に命
令を出力させ、ＣＰＵバス接続手段にＣＰＵテスト命令
記憶手段を接続させるので、わずかな数のテスト端子を
設けるだけですみ、ＣＰＵバスの配線長が実質的に長く
なることもない。このため、ＭＣＭの特徴である端子数
の減少による小型化や、高速化という特徴を発揮でき、
しかも実速度でＣＰＵをテストできる。また、ＣＰＵに
バウンダリスキャンレジスタを追加する必要がないた
め、ＣＰＵのコストアップが発生することもなく、ＣＰ
Ｕの大型化を防止でき、通常動作時にバウンダリスキャ
ンレジスタでの遅延が発生することもない。このため、
ＭＣＭの小型化や、高速化という特徴を発揮できる。ま
た、バウンダリスキャン対応のＣＰＵを用いる必要がな
いため、ＣＰＵの選択肢が制限されることもない。ま
た、ＭＣＭのテストに必要なテストベクタが予め入力さ
れており、テストの実行結果を瞬時に得ることができる
ので、短時間でテストを行える。また、ＣＰＵだけにテ
ストベクタを送ることができるので、不良個所の特定が
可能になり、各部を高精度にテストできる。

【０１６９】請求項５の発明によれば、ＣＰＵテスト命
令記憶手段が、複数のＣＰＵにそれぞれ応じた複数の命
令を記憶し、ＣＰＵテスト命令切換手段が、ＣＰＵテス
ト命令記憶手段にテストするＣＰＵの命令を選択させ、
テスト制御手段がテスト端子からテストするＣＰＵの種
類が指示されると、ＣＰＵテスト命令切換手段に選択す
るＣＰＵを指示するので、ＣＰＵの選択性が高まり、テ
スト装置の汎用性が高まる。

【０１７０】請求項６の発明によれば、ＣＰＵテスト命
令記憶手段が、ＣＰＵバス接続手段を介してテスト用無
限ループを実現する命令を記憶し、期待値格納手段が、
テスト用無限ループの発生時の期待値を格納する。ＣＰ
Ｕ出力比較手段が、発生したテスト用無限ループと期待
値とが一致するかを判断し、ＣＰＵバス接続手段が、通
常はＣＰＵバスにＭＥＭＣを接続し、テスト時はＣＰＵ
バスにＭＥＭＣの代わりにＣＰＵテスト命令記憶手段を
接続し、テスト制御手段が、テスト端子からＣＰＵテス
トを指示されると、ＣＰＵテスト命令記憶手段に命令を
出力させ、ＣＰＵバス接続手段にＣＰＵテスト命令記憶
手段を接続させるとともにＣＰＵ出力比較手段を起動し
て、比較結果を当該テスト端子に出力するので、ＣＰＵ
の動作をＭＣＭの外からみれないようにＣＰＵバスがＭ
ＣＭの内部で閉じていても、わずかな数のテスト端子を
設けるだけですみ、ＣＰＵバスの配線長が実質的に長く
なることもない。このため、ＭＣＭの特徴である端子数
の減少による小型化や、高速化という特徴を発揮でき、
しかも実速度でＣＰＵをテストできる。また、ＣＰＵに
バウンダリスキャンレジスタを追加する必要がないた
め、ＣＰＵのコストアップが発生することもなく、ＣＰ
Ｕの大型化を防止でき、通常動作時にバウンダリスキャ
ンレジスタでの遅延が発生することもない。このため、
ＭＣＭの小型化や、高速化という特徴を発揮できる。ま
た、バウンダリスキャン対応のＣＰＵを用いる必要がな
いため、ＣＰＵの選択肢が制限されることもない。ま
た、ＭＣＭのテストに必要なテストベクタが予め入力さ
れており、テストの実行結果を瞬時に得ることができる
ので、短時間でテストを行える。また、ＣＰＵだけにテ
ストベクタを送ることができるので、不良個所の特定が
可能になり、各部を高精度にテストできる。

【０１７１】請求項７の発明によれば、ＣＰＵテスト命
令記憶手段が、複数のＣＰＵにそれぞれ応じた複数の命
令を記憶し、期待値格納手段が、複数のＣＰＵにそれぞ
れ応じたテスト用無限ループの発生時の複数の期待値を
格納し、ＣＰＵテスト命令切換手段が、ＣＰＵテスト命
令記憶手段にテストするＣＰＵの命令を選択させ、テス
ト制御手段が、テスト端子からテストするＣＰＵの種類
が指示されると、ＣＰＵテスト命令切換手段に選択する
ＣＰＵを指示するとともに、期待値格納手段に選択する
期待値を指示するので、ＣＰＵの選択性が高まり、テス
ト装置の汎用性が高まる。

【０１７２】請求項８の発明によれば、メモリ不能動化
手段がメモリに給電するメモリ用スイッチを遮断するこ
とにより、メモリを不能動化するので、ＣＰＵのテスト
時にメモリからの干渉を簡単になくすことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のＭＣＭテスト装置の構
成を示すブロック図である。

【図２】図１のＭＣＭ１のテスト動作を示すフローチャ
ートである。

【図３】本発明の第２の実施例のＭＣＭテスト装置の構
成を示すブロック図である。

【図４】図３のＭＣＭ２のテスト時の動作を示すフロー
チャートである。

【図５】本発明の第３の実施例のＭＣＭテスト装置の構
成を示すブロック図である。

【図６】図５のＭＣＭ３のテスト時の動作を示すフロー
チャートである。

【図７】本発明の第４の実施例のＭＣＭテスト装置の構
成を示すブロック図である。

【図８】図７のＭＣＭ４のテスト時の動作を示すフロー
チャートである。

【図９】本発明の第５の実施例のＭＣＭテスト装置の構
成を示すブロック図である。

【図１０】図９のＭＣＭ５のテスト時の動作を示すフロ
ーチャートである。

【図１１】本発明の第６の実施例のＭＣＭテスト装置の
構成を示すブロック図である。

【図１２】図１１のＭＣＭ６のテスト時の動作を示すフ
ローチャートである。

【図１３】従来のＭＣＭの構成を示すブロック図であ
る。

【図１４】従来の他のＭＣＭの構成を示すブロック図で
ある。

【符号の説明】

１〜６…ＭＣＭ １０Ａ，１０Ｂ…ＣＰＵ ２０…メモリ ３０Ａ〜３０Ｆ…ＭＥＭＣ ４０…ＭＥＭＣコア部 ５０Ａ〜５０Ｆ…テスト装置 ５１Ａ〜５１Ｆ…テスト制御部 ５２…メモリデータ比較部 ５３Ａ…バス解放信号生成部 ５３Ｂ…電源制御部 ＳＷ５３ｃ…ＣＰＵ用電源スイッチ ＳＷ５３ｍ…メモリの電源スイッチ ５４Ａ，５４Ｂ…ＣＰＵ制御部 ５５…ＣＰＵ切換部 ５６Ａ，５６Ｂ…ＣＰＵ出力比較部 ５７Ａ，５７Ｂ…期待値格納部 ５８ｍ１〜５８ｍ３，５８ｃ…セレクタ ５９ｍ，５９ｃ…バッファ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０１Ｒ 31/28 Ｂ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵとメモリとメモリコントローラ
   （以下、ＭＥＭＣと記す）とを有するマルチチップモジ
   ュール（以下、ＭＣＭと記す）に備えられ、外部からメ
   モリをテストできるようにしたテスト装置であって、 ＣＰＵ不能動化手段、メモリ用テストパターン保持手
   段、メモリテスト手段、メモリバス接続手段、テスト制
   御手段を備え、 前記ＣＰＵ不能動化手段は、前記ＣＰＵを不能動化し、 前記メモリ用テストパターン保持手段は、数種のテスト
   用アドレスとテスト用データとを保持し、 前記メモリテスト手段は、前記メモリバス接続手段を介
   して前記メモリの前記テスト用アドレスに前記テスト用
   データの書き込み後読み出しを行い、発生したデータと
   読み出したデータとが一致するかを判断し、 前記メモリバス接続手段は、通常はメモリバスに前記Ｍ
   ＥＭＣを接続し、テスト時は当該メモリバスに前記ＭＥ
   ＭＣの代わりに前記メモリテスト手段を接続し、 前記テスト制御手段は、テスト端子からメモリテストを
   指示されると、前記ＣＰＵ不能動化手段に前記ＣＰＵを
   不能動化させ、前記メモリバス接続手段に前記メモリテ
   スト手段を接続させるとともに前記メモリテスト手段を
   起動して、判断結果を当該テスト端子に出力する、 ことを特徴とするテスト装置。
2. 【請求項２】 前記ＣＰＵ不能動化手段は、前記ＣＰＵ
   のバス解放端子にバス解放信号を出力することにより、
   前記ＣＰＵを不能動化する、 ことを特徴とする請求項１に記載のテスト装置。
3. 【請求項３】 前記ＣＰＵ不能動化手段は、前記ＣＰＵ
   に給電するＣＰＵ用スイッチを遮断することにより、前
   記ＣＰＵを不能動化する、 ことを特徴とする請求項１に記載のテスト装置。
4. 【請求項４】 前記ＣＰＵの動作を前記ＭＣＭの外から
   ＣＰＵバスを介してみれ、 ＣＰＵテスト命令記憶手段、ＣＰＵバス接続手段をさら
   に備え、 前記ＣＰＵテスト命令記憶手段は、前記ＣＰＵバス接続
   手段を介してテスト用無限ループを実現する命令を記憶
   し、 前記ＣＰＵバス接続手段は、通常は前記ＣＰＵバスに前
   記ＭＥＭＣを接続し、テスト時は前記ＣＰＵバスに前記
   ＭＥＭＣの代わりに前記ＣＰＵテスト命令記憶手段を接
   続し、 前記テスト制御手段は、テスト端子からＣＰＵテストを
   指示されると、前記ＣＰＵテスト命令記憶手段に命令を
   出力させ、前記ＣＰＵバス接続手段に前記ＣＰＵテスト
   命令記憶手段を接続させる、 ことを特徴とする請求項１ないし３のいずれかに記載の
   テスト装置。
5. 【請求項５】 ＣＰＵテスト命令切換手段をさらに備
   え、 前記ＣＰＵテスト命令記憶手段は、複数のＣＰＵにそれ
   ぞれ応じた複数の命令を記憶し、 前記ＣＰＵテスト命令切換手段は、前記ＣＰＵテスト命
   令記憶手段にテストするＣＰＵの命令を選択させ、 前記テスト制御手段は、テスト端子からテストするＣＰ
   Ｕの種類が指示されると、前記ＣＰＵテスト命令切換手
   段に選択するＣＰＵを指示する、 ことを特徴とする請求項４に記載のテスト装置。
6. 【請求項６】 前記ＣＰＵの動作を前記ＭＣＭの外から
   みれないようにＣＰＵバスが前記ＭＣＭの内部で閉じて
   おり、 ＣＰＵテスト命令記憶手段、期待値格納手段、ＣＰＵ出
   力比較手段、ＣＰＵバス接続手段をさらに備え、 前記ＣＰＵテスト命令記憶手段は、前記ＣＰＵバス接続
   手段を介してテスト用無限ループを実現する命令を記憶
   し、 前記期待値格納手段は、前記テスト用無限ループの発生
   時の期待値を格納し、 前記ＣＰＵ出力比較手段は、発生したテスト用無限ルー
   プと期待値とが一致するかを判断し、 前記ＣＰＵバス接続手段は、通常は前記ＣＰＵバスに前
   記ＭＥＭＣを接続し、テスト時は前記ＣＰＵバスに前記
   ＭＥＭＣの代わりに前記ＣＰＵテスト命令記憶手段を接
   続し、 前記テスト制御手段は、テスト端子からＣＰＵテストを
   指示されると、前記ＣＰＵテスト命令記憶手段に命令を
   出力させ、前記ＣＰＵバス接続手段に前記ＣＰＵテスト
   命令記憶手段を接続させるとともに前記ＣＰＵ出力比較
   手段を起動して、比較結果を当該テスト端子に出力す
   る、 ことを特徴とする請求項１ないし３のいずれかに記載の
   テスト装置。
7. 【請求項７】 ＣＰＵテスト命令切換手段をさらに備
   え、 前記ＣＰＵテスト命令記憶手段は、複数のＣＰＵにそれ
   ぞれ応じた複数の命令を記憶し、 前記期待値格納手段は、複数のＣＰＵにそれぞれ応じた
   テスト用無限ループの発生時の複数の期待値を格納し、 前記ＣＰＵテスト命令切換手段は、前記ＣＰＵテスト命
   令記憶手段にテストするＣＰＵの命令を選択させ、 前記テスト制御手段は、テスト端子からテストするＣＰ
   Ｕの種類が指示されると、前記ＣＰＵテスト命令切換手
   段に選択するＣＰＵを指示するとともに、前記期待値格
   納手段に選択する期待値を指示する、 ことを特徴とする請求項６に記載のテスト装置。
8. 【請求項８】 メモリ不能動化手段ををさらに備え、 前記メモリ不能動化手段は、前記メモリに給電するメモ
   リ用スイッチを遮断することにより、前記メモリを不能
   動化する、 ことを特徴とする請求項１ないし７のいずれかに記載の
   テスト装置。