JP2011179881A - テスト回路 - Google Patents

Abstract

【課題】レイアウトが複雑になることを抑える。
【解決手段】テスト対象とされる複数の出力バッファ１１のそれぞれに対応してサブテスト回路１ａを備える。それぞれのサブテスト回路１ａは、前段のサブテスト回路１ａの出力が後段のサブテスト回路１ａの入力に接続されてチェーン構成をなし、初段のサブテスト回路１ａの入力には信号ＴＤＩを入力し、最終段のサブテスト回路１ａの出力から信号ＴＤＯを出力する。サブテスト回路１ａは、対応する出力バッファ１１の出力値と入力における入力値とが異なる場合に、出力に信号ＴＤＩの論理値とは異なる論理値を出力する。
【選択図】図１

Description

本発明は、半導体集積回路のテスト回路に関し、特にＤＣテストのためのテスト回路に関する。

ＬＳＩの集積度が増すにつれ、ＬＳＩのピン数も増大している。これに伴い、全ピンをテストする必要のあるＤＣテストにおいて、半導体テスタのチャンネルリソースを大幅に消費し、テストに係る費用が増大してしまう。そこで、多端子のＬＳＩのＤＣテストを少数端子のＬＳＩテスタで行うことで、テストにかかる費用を低減するＤＣテスト回路が特許文献１に開示されている。

このＤＣテスト回路は、ＬＳＩチップの複数の出力バッファに同一の期待値信号を同時に入力する入力手段と、各出力バッファから出力端子に出力される信号と基準電位を比較する比較回路と、複数の各比較回路に基準電位を入力する基準電位入力手段と、複数の比較回路の比較結果の論理積を取るＡＮＤ回路と、複数の比較回路の比較結果の論理和を取るＯＲ回路と、期待値信号のレベル変化に応じてＡＮＤ回路又はＯＲ回路のいずれか一方の出力信号を選択してＬＳＩテスタに出力するテスト結果出力手段と、をＬＳＩチップに備える。

特開２０００−２５８５０５号公報

以下の分析は本発明において与えられる。

従来技術では、ＡＮＤ回路又はＯＲ回路を内部論理で構成しているため、レイアウト上、ＬＳＩチップの周囲に配置される出力バッファに関し、配線性が問題になる。つまり複数の出力バッファからの信号をＡＮＤ回路又はＯＲ回路にまとめるため、ＬＳＩチップのレイアウトにおいてＡＮＤ回路又はＯＲ回路の部分に配線が集中し、半導体集積回路の配線チャネル（配線リソース）を消費してしまうことになる。

本発明の１つのアスペクト（側面）に係るテスト回路は、テスト対象とされる複数の外部インタフェース回路のそれぞれに対応してサブテスト回路を備え、それぞれのサブテスト回路は、前段のサブテスト回路の出力が後段のサブテスト回路の入力に接続されてチェーン構成をなし、初段のサブテスト回路の入力にはテストデータ入力信号を入力し、最終段のサブテスト回路の出力からテスト結果信号を出力し、対応する外部インタフェース回路の出力値と入力における入力値とが異なる場合に、出力にテストデータ入力信号の論理値とは異なる論理値を出力する判定回路を備える。

本発明によれば、テスト判定結果をチェーン構成でつなぐことで、レイアウトが複雑になることを抑えることができる。

本発明の第１の実施例に係る半導体集積回路装置の回路図である。 本発明の第１の実施例に係る選択回路の具体的な回路例である。 本発明の第２の実施例に係る半導体集積回路装置の回路図である。 本発明の第２の実施例に係る選択回路の具体的な回路例である。 本発明の第３の実施例に係る半導体集積回路装置の回路図である。 本発明の第４の実施例に係る半導体集積回路装置の回路図である。 本発明の第５の実施例に係る半導体集積回路装置の回路図である。 本発明の第５の実施例に係るバッファの回路図である。

本発明の実施形態に係るテスト回路は、テスト対象とされる複数の外部インタフェース回路のそれぞれに対応してサブテスト回路を備え、それぞれのサブテスト回路は、前段のサブテスト回路の出力が後段のサブテスト回路の入力に接続されてチェーン構成をなし、初段のサブテスト回路の入力にはテストデータ入力信号を入力し、最終段のサブテスト回路の出力からテスト結果信号を出力し、対応する外部インタフェース回路の出力値と入力における入力値とが異なる場合に、出力にテストデータ入力信号の論理値とは異なる論理値を出力する判定回路を備える。

テスト回路において、それぞれの外部インタフェース回路に接続されるそれぞれの外部端子（図１の１７に相当）と、外部からテスト用電圧を供給する電圧レベル印加端子（図１の１８に相当）と、を備え、それぞれの外部インタフェース回路は、対応する外部端子へ出力信号を出力する出力回路（図１の１１に相当）であって、テスト時には、対応するサブテスト回路（図１の１ａに相当）の入力（図１の１４に相当）をそれぞれの出力回路の入力に接続し、それぞれの判定回路（図１の１３に相当）は、それぞれの出力回路の出力電圧とテスト用電圧とを比較する比較回路であって、比較回路の比較結果をそれぞれのサブテスト回路の出力（図１の１６に相当）とするようにしてもよい。

テスト回路において、それぞれの外部インタフェース回路に接続されるそれぞれの外部端子（図３の３７に相当）と、外部からテスト用電圧を供給する電圧レベル印加端子（図３の１８に相当）と、を備え、それぞれの外部インタフェース回路は、対応する外部端子から入力信号を入力する入力回路（図３の３１に相当）であって、テスト時には、それぞれの入力回路の入力にテスト用電圧を与え、それぞれの判定回路（図３の３６に相当）は、それぞれの入力回路の出力信号に対応する論理値とテスト用電圧に対応する論理値とが一致するか否かを検知し、一致しない場合にテストデータ入力信号の論理値とは異なる論理値をそれぞれのサブテスト回路（図３の１ｂに相当）の出力に出力するようにしてもよい。

テスト回路において、出力回路（図６の１１ａに相当）は、出力を活性化または非活性化に制御する出力活性化信号を入力可能とし、それぞれの外部インタフェース回路は、対応する外部端子（図６の５７に相当）から入力信号を入力する入力回路（図６の３１に相当）をさらに備え、出力回路をテストする場合、出力回路の出力を活性化すると共に、対応するサブテスト回路（図６の１ｃに相当）の入力をそれぞれの出力回路の入力に接続し、それぞれの判定回路（図６の６１に相当）は、比較回路の比較結果をそれぞれのサブテスト回路の出力とし、入力回路をテストする場合、出力回路の出力を非活性化すると共に、それぞれの入力回路の入力にテスト用電圧を与え、判定回路は、入力回路の出力信号に対応する論理値とテスト用電圧に対応する論理値とが一致するか否かを検知し、一致しない場合にテストデータ入力信号の論理値とは異なる論理値をそれぞれのサブテスト回路の出力に出力するようにしてもよい。

テスト回路において、出力回路（図７の１１ａに相当）は、出力を活性化または非活性化に制御する出力活性化信号を入力可能とし、それぞれの外部インタフェース回路は、対応する外部端子（図７の５７に相当）から入力信号を入力する入力回路（図７の３１に相当）をさらに備え、出力回路をテストする場合、出力回路の出力を活性化すると共に、対応するサブテスト回路（図７の１ｄに相当）の入力をそれぞれの出力回路の入力に接続し、それぞれの判定回路は、比較回路の比較結果をそれぞれのサブテスト回路の出力とし、入力回路をテストする場合、出力回路の出力を活性化すると共に、対応するサブテスト回路の入力の論理値とそれぞれの入力回路の出力信号に対応する論理値とが一致するか否かを検知し、検知結果を出力回路を介してテスト用電圧とを比較し、比較結果をそれぞれのサブテスト回路の出力に出力するようにしてもよい。

テスト回路において、それぞれの外部インタフェース回路に接続されるそれぞれの外部端子と、それぞれの外部インタフェース回路の出力に対応するそれぞれの選択回路（図５の５１〜５３に相当）と、を備え、それぞれの外部インタフェース回路は、対応する外部端子へ出力信号を出力する出力回路（図５の２３に相当）および対応する外部端子から入力信号を入力する入力回路（図５の２４に相当）のいずれか一方であって、それぞれの選択回路は、出力回路をテストする場合には入力回路をバイパスするように機能し、入力回路をテストする場合には出力回路をバイパスするように機能するようにしてもよい。

半導体集積回路装置は、上記のテスト回路をＩ／Ｏ領域に備えるようにしてもよい。

以上のようなテスト回路によれば、Ｉ／Ｏ領域が基本的にチップの周回に配置され、サブテスト回路が隣接セルとの接続となることから、チップ内部領域のリソースを必要としない。したがって、レイアウトが容易になる。すなわち、テスト判定結果をデイジーチェーンでつなぐことで、レイアウトが複雑になることを抑えることができる。

以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係る半導体集積回路装置の回路図である。図１において、半導体集積回路装置は、Ｉ／Ｏ領域と内部領域とを有する。Ｉ／Ｏ領域には、複数の出力端子１７、電圧レベル印加端子１８、入力端子１９、出力端子２０、複数の出力バッファ１１、入力バッファ２１、出力バッファ２２、選択回路１２ａ、複数のサブテスト回路１ａを備える。内部領域には、図示されないユーザ回路（内部回路）が配置される。

出力バッファ１１と出力バッファ１１に対応するサブテスト回路１ａとあわせたものをそれぞれチェーン構成の各段２３＿１〜２３＿ｎとする。ここで、テスト対象とされる回路は、出力バッファ１１である。出力バッファ１１は、ユーザ回路からの出力信号を端子１５で受け、出力端子１７に出力する。

サブテスト回路１ａは、選択回路１２、判定回路１３と、入力端子（テスト入力）１４、出力端子（テスト出力）１６から構成される。また、テスト回路は、前段のサブテスト回路１ａの出力端子１６が後段のサブテスト回路１ａの入力端子１４に接続されたチェーン構成をなしており、チェーンを構成する初段のサブテスト回路１ａの入力端子１４に入力バッファ２１を介して入力端子１９が接続され、チェーンを構成する最終段のサブテスト回路１ａの出力端子１６が選択回路１２ａおよび出力バッファ２２を介して出力端子２０に接続されるように構成される。

なお、ここでは、入力端子１９から入力される信号（テストデータ入力信号）ＴＤＩをユーザ回路でも使用できるように入力バッファ２１の出力を内部領域にも接続してある。また、入力端子１９から入力される信号ＴＤＩは、テストのための設定値（０または１）が設定される。

また、出力端子２０から出力される信号（テスト結果信号）ＴＤＯをユーザ回路側と共用するために、選択回路１２ａは、出力端子１６からの信号とユーザ回路からの信号とをテスト制御信号ＴＳ１の値によって選択可能としている。なお、最終段２３＿ｎの出力端子１６を選択回路１２ａを介さずに直接、出力バッファ２２に接続する構成としても良い。

選択回路１２は、テスト制御信号ＴＳ１の値によって、入力端子１４の信号、ユーザ回路に接続された端子１５の信号のいずれか一方を選択して出力バッファ１１に出力する。

判定回路１３は、電圧レベル印加端子１８から入力される電位と、被テスト回路である出力バッファ１１の出力の電位とを比較し、比較結果を出力端子１６に出力する。ここでは、判定回路１３の一例として差動回路（コンパレータ）で構成したものを示す。被テスト回路である出力バッファ１１の出力は、この差動回路の非反転入力端子（＋）に接続され、電圧レベル印加端子１８から入力される電位はこの差動回路の反転入力端子（−）に接続される。

図２は、選択回路１２、１２ａの具体的な回路例である。選択回路１２、１２ａは、テスト制御信号ＴＳ１によって開閉が排他的に制御されるＮＭＯＳトランジスタＭＮ１、ＰＭＯＳトランジスタＭＰ１によるトランスファゲートで構成される。なお、論理情報が伝達できれば良いので、選択回路１２、１２ａをロジック回路で構成しても良い。

ところで、出力バッファ１１などの出力レベルは、半導体集積回路の内部領域に形成されたユーザ回路と論理電圧レベルが異なる場合がある。このような場合は、一般に出力バッファ１１は、ユーザ回路用の論理電圧レベルを半導体集積回路の外部の論理電圧レベルに変換するレベルシフト機能を有する。本実施例では、これに対応するように、判定回路１３が半導体集積回路の外部の論理電圧レベルに対応するものとする。

通常動作時には、ユーザ回路に接続された端子１５から入力される信号が選択回路１２によって選択されるようにテスト制御信号ＴＳ１の値を設定する。また、テスト時には、入力端子１４から入力される信号が選択されるようにテスト制御信号ＴＳ１の値を設定し、同時に電圧レベル印加端子１８に所望のテスト条件に対応する閾値電圧を印加する。

このように設定した上で、
（１）出力の期待値、すなわち、テストがＯＫであった場合に出力端子１６に出力される値（最終的には出力端子２０に出力される値）をテスト入力端子１９（ＴＤＩ）に入力する。
（２）デイジーチェーンによって、出力バッファ１１にＴＤＩの値が出力される。
（３）出力バッファ１１の出力値が、コンパレータ（判定回路１３）に入力される。
（４）出力バッファ１１の出力の電圧レベルが電圧レベル印加端子１８に印加した閾値を満たすことで、判定回路１３から、ＴＤ１と同値が出力される。
（５）判定回路１３の差動出力が、デイジーチェーンを通して隣接の出力バッファ１１に次段の期待値として入力される。
以上の（２）〜（５）が縦続接続されるサブテスト回路１ａで繰り返される。

最終的にテスト出力端子２０に出力された信号ＴＤＯがテスト入力端子１９に入力した信号ＴＤＩと同じになることを確認し、テストの合否を判定する。

例えば、初段のサブテスト回路１ａに対応する出力バッファ１１が「０」固定故障である場合（あるいは「１」出力として認識できる出力電圧レベルを出力できない場合）、テスト入力端子１９に期待値「１」（ＴＤＩ＝１）を入力するテストを行う。この場合、出力バッファ１１には「１」が入力され、出力バッファ１１は本来「１」を出力する。しかしながら、判定回路１３によって「０」と判断され、判断された値「０」が後段のサブテスト回路に入力される。つまり、ＴＤＩとは異なる値を後段に出力することになる。

この結果、後段のサブテスト回路１ａは、あたかも「０」をテストされるものとしてテストが進む。したがって、出力端子２０では予定された期待値「１」ではなく「０」（ＴＤＯ＝０）を検出することになり、故障（不良）が発見される。

なお、入力端子１９からの信号ＴＤＩは、バッファ出力の「０」レベルをテストする際には「０」を、「１」レベルをテストする際には「１」を入力し、電圧レベル印加端子１８には、各テストの閾値を入力することで、「０」と「１」のテストを実行することができる。

本実施例では、このようにサブテスト回路１ａは、対応する出力バッファ１１の出力値と、入力端子１４からの入力値とが異なる場合に、出力端子１６に入力端子１４の信号の値とは異なる値を出力するように構成される。このようにして、出力バッファ１１のＤＣテストが行われ、しかも、入力から出力までがデイジーチェーン構成であるため、回路構成として一本化される。したがって、ＤＣテストのために使用するテスタのピン数を減じつつ、半導体集積回路装置のレイアウトにおける負担が大幅に軽減される。

図３は、本発明の第２の実施例に係る半導体集積回路装置の回路図である。図３において、図１と同一の符号は同一物を表し、その説明を省略する。第１の実施例では、出力バッファのテストに係る説明を行った。第２の実施例に係る半導体集積回路装置は、入力バッファ３１と入力バッファ３１をテストするサブテスト回路１ｂを備える。

入力バッファ３１と入力バッファ３１に対応するサブテスト回路１ｂとあわせたものをそれぞれチェーン構成の各段２４＿１〜２４＿ｎとする。ここで、テスト対象とされる回路は、入力バッファ３１である。入力バッファ３１は、半導体集積回路の外部から入力信号ＩＮ１を端子３７と選択回路３４とを通じて受け取り、内部領域に構成されたユーザ回路へ端子３５を通じて受け渡す。

サブテスト回路１ｂは、選択回路３４、判定回路３６、入力端子１４（テスト入力）、出力端子１６（テスト出力）から構成される。また、テスト回路は、前段のサブテスト回路１ｂの出力端子１６が後段のサブテスト回路１ｂの入力端子１４に接続されたチェーン構成をなし、チェーンを構成する初段のサブテスト回路１ｂの入力端子１４に入力バッファ２１を介して入力端子１９が接続され、チェーンを構成する最終段のサブテスト回路１ｂの出力端子１６が出力バッファ２２を介して出力端子２０に接続されるように構成される。

入力端子１９から入力される信号ＴＤＩは、テストのための設定値（０または１）が設定される。

選択回路３４は、テスト制御信号ＴＳ２によって、電圧レベル印加端子１８の信号、入力端子３７を通じて入力された信号ＩＮ１のいずれか一方を選択して入力バッファ３１に出力する。なお、選択回路３４は、電圧レベル印加端子１８よって印加される任意の電圧レベルを扱うため、図４に示すような図２と同様のトランスファゲートを用いる構成であることが望ましい。

判定回路３６は、ＥＯＲ回路３２、３３を備える。ＥＯＲ回路３３は、入力端子１４からの入力と、入力バッファ３１の出力との排他的論理和をとり、両者が同一であるか否かを判定する。ＥＯＲ回路３２は、電圧レベル印加端子１８から入力される電位（ここではこの電位に応じた論理値）と、ＥＯＲ回路３３の出力との排他的論理和を出力端子１６に出力する。ＥＯＲ回路３２は、電圧レベル印加端子１８から入力される電位を入力バッファ３１が正常な場合に判断する論理値として演算されるように構成する。言い換えると、正常な入力バッファ３１がＥＯＲ回路３２の入力に組み込まれたのと等価な動作をする。あるいは、別系統で正常判断値（期待値）を入力する構成としてもよい。

実施例１で述べたと同様に、入力回路３１などは、半導体集積回路の内部領域に形成されたユーザ回路と論理電圧レベルが異なる場合がある。このような場合は、一般に入力回路３１などは、半導体集積回路の外部の論理電圧レベルを内部回路用の論理電圧レベルに変換して出力するレベルシフト機能を有する。本実施例では、テスト対象である入力回路３１は、半導体集積回路の外部の論理電圧レベルに対応した電圧が入力される。したがって、ＥＯＲ回路３２は、電圧レベル印加端子１８から入力される電位を入力バッファ３１が正常な場合に判断する論理値として演算されるように構成することが好ましい。

通常動作時には、入力端子３７からの信号ＩＮ１が選択回路３４によって選択されるようにテスト制御信号ＴＳ２の値を設定する。また、テスト時には、電圧レベル印加端子１８からの入力を選択するようにテスト制御信号ＴＳ２の値を設定し、所望のテスト条件に対応する閾値電圧を電圧レベル印加端子１８に印加する。つまり、閾値電圧がテスト対象の入力バッファ３１に印加され、入力バッファ３１でバッファリングされた値が出力された状態とする。

このように設定した上で、
（１）出力の期待値、すなわち、テストがＯＫであった場合に出力端子１６に出力される値（最終的には出力端子２０に出力される値）をテスト入力端子１９（ＴＤＩ）に入力する。ここでの期待値は、正常な入力バッファ３１が電圧レベル印加端子１８に印加される閾値電圧で正しい判定値とする値を設定する。
（２）デイジーチェーンによって、ＴＤＩの値と入力バッファ３１の出力とがＥＯＲ回路３３に入力される。同値であれば、ＰＡＳＳ判定となり、「０」がＥＯＲ回路３３から出力される。異値であればＦａｉｌ判定となり、「１」がＥＯＲ回路３３から出力される。
（３）ＥＯＲ回路３２は、ＥＯＲ回路３３の出力と、電圧レベル印可端子１８の値（テスト電圧）との排他的論理和をとり、この出力が次段の期待値となる。
（４）ＥＯＲ回路３２の出力がデイジーチェーンを通して、隣接のバッファのＥＯＲ回路３３に入力される。
以上の（２）〜（４）が縦続接続されるサブテスト回路１ｂで繰り返される。

最終的にテスト出力端子２０に出力された信号ＴＤＯがテスト入力端子１９に入力した信号ＴＤＩと同じになることを確認し、テストの合否を判定する。

つまり、入力バッファ３１が正常であり、「１」入力をテストする場合、入力バッファ３１の出力は「１」であり、入力端子１４からは「１」が入力される。したがって、ＥＯＲ回路３３の出力は「０」となり、ＥＯＲ回路３２は、電圧レベル印可端子１８からの「１」、ＥＯＲ回路３３からの「０」によって、出力を「１」として、正常な期待値を後段に出力する。

また、入力バッファ３１が正常であり、「０」入力をテストする場合、入力バッファ３１の出力は「０」であり、入力端子１４からは「０」が入力される。したがって、ＥＯＲ回路３３の出力は「０」となり、ＥＯＲ回路３２は、電圧レベル印可端子１８からの「０」、ＥＯＲ回路３３からの「０」によって、出力を「０」とし、正常な期待値を後段に出力する。

一方、入力バッファ３１が逆の値を出力するような異常があって、「１」入力をテストする場合、入力バッファ３１の出力は「０」となり、入力端子１４からは「１」が入力される。したがって、ＥＯＲ回路３３の出力は「１」となり、ＥＯＲ回路３２は、電圧レベル印可端子１８からの「１」、ＥＯＲ回路３３からの「１」によって、出力を「０」とし、異常とされた期待値を後段に出力する。

同様に、入力バッファ３１が異常であり、「０」入力をテストする場合、入力バッファ３１の出力は「１」となり、入力端子１４からは「０」が入力される。したがって、ＥＯＲ回路３３の出力は「１」となり、ＥＯＲ回路３２は、電圧レベル印可端子１８からの「０」、ＥＯＲ回路３３からの「１」によって、出力を「１」とし、異常とされた期待値を後段に出力する。

したがって、入力端子１９からの信号ＴＤＩは少なくとも「０」入力、「１」入力の２回行うことが好ましい。これは、初段が「０」固定故障、「１」固定故障の場合、一方のみのテストでは検出できないからである。

本実施例では、実施例１と同様に、サブテスト回路１ｂは、対応する入力バッファ３１の出力値と、入力端子１４からの入力値とが異なる場合に、出力端子１６に入力端子１４の信号の信号値とは異なる値を出力するように構成される。この結果、入力バッファ３１のＤＣテストが行われ、しかも、入力から出力までがデイジーチェーン構成であるため、回路構成として一本化される。したがって、ＤＣテストのために使用するテスタのピン数を減じつつ、レイアウトにおける負担が大幅に軽減される。

図５は、本発明の第３の実施例に係る半導体集積回路装置の回路図である。図５において、半導体集積回路装置は、テスト回路付き出力バッファ２３、テスト回路付き入力バッファ２４、選択回路５１〜５３を備える。テスト回路付き出力バッファ２３は、図１における出力バッファ１１とサブテスト回路１ａとの組合せの一段分に相当する。また、テスト回路付き入力バッファ２４は、図３における入力バッファ３１とサブテスト回路１ｂとの組合せの一段分に相当する。本実施例は、実施例１、２の混在、すなわち出力バッファ１１と入力バッファ３１とが半導体集積回路装置に混在した場合に対応する例を示す。

テスト回路付き出力バッファ２３とテスト回路付き入力バッファ２４とは、１つのデイジーチェーン構成として数珠繋ぎとする。この場合、バッファの種類が同じもののみが選択的に接続されるように、バッファの種類が異なるものをバイパスする構成とされる。すなわち、チェーンの中で前段と後段とのバッファの種類が違う部分に選択回路５１〜５３を挿入する。選択回路５１〜５３は、バイパスする回路がテスト回路付き入力バッファ２４である場合、テスト回路付き入力バッファ２４の出力端子１６か、そのテスト回路付き入力バッファ２４の前段にあるテスト回路付き出力バッファ２３の出力端子１６かを選択して出力するように構成する。また、バイパスする回路がテスト回路付き出力バッファ２３である場合、テスト回路付き出力バッファ２３の出力端子１６か、そのテスト回路付き出力バッファ２３の前段にあるテスト回路付き入力バッファ２４の出力端子１６かを選択して出力するように構成する。ここでは、選択回路５１〜５３は、テスト制御信号ＴＳ２を用いて、切替える例を示している。

以上のような出力バッファ１１と入力バッファ３１とが混在する構成の半導体集積回路装置においても、出力バッファ１１および入力バッファ３１の一方を選択して実施例１、２と同様のＤＣテストを行うことができる。

図６は、本発明の第４の実施例に係る半導体集積回路装置の回路図である。図６において、図１、図３と同一の符号は同一物を表し、その説明を省略する。本実施例の半導体集積回路装置は、実施例１における出力バッファ１１とサブテスト回路１ａとの組合せ、実施例２における入力バッファ３１とサブテスト回路１ｂとの組合せを一段に合成し、双方向バッファとなる出力バッファ１１ａ、入力バッファ３１、およびサブテスト回路１ｃを備える。

入力バッファ３１の入力と出力バッファ１１ａの出力とは、いずれも外部の端子５７に接続される。出力バッファ１１ａは、信号ＯＥＮに応じて、出力（イネーブル）モードあるいは非活性（ディスイネーブル）モードのいずれかに制御される。非活性状態では、出力バッファ１１ａの出力をハイインピーダンスとし、出力が実質的に切り離された状態となる。ここで出力バッファ１１ａは、ＯＥＮ＝１のときにイネーブル、ＯＥＮ＝０のときにディスイネーブルと成るものとする。ＯＥＮ＝１のとき、出力バッファ１１ａは、内部領域に構成されたユーザ回路からの出力信号を端子１５で受けて選択回路１２を介して入力し、端子５７に出力する。

入力バッファ３１は、端子５７と選択回路３４とを通じて入力信号を受け取り、内部領域に構成されたユーザ回路へ端子３５を通じて受け渡す。

なお、本実施例におけるテスト対象バッファは、出力バッファ１１ａおよび入力バッファ３１である。

サブテスト回路１ｃは、選択回路１２、３４、５６、判定回路６１、入力端子１４（テスト入力）、出力端子１６（テスト出力）から構成される。サブテスト回路１ｃは、前段のサブテスト回路１ｃの出力端子１６が後段のサブテスト回路の入力端子１４に接続されるチェーン構成をなし、チェーンを構成する初段のサブテスト回路の１ｃの入力端子１４に信号ＴＤＩが供給され、チェーンを構成する最終段のサブテスト回路１ｃの出力端子１６から信号ＴＤＯに出力されるように構成される。

また、選択回路１２は、テスト制御信号ＴＳ１が「１」である場合には、入力端子１４からの信号を選択し、「０」である場合には、ユーザ回路に接続された端子１５からの信号を選択して出力バッファ１１に出力する。

選択回路３４は、テスト制御信号ＴＳ２が「０」の時に外部から入力端子５７を通じて入力された信号を選択し、「１」の時に電圧レベル印加端子１８からの信号を選択して入力バッファ３１に出力する。

判定回路６１は、判定回路１３、ＥＯＲ回路３２、３３、選択回路５５を備える。判定回路１３は実施例１と同様の差動回路である。ただし、比較結果を選択回路５５を介して出力端子１６に出力する。また、ＥＯＲ回路３２、３３は、実施例２と同様である。ただし、ＥＯＲ回路３２の出力を選択回路５５を介して出力端子１６に出力する。

選択回路５５は、図５における選択回路５１〜５３と同様に機能する。ここでは、出力バッファ１１ａと入力バッファ３１のいずれのテストを行うかによって排他的にチェーンパスを切り替えるものである。ここでも選択回路５５の選択制御信号は、テスト制御信号ＴＳ２としている。選択回路５５は、テスト制御信号ＴＳ２が「０」である場合には、判定回路１３の出力を選択し、「１」である場合には、ＥＯＲ回路３２からの出力を選択して出力端子１６に出力する。

選択回路５６は、テスト時に出力バッファ１１ａのイネーブル選択を内部からの信号ＯＥＮとするかテスト制御信号ＴＳ２とするかを切替えるものである。ここでは、テスト制御信号ＴＳ１が「０」である場合には、信号ＯＥＮが選択され、「１」の時にテスト制御信号ＴＳ２が選択されるものとする。なお、テスト制御信号ＴＳ２は反転して選択回路５６に入力される。

以上のような構成において、テスト制御信号ＴＳ１、ＴＳ２によって、テスト回路は、通常動作モード、出力バッファ１１ａのテストモード、入力バッファ３１のテストモードをそれぞれ切替える構成である。

［通常動作］ テスト制御信号ＴＳ１が「０」であり、テスト制御信号ＴＳ２が「０」である場合には、通常モードとなり、出力バッファ１１ａ、入力バッファ３１ともに通常の動作が行われる。

［出力バッファ１１ａのテスト動作］ テスト制御信号ＴＳ１が「１」であり、テスト制御信号ＴＳ２が「０」である場合には、選択回路１２は入力端子１４からの信号を選択し、選択回路５５は判定回路１３（すなわち出力バッファの判定結果）を選択する。また、選択回路５６は、テスト制御信号ＴＳ２を選択し反転した値を出力するので信号ＯＥＮとしては、「１」が出力バッファ１１ａに入力される。

［入力バッファ３１のテスト動作］ テスト制御信号ＴＳ１が「１」であり、テスト制御信号ＴＳ２が「１」である場合には、選択回路５５は、ＥＯＲ回路３２（すなわち入力バッファの判定結果）を選択する。また、選択回路１２は、入力端子１４からの信号を出力バッファ１１ａに出力するように選択する。この場合、選択回路５６が選択したテスト制御信号ＴＳ２が「１」の反転出力である「０」であるため、出力バッファ１１ａをディスイネーブル状態とし、入力バッファ３１のテストに影響を与えない。

なお、テスト制御信号ＴＳ１が「０」、かつテスト制御信号ＴＳ２が「１」である場合には、禁止設定とする。

以上のようにテスト制御信号ＴＳ１、ＴＳ２によってテストモードが切替えられて、実施例１、２で説明したそれぞれのテストと同等のテストを行うことができる。

以上まとめると、
テスト制御信号ＴＳ１＝０、テスト制御信号ＴＳ２＝０ 通常動作
テスト制御信号ＴＳ１＝０、テスト制御信号ＴＳ２＝１ 禁止
テスト制御信号ＴＳ１＝１、テスト制御信号ＴＳ２＝０ 出力テスト動作
テスト制御信号ＴＳ１＝１、テスト制御信号ＴＳ２＝１ 入力テスト動作
である。

以上のような出力バッファ１１ａと入力バッファ３１とで双方向バッファを構成する半導体集積回路装置においても、出力バッファ１１ａおよび入力バッファ３１の一方を選択して、実施例１、２と同様のＤＣテストを行うことができる。

図７は、本発明の第５の実施例に係る半導体集積回路装置の回路図である。図７において、図６と同一の符号は同一物を表し、その説明を省略する。本実施例の半導体集積回路装置は、図６におけるＥＯＲ回路３２、判定回路１３、選択回路５５をバッファ（差動・Ｅｘ−ＯＲ切り替えバッファ）８１に置き換え、選択回路５６をＯＲ回路５９に置き換え、選択回路５８を追加している。

図８は、本発明の第５の実施例に係るバッファ８１の回路図である。バッファ８１は、ＮＭＯＳトランジスタ９１、９３、９６、９８、９９、１００、ＰＭＯＳトランジスタ９２、９４、９５、９７、１０１、差動増幅器１０２を備える。以下では、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを単にトランジスタと記す。

トランジスタ９１〜９４のゲートおよびトランジスタ９５の一端を端子５７に接続する。トランジスタ９５〜１０１のゲートにテスト制御信号ＴＳ２を与える。トランジスタ９２、９３、９７の一端を電圧レベル印加端子１８に接続する。トランジスタ９１、９４、９９〜１０１の一端を共通に接続する。トランジスタ９１、９２の他端をトランジスタ９６の一端に接続する。トランジスタ９３、９４の他端をトランジスタ９８の一端に接続する。トランジスタ９５、９６の他端を差動増幅器１０２の非反転入力端子（＋）に接続する。トランジスタ９７、９８の他端を差動増幅器１０２の反転入力端子（−）に接続する。トランジスタ９９の他端を電源ＶＤＤに接続する。トランジスタ１００、１０１の他端を接地する。差動増幅器１０２は、テスト制御信号ＴＳ１が１の場合に活性化され、出力信号を出力端子１６に出力する。

ここで、テスト制御信号ＴＳ１が「１」であり、テスト制御信号ＴＳ２が「０」である場合（出力バッファ１１ａのテスト時）、トランジスタ９５、９７、１０１がオンとなり、トランジスタ９６、９８、９９、１００がオフとなる。したがって、出力バッファ１１ａからの信号、すなわち端子５７の信号がトランジスタ９５を介して差動増幅器１０２の非反転入力端子（＋）に入力され、電圧レベル印加端子１８からの信号がトランジスタ９７を介して差動増幅器１０２の反転入力端子（−）に入力され、出力バッファ１１ａのテストが行われる。このときテスト制御信号ＴＳ１が１であることで、差動増幅器１０２は、動作状態であり、比較結果を出力端子１６に出力する。

テスト制御信号ＴＳ１が「１」であり、テスト制御信号ＴＳ２が「１」である場合には、トランジスタ９９、１００が共にオンとなり、この両トランジスタがシリアル接続されＶＤＤ−ＧＮＤ間に配された状態になる。したがって、トランジスタ９９と１００との接点は、１／２・ＶＤＤとなり、トランジスタ９１、９４の一端に入力される。一方、トランジスタ９２、９３の一端には、電圧レベル印加端子１８の信号が供給される。

ここで差動増幅器１０２の非反転入力端子（＋）、反転入力端子（−）に入力する信号は、それぞれ１／２ＶＤＤレベル、電圧レベル印加端子１８のレベルであって、接続関係が外部端子５７の信号レベル、すなわち出力バッファ１１ａの値（ここでは入力バッファのテスト結果）によって排他的に切替えられる。つまり、出力バッファ１１ａの値によって、差動入力の±を反転させ、差動増幅器１０２に電圧印加端子とトランジスタのＯＮ抵抗分割による１／２ＶＤＤが入力されることで、入力信号と、電圧レベル印加端子１８の信号との排他的論理和回路を構成している。したがって、テスト結果が電圧レベル印加端子１８のレベルを本来正しく判定したか否かを差動増幅器１０２として判定して出力する。この時、テスト制御信号ＴＳ１が「１」であることで差動増幅器１０２は動作状態にある。

なお、テスト制御信号ＴＳ１が「０」である場合には、差動増幅器１０２はオフする。

実施例１、２で述べた理由と同じく、入力バッファ３１、出力バッファ１１ａを含む入出力回路は、半導体集積回路の内部領域に形成されたユーザ回路と論理電圧レベルが異なる場合がある。これに対応するために、図３では、ＥＯＲ回路３２が、電圧レベル印加端子１８から入力される電位を入力バッファ３１が正常な場合に判断する論理値として演算されるように構成する。本実施例では、このように構成する代わりに、電圧レベル印加端子１８から入力される電位の比較対象を出力バッファ１１ａの出力とすることで対応している。

このため、第４の実施例と比較して、ＥＯＲ回路３３から判定回路６１への信号パスを出力バッファ１１ａを経由する構成にするとともに、テスト制御信号ＴＳ１、ＴＳ２による選択を変更している。具体的には、選択回路５６をＯＲ回路５９に変更し、ＥＯＲ回路３３の出力を選択回路５８を介して出力バッファ１１ａに入力するようにしている。

選択回路５８は、テスト制御信号ＴＳ２が「０」の時に入力端子１４からの信号を選択し、「１」の時にＥＯＲ回路３３から出力される信号を選択し、選択回路１２に出力する。

このように構成することによって、
［通常動作］ テスト制御信号ＴＳ１が「０」であり、テスト制御信号ＴＳ２が「０」である場合には、通常モードとなり、入力バッファ３１、出力バッファ１１ａともに通常の動作が行われる。

［出力バッファ１１ａのテスト動作］ テスト制御信号ＴＳ１が「１」であり、テスト制御信号ＴＳ２が「０」である場合には、選択回路１２、５８によって入力端子１４からの信号を選択して出力バッファ１１ａに出力する。出力バッファ１１ａのテスト結果は、判定回路として機能するバッファ８１に入力され、電圧レベル印加端子１８からの信号による判定が行われる。この場合、ＯＲ回路５９は、テスト制御信号ＴＳ１が「１」であるため、出力バッファ１１ａを終始イネーブル状態にする。

［入力バッファ３１のテスト動作］ テスト制御信号ＴＳ１が「１」であり、テスト制御信号ＴＳ２が「１」である場合には、選択回路１２、５８によってＥＯＲ回路３３の出力を選択して出力バッファ１１ａに出力する。出力バッファ１１ａを経由した入力バッファ３１のテスト結果は、判定回路８１に入力され、電圧レベル印加端子１８からの信号による判定が行われる。この場合、ＯＲ回路５９は、テスト制御信号ＴＳ１が「１」であるため、出力バッファ１１ａを終始イネーブル状態にする。

なお、テスト制御信号ＴＳ１が「０」であり、テスト制御信号ＴＳ２が「１」である場合には、禁止設定とされる。

以上のようにテスト制御信号ＴＳ１、ＴＳ２によってテストモードが切替えられ、実施例４で説明したそれぞれのテストと同様のテストを行うことができる。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１１、１１ａ、２２ 出力バッファ
１２、１２ａ、３４、５１〜５３、５５、５６ 選択回路
１３、３６、６１ 判定回路
１４、１９ 入力端子
１６、１７、２０ 出力端子
１８ 電圧レベル印加端子
１ａ、１ｂ、１ｃ、１ｄ サブテスト回路
２１、３１ 入力バッファ
２３ テスト回路付き出力バッファ
２３＿１〜２３＿ｎ、２４＿１〜２４＿ｎ チェーン構成の各段
２４ テスト回路付き入力バッファ
３２、３３ ＥＯＲ回路
１５、３５、３７、５７ 端子
５９ ＯＲ回路
８１ バッファ
９１、９３、９６、９８、９９、１００、ＭＮ１ ＮＭＯＳトランジスタ
９２、９４、９５、９７、１０１、ＭＰ１ ＰＭＯＳトランジスタ
１０２ 差動増幅器

Claims (7)

1. テスト対象とされる複数の外部インタフェース回路のそれぞれに対応してサブテスト回路を備え、
   それぞれの前記サブテスト回路は、
   前段の前記サブテスト回路の出力が後段の前記サブテスト回路の入力に接続されてチェーン構成をなし、初段の前記サブテスト回路の入力にはテストデータ入力信号を入力し、最終段の前記サブテスト回路の出力からテスト結果信号を出力し、
   対応する前記外部インタフェース回路の出力値と入力における入力値とが異なる場合に、出力に前記テストデータ入力信号の論理値とは異なる論理値を出力する判定回路を備えることを特徴とするテスト回路。
2. それぞれの前記外部インタフェース回路に接続されるそれぞれの外部端子と、
   外部からテスト用電圧を供給する電圧レベル印加端子と、
   を備え、
   それぞれの前記外部インタフェース回路は、対応する前記外部端子へ出力信号を出力する出力回路であって、
   テスト時には、対応する前記サブテスト回路の入力をそれぞれの前記出力回路の入力に接続し、
   それぞれの前記判定回路は、それぞれの前記出力回路の出力電圧と前記テスト用電圧とを比較する比較回路であって、前記比較回路の比較結果をそれぞれの前記サブテスト回路の出力とすることを特徴とする請求項１記載のテスト回路。
3. それぞれの前記外部インタフェース回路に接続されるそれぞれの外部端子と、
   外部からテスト用電圧を供給する電圧レベル印加端子と、
   を備え、
   それぞれの前記外部インタフェース回路は、対応する前記外部端子から入力信号を入力する入力回路であって、
   テスト時には、それぞれの前記入力回路の入力に前記テスト用電圧を与え、
   それぞれの前記判定回路は、それぞれの前記入力回路の出力信号に対応する論理値と前記テスト用電圧に対応する論理値とが一致するか否かを検知し、一致しない場合に前記テストデータ入力信号の論理値とは異なる論理値をそれぞれの前記サブテスト回路の出力に出力することを特徴とする請求項１記載のテスト回路。
4. 前記出力回路は、出力を活性化または非活性化に制御する出力活性化信号を入力可能とし、
   それぞれの前記外部インタフェース回路は、対応する前記外部端子から入力信号を入力する入力回路をさらに備え、
   前記出力回路をテストする場合、前記出力回路の出力を活性化すると共に、対応する前記サブテスト回路の入力をそれぞれの前記出力回路の入力に接続し、それぞれの前記判定回路は、前記比較回路の比較結果をそれぞれの前記サブテスト回路の出力とし、
   前記入力回路をテストする場合、前記出力回路の出力を非活性化すると共に、それぞれの前記入力回路の入力に前記テスト用電圧を与え、前記判定回路は、前記入力回路の出力信号に対応する論理値と前記テスト用電圧に対応する論理値とが一致するか否かを検知し、一致しない場合に前記テストデータ入力信号の論理値とは異なる論理値をそれぞれの前記サブテスト回路の出力に出力することを特徴とする請求項２記載のテスト回路。
5. 前記出力回路は、出力を活性化または非活性化に制御する出力活性化信号を入力可能とし、
   それぞれの前記外部インタフェース回路は、対応する前記外部端子から入力信号を入力する入力回路をさらに備え、
   前記出力回路をテストする場合、前記出力回路の出力を活性化すると共に、対応する前記サブテスト回路の入力をそれぞれの前記出力回路の入力に接続し、それぞれの前記判定回路は、前記比較回路の比較結果をそれぞれの前記サブテスト回路の出力とし、
   前記入力回路をテストする場合、前記出力回路の出力を活性化すると共に、対応する前記サブテスト回路の入力の論理値とそれぞれの前記入力回路の出力信号に対応する論理値とが一致するか否かを検知し、検知結果を前記出力回路を介して前記テスト用電圧とを比較し、比較結果をそれぞれの前記サブテスト回路の出力に出力することを特徴とする請求項２記載のテスト回路。
6. それぞれの前記外部インタフェース回路に接続されるそれぞれの外部端子と、
   それぞれの前記外部インタフェース回路の出力に対応するそれぞれの選択回路と、
   を備え、
   それぞれの前記外部インタフェース回路は、対応する前記外部端子へ出力信号を出力する出力回路および対応する前記外部端子から入力信号を入力する入力回路のいずれか一方であって、
   それぞれの前記選択回路は、前記出力回路をテストする場合には前記入力回路をバイパスするように機能し、前記入力回路をテストする場合には前記出力回路をバイパスするように機能することを特徴とする請求項１記載のテスト回路。
7. 請求項１乃至６のいずれか一に記載のテスト回路をＩ／Ｏ領域に備えることを特徴とする半導体集積回路装置。

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