JP5614354B2 - 半導体装置及び出力回路 - Google Patents
半導体装置及び出力回路 Download PDFInfo
- Publication number
- JP5614354B2 JP5614354B2 JP2011074584A JP2011074584A JP5614354B2 JP 5614354 B2 JP5614354 B2 JP 5614354B2 JP 2011074584 A JP2011074584 A JP 2011074584A JP 2011074584 A JP2011074584 A JP 2011074584A JP 5614354 B2 JP5614354 B2 JP 5614354B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- test
- circuit
- control signal
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
このような出力回路が電気的特性を保証するか否かを試験する際には、選択されるドライブ能力ごとに試験が行われる。たとえば、2mA、4mA、8mAのドライブ能力のバッファがあり、2mA、4mA、8mA、12mAのドライブ能力が選択される場合、ドライブ能力が2mA、4mA、8mAのバッファを用いた試験がそれぞれ行われる。そして、さらに、ドライブ能力が4mAのバッファと8mAのバッファを用いた試験が行われる。
(第1の実施の形態)
図1は、本実施の形態の半導体装置のレイアウト例を示す図である。
半導体装置1は、pチャネル型MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)(以下pMOSと略す)2−1,2−2,2−3,2−4と、nチャネル型MOSFET(以下nMOSと略す)3−1,3−2,3−3,3−4を有する。
(第2の実施の形態)
図2は、半導体装置の一例を示す図である。
出力回路33は、内部回路31と出力端子34との間に複数並列に接続されたインバータBa,Bb,Bc,Bdを有する。インバータBa,Bb,Bc,Bdは、ドライブ能力切換回路32からの制御信号に応じて、自身を有効または無効とする機能を有している。制御信号に応じて、インバータBa,Bb,Bc,Bdの1つまたは複数が選択され、内部回路31から出力される出力データを反転して出力する。
出力制御部32aは、ドライブ能力を選択するための選択値を出力する。デコーダ32bは、選択値に応じて、出力回路33のインバータBa,Bb,Bc,Bdを有効にするか否かの制御信号を出力する。
図4は、選択値と指定されるドライブ能力及び、そのドライブ能力を得るインバータの組み合わせの例を示す図である。
図5では、出力回路33において、図3のインバータBa,Bb,Bc,Bdに対応する回路として、pMOS40,41,42,43、nMOS44,45,46,47、OR回路48,49,50,51、AND回路52,53,54,55を有している。
たとえば、8mAのドライブ能力を得るため、pMOS43とnMOS47が選択される場合、デコーダ32bからは、OR回路51とAND回路55にHレベルの制御信号が入力される。その他のOR回路48〜50とAND回路52〜54には、Lレベルの制御信号が入力される。
図6は、半導体装置の出力部分の試験時の一例の流れを示すフローチャートである。
まず、スキャン試験が行われる(ステップS1)。
次に、出力インピーダンス測定試験が行われる(ステップS2)。
出力インピーダンス測定試験では、デコーダ32bは、図3に示した出力制御部32aの制御のもと、pMOS40〜43、nMOS44〜47を有するインバータBa,Bb,Bc,Bdを全て有効にする制御信号の試験パターンを出力する。つまり、デコーダ32bは、全て“1”の制御信号を生成し、出力する。
図7は、出力インピーダンス測定試験時のテスタの接続例を示す図である。
このように、第2の実施の形態の半導体装置30では、各pMOS40〜43、nMOS44〜47のゲート電極の一端に制御信号線P1〜P4,N1〜N4を接続し、他端に試験配線OP1〜OP4,ON1〜ON4を接続している。そのため、試験配線OP1〜OP4,ON1〜ON4の信号から、ドライブ能力の切り換えが可能なように回路パターンが形成されているか検査できるので、各ドライブ能力に対応する電流負荷をテスタで設定して試験するより、試験時間を短縮できる。
図8は、第3の実施の形態の半導体装置の出力回路部分の例を示す図である。
図5に示した要素と同じ要素については、同一符号を付している。
ExOR回路80では、入力端子に、試験配線OP1〜OP4が接続されている。ExOR回路81では、入力端子に、試験配線ON1〜ON4が接続されている。ExOR回路80の出力端子はスキャンフリップフロップであるFF82に接続されている。ExOR回路81の出力端子はスキャンフリップフロップであるFF83に接続されている。
制御信号線P1〜P4,N1〜N4の何れかが、ショートしたり、断線したりして、ゲート電極との接続が正常に行われていない場合、試験配線OP1〜OP4,ON1〜ON4を伝達する信号の何れかが、他と異なる値となる。そのとき、ExOR回路80またはExOR回路81からの出力信号が“1”となる。したがって、テスタは、スキャンアウト端子84から“1”が出力された場合には、異常が発生していることを検出できる。
以上のような第3の実施の形態の半導体装置では、第1及び第2の実施の形態と同様の効果が得られる。また、各試験配線OP1〜OP4,ON1〜ON4をまとめて、ExOR回路80,81に接続し、ExOR回路80,81の出力信号をもとに、ドライブ能力の切り換えが可能なように回路パターンが形成されているか検査しているので、回路規模を縮小できる。
以上、実施の形態に基づき、本発明の半導体装置及び出力回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
2−1〜2−4 pMOS
3−1〜3−4 nMOS
4,5 拡散領域
6,7 ソース電極
8 ドレイン電極
9 出力端子
10 コンタクト
11〜26 ゲート電極
P1〜P4,N1〜N4 制御信号線
OP1〜OP4,ON1〜ON4 試験配線
PINa,PINb 端子
Claims (5)
- 出力端子に複数並列に接続されるトランジスタと、複数直列に接続されたスキャンフリップフロップとを有し、
前記トランジスタの各ゲート電極の一端に、選択されるドライブ能力に応じた制御信号が伝搬される信号線が接続され、他端に試験配線が接続され、
各前記試験配線が前記スキャンフリップフロップに接続されている、
ことを特徴とする半導体装置。 - 出力端子に複数並列に接続されるトランジスタと、論理回路とを有し、
前記トランジスタの各ゲート電極の一端に、選択されるドライブ能力に応じた制御信号が伝搬される信号線が接続され、他端に試験配線が接続され、
前記論理回路は、各前記試験配線を伝搬する信号の排他的論理和を出力する、
ことを特徴とする半導体装置。 - 複数直列に接続されたスキャンフリップフロップを有し、前記論理回路の出力端子が前記スキャンフリップフロップに接続されていることを特徴とする請求項2に記載の半導体装置。
- 出力端子に複数並列に接続されるトランジスタと、複数直列に接続されたスキャンフリップフロップとを有し、
前記トランジスタの各ゲート電極の一端に、選択されるドライブ能力に応じた制御信号が伝搬される信号線が接続され、他端に試験配線が接続され、
各前記試験配線が前記スキャンフリップフロップに接続されている、
ことを特徴とする出力回路。 - 出力端子に複数並列に接続されるトランジスタと、論理回路とを有し、
前記トランジスタの各ゲート電極の一端に、選択されるドライブ能力に応じた制御信号が伝搬される信号線が接続され、他端に試験配線が接続され、
前記論理回路は、各前記試験配線を伝搬する信号の排他的論理和を出力する、
ことを特徴とする出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011074584A JP5614354B2 (ja) | 2011-03-30 | 2011-03-30 | 半導体装置及び出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011074584A JP5614354B2 (ja) | 2011-03-30 | 2011-03-30 | 半導体装置及び出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012208037A JP2012208037A (ja) | 2012-10-25 |
JP5614354B2 true JP5614354B2 (ja) | 2014-10-29 |
Family
ID=47187902
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011074584A Expired - Fee Related JP5614354B2 (ja) | 2011-03-30 | 2011-03-30 | 半導体装置及び出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5614354B2 (ja) |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3235132B2 (ja) * | 1991-08-27 | 2001-12-04 | 日本電気株式会社 | 半導体集積回路 |
JPH05129926A (ja) * | 1991-11-07 | 1993-05-25 | Nec Corp | 出力バツフア回路 |
JPH06120314A (ja) * | 1992-10-08 | 1994-04-28 | Nissan Motor Co Ltd | 半導体集積回路 |
JP2005043783A (ja) * | 2003-07-25 | 2005-02-17 | Oht Inc | 液晶表示パネルの検査装置及び液晶パネルの検査方法 |
JP4353826B2 (ja) * | 2004-02-26 | 2009-10-28 | 株式会社リコー | 定電圧回路 |
JP2006162490A (ja) * | 2004-12-09 | 2006-06-22 | Sanyo Electric Co Ltd | スキャンテスト回路 |
JP2007134499A (ja) * | 2005-11-10 | 2007-05-31 | Fuji Electric Device Technology Co Ltd | Mos形半導体素子の短絡ゲート位置の検知方法 |
JP4888376B2 (ja) * | 2007-12-21 | 2012-02-29 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
-
2011
- 2011-03-30 JP JP2011074584A patent/JP5614354B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2012208037A (ja) | 2012-10-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100412589B1 (ko) | 반도체 회로 시스템, 반도체 집적회로의 검사방법 및 그 검사계열의 생성방법 | |
US7843206B2 (en) | Semiconductor integrated circuit and method for inspecting same | |
KR100993238B1 (ko) | 반도체 장치 및 반도체 장치 모듈 | |
JP2005033067A (ja) | 半導体集積回路、その静電気耐圧試験方法及び装置 | |
JP2010118408A (ja) | 半導体装置、半導体装置の試験方法 | |
US7788565B2 (en) | Semiconductor integrated circuit | |
US9575114B2 (en) | Test system and device | |
US20090096476A1 (en) | Method of inspecting semiconductor circuit having logic circuit as inspection circuit | |
US5343479A (en) | Semiconductor integrated circuit having therein circuit for detecting abnormality of logical levels outputted from input buffers | |
US7230446B2 (en) | Semiconductor logic circuit device having pull-up/pull-down circuit for input buffer pad and wafer-probing testing method therefor | |
JP5614354B2 (ja) | 半導体装置及び出力回路 | |
JP2006339338A (ja) | 半導体装置 | |
US6496030B1 (en) | Scan flip-flop providing both scan and propagation delay testing | |
US8648617B2 (en) | Semiconductor device and method of testing semiconductor device | |
US8310246B2 (en) | Continuity testing apparatus and continuity testing method including open/short detection circuit | |
JP6242183B2 (ja) | 半導体集積回路及び該半導体集積回路の試験方法並びに該半導体集積回路におけるラッシュカレントの抑制方法 | |
JPH0568103B2 (ja) | ||
JP2001296334A (ja) | 集積回路および故障検出方法 | |
JP2010249689A (ja) | 配線故障検査装置及び方法 | |
JP2006201005A (ja) | 半導体装置とそのテスト装置及びテスト方法。 | |
JP2671832B2 (ja) | 入力レベル試験回路 | |
JP2012127911A (ja) | 半導体集積回路 | |
US7940059B2 (en) | Method for testing H-bridge | |
KR101121957B1 (ko) | 반도체 디바이스 및 그의 테스트 방법 | |
JP2007064645A (ja) | 半導体検査方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131127 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140416 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140422 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140617 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140812 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140825 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5614354 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |