JP2010249689A - 配線故障検査装置及び方法 - Google Patents

Abstract

【課題】進行性断線・短絡故障の検出精度を向上させる。
【解決手段】本発明は、少なくとも２つのチップ間を接続するチップ間配線の故障を検査する配線故障検査装置１であって、前記検査の対象となるチップ間配線に、該検査の種類に応じた検査電流を流す経路を決定する検査電流経路決定部２と、前記検査電流を発生させるための最適な電源電圧を決定する電源電圧決定部３と、前記検査の対象となる対象チップ間配線と接続するバッファの出力と、前記検査の対象とならない非対象チップ間配線と接続するバッファの出力とを異ならせるバッファ出力制御部４とを備える。
【選択図】図１

Description

本発明は、半導体集積回路の断線、短絡等の配線故障を検査するための技術に関する。

近年、半導体集積回路のチップサイズを縮小するために、レイアウト領域に存在するＩＯバッファを基板のパッド下に配置することにより、レイアウト領域を広く確保する手法が用いられている。

パッド下にＩＯバッファを配置する場合、ワイヤをボンディングする時に、パッドへの圧力がそのままＩＯバッファにも影響を与える。そのため、ＩＯバッファに応力ストレスがかかり、製品出荷後に、時間経過に伴い進行する断線、短絡等の故障（以降、進行性断線・短絡故障と称す）が、ＩＯバッファのダイオード部に発生する場合がある。このような進行性断線・短絡故障は、出荷前に行われる出荷テストにおいて、確実に検出され、取り除かれなければならない。特に、自動車、医療用装置等の高い品質が要求される分野においては、このような問題が重要である。また、近年の各種電子機器には、複数のチップ（以降、マルチチップと称す）を搭載するＳｉＰ（System in Package）が利用されることが多く、このようなマルチチップの進行性断線・短絡故障を、確実に検出することができる技術が強く求められている。

特許文献１において、電子回路の配線故障を検出するための先行技術が開示されている。図１０は、この先行技術の構成及び作用を示している。図１１は、この先行技術における処理の流れを示している。図１０において、入力保護回路及び出力保護回路が組み込まれたバウンダリスキャンスリップフロップ１１０を内蔵する２つのＩＣ＃ｉ，ＩＣ＃ｉ＋１間を接続するマルチチップの構成が示されている。一般に、マルチチップの保護回路とＩＣ内のコア部との間に、バウンダリスキャンフリップフロップ１１０が挿入されている。また、この先行技術においては、ドライバ回路としてバッファゲートが使用されている。

ＩＣ＃ｉ＋１のピンｅとＩＣ＃ｉのピンｄとの間の配線を検査する場合、先ずＩＣ＃ｉ＋１の入力保護回路でＶＤＤ側につながるダイオードのカソードにＩＣ外部から信号を印加できるように、検査用ピン１１６を接続する（Ｓ２０１）。次に、ピンｄにバッファケートを介してつながる出力バウンダリスキャンフリップフロップ１１０の１つに、故障の症状を発生させる入力であるＨレベルＶｙ１２１を出力させ、それ以外の出力バウンダリスキャンフリップフロップ１１０に、故障が発生していても故障の症状を発生させない入力であるＬレベルＶｘ２０，Ｖｚ２２を出力させる（Ｓ２０２）。このよう設定を行うと、検査対象配線において、ＩＣ＃ｉの電源電圧供給ピンから抵抗Ｒｍに向かって、検査用ピン１１６への電流経路１１８に沿って電流が流れるが、もしピンｄとピンｄとの間に断線故障が存在すると、その電流は流れない。上記先行技術においては、検査用ピン１１６に流れる電流を測定し（Ｓ２０３）、その電流に異常があれば対象とする回路に故障があると判定し、フェイル判定処理（Ｓ２０４）に移行し、異常がなければその回路は正常であると判定し、パス判定処理（Ｓ２０５）に移行する。

上記従来技術に係る手法によれば、配線の断線だけでなく、別の配線との間に短絡が発生した場合にも、その故障の検出及び場所の特定を行うことができる。即ち、図１０において、ピンｄとピンｅとの間の配線と、隣接するピン間の配線との間に、短絡が発生した場合、ＩＣ＃ｉから流れ出た電流は、短絡した配線を経由してＩＣ＃ｉのＧＮＤ端子に向かって流れ、抵抗Ｒｍに電流が流れない、若しくは正常時に比べて電流量が少なくなるという現象が起こる。このように、上記従来技術においては、抵抗Ｒｍに流れる電流量の異常に基づいて、故障の発生が検出される。また、短絡が発生すると、断線の場合と同様に、抵抗Ｒｍに流れる電流以外に正常時とは異なる経路で電源電流が流れるため、ＩＣの電源電流、回路ブロックの電源電流、回路全体の電源電流にも異常が現れる。このように、上述の電源電流の異常により故障を検出することができる。

特開２００８−１２２３３８号公報（図４参照）

しかしながら、上記先行技術は、ＩＣ＃ｉ＋１のピンｅとＩＣ＃ｉのピンｄとの間の配線を検査するものであり、チップ間を接続するボンディングワイヤのみを検査対象とするものである。そのため、検査対象となるボンディングワイヤ上に、配線検査の故障判定に必要な電流を流すための電流経路（以降、検査電流経路と称す）しか存在しないので、上述したようなＩＯバッファのダイオード部に生ずる進行性断線・短絡故障を検出することができない。

上記問題が発生する理由は、次の通りである。図１１に示すフローチャートのステップＳ２０１において、検査電流を外部端子で測定できるように、検査用ピン１１６を接続することが行われるが、配線検査のための検査電流は、検査用ピン１１６に向かって流れるように設定されなければならないため、検査電流経路が固定され、自由に検査電流を流すことができないためである。

図１２は、図１０に示す回路図に対し、動作の説明に必要となる機能ブロックを記載した図である。同図において、保護ダイオード２０１は、検査用ピンへの電流経路１１８上に存在するため、断線検査を受けることができるが、保護ダイオード２０２，２０３，２０４は、検査電流経路１１８上に存在しないため、断線検査を受けることができない。従って、上記先行技術に係る手法には、ダイオード部の断線検査について改善の余地がある。また、保護ダイオード２０２，２０３が短絡した場合には、検査用ピンへの電流険路１１８と異なる方向に異常電流が発生するため、この短絡を検出することができるが、保護ダイオード２０１，２０４が短絡した場合には、短絡による異常電流と検査用ピンへの電流経路１１８に流れる電流との区別ができない。従って、上記先行技術に係る手法には、ダイオード部の短絡検査について改善の余地がある。

本発明は、上記課題を解決することを目的に含むものであり、少なくとも２つのチップ間を接続するチップ間配線の故障を検査する配線故障検査装置であって、前記検査の対象となるチップ間配線に、該検査の種類に応じた検査電流を流す経路を決定する検査電流経路決定部と、前記検査電流を発生させるための最適な電源電圧を決定する電源電圧決定部と、前記検査の対象となる対象チップ間配線と接続するバッファの出力と、前記検査の対象とならない非対象チップ間配線と接続するバッファの出力とを異ならせるバッファ出力制御部とを備えるものである。

上記本発明によれば、検査対象となるチップ間配線（該配線に接続されるダイオード等の素子を含む）の位置、及び検査の種類（断線検査、短絡検査）に応じて、検査電流が流れる経路、及びこの検査電流を発生させるための最適な電源電圧が決定される。そして、バッファ出力制御部により、対象チップ間配線及び非対象チップ間配線に接続される各バッファの出力が制御され、対象チップ間配線の位置、及び検査の種類に適した検査電流経路が確保される。

また、本発明は、少なくとも２つのチップ間を接続するチップ間配線の故障を検査する配線故障検査方法であって、前記検査の対象となるチップ間配線に、該検査の種類に応じた検査電流を流す経路を決定するステップと、前記検査電流を発生させるための最適な電源電圧を決定するステップと、前記検査の対象となる対象チップ間配線と接続するバッファの出力と、前記検査の対象とならない非対象チップ間配線と接続するバッファの出力とを異ならせるステップとを備えるものである。

この方法は、上記回路と同様の技術的思想に基づくものである。

上記本発明によれば、マルチチップモジュールのチップ間を接続するボンディングワイヤだけでなく、ＩＯバッファのダイオード部の配線故障等も検査することが可能となる。これにより、進行性断線・短絡故障の検出精度を向上させることができる。

本発明の実施の形態１における配線故障検査装置の基本的構成を示す機能ブロック図である。 実施の形態１におけるシステム構成例を示す図である。 実施の形態１における検査回路を含む周辺回路を示す図である。 実施の形態１におけるハイ・インピーダンス制御回路を含む周辺回路を示す図である。 図４に示す回路における真理値表である。 実施の形態１における進行性断線故障の検査手順を示すフローチャートである。 実施の形態１における進行性短絡故障の検査手順を示すフローチャートである。 図３に示す周辺回路において、進行性断線故障の検査手順の実行時における電流経路を示す図である。 図３に示す周辺回路において、進行性短絡故障の検査手順の実行時における電流経路を示す。 先行技術の構成及び作用を示す回路図である。 先行技術における処理の流れを示すフローチャートである。 図１０に示す回路図に対し、動作の説明に必要となる機能ブロックを記載した図である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、本実施の形態における配線故障検査装置１の基本的構成を示す。この配線故障検査装置１は、検査電流経路決定部２、電源電圧決定部３、バッファ出力制御部４を備える。

検査電圧経路決定部２は、複数のチップ間を接続する複数のチップ間配線のうち、検査の対象となるチップ間配線に、該検査の種類に応じた検査電流を流す経路を決定するものである。

電源電圧決定部３は、検査電流を発生させるための最適な電源電圧を決定するものであり、ＶＤＤ端子、ＧＮＤ端子等を備える電源部を制御する。

バッファ出力制御部４は、検査の対象となる対象チップ間配線と接続するバッファの出力と、検査の対象とならない非対象チップ間配線と接続するバッファの出力とを異ならせるものであり、各チップ間配線に接続されるバッファを制御する。

図２は、本実施の形態におけるシステム構成例を示す。このシステムは、テスタ５及びコントローラ６を含んで構成される。テスタ５は、半導体集積回路のテストを行う周知且つ任意の装置であり、コントローラ６により作成されたプログラム７に従って動作する。コントローラ６は、中央処理装置、記憶装置、入出力装置等から構成される。

図３は、本実施の形態における検査回路を含む周辺回路を示す。同図において、チップ１１及びチップ１２の２つのチップが、パッケージ１３に同梱されたマルチチップモジュールの構成が示されている。このマルチチップモジュールは、ＩＯバッファ１５，１６とそれぞれ接続する２つのパッド２０，２１の間を接続するチップ間配線であるボンディングワイヤ２３を備えると共に、ＩＯバッファ２５，２６とそれぞれ接続するパッド３０，３１の間を接続するチップ間配線であるボンディングワイヤ３３を備える。

チップ１１は、ＩＯバッファ用のＶＤＤ端子３５、コア部用のＶＤＤ端子３６、ＩＯバッファ及びコア部共通のＧＮＤ端子３７を備える。チップ１２は、ＩＯバッファ用のＶＤＤ端子４０、コア部用のＶＤＤ端子４１、ＩＯバッファ及びコア部共通のＧＮＤ端子４２を備える。

コア部４４は、チップ１２側のコアブロックであり、半導体集積回路の出荷テスト時に使用するテストモードにおいて使用するバウンダリスキャンフリップフロップ５１と、通常動作時及びテストモード時のＩＯバッファ出力を切り替える出力セレクタ回路５２と、断線検査時にのみＩＯバッファ出力をハイ・インピーダンスにするハイ・インピーダンス制御回路５３とを備える。前記コア部４４に含まれる機能ブロックは、チップ１１側にも同様に構成されている。

図４は、本実施の形態におけるハイ・インピーダンス制御回路５３を含む周辺回路を示す。この周辺回路は、配線故障の検査対象となっていない配線である非対象チップ間配線と接続するＩＯバッファに、ハイ・インピーダンスを出力させるための回路構成例である。この例においては、ハイ・インピーダンス制御回路５３が、バウンダリスキャンフリップフロップ５１の出力Ｉ１とコントロール信号Ｉ２とを論理処理した信号を生成し、この信号がＩＯバッファ１６へのイネーブル信号Ｉ３となる。

一般的なＩＯバッファの出力部は、内部ロジックから来る信号と、バウンダリスキャンフリップフロップ５１にシフトされた信号とを、出力セレクタ回路５２で選択できるよう構成されている。そのため、出荷テスト時に使用するテストモード時では、バウンダリスキャンフリップフロップ５１の信号がバッファに出力されるが、テストモード時にハイ・インピーダンスを出力することはできない。そのため、図４に示す回路は、バウンダリスキャンフリップフロップ５１からハイが出力される時にはそのままハイを出力し、ロウが出力される時にはハイ・インピーダンスを出力する。図５は、図４に示す回路における真理値表である。この表は、コントロール信号Ｉ２がハイ（１）の時、本実施の形態における断線検査用のバッファ出力制御が可能となることを示している。図５における１，０，Ｈｉ−Ｚは、ハイ，ロウ，ハイ・インピーダンスと対応している。

図６は、本実施の形態における進行性断線故障の検査手順を示す。この手順において、断線検査回数設定ステップＳ１は、チップ間配線の１つにおける、断線故障検査を必要とするチップ間配線、ＩＯバッファのダイオード部等の検査対象の数に応じて、検査回数を決定する。

カウンター初期化ステップＳ２は、変数Ｎを初期化し、"１"とする。

検査数カウントステップＳ３は、変数Ｎと断線検査回数設定ステップＳ１で決定した検査回数とを比較する。

故障検査対象決定ステップＳ４は、チップ間配線の１つにおける、断線故障検査を必要とするチップ間配線、ＩＯバッファのダイオード部等の検査対象から、Ｎ番目の検査対象を選択する。

検査電流経路決定ステップＳ５は、故障検査対象決定ステップＳ４で選択した１つの検査対象箇所について断線検査をするための検査電流経路を決定する。

バッファ出力決定ステップＳ６は、複数本ある中の検査対象とする一つのチップ間配線のバッファ出力電位と、それ以外の非検査対象チップ間配線のバッファ出力電位とについて、決定を行う。

バッファ出力ハイ・インピーダンス制御ステップＳ７は、バッファ出力決定ステップＳ６で決定した非検査対象チップ間配線のバッファ出力電位をハイ・インピーダンス出力にするため、図４のハイ・インピーダンス制御回路５３を"有効"に設定する。

ダイオード数カウントステップＳ８は、検査電流経路決定ステップＳ５で決定した電流経路上に存在するＩＯバッファのダイオード部の個数をカウントする。

断線検査用電源電圧演算ステップＳ９は、検査電流経路決定ステップＳ５で決定した電流経路のスタート及びエンドとなる電源端子に、検査に最適な電位差を与えるための計算式を用いて電位差を算出する。

非検査対象側チップ電源電圧決定ステップＳ１０は、検査対象部を含まない側のチップのＶＤＤ電圧及びＧＮＤ電圧を決定する。

検査対象側チップ電源電圧決定ステップＳ１１は、検査対象部を含む側のチップのＶＤＤ電圧及びＧＮＤ電圧を決定する。

断線検査実施ステップＳ１２は、検査対象の断線検査を行う。

検査判定ステップＳ１３は、断線検査実施ステップＳ１２の検査結果から断線故障の有無を判定する。

カウントアップステップＳ１４は、変数Ｎに"１"を加算する。

パス判定ステップＳ１５は、断線検査回数設定ステップＳ１で決定した検査回数の全てでパスしたとの判定フラグを立てる。

フェイル判定ステップＳ１６は、断線検査回数設定ステップＳ１で決定した検査回数の途中でフェイルしたとの判定フラグを立てる。

図７は、本実施の形態における進行性短絡故障の検査手順を示す。図６に示す進行性断線故障との違いは、ステップＳ１がステップＳ１０１、ステップＳ３がステップＳ１０３、ステップＳ７がステップＳ１０７、ステップＳ９がステップＳ１０９、Ｓ１２がＳ１１２に置き換わった点である。ステップＳ１０１、ステップＳ１０３、ステップＳ１０７、ステップＳ１０９、１１２以外のステップについては、上記進行性断線故障と同様であるため、その説明を省略する。

短絡検査回数設定ステップＳ１０１は、チップ間配線の１つにおける、短絡故障検査を必要とするチップ間配線、ＩＯバッファのダイオード部等の検査対象の数に応じて、検査回数を決定する。

検査数カウントステップＳ１０３は、変数Ｎと短絡検査回数設定ステップＳ１０１で決定した検査回数とを比較する。

バッファ出力ハイ・インピーダンス制御ステップＳ１０７は、バッファ出力決定ステップＳ６で決定した非検査対象チップ間配線のバッファ出力電位をハイ・インピーダンス出力にしないため、図４のハイ・インピーダンス制御回路５３を"無効"に設定する。

短絡検査用電源電圧演算ステップＳ１０９は、検査電流経路決定ステップＳ５で決定した電流経路のスタート及びエンドとなる電源端子に、検査に最適な電位差を与えるための計算式を用いて電位差を算出する。

短絡検査実施ステップＳ１１２は、検査対象の短絡検査を行う。

検査判定ステップＳ１３は、短絡検査実施ステップＳ１１２の検査結果から短絡故障の有無を判定する。

図６に示す進行性断線検査の動作を、図８を用いて説明する。図８は、図３に示す周辺回路において、進行性断線検査の実行時における電流経路を示す。

断線検査回数設定ステップＳ１（図６参照）は、複数あるチップ間配線の１つにおける進行性断線故障の検査対象箇所数に応じて検査回数を決定する。検査対象箇所数は、製品のＩＯバッファの構成や、出荷条件を考慮して決定する。２つのチップで構成されたマルチチップにおける一般的なＩＯバッファを例に挙げると、検査対象箇所はそれぞれのチップのＩＯバッファに含まれるＶＤＤ側とＧＮＤ側のダイオード部、合わせて４箇所となる。チップ間のボンディングワイヤは、ダイオード部の検査と同時に検査できるため、検査回数には加算する必要はない。

カウンター初期化ステップＳ２は、検査回数を数える為の変数Ｎを"１"に初期化する。

検査数カウントステップＳ３は、断線検査回数設定ステップＳ１で決定した検査回数と、変数Ｎの比較を行う。変数Ｎが検査回数以下である場合は、全ての検査対象が検査されていないと判断され、次の検査対象の検査に移行する。変数Ｎが検査回数よりも大きい場合は、全ての検査対象の断線検査でパスしたと判定され、パス判定ステップＳ１５に移行し、断線検査パスの判定フラグを与え、断線検査を終了する。

故障検査対象決定ステップＳ４は、断線検査回数設定ステップＳ１で決定した検査対象から、変数Ｎ番目の検査対象を決定する。以下、図８の検査電流経路５５上に存在するダイオード部６０を１番目に検査する場合について説明する。

検査電流経路決定ステップＳ５は、故障検査対象決定ステップＳ４で決定した検査対象に対し、どのような経路の検査電流を流すかを決定する。検査電流の経路は、各チップの外部電源端子をスタート／エンドとして検査対象となるＩＯバッファのダイオード部を通過するような電流経路である必要があるので、ＩＯバッファのダイオード部を通過する際は、アノードからカソードに向かって流れるように決定する。検査電流経路５５はＶＤＤ端子４０をスタートとし、ＶＤＤ端子３５をエンドとするため、ダイオード部６０のアノードからカソードに向かって電流を流すことができる。

複数存在するチップ間配線の断線検査は、それぞれのチップ間配線における検査電流の電流値の比較にて検査を行うため、バッファ出力決定ステップＳ６は、検査対象とする一つのチップ間配線と、非検査対象チップ間配線とでバッファ出力状態が異なるように設定する。図８では検査対象がボンディングワイヤ２３を含むチップ間配線であり、非検査対象はボンディングワイヤ３３を含むチップ間配線である。検査対象のチップ間配線には検査電流経路５５のように電流を流すため、経路上に存在するＩＯバッファ１６をハイが出力されるように設定し、その他非検査対象チップ間配線を次のバッファ出力ハイ・インピーダンス制御ステップＳ７にてハイ・インピーダンスが出力されるように設定する。

バッファ出力ハイ・インピーダンス制御ステップＳ７は、一つの検査対象のチップ間配線にハイのＩＯバッファ出力を与え、それ以外の非検査対象チップ間配線に、検査電流以外の電流が発生することを防止するために、ハイ・インピーダンスのＩＯバッファ出力を与える。これにより、検査対象となるチップ間配線の電流経路を限定することができる。非検査対象チップ間配線のＩＯバッファ出力をハイ・インピーダンスにするためには、図４に示すハイ・インピーダンス制御回路５３を"有効"に設定する。

尚、一般的にバッファ出力決定ステップＳ６でのＩＯバッファ出力の設定は、バウンダリスキャンにて容易に設定することができるが、通常回路のままで設定できるのであれば、バウンダリスキャン回路は必要ない。

上記断線検査の手法においては、各チップの外部電源端子をスタート／エンドとして、検査対象となるＩＯバッファのダイオード部を通過するような電流が流れ、ダイオード数カウントステップＳ８は、検査経路上に存在する保護ダイオード数をカウントする。上記検査電流経路５５については、保護ダイオード６０のみが存在するため、カウントは"１個"となる。

断線検査用電源電圧演算ステップＳ９は、検査経路上に存在する全てのダイオードに電流を通過させるための最適な電源電圧差を与えるために、下記式（１）を用いて電位差を算出する。
「断線検査用電圧差＝検査経路上の保護ダイオード数×保護ダイオードの閾値電圧＋保護ダイオードの拡散バラツキ」・・・・・・（１）

保護ダイオードのアノードからカソードに電流を流すために、その保護ダイオードの閾値電圧を超える電位差を与える必要があるため、「検査経路上の保護ダイオード数×保護ダイオードの閾値電圧」の電位差を、電源経路のスタートとエンドとなる電源端子に与えるように計算する。ただし、保護ダイオードの閾値電圧は、ＬＳＩの製造条件によりばらつく為、確実に電流が流れるようなばらつきマージンを考慮する必要がある。例として、保護ダイオードの閾値電圧を０．６Ｖとすると、経路上に存在する保護ダイオード数は１個であるため、断線検査用電圧差として０．６Ｖ以上を与えれば、検査電流経路５５に電流を流せることになる。

非検査対象側チップ電源電圧決定ステップＳ１０は、断線検査用電源電圧演算ステップＳ９で求めた検査経路に電流を流すための電位差を考慮し、検査対象となるダイオード部を含まない側のチップ（以降、非検査対象側チップと称す）の電源電圧を決定する。非検査対象側チップは、バッファ出力決定ステップＳ６で必要なバッファ出力設定のための論理制御を行う必要があるため、拡散プロセスで保障された論理回路動作の最低動作保障電圧以上の電圧を、電源端子に与えるよう決定する。例として、最低動作電圧が０．８Ｖである拡散プロセスであれば、ＶＤＤ端子４０に１．０Ｖを与え、ＧＮＤ端子４２に０．０Ｖを与えれば、確実に論理制御動作させることができ、また検査電流経路５５に電流を流すための電位差を確保できる。

検査対象側チップ電源電圧決定ステップＳ１１は、断線検査用電源電圧演算ステップＳ９で求めた検査経路に電流を流すための電位差を考慮し、検査対象となるダイオード部を含む側のチップ（以降、検査対象側チップと称す）の電源電圧を決定する。検査対象側チップは、検査対象となるダイオード部に向かって電流を流すため、前記以外の経路に電流が流れ込まないような電源設定にする必要がある。前記のように設定するには、ＶＤＤ端子３５とＧＮＤ端子３７とに同じ電圧を与え、ＩＯバッファのＰチャンネル及びＮチャンネルトランジスタの両方がオフするようにしておけばよい。これにより、ＶＤＤ端子４０との電位差を考慮し、ＶＤＤ端子３５及びＧＮＤ端子３７を０．０Ｖとする。

断線検査実施ステップＳ１２は、非検査対象側チップ電源電圧決定ステップＳ１０及び検査対象側チップ電源電圧決定ステップＳ１１にて決定した電源電圧の値にて検査対象の断線検査を行う。

検査判定ステップＳ１３は、検査判定を実施し、検査電流の値が検査電流経路５５を流れる論理値に対して正常の許容範囲内の値を観測した場合はパスと判断し、検査電流の値が正常として観測されない場合はフェイル（断線故障）と判断される。検査判定ステップＳ１３でパスとなった場合、カウントアップステップＳ１４は、変数Ｎに"１"を加算し、検査数カウントステップＳ３に戻る。フェイルとなった場合、フェイル判定ステップＳ１６は、断線検査フェイルの判定フラグを与え、断線検査を終了する。

上記手順により、複数あるＩＯバッファのダイオード部の１つである検査電流経路５５の進行性断線故障の検査が完了し、続けて次にチップ１１の保護ダイオード６１の断線検査を実施するための検査電流経路５６を同様に検査する。尚、この検査フローは上記と同様であるため、以下に端子設定及び測定方法についてのみ説明する。

先ず、検査電流経路５６上に存在するＩＯバッファ１６は、ＧＮＤ端子３７から電流を流すためにＩＯバッファ１６のみにハイを出力させる。そして、チップ１２のＩＯバッファ１６以外のＩＯバッファには電流を流さないようにするため、ハイ・インピーダンスを出力するようにバッファ出力を設定する。スタートとなるＧＮＤ端子３７からエンドとなるＶＤＤ端子４０に電流を流すため、検査電流経路５５での説明同様に、上記式（１）を用いて０．６Ｖ以上の電位差を与えればよい。チップ１２側に論理制御でＩＯバッファ出力設定を行うため、ＶＤＤ端子４０に論理制御動作可能な最低動作電圧を確保した１．０Ｖを与え、ＧＮＤ端子４２に０．０Ｖを与る。また、チップ１１側は、ＶＤＤ端子４０との電位差を考慮して、ＶＤＤ端子３５及びＧＮＤ端子３７を２．０Ｖとする。

図８に示す検査電流経路５５と検査電流経路５６とによって、ボンディングワイヤ２３及びチップ１１側の保護ダイオード６０，６１の断線検査を実行することができる。チップ１２側の保護ダイオード６５，６６を検査する場合は、チップ１１側とチップ１２側との検査状態設定を変更すればよい。

次に、図７に示す進行性短絡検査の動作を、図９を用いて説明する。図９は、図３に示す周辺回路において、進行性短絡検査の実行時における電流経路を示す。

短絡検査回数設定ステップＳ１０１（図７参照）は、複数あるチップ間配線の１つにおける進行性短絡故障の検査対象箇所の個数を決定する。検査対象箇所の個数は、製品のＩＯバッファの構成や、出荷条件を考慮して決定される。２つのチップで構成されたマルチチップにおける一般的なＩＯバッファを例に挙げると、検査対象箇所はそれぞれのチップのＩＯバッファに含まれるＶＤＤ側とＧＮＤ側のダイオード部、合わせて４箇所となるが、本発明の短絡検査手法は一つのＩＯバッファに含まれるＶＤＤ側とＧＮＤ側のダイオード部を同時に検査できるため、検査回数は"２"となる。チップ間のボンディングワイヤは、ダイオード部の検査と同時に検査できるため、検査回数には加算する必要はない。

本例に係る配線検査手法においては、短絡検査回数設定ステップＳ１０１で検討した検査回数を繰り返すため、カウンター初期化ステップＳ２で変数Ｎは"１"に初期化される。

検査数カウントステップＳ１０３は、短絡検査回数設定ステップＳ１０１で検討した検査回数と、変数Ｎの比較を行う。変数Ｎが検査回数以下である場合は、全ての検査対象が検査されていないと判断され、次の検査対象の検査に移行する。変数Ｎが検査回数よりも大きい場合は、全ての検査対象の短絡検査でパスしたと判定され、パス判定ステップＳ１５に移行し、短絡検査パスの判定フラグを与え、短絡検査を終了する。

故障検査対象決定ステップＳ４は、短絡検査回数設定ステップＳ１０１で決定した検査対象から、変数Ｎ番目の検査対象を決定する。以下、図９の検査電流経路７０にて検査可能なダイオード部６０，６１を１番目に検査する場合について説明する。

検査電流経路決定ステップＳ５は、故障検査対象決定ステップＳ４で決定した検査対象に対し、どのような経路の検査電流を流すかを決定する。検査電流の経路は、外部電源端子をスタートとして、検査対象となるＩＯバッファのダイオード部で電流が遮断されるような電流経路である。検査電流経路７０は、ＶＤＤ端子４０をスタートとし、ダイオード部６０で電流が遮断されるように設定される。これにより、ダイオード部６１又は６０が短絡故障した場合には、電流が故障したダイオード部を通過する事で、故障を判断することができる。

複数存在するチップ間配線の短絡検査は、それぞれのチップ間配線における検査電流の電流値の比較により行われる。そのため、検査対象とする一つのチップ間配線と非検査対象チップ間配線とで、バッファ出力状態が異なるようにバッファ出力をステップＳ６で設定する。本例に係る短絡検査手法では、検査対象の一つのチップ間配線にハイのＩＯバッファ出力を与え、それ以外の非検査対象チップ間配線には、検査対象のチップ間配線と短絡が発生した場合に非検査対象チップ間配線を通って電流が流れるように、ロウの電位をＩＯバッファ出力から与える。これにより、検査対象となるチップ間配線の電流経路を限定することができる。

上記図６に示す断線検査では、バッファ出力ハイ・インピーダンス制御ステップＳ７にてハイ・インピーダンスが"有効"になるよう設定したが、図７に示す短絡検査では、ボンディングワイヤ同士の短絡が発生した際の電流経路を確保するために、バッファ出力ハイ・インピーダンス制御ステップＳ１０７において、ハイ・インピーダンス制御回路５３を"無効"に設定する。これにより、バッファ出力電位はロウをそのまま出力する。

上記短絡検査の手法においては、外部電源端子をスタートとし、検査対象となるＩＯバッファのダイオード部で検査電流が遮断されるような電流が流される。そのため、ダイオード数カウントステップＳ８において、検査経路上に存在する保護ダイオード数がカウントされ、短絡検査用電源電圧演算ステップＳ１０９において、経路上に存在する全てのダイオードのスタートから見て最後尾のダイオード部で電流を遮断させるための最適な電源電圧差が求められる。上記ダイオード部で電流を遮断させるためには、その保護ダイオードの閾値電圧を超えない電位差を与える必要があり、この電位差は、下記式（２）を用いて算出することができる。
「短絡検査用電源電圧＝検査経路上の保護ダイオード数×保護ダイオードの閾値電圧−保護ダイオードのばらつきマージン」・・・・・（２）

この検査経路上の保護ダイオード数は、短絡故障発生時に通過する保護ダイオードの個数である。図９に示す例では、短絡故障時に想定される電流経路が、保護ダイオード６１又は６０を通過するように短絡した場合であるため、仮に保護ダイオードの閾値電圧を０．６Ｖとすると、保護ダイオード６０間に短絡検査用電源電圧差０．６Ｖ以下を与えれば、検査電流経路７０の電流が保護ダイオード６０で遮断される状態となる。

非検査対象側チップ電源電圧決定ステップＳ１０は、短絡検査用電源電圧演算ステップＳ１０９で求めた検査経路で電流を遮断するための電位差を考慮し、非検査対象側チップの電源電圧を決定する。非検査対象側チップは、バッファ出力決定ステップＳ６で必要なバッファ出力設定のための論理制御を行う必要があるため、拡散プロセスで保障された論理回路動作の最低動作保障電圧以上の電圧を、電源端子に与えるよう決定する。例として、最低動作電圧が０．８Ｖである拡散プロセスであれば、ＶＤＤ端子４０に１．０Ｖを与え、ＧＮＤ端子４２に０．０Ｖを与えることにより、確実に論理制御動作をさせることができ、また検査電流経路７０のように電流を流すための電位差を確保することができる。

検査対象側チップ電源電圧決定ステップＳ１１は、短絡検査用電源電圧演算ステップＳ１０９で求めた検査経路で電流を遮断するための電位差を考慮し、検査対象側チップの電源電圧を決定する。検査対象側チップ側は、検査対象となるダイオード部で電流を遮断するため、それ以外の経路に電流が流れ込まないような電源設定にする必要がある。上記のように設定するには、ＶＤＤ端子３５とＧＮＤ端子３７とに同じ電圧を与え、ＩＯバッファのＰチャンネル及びＮチャンネルトランジスタの両方がオフするように設定する。従って、ＶＤＤ端子４０との電位差を考慮し、ＶＤＤ端子３４及びＧＮＤ端子３７を０．５Ｖとする。

短絡検査実施ステップＳ１１２は、非検査対象側チップ電源電圧決定ステップＳ１０及び検査対象側チップ電源電圧決定ステップＳ１１にて検討した電源電圧設定にて検査対象の短絡検査を行う。検査判定ステップＳ１３は検査判定を実施し、短絡故障を示す電流値を観測した場合はフェイルと判断し、短絡故障を示す電流値を観測しない場合はパスと判断して、カウントアップステップＳ１４に移行して変数Ｎに"１"を加算し、検査数カウントステップＳ３に戻る。フェイルとなった場合、フェイル判定ステップＳ１６に移行して短絡検査フェイルの判定フラグを与え、短絡検査を終了する。

以上で、検査電流経路７０により検査可能な、ボンディングワイヤ２３とこれに隣接するボンディングワイヤとの短絡故障と、チップ１１側の保護ダイオード６１及び６０の進行性短絡故障の検査が完了する。チップ１２側の保護ダイオード６５，６６を同様に検査する場合は、チップ１１側とチップ１２側の検査状態設定を変更すればよい。

上記本実施の形態に係る断線及び短絡検査の手法は、図６及び図７に示すフローチャートで説明したように、電源設定が異なるため、それぞれの検査は独立して行われる。尚、断線検査及び短絡検査の実行順は任意である。

上記のように、本実施の形態に係る配線検査は、ＩＯバッファ部の電流値の変化に基づいて異常を検出するものであるため、検査電流以外の電流は、検査の誤判定の要因となる。しかしながら、近年のＬＳＩは低消費電力化のため、図３に示すように、ＩＯバッファの電源電圧とコア部４４の電源電圧とが異なり、それぞれの電源が独立している。そのため、コア部４４で発生する電流と、本実施の形態における進行性断線・短絡検査手法の検査電流とが混同し、検査の誤判定を招くような状態が生ずることはない。

以下に、図１０〜図１１に示す先行技術が有する問題を、上記本実施の形態に係る配線検査が解決できるメカニズムを説明する。

図１０のステップＳ２０１において、検査電流を外部端子で測定できるように、検査用ピン１１６が接続されるが、配線検査のための検査電流は、検査用ピン１１６に向かって流れるように設定しなければならない。そのため、検査電流経路が固定され、自由に検査電流を流すことができず、ＩＯバッファのダイオード部に検査できない対象が出現してしまう。

また、上記先行技術に係る断線検査では、図１２の保護ダイオード２０１を電流が通過するため、保護ダイオード２０１の断線検査を実行することはできるが、検査電流は、それ以外の保護ダイオード２０２，２０３，２０４を通過しないため、これらのダイオードについては検査できない。

一方、本実施の形態に係る断線検査では、図６に示すステップＳ５、Ｓ６、Ｓ７、Ｓ８，Ｓ９，Ｓ１０，Ｓ１１による各電源端子の電圧設定によって、複数の検査電流経路を生成できるため、図８に示す保護ダイオード６１，６５，６６についても検査電流を通過させ、断線検査を実行することができる。

同様に、上記先行技術に係る短絡検査では、図１２に示す保護ダイオード２０２又は２０３が短絡故障した場合に、検査用ピンへの電流１１８と異なる経路に検査電流が流れるため、短絡故障と判定することが可能だが、保護ダイオード２０１及び２０４が短絡故障した場合には、検査用ピンへの電流１１８と同じ経路に検査電流が流れるため、短絡故障により発生した電流との区別ができない。

一方、本実施の形態に係る短絡検査では、各保護ダイオードで検査電流が遮断されるような電源設定により検査電流が生成されるため、図９に示す保護ダイオード６０又は６６が短絡故障した場合であっても、その検出が可能となる。また、ボンディングワイヤ２３，３３間や各ダイオード部で発生する進行性短絡故障により生ずる微小な短絡電流であっても、検出することが可能である。

以上のように、本実施の形態による第１の効果は、検査対象となるチップ間配線であるボンディングワイヤだけでなくＩＯバッファの全てのダイオード部に発生する可能性がある、時間経過に伴い進行する進行性断線・短絡故障を、確実に検出することが可能になることである。また、第２の効果は、検査を実施するための専用の検査ピンを用意する必要がなくなるため、製品の少ピン化、及びテストボード設計の容易化が可能になることである。その理由は、検査電流測定のための検査ピンとして、既存の電源ピンを使用可能なためである。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１ 配線故障検査装置
２ 検査電流経路決定部
３ 電源電圧決定部
４ バッファ出力制御部
１１，１２ チップ
１３ パッケージ
１５，１６，２５，２６ ＩＯバッファ
２０，２１，３０，３１ パッド
２３，３３ ボンディングワイヤ
３５，３６，４０，４１ ＶＤＤ端子
３７，４２ ＧＮＤ端子
４４ コア部
５１ バウンダリスキャンフリップフロップ
５２ 出力セレクタ回路
５３ ハイ・インピーダンス制御回路
６０，６１，６５，６６ 保護ダイオード

Claims (7)

1. 少なくとも２つのチップ間を接続するチップ間配線の故障を検査する配線故障検査回路であって、
   前記検査の対象となるチップ間配線に、該検査の種類に応じた検査電流を流す経路を決定する検査電流経路決定手段と、
   前記検査電流を発生させるための最適な電源電圧を決定する電源電圧決定手段と、
   前記検査の対象となる対象チップ間配線と接続するバッファの出力と、前記検査の対象とならない非対象チップ間配線と接続するバッファの出力とを異ならせるバッファ出力制御手段と、
   を備える配線故障検査回路。
2. 前記バッファ出力制御手段は、前記検査が断線検査である場合、前記対象チップ間配線と接続するバッファの出力をハイにすると共に、前記非対象チップ間配線と接続するバッファの出力をハイ・インピーダンスにする、
   請求項１に記載の配線故障検査回路。
3. 前記バッファ出力制御手段は、前記検査が短絡検査である場合、前記対象チップ間配線と接続するバッファの出力をハイにすると共に、前記非対象チップ間配線と接続するバッファの出力をロウにする、
   請求項１又は２に記載の配線故障検査回路。
4. 前記バッファ出力制御手段は、コントロール信号と前記検査の種類を示す信号とを入力とし、前記バッファのイネーブル制御信号を出力する、
   請求項２に記載の配線故障検査回路。
5. 少なくとも２つのチップ間を接続するチップ間配線の故障を検査する配線故障検査方法であって、
   前記検査の対象となるチップ間配線に、該検査の種類に応じた検査電流を流す経路を決定するステップと、
   前記検査電流を発生させるための最適な電源電圧を決定するステップと、
   前記検査の対象となる対象チップ間配線と接続するバッファの出力と、前記検査の対象とならない非対象チップ間配線と接続するバッファの出力とを異ならせるステップと、
   を備える配線故障検査方法。
6. 前記検査が断線検査である場合、前記対象チップ間配線と接続するバッファの出力をハイにすると共に、前記非対象チップ間配線と接続するバッファの出力をハイ・インピーダンスにするステップ、
   を更に備える請求項５に記載の配線故障検査方法。
7. 前記検査が短絡検査である場合、前記対象チップ間配線と接続するバッファの出力をハイにすると共に、前記非対象チップ間配線と接続するバッファの出力をロウにするステップ、
   を更に備える請求項５又は６に記載の配線故障検査方法。

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