JPH03144385A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03144385A JPH03144385A JP1283923A JP28392389A JPH03144385A JP H03144385 A JPH03144385 A JP H03144385A JP 1283923 A JP1283923 A JP 1283923A JP 28392389 A JP28392389 A JP 28392389A JP H03144385 A JPH03144385 A JP H03144385A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000000872 buffer Substances 0.000 claims abstract description 43
- 230000005856 abnormality Effects 0.000 claims abstract description 34
- 238000001514 detection method Methods 0.000 claims abstract description 30
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 10
- 230000002159 abnormal effect Effects 0.000 abstract description 3
- 238000012360 testing method Methods 0.000 description 21
- 238000005259 measurement Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000002950 deficient Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
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- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3004—Current or voltage test
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路に関するものであり、更に詳
述するならば、入力バッファ乃至は入出力バッファの異
常を簡単に検査できる半導体集積回路に関するものであ
る。
述するならば、入力バッファ乃至は入出力バッファの異
常を簡単に検査できる半導体集積回路に関するものであ
る。
従来の技術
従来より、半導体集積回路において、その電気的特性の
うちの入力スレッショルド電圧（Ｖｔｈ）を試験する方
法としては、各入力端子のタイプに応じ、保証すべき最
大入力ローレベル電圧（Ｖ［Ｌ）ＩＡＸ）最小入力ハイ
レベル電圧（Ｖｓｓｎｓ＋ｘ）の入力電圧を印加して機
能試験（ファンクションテスト）を行い、正常動作が行
われているかどうかの確認をする方法が用いられていた
。
うちの入力スレッショルド電圧（Ｖｔｈ）を試験する方
法としては、各入力端子のタイプに応じ、保証すべき最
大入力ローレベル電圧（Ｖ［Ｌ）ＩＡＸ）最小入力ハイ
レベル電圧（Ｖｓｓｎｓ＋ｘ）の入力電圧を印加して機
能試験（ファンクションテスト）を行い、正常動作が行
われているかどうかの確認をする方法が用いられていた
。
発明が解決しようとする課題
上述した従来の方法は、測定系の電源ラインに乗るノイ
ズが測定系の安定性に直接影響を与えるため、特性不良
でない集積回路までも、ノイズのためファンクションテ
スト不良となる問題があった。特に、近年の集積回路の
多ピン化及び高性能化（高速化、高駆動化）により、集
積回路の出力部分におけるトランジェント電流の増大、
さらに、多ピン化傾向によるテストボード（ＩＣテスタ
ー用）での電源ラインの高インピーダンス化は、上記ノ
イズ発生を助長させ、問題がさらに顕著化している。
ズが測定系の安定性に直接影響を与えるため、特性不良
でない集積回路までも、ノイズのためファンクションテ
スト不良となる問題があった。特に、近年の集積回路の
多ピン化及び高性能化（高速化、高駆動化）により、集
積回路の出力部分におけるトランジェント電流の増大、
さらに、多ピン化傾向によるテストボード（ＩＣテスタ
ー用）での電源ラインの高インピーダンス化は、上記ノ
イズ発生を助長させ、問題がさらに顕著化している。
課題を解決するための手段
本発明による半導体集積回路は、全ての入力バッファの
出力部及び双方向バッファの入力信号出力部の各々に１
つずつ接続されたハイレベル信号異常検出回路及びロー
レベル信号異常検出回路と、全ハイレベル信号異常検出
回路の出力を一括して外部に出力する第１の回路と、全
ローレベル信号異常検出回路の出力を一括して外部に出
力する第２の回路とを具備しており、入力スレッショル
ド電圧の異常を一括して検出して、その検出結果を集積
回路外部へ伝達させることができることを特徴とする 作用 以上のような本発明の半導体集積回路において、全ての
入力バッファの出力部及び双方向バッファの入力信号出
力部の各々に１つずつハイレベル信号異常検出回路及び
ローレベル信号異常検出回路が接続されているので、そ
れら異常検出回路は、個々の入力バッファまたは双方向
バッファのスレッショルド異常を検出する。一方、それ
ら異常検出回路の出力は、ハイレベル信号異常検出及び
ローレベル信号異常検出ごとにまとめられて出力される
。従って、全ての入力バッファのスレッショルド特性を
一括し検出することができる。
出力部及び双方向バッファの入力信号出力部の各々に１
つずつ接続されたハイレベル信号異常検出回路及びロー
レベル信号異常検出回路と、全ハイレベル信号異常検出
回路の出力を一括して外部に出力する第１の回路と、全
ローレベル信号異常検出回路の出力を一括して外部に出
力する第２の回路とを具備しており、入力スレッショル
ド電圧の異常を一括して検出して、その検出結果を集積
回路外部へ伝達させることができることを特徴とする 作用 以上のような本発明の半導体集積回路において、全ての
入力バッファの出力部及び双方向バッファの入力信号出
力部の各々に１つずつハイレベル信号異常検出回路及び
ローレベル信号異常検出回路が接続されているので、そ
れら異常検出回路は、個々の入力バッファまたは双方向
バッファのスレッショルド異常を検出する。一方、それ
ら異常検出回路の出力は、ハイレベル信号異常検出及び
ローレベル信号異常検出ごとにまとめられて出力される
。従って、全ての入力バッファのスレッショルド特性を
一括し検出することができる。
実施例
次に、本発明の実施例を添付図面を参照して説明する。
第１図は、本発明の一実施例を示す回路図である。第１
図において、ＴＥＳＴは、テスト端子を示し、ＩＮｌ、
ＩＮ２及びＩＮ３はそれぞれ入力端子を示している。入
力端子ＩＮＩ、ＩＮ２及びＩＮ３は、それぞれ非反転入
力バッファＩＯＡ及びＩＯＢ並びに反転入力バッファＩ
ＯＣを介して集積回路の内部回路に接続されている。
図において、ＴＥＳＴは、テスト端子を示し、ＩＮｌ、
ＩＮ２及びＩＮ３はそれぞれ入力端子を示している。入
力端子ＩＮＩ、ＩＮ２及びＩＮ３は、それぞれ非反転入
力バッファＩＯＡ及びＩＯＢ並びに反転入力バッファＩ
ＯＣを介して集積回路の内部回路に接続されている。
更に、ｐ型ＭＯ３）ランジスタ１２．１４及び１６並び
にｎ型ＭＯ５）ランジスタ１８Ａとが、その順番で正電
源電圧ＶＤＤとグラウンドとの間に直列に接続されてお
り、更に、ｐ型ＭＯ３）ランジスタ２ＯＡと、ｎ型ＭＯ
５）ランジスタ２２及び２４と、ｐ型Ｍ○Ｓトランジス
タ２６とが、その順番で正電源電圧ＶＤＤとグラウンド
との間に直列に接続されている。
にｎ型ＭＯ５）ランジスタ１８Ａとが、その順番で正電
源電圧ＶＤＤとグラウンドとの間に直列に接続されてお
り、更に、ｐ型ＭＯ３）ランジスタ２ＯＡと、ｎ型ＭＯ
５）ランジスタ２２及び２４と、ｐ型Ｍ○Ｓトランジス
タ２６とが、その順番で正電源電圧ＶＤＤとグラウンド
との間に直列に接続されている。
そして、ｐ型ＭＯ３）ランジスタ１２及び２６のゲート
がテスト端子ＴＥＳＴに接続されている。また、ｐ型Ｍ
Ｏ３）ランジスタ１４及びｎ型ＭＯ３）ランジスタ１８
Ａ並びにｐ型ＭＯ３）ランジスタ２ＯＡ並びにｎ型ＭＯ
３）ランジスタ２４のゲートが、入力バッファＩＯＡの
出力に接続されている。更に、ｐ型ＭＯＳトランジスタ
１６及びｎ型ＭＯ３）ランジスタ２２は、ゲートがドレ
インにそれぞれ接続されてアクティブ負荷を構成してい
る。
がテスト端子ＴＥＳＴに接続されている。また、ｐ型Ｍ
Ｏ３）ランジスタ１４及びｎ型ＭＯ３）ランジスタ１８
Ａ並びにｐ型ＭＯ３）ランジスタ２ＯＡ並びにｎ型ＭＯ
３）ランジスタ２４のゲートが、入力バッファＩＯＡの
出力に接続されている。更に、ｐ型ＭＯＳトランジスタ
１６及びｎ型ＭＯ３）ランジスタ２２は、ゲートがドレ
インにそれぞれ接続されてアクティブ負荷を構成してい
る。
また、ｎ型ＭＯ５）ランジスタ１８Ｂ及び１８Ｃがｎ型
ＭＯ３）ランジスタ１８Ａと並列に、ｐ型Ｍ○Ｓトラン
ジスタ１６とグラウンドとの間に接続され、それぞれの
ゲートは、入力バッファＪＯＢ及びＩＯＣの出力に接続
されている。一方、ｐ型ＭＯ３）ランジスタ２ＯＢ及び
２０Ｃがｐ型ＭＯ３）ランジスタ２ＯＡと並列に、正電
源電圧ＶＤＤとｎ型ＭＯ３）ランジスタ２２との間に接
続され、それぞれのゲートは、入力バッファＩＯＢ及び
ＩＯＣの出力に接続されている。
ＭＯ３）ランジスタ１８Ａと並列に、ｐ型Ｍ○Ｓトラン
ジスタ１６とグラウンドとの間に接続され、それぞれの
ゲートは、入力バッファＪＯＢ及びＩＯＣの出力に接続
されている。一方、ｐ型ＭＯ３）ランジスタ２ＯＢ及び
２０Ｃがｐ型ＭＯ３）ランジスタ２ＯＡと並列に、正電
源電圧ＶＤＤとｎ型ＭＯ３）ランジスタ２２との間に接
続され、それぞれのゲートは、入力バッファＩＯＢ及び
ＩＯＣの出力に接続されている。
以上の回路構成において、ｎ型ＭＯＳトランジスタ１８
Ａ、１８Ｂ及び１８Ｃでそれぞれ構成される回路２８Ａ
、２８Ｂ及び２８Ｃは、入力バッファの出力ローレベル
（Ｌ）信号の異常を検出する回路である。
Ａ、１８Ｂ及び１８Ｃでそれぞれ構成される回路２８Ａ
、２８Ｂ及び２８Ｃは、入力バッファの出力ローレベル
（Ｌ）信号の異常を検出する回路である。
一方、ｐ型ＭＯ３）ランジスタ２ＯＡ、２０Ｂ及び２０
Ｃでそれぞれ構成される回路３０Ａ、３０Ｂ及び３０Ｃ
は、入力バッファの出力ハイレベル（Ｈ）４ｉ号の異常
を検出する回路である。なお、以下に説明において、具
体的に特定せずにｎ型ＭＯ３）ランジスタ１８Ａ、１８
Ｂ及び１８Ｃの何れか１つを指す場合には参照番号１８
で代表して示し、同様に具体的に特定せずにｐ型ＭＯ３
）ランジスタ２ＯＡ、２０Ｂ及び２０Ｃの何れか１つを
指す場合には参照番号２０で代表して示す。
Ｃでそれぞれ構成される回路３０Ａ、３０Ｂ及び３０Ｃ
は、入力バッファの出力ハイレベル（Ｈ）４ｉ号の異常
を検出する回路である。なお、以下に説明において、具
体的に特定せずにｎ型ＭＯ３）ランジスタ１８Ａ、１８
Ｂ及び１８Ｃの何れか１つを指す場合には参照番号１８
で代表して示し、同様に具体的に特定せずにｐ型ＭＯ３
）ランジスタ２ＯＡ、２０Ｂ及び２０Ｃの何れか１つを
指す場合には参照番号２０で代表して示す。
第１図に示すように、ローレベル信号異常検出回路２８
Ａ、２８Ｂ及び２８Ｃ及びハイレベル信号異常検出回路
３０Ａ、３０Ｂ及び３０Ｃのそれぞれの出力部を短絡す
ることによりワイアード論理が構成される。
Ａ、２８Ｂ及び２８Ｃ及びハイレベル信号異常検出回路
３０Ａ、３０Ｂ及び３０Ｃのそれぞれの出力部を短絡す
ることによりワイアード論理が構成される。
今、テスト端子ＴＥＳＴにローレベルが入力されてテス
トモードとなった状態においては、ｐ型ＭＯＳトランジ
スタ１２及び２６がオン状態になる。かかる状態におい
て、規格Ｖ ＩＬＩ４ＡＸまたはｖ１□）１１％をそれ
ぞれの入力端子に入力し、入力バッファＩＯＡ、１０Ｂ
及びＩＯＣなどの入力バッファ及び双方向バッファが正
常に動作して、異常検出回路２８Ａ、２８Ｂ及び２８Ｃ
に入力される信号が全て正常なローレベルである時は、
トランジスタ１８Ａ、１８Ｂ、１８Ｃ及び２４がオフで
あるため、正電源ＶＯＯからクラランドへ経由する電源
電流成分はゼロである。
トモードとなった状態においては、ｐ型ＭＯＳトランジ
スタ１２及び２６がオン状態になる。かかる状態におい
て、規格Ｖ ＩＬＩ４ＡＸまたはｖ１□）１１％をそれ
ぞれの入力端子に入力し、入力バッファＩＯＡ、１０Ｂ
及びＩＯＣなどの入力バッファ及び双方向バッファが正
常に動作して、異常検出回路２８Ａ、２８Ｂ及び２８Ｃ
に入力される信号が全て正常なローレベルである時は、
トランジスタ１８Ａ、１８Ｂ、１８Ｃ及び２４がオフで
あるため、正電源ＶＯＯからクラランドへ経由する電源
電流成分はゼロである。
しかし、スレッショルド電圧が異常のために規格ＶＩＬ
ＩＩＩＡＸまたはＶＩＨ１ｉｌｌ＋１の入力電圧では正
常なローレベルが出力されない入力バッファ（又は双方
向バッファ）があった場合、その入力部に設けたローレ
ベル信号異常検出回路内のトランジスタ１８がオンし、
ワイアード論理接続を介し、正電源Ｖ０→トランジスタ
１２→トランジスタ１４→トランジスタ１６→トランジ
スタ１８→グラウンドの経路で電源電流が流れることに
なる。従って、電源電流を検査することで、この場合の
入力バッファのスレッショルド電圧Ｖｔｈの異常が検出
できる。
ＩＩＩＡＸまたはＶＩＨ１ｉｌｌ＋１の入力電圧では正
常なローレベルが出力されない入力バッファ（又は双方
向バッファ）があった場合、その入力部に設けたローレ
ベル信号異常検出回路内のトランジスタ１８がオンし、
ワイアード論理接続を介し、正電源Ｖ０→トランジスタ
１２→トランジスタ１４→トランジスタ１６→トランジ
スタ１８→グラウンドの経路で電源電流が流れることに
なる。従って、電源電流を検査することで、この場合の
入力バッファのスレッショルド電圧Ｖｔｈの異常が検出
できる。
同様に、入力バッファ（及び双方向バッファ〉の出力の
ハイレベル異常が異常検出回路３０Ａ、３０Ｂ、３０Ｃ
によって検出される。すなわち、すべての入力バッファ
の出力が正常なハイレベルを出力していれば、トランジ
スタ２ＯＡ、２０Ｂ、２０Ｃ及び２４はオフであり、電
源電流はゼロとなっている。
ハイレベル異常が異常検出回路３０Ａ、３０Ｂ、３０Ｃ
によって検出される。すなわち、すべての入力バッファ
の出力が正常なハイレベルを出力していれば、トランジ
スタ２ＯＡ、２０Ｂ、２０Ｃ及び２４はオフであり、電
源電流はゼロとなっている。
この時、スレッショルド電圧ＶＬｈが異常のために規格
ＶＩＬ□工、ＶＩＨ□、の入力端子では正常なハイレベ
ルが出力されない入力バッファがあった場合には、その
入力部に設けた異常検出回路中のトランジスタ２０がオ
ンするため、正電源ＶＤＤ→トランジスタ２０→トラン
ジスタ２２→トランジスタ２４→トランジスタ２６−グ
ラウンドの経路で電源電流が流れ、検出が可能となる。
ＶＩＬ□工、ＶＩＨ□、の入力端子では正常なハイレベ
ルが出力されない入力バッファがあった場合には、その
入力部に設けた異常検出回路中のトランジスタ２０がオ
ンするため、正電源ＶＤＤ→トランジスタ２０→トラン
ジスタ２２→トランジスタ２４→トランジスタ２６−グ
ラウンドの経路で電源電流が流れ、検出が可能となる。
入力バッファには、ＡＭＰ （同相）系と、ＩＮＶ（逆
相）系及びシュミット入力等積々のタイプのバッファが
有るが、入力端子に印加する電圧レベルを適当に設定す
れば、図示の回路により効率よくその入力スレッショル
ド電圧Ｖｔｈの検査が可能である。
相）系及びシュミット入力等積々のタイプのバッファが
有るが、入力端子に印加する電圧レベルを適当に設定す
れば、図示の回路により効率よくその入力スレッショル
ド電圧Ｖｔｈの検査が可能である。
第２図は本発明の他の実施例を示す回路図である。ただ
し、第１図に示し回路要素と同一または対応する回路要
素には同一の参照符号を付して説明を省略する。
し、第１図に示し回路要素と同一または対応する回路要
素には同一の参照符号を付して説明を省略する。
第２図の実施例は、検出した大力バッファの異常を外部
へ出力する手段として、電源電流異常として出力させる
第１図の場合と異なり、異常検出回路２８Ａ、２８Ｂ、
２８Ｃ及び３０Ａ、３０Ｂ、３０Ｃのワイアード接続さ
れた２端子を、ＯＲゲート３２を介し外部出力端子ＯＵ
Ｔへ出力するようにしたものである。一方、テスト端子
ＴＥＳＴ及びそれよりオンオフするｐ型ＭＯ３）ランジ
スタ１２及び２６がオン状態が省略されている。なお、
基本的な動作については、第１図と同様であり、ここで
は説明を省略する。
へ出力する手段として、電源電流異常として出力させる
第１図の場合と異なり、異常検出回路２８Ａ、２８Ｂ、
２８Ｃ及び３０Ａ、３０Ｂ、３０Ｃのワイアード接続さ
れた２端子を、ＯＲゲート３２を介し外部出力端子ＯＵ
Ｔへ出力するようにしたものである。一方、テスト端子
ＴＥＳＴ及びそれよりオンオフするｐ型ＭＯ３）ランジ
スタ１２及び２６がオン状態が省略されている。なお、
基本的な動作については、第１図と同様であり、ここで
は説明を省略する。
以上で述べた各実施例ではそれぞれテスト端子ＴＥＳＴ
または検出信号の外部出力端子ＯＵＴ等の試験専用端子
が最低１本は必要となるが、これらの端子は集積回路の
ケース外部端子として必ずしも取り出す必要はなく、ウ
ェハ検査時のみの試験用端子として設けるのみでも充分
効果を発揮できる。
または検出信号の外部出力端子ＯＵＴ等の試験専用端子
が最低１本は必要となるが、これらの端子は集積回路の
ケース外部端子として必ずしも取り出す必要はなく、ウ
ェハ検査時のみの試験用端子として設けるのみでも充分
効果を発揮できる。
以上の各実施例により、入力スレッショルド電圧ＶＬｈ
のチエツクを専用回路部で行うことができるため、集積
回路出力部の充・放電電流による電源ラインのノイズの
影響を回避した状態で測定が可能となり、測定精度の高
い、安定した測定が可能となる。
のチエツクを専用回路部で行うことができるため、集積
回路出力部の充・放電電流による電源ラインのノイズの
影響を回避した状態で測定が可能となり、測定精度の高
い、安定した測定が可能となる。
発明の詳細
な説明したように、本発明は半導体集積回路において全
ての入力バッファ及び双方向バッファ入力部の入力スレ
ッショルド電圧の異常を全入力バッファが全て同時に不
良である場合を除き一括して検出する手段と、検出結果
を集積回路外部へ伝達させる手段を内蔵したことを特徴
とする半導体集積回路を提供することにより、電源ライ
ンのノイズに影響されることなく、安定した状態で、全
ての入力バッファ部分の入力スレッショルド電圧の特性
チエツクを短時間で行うことができる。
ての入力バッファ及び双方向バッファ入力部の入力スレ
ッショルド電圧の異常を全入力バッファが全て同時に不
良である場合を除き一括して検出する手段と、検出結果
を集積回路外部へ伝達させる手段を内蔵したことを特徴
とする半導体集積回路を提供することにより、電源ライ
ンのノイズに影響されることなく、安定した状態で、全
ての入力バッファ部分の入力スレッショルド電圧の特性
チエツクを短時間で行うことができる。
測定精度の向上により、集積回路の品質を向上でき、さ
らに集積回路製造メーカーにとって、良品の誤判定等の
量産上の非効率部分の廃除が可能となり多大な利点を得
ることができる。
らに集積回路製造メーカーにとって、良品の誤判定等の
量産上の非効率部分の廃除が可能となり多大な利点を得
ることができる。
第１図は、本発明の第一の実施例を示す回路図であり、
第２図は、本発明の第二の実施例を示す回路図である。 〔主な参照番号〕 １０Ａ、ＩＯＢ、ＩＯＣ・・・入力バッファ１２．１４
．１６．２ＯＡ、２０Ｂ、２０Ｃ・・・ｐ型ＭＯ３）ラ
ンジスタ １８Ａ、１８Ｂ、１８Ｃ，２２，２４，２６・・・ｎ型
ＭＯ３）ランジスタ ２８Ａ、２８Ｂ、２２Ｃ・・・ 入力バッファ出力のローレベル信号異常検出回路３０Ａ
、３０Ｂ、３０Ｃ・・・
第２図は、本発明の第二の実施例を示す回路図である。 〔主な参照番号〕 １０Ａ、ＩＯＢ、ＩＯＣ・・・入力バッファ１２．１４
．１６．２ＯＡ、２０Ｂ、２０Ｃ・・・ｐ型ＭＯ３）ラ
ンジスタ １８Ａ、１８Ｂ、１８Ｃ，２２，２４，２６・・・ｎ型
ＭＯ３）ランジスタ ２８Ａ、２８Ｂ、２２Ｃ・・・ 入力バッファ出力のローレベル信号異常検出回路３０Ａ
、３０Ｂ、３０Ｃ・・・
Claims (1)
- 全ての入力バッファの出力部及び双方向バッファの入
力信号出力部の各々に１つずつ接続されたハイレベル信
号異常検出回路及びローレベル信号異常検出回路と、全
ハイレベル信号異常検出回路の出力を一括して外部に出
力する第１の回路と、全ローレベル信号異常検出回路の
出力を一括して外部に出力する第２の回路とを具備して
おり、入力スレッショルド電圧の異常を一括して検出し
て、その検出結果を集積回路外部へ伝達させることがで
きることを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1283923A JP2958992B2 (ja) | 1989-10-31 | 1989-10-31 | 半導体集積回路 |
| US07/606,952 US5343479A (en) | 1989-10-31 | 1990-10-31 | Semiconductor integrated circuit having therein circuit for detecting abnormality of logical levels outputted from input buffers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1283923A JP2958992B2 (ja) | 1989-10-31 | 1989-10-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03144385A true JPH03144385A (ja) | 1991-06-19 |
| JP2958992B2 JP2958992B2 (ja) | 1999-10-06 |
Family
ID=17671960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1283923A Expired - Lifetime JP2958992B2 (ja) | 1989-10-31 | 1989-10-31 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5343479A (ja) |
| JP (1) | JP2958992B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06201764A (ja) * | 1992-12-25 | 1994-07-22 | Kawasaki Steel Corp | Ｃｍｏｓ型半導体集積回路装置 |
| JPH0843492A (ja) * | 1994-07-29 | 1996-02-16 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH0862298A (ja) * | 1994-08-26 | 1996-03-08 | Nec Corp | 半導体集積回路および検査方法 |
| JPH08114653A (ja) * | 1994-10-14 | 1996-05-07 | Nec Corp | 入力レベル試験回路 |
| KR101678014B1 (ko) * | 2016-05-09 | 2016-11-22 | 일진알텍 주식회사 | 마스크 팩 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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