JPH08114653A - 入力レベル試験回路 - Google Patents
入力レベル試験回路Info
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- JPH08114653A JPH08114653A JP6274227A JP27422794A JPH08114653A JP H08114653 A JPH08114653 A JP H08114653A JP 6274227 A JP6274227 A JP 6274227A JP 27422794 A JP27422794 A JP 27422794A JP H08114653 A JPH08114653 A JP H08114653A
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Abstract
(57)【要約】
【目的】デジタルＬＳＩにおいて入力レベルの試験時、
内部回路の動作に原因するノイズの影響を受けることな
く入力レベル試験を安定して行う回路の提供。 【構成】複数の入力バッファ回路は夫々入力信号を入力
する入力端子と、テストモードを制御する制御信号を入
力する端子と、３つの出力端子を備え、出力バッファ回
路は制御信号を入力する端子と、出力端子と、２つの入
力端子を備えた少なくとも２つの出力バッファ回路から
なり、複数の入力バッファ回路の第１の出力端子は第２
の出力バッファ回路の第１の入力端子に接続され、第２
の出力端子は第１の出力バッファ回路の第１の入力端子
に接続され、第３の出力端子は内部回路の入力端子に夫
々接続され、第１の出力バッファ回路の第２の入力端子
と第２の出力バッファ回路の第２の入力端子は内部回路
の出力に夫々接続される。
内部回路の動作に原因するノイズの影響を受けることな
く入力レベル試験を安定して行う回路の提供。 【構成】複数の入力バッファ回路は夫々入力信号を入力
する入力端子と、テストモードを制御する制御信号を入
力する端子と、３つの出力端子を備え、出力バッファ回
路は制御信号を入力する端子と、出力端子と、２つの入
力端子を備えた少なくとも２つの出力バッファ回路から
なり、複数の入力バッファ回路の第１の出力端子は第２
の出力バッファ回路の第１の入力端子に接続され、第２
の出力端子は第１の出力バッファ回路の第１の入力端子
に接続され、第３の出力端子は内部回路の入力端子に夫
々接続され、第１の出力バッファ回路の第２の入力端子
と第２の出力バッファ回路の第２の入力端子は内部回路
の出力に夫々接続される。
Description
【０００１】
【産業上の利用分野】本発明は、入力レベル試験回路に
関し、特にＣＭＯＳデジタルＬＳＩの入力レベル試験回
路に関する。
関し、特にＣＭＯＳデジタルＬＳＩの入力レベル試験回
路に関する。
【０００２】
【従来の技術】従来の入力レベル試験回路は、図３に示
すように、複数個の入力端子３１〜３３と、入力バッフ
ァ回路３５〜３６と、出力バッファ３８と、出力端子３
４と、内部回路３９を備えている。
すように、複数個の入力端子３１〜３３と、入力バッフ
ァ回路３５〜３６と、出力バッファ３８と、出力端子３
４と、内部回路３９を備えている。
【０００３】より詳細には、図３を参照して、入力バッ
ファ３５、３６、３７はその入力端が入力端子１、２、
３に夫々接続され、その出力端が内部回路９に夫々接続
されており、出力バッファ３８はその入力端が内部回路
９の出力に接続され、その出力端が出力端子３４に接続
されている。
ファ３５、３６、３７はその入力端が入力端子１、２、
３に夫々接続され、その出力端が内部回路９に夫々接続
されており、出力バッファ３８はその入力端が内部回路
９の出力に接続され、その出力端が出力端子３４に接続
されている。
【０００４】次に従来の入力レベル試験の動作を説明す
る。
る。
【０００５】複数個の入力端子を有する半導体集積回路
において、入力レベルを測定する際、入力レベル規格に
相当する電圧にてテストベクトルを入力端子３１〜３３
に入力し、内部回路３９を動作させて、出力端子３４か
ら正常な信号が出力されていることを確認することによ
り、入力レベル試験を行っている。
において、入力レベルを測定する際、入力レベル規格に
相当する電圧にてテストベクトルを入力端子３１〜３３
に入力し、内部回路３９を動作させて、出力端子３４か
ら正常な信号が出力されていることを確認することによ
り、入力レベル試験を行っている。
【０００６】
【発明が解決しようとする課題】この従来の入力レベル
試験方法は、回路規模が小さい場合には、試験用のテス
トベクトルも少なくすみ、また、試験のための回路の増
加もないため有効であった。
試験方法は、回路規模が小さい場合には、試験用のテス
トベクトルも少なくすみ、また、試験のための回路の増
加もないため有効であった。
【０００７】しかしながら、近時、回路の大規模化が進
むとともに、試験のためのテストベクトルが膨大になる
こともあり、全ての入力ピンを試験することが困難とな
ってきている。
むとともに、試験のためのテストベクトルが膨大になる
こともあり、全ての入力ピンを試験することが困難とな
ってきている。
【０００８】また、内部回路を動作させるために、電
源、グランドにノイズが発生し、入力レベルを正しく測
定することができないという欠点もある。
源、グランドにノイズが発生し、入力レベルを正しく測
定することができないという欠点もある。
【０００９】本発明はこのような問題点に鑑みて為され
たものであって、ＣＭＯＳデジタルＬＳＩ等における入
力レベルの試験する際に、内部回路動作によるノイズの
影響を受けることなく入力レベル試験を行うことを可能
とする入力レベル試験回路を提供することを目的とす
る。
たものであって、ＣＭＯＳデジタルＬＳＩ等における入
力レベルの試験する際に、内部回路動作によるノイズの
影響を受けることなく入力レベル試験を行うことを可能
とする入力レベル試験回路を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、複数個の入力バッファ回路と、少なくと
も第１、第２の２つの出力バッファ回路と、内部回路
と、を備えた半導体装置の入力レベルを試験する回路に
おいて、前記入力バッファ回路と前記出力バッファ回路
が共に、入力レベルを試験するテストモードと通常動作
モードとを制御する制御信号を入力し、テストモード時
には、前記出力バッファ回路が前記制御信号に基づき前
記内部回路の出力信号に代わって、前記複数の入力バッ
ファ回路の出力レベルに対応した論理レベルを出力端子
に出力すると共に、前記複数の入力バッファ回路のうち
不良バッファが存在した際に、入力論理レベルに応じ
て、該不良バッファの出力レベルに対応した論理レベル
が前記第１又は第２の出力バッファの少なくともいずれ
か一の出力端子に出力されるように構成されたことを特
徴とする入力レベル試験回路を提供する。
め、本発明は、複数個の入力バッファ回路と、少なくと
も第１、第２の２つの出力バッファ回路と、内部回路
と、を備えた半導体装置の入力レベルを試験する回路に
おいて、前記入力バッファ回路と前記出力バッファ回路
が共に、入力レベルを試験するテストモードと通常動作
モードとを制御する制御信号を入力し、テストモード時
には、前記出力バッファ回路が前記制御信号に基づき前
記内部回路の出力信号に代わって、前記複数の入力バッ
ファ回路の出力レベルに対応した論理レベルを出力端子
に出力すると共に、前記複数の入力バッファ回路のうち
不良バッファが存在した際に、入力論理レベルに応じ
て、該不良バッファの出力レベルに対応した論理レベル
が前記第１又は第２の出力バッファの少なくともいずれ
か一の出力端子に出力されるように構成されたことを特
徴とする入力レベル試験回路を提供する。
【００１１】本発明の入力レベル試験回路は、好ましく
は、複数個の入力バッファ回路と、出力バッファ回路と
を含み、前記入力バッファ回路の入力レベルを試験する
回路であって、前記複数の入力バッファ回路は夫々、入
力信号を入力する入力端子と、テストモードを制御する
ための制御信号を入力する制御信号入力端子と、３つの
出力端子と、を備え、前記出力バッファ回路は、前記制
御信号を入力する制御信号入力端子と、出力端子と、２
つの入力端子を備えた、少なくとも２つの出力バッファ
回路からなり、前記複数の入力バッファ回路の第１の出
力端子は第２の出力バッファ回路の第１の入力端子に接
続され、第２の出力端子は第１の出力バッファ回路の第
１の入力端子に接続され、第３の出力端子は内部回路の
入力端子に夫々接続され、前記第１の出力バッファ回路
の第２の入力端子と前記第２の出力バッファ回路の第２
の入力端子は前記内部回路の出力に夫々接続されて成る
ことを特徴とする。
は、複数個の入力バッファ回路と、出力バッファ回路と
を含み、前記入力バッファ回路の入力レベルを試験する
回路であって、前記複数の入力バッファ回路は夫々、入
力信号を入力する入力端子と、テストモードを制御する
ための制御信号を入力する制御信号入力端子と、３つの
出力端子と、を備え、前記出力バッファ回路は、前記制
御信号を入力する制御信号入力端子と、出力端子と、２
つの入力端子を備えた、少なくとも２つの出力バッファ
回路からなり、前記複数の入力バッファ回路の第１の出
力端子は第２の出力バッファ回路の第１の入力端子に接
続され、第２の出力端子は第１の出力バッファ回路の第
１の入力端子に接続され、第３の出力端子は内部回路の
入力端子に夫々接続され、前記第１の出力バッファ回路
の第２の入力端子と前記第２の出力バッファ回路の第２
の入力端子は前記内部回路の出力に夫々接続されて成る
ことを特徴とする。
【００１２】また、本発明の入力レベル試験回路は、好
ましくは、前記入力バッファ回路が、入力端子に接続さ
れた入力バッファと、前記入力バッファの出力にゲート
端子が接続された第１のＰチャネルＭＯＳトランジスタ
及び第１のＮチャネルＭＯＳトランジスタと、電源と前
記第１ＰチャネルＭＯＳトランジスタとの間に接続され
た第２のＰチャネルＭＯＳトランジスタと、前記第１の
ＮチャネルＭＯＳトランジスタと接地との間に接続され
た第２のＮチャネルＭＯＳトランジスタと、を備え、前
記第２のＰチャネルＭＯＳトランジスタのゲート端子に
は前記制御信号が入力され、前記第２のＮチャネルＭＯ
Ｓトランジスタのゲート端子には前記制御信号を反転し
た信号が入力され、前記第１のＰチャネルＭＯＳトラン
ジスタのドレイン端子が前記第１の出力端子に接続さ
れ、前記第１のＮチャネルＭＯＳトランジスタのドレイ
ン端子が前記第２の出力端子に接続され、前記入力バッ
ファの出力が前記第３の出力端子に接続されてなること
を特徴とする。
ましくは、前記入力バッファ回路が、入力端子に接続さ
れた入力バッファと、前記入力バッファの出力にゲート
端子が接続された第１のＰチャネルＭＯＳトランジスタ
及び第１のＮチャネルＭＯＳトランジスタと、電源と前
記第１ＰチャネルＭＯＳトランジスタとの間に接続され
た第２のＰチャネルＭＯＳトランジスタと、前記第１の
ＮチャネルＭＯＳトランジスタと接地との間に接続され
た第２のＮチャネルＭＯＳトランジスタと、を備え、前
記第２のＰチャネルＭＯＳトランジスタのゲート端子に
は前記制御信号が入力され、前記第２のＮチャネルＭＯ
Ｓトランジスタのゲート端子には前記制御信号を反転し
た信号が入力され、前記第１のＰチャネルＭＯＳトラン
ジスタのドレイン端子が前記第１の出力端子に接続さ
れ、前記第１のＮチャネルＭＯＳトランジスタのドレイ
ン端子が前記第２の出力端子に接続され、前記入力バッ
ファの出力が前記第３の出力端子に接続されてなること
を特徴とする。
【００１３】さらに、本発明の入力レベル試験回路は、
好ましくは、前記第１の出力バッファ回路が、出力イン
バータと、トライステートインバータ回路と、Ｐチャネ
ルＭＯＳトランジスタと、を備え、前記ＰチャネルＭＯ
Ｓトランジスタのゲート端子に前記制御信号が入力さ
れ、ドレイン端子が前記出力インバータの入力及び前記
第１の入力端子に接続され、ソース端子が電源に接続さ
れ、前記トライステートインバータ回路はその制御端子
に前記制御信号が入力され、その入力端が前記第２の入
力端子に接続され、その出力端が前記出力インバータの
入力に接続され、前記の出力インバータの出力が出力端
子に接続されてなることを特徴とする。
好ましくは、前記第１の出力バッファ回路が、出力イン
バータと、トライステートインバータ回路と、Ｐチャネ
ルＭＯＳトランジスタと、を備え、前記ＰチャネルＭＯ
Ｓトランジスタのゲート端子に前記制御信号が入力さ
れ、ドレイン端子が前記出力インバータの入力及び前記
第１の入力端子に接続され、ソース端子が電源に接続さ
れ、前記トライステートインバータ回路はその制御端子
に前記制御信号が入力され、その入力端が前記第２の入
力端子に接続され、その出力端が前記出力インバータの
入力に接続され、前記の出力インバータの出力が出力端
子に接続されてなることを特徴とする。
【００１４】そして、本発明の入力レベル試験回路は、
好ましくは、前記第２の出力バッファ回路が、出力イン
バータと、トライステートインバータ回路と、インバー
タと、ＮチャネルＭＯＳトランジスタと、を備え、前記
ＮチャネルＭＯＳトランジスタのゲート端子が前記イン
バータを介して前記制御信号入力端子に接続され、ドレ
イン端子が前記出力インバータの入力及び前記第１の入
力端子に接続され、ソース端子が接地され、前記トライ
ステートインバータ回路はその制御端子が前記制御信号
入力端子に接続され、その入力が前記第２の入力端子に
接続され、前記出力インバータの出力が出力端子に接続
されてなることを特徴とする請求ことを特徴とする。
好ましくは、前記第２の出力バッファ回路が、出力イン
バータと、トライステートインバータ回路と、インバー
タと、ＮチャネルＭＯＳトランジスタと、を備え、前記
ＮチャネルＭＯＳトランジスタのゲート端子が前記イン
バータを介して前記制御信号入力端子に接続され、ドレ
イン端子が前記出力インバータの入力及び前記第１の入
力端子に接続され、ソース端子が接地され、前記トライ
ステートインバータ回路はその制御端子が前記制御信号
入力端子に接続され、その入力が前記第２の入力端子に
接続され、前記出力インバータの出力が出力端子に接続
されてなることを特徴とする請求ことを特徴とする。
【００１５】なお、本発明においては、入力バッファ回
路の入力バッファを信号を反転する入力インバータで構
成し、第１、第２の出力バッファ回路において、出力イ
ンバータを信号を反転しない出力バッファとし、トライ
ステートインバータをトライステートバッファで構成
し、更にインバータをバッファで構成するようにしても
よい。
路の入力バッファを信号を反転する入力インバータで構
成し、第１、第２の出力バッファ回路において、出力イ
ンバータを信号を反転しない出力バッファとし、トライ
ステートインバータをトライステートバッファで構成
し、更にインバータをバッファで構成するようにしても
よい。
【００１６】
【作用】上記構成のもと、本発明によれば、入力レベル
試験時には、入力バッファの信号レベルに対応した論理
信号が出力バッファに出力され、内部回路の出力結果に
依らずに、入力レベルの試験が行なえる。このため、内
部回路動作によるノイズの影響等が回避されると共に、
入力レベルの測定のバラツキを抑えて安定化させると共
に、半導体集積回路の内部回路の大規模化が更に進んだ
場合にも、テストベクトルの増大を抑止することを可能
とするものである。すなわち、本発明によれば、膨大な
テストベクトルを要することなく全ての入力ピンを測定
することができる。
試験時には、入力バッファの信号レベルに対応した論理
信号が出力バッファに出力され、内部回路の出力結果に
依らずに、入力レベルの試験が行なえる。このため、内
部回路動作によるノイズの影響等が回避されると共に、
入力レベルの測定のバラツキを抑えて安定化させると共
に、半導体集積回路の内部回路の大規模化が更に進んだ
場合にも、テストベクトルの増大を抑止することを可能
とするものである。すなわち、本発明によれば、膨大な
テストベクトルを要することなく全ての入力ピンを測定
することができる。
【００１７】そして、本発明によれば、複数の入力バッ
ファ回路のうちいずれかにレベル不良が発生した場合
に、該レベル不良に対応した論理レベルが出力バッファ
から出力されるため、入力レベルの試験における不良検
出を効率化し、テストコストを低減する。
ファ回路のうちいずれかにレベル不良が発生した場合
に、該レベル不良に対応した論理レベルが出力バッファ
から出力されるため、入力レベルの試験における不良検
出を効率化し、テストコストを低減する。
【００１８】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００１９】
【実施例１】図１は本発明の入力レベル試験回路の第１
の実施例を示すブロック図である。
の実施例を示すブロック図である。
【００２０】図１を参照して、入力バッファ回路２００
の出力端子３０１はバス接続され、第２の出力バッファ
回路２０３の入力端子５０１に接続されている。また、
入力バッファ回路２００の出力端子３０２はバス接続さ
れ、出力バッファ回路２０２の入力端子４０１に接続さ
れている。そして、入力バッファ回路２００の出力端子
３０３は内部回路１９の入力端子に接続されている。
の出力端子３０１はバス接続され、第２の出力バッファ
回路２０３の入力端子５０１に接続されている。また、
入力バッファ回路２００の出力端子３０２はバス接続さ
れ、出力バッファ回路２０２の入力端子４０１に接続さ
れている。そして、入力バッファ回路２００の出力端子
３０３は内部回路１９の入力端子に接続されている。
【００２１】入力バッファ回路２００の制御信号入力端
子３００と出力バッファ回路２０２の制御信号入力端子
４００と第２の出力バッファ回路２０３の制御信号入力
端子５００は、制御信号入力端子１００に接続されてい
る。入力バッファ回路２００の入力はパッド１４に接続
されている。
子３００と出力バッファ回路２０２の制御信号入力端子
４００と第２の出力バッファ回路２０３の制御信号入力
端子５００は、制御信号入力端子１００に接続されてい
る。入力バッファ回路２００の入力はパッド１４に接続
されている。
【００２２】また、出力バッファ回路２０２の入力端子
４０２は内部回路１９の出力に接続され、出力バッファ
回路２０２の出力端子はパッド１６に接続されている。
第２の出力バッファ回路２０３の入力端子５０２が内部
回路１９の出力に接続され、第２の出力バッファ回路２
０３の出力端子がパッド１７に接続される。
４０２は内部回路１９の出力に接続され、出力バッファ
回路２０２の出力端子はパッド１６に接続されている。
第２の出力バッファ回路２０３の入力端子５０２が内部
回路１９の出力に接続され、第２の出力バッファ回路２
０３の出力端子がパッド１７に接続される。
【００２３】入力バッファ回路２００において、Ｐチャ
ネルＭＯＳトランジスタ１のゲート端子は制御信号入力
端子３００に接続され、ソース端子は電源６００に接続
され、ドレイン端子は、ＰチャネルＭＯＳトランジスタ
２のソース端子に接続されている。
ネルＭＯＳトランジスタ１のゲート端子は制御信号入力
端子３００に接続され、ソース端子は電源６００に接続
され、ドレイン端子は、ＰチャネルＭＯＳトランジスタ
２のソース端子に接続されている。
【００２４】ＰチャネルＭＯＳトランジスタ２のゲート
端子は入力バッファ（「バッファ」ともいう）５の出力
に接続され、ドレイン端子は出力端子３０１に接続され
ている。
端子は入力バッファ（「バッファ」ともいう）５の出力
に接続され、ドレイン端子は出力端子３０１に接続され
ている。
【００２５】ＮチャネルＭＯＳトランジスタ４のゲート
端子はインバータ１２の出力に接続されている。インバ
ータ１２の入力は制御信号入力端子３００に接続されて
いる。また、ＮチャネルＭＯＳトランジスタ４のソース
端子はグランド（接地）に接続され、ドレイン端子はＮ
チャネルＭＯＳトランジスタ３のソース端子に接続され
ている。
端子はインバータ１２の出力に接続されている。インバ
ータ１２の入力は制御信号入力端子３００に接続されて
いる。また、ＮチャネルＭＯＳトランジスタ４のソース
端子はグランド（接地）に接続され、ドレイン端子はＮ
チャネルＭＯＳトランジスタ３のソース端子に接続され
ている。
【００２６】ＮチャネルＭＯＳトランジスタ３のゲート
端子は、入力バッファ５の出力に接続され、ドレイン端
子は出力端子３０２に接続されている。
端子は、入力バッファ５の出力に接続され、ドレイン端
子は出力端子３０２に接続されている。
【００２７】入力バッファ５の出力は出力端子３０３に
接続され、内部回路１９に入力される。
接続され、内部回路１９に入力される。
【００２８】なお、図１に示すように、入力バッファ回
路は複数個設けられ、これらは入力バッファ回路２００
の構成に従うものとする。
路は複数個設けられ、これらは入力バッファ回路２００
の構成に従うものとする。
【００２９】第１の出力バッファ回路２０２において、
ＰチャネルＭＯＳトランジスタ６のゲート端子は、制御
信号入力端子４００に接続され、ドレイン端子はトライ
ステートインバータ回路８の出力と出力インバータ７の
入力と入力端子４０１に接続されている。
ＰチャネルＭＯＳトランジスタ６のゲート端子は、制御
信号入力端子４００に接続され、ドレイン端子はトライ
ステートインバータ回路８の出力と出力インバータ７の
入力と入力端子４０１に接続されている。
【００３０】トライステートインバータ回路８の制御端
子は、制御信号入力端子４００に接続され、その入力は
入力端子４０２を介して内部回路１９の出力に接続され
ている。出力インバータ７の出力は出力端子（パッド）
１６に接続される。
子は、制御信号入力端子４００に接続され、その入力は
入力端子４０２を介して内部回路１９の出力に接続され
ている。出力インバータ７の出力は出力端子（パッド）
１６に接続される。
【００３１】第２の出力バッファ回路２０３において、
ＮチャネルＭＯＳトランジスタ１１のゲート端子はイン
バータ１３の出力に接続され、ドレイン端子はトライス
テートインバータ回路９の出力と、出力インバータ１０
の入力と、入力端子５０１に接続され、ソース端子はグ
ランドに接続されている。インバータ１３の入力は制御
信号入力端子５００に接続されている。
ＮチャネルＭＯＳトランジスタ１１のゲート端子はイン
バータ１３の出力に接続され、ドレイン端子はトライス
テートインバータ回路９の出力と、出力インバータ１０
の入力と、入力端子５０１に接続され、ソース端子はグ
ランドに接続されている。インバータ１３の入力は制御
信号入力端子５００に接続されている。
【００３２】トライステートインバータ回路９の制御端
子は制御信号入力端子５００に接続され、その入力は入
力端子５０２を介して内部回路１９の出力に接続され、
その出力は出力インバータ１０に接続されている。
子は制御信号入力端子５００に接続され、その入力は入
力端子５０２を介して内部回路１９の出力に接続され、
その出力は出力インバータ１０に接続されている。
【００３３】第１、第２の出力バッファ回路２０２、２
０３で用いられるトライステートインバータ８、９は、
制御信号が“Ｌ”のときその出力をハイインピーダンス
状態とし、制御信号が“Ｈ”のとき通常のインバータと
して動作する。
０３で用いられるトライステートインバータ８、９は、
制御信号が“Ｌ”のときその出力をハイインピーダンス
状態とし、制御信号が“Ｈ”のとき通常のインバータと
して動作する。
【００３４】次に、図１を参照して、本実施例の回路動
作について説明する。
作について説明する。
【００３５】本実施例においては、制御信号入力端子１
００に入力される制御信号の論理レベルに基づき、入力
レベル試験のテストモードと、通常動作モードとの切り
替えを行う。
００に入力される制御信号の論理レベルに基づき、入力
レベル試験のテストモードと、通常動作モードとの切り
替えを行う。
【００３６】まず、通常動作モードにおいては、制御信
号入力端子１００は“Ｈ”とされ、入力バッファ回路２
００のＰチャネルＭＯＳトランジスタ１と、Ｎチャネル
ＭＯＳトランジスタ４、第１の出力バッファ回路２０２
のＰチャネルＭＯＳトランジスタ６と、第２の出力バッ
ファ回路２０３のＮチャネルＭＯＳトランジスタ１１
は、いずれも非導通状態とされ、第１の出力バッファ回
路２０２のトライステートインバータ８と、第２の出力
バッファ回路２０３のトライステートインバータ９は、
インバータとして動作し、パッド１４に入力された信号
は、入力バッファ回路２００の出力端子３０３を介して
内部回路１９にのみ伝達される。
号入力端子１００は“Ｈ”とされ、入力バッファ回路２
００のＰチャネルＭＯＳトランジスタ１と、Ｎチャネル
ＭＯＳトランジスタ４、第１の出力バッファ回路２０２
のＰチャネルＭＯＳトランジスタ６と、第２の出力バッ
ファ回路２０３のＮチャネルＭＯＳトランジスタ１１
は、いずれも非導通状態とされ、第１の出力バッファ回
路２０２のトライステートインバータ８と、第２の出力
バッファ回路２０３のトライステートインバータ９は、
インバータとして動作し、パッド１４に入力された信号
は、入力バッファ回路２００の出力端子３０３を介して
内部回路１９にのみ伝達される。
【００３７】また、内部回路１９からの出力信号は、第
１の出力バッファ回路２０２の入力端子４０２と第２の
出力バッファ回路２０３の入力端子５０２を経て、パッ
ド１６、１７に出力される。
１の出力バッファ回路２０２の入力端子４０２と第２の
出力バッファ回路２０３の入力端子５０２を経て、パッ
ド１６、１７に出力される。
【００３８】次に入力レベル試験時の動作を説明する。
【００３９】ローレベルの入力電圧を試験するときに
は、制御信号入力端子１００を“Ｌ”にする。
は、制御信号入力端子１００を“Ｌ”にする。
【００４０】すると第１の出力バッファ回路２０２のＰ
チャネルＭＯＳトランジスタ６と、第２の出力バッファ
回路２０３のＮチャネルＭＯＳトランジスタ１１と、入
力バッファ回路２００のＰチャネルＭＯＳトランジスタ
１と、ＮチャネルＭＯＳトランジスタ４はいずれも導通
状態となり、第１の出力バッファ回路２０２のトライス
テートインバータ回路８と、第２の出力バッファ回路２
０３のトライステートインバータ回路９の出力は共にハ
イインピーダンス状態となる。
チャネルＭＯＳトランジスタ６と、第２の出力バッファ
回路２０３のＮチャネルＭＯＳトランジスタ１１と、入
力バッファ回路２００のＰチャネルＭＯＳトランジスタ
１と、ＮチャネルＭＯＳトランジスタ４はいずれも導通
状態となり、第１の出力バッファ回路２０２のトライス
テートインバータ回路８と、第２の出力バッファ回路２
０３のトライステートインバータ回路９の出力は共にハ
イインピーダンス状態となる。
【００４１】この状態で入力端子１４、１５全てにロー
レベル規格電圧を印加する。
レベル規格電圧を印加する。
【００４２】入力バッファ回路が正常に製造されている
場合、入力バッファ回路２００のバッファ５の出力は
“Ｌ”レベルを出力し、ＮチャネルＭＯＳトランジスタ
３は非導通状態となり、ＰチャネルＭＯＳトランジスタ
２は導通状態となる。
場合、入力バッファ回路２００のバッファ５の出力は
“Ｌ”レベルを出力し、ＮチャネルＭＯＳトランジスタ
３は非導通状態となり、ＰチャネルＭＯＳトランジスタ
２は導通状態となる。
【００４３】第１の出力バッファ回路２０２の出力イン
バータ７の入力は、ＰチャネルＭＯＳトランジスタ６が
導通状態にあるため“Ｈ”レベルとなり、“Ｌ”を出力
する。
バータ７の入力は、ＰチャネルＭＯＳトランジスタ６が
導通状態にあるため“Ｈ”レベルとなり、“Ｌ”を出力
する。
【００４４】また、第２の出力バッファ回路２０３の出
力インバータ１０の入力には、ＰチャネルＭＯＳトラン
ジスタ１、２とＮチャネルＭＯＳトランジスタ１１の抵
抗比（オン抵抗の比）で定められる電圧が印加される。
力インバータ１０の入力には、ＰチャネルＭＯＳトラン
ジスタ１、２とＮチャネルＭＯＳトランジスタ１１の抵
抗比（オン抵抗の比）で定められる電圧が印加される。
【００４５】ここで、予め導通時の電圧を、出力インバ
ータ１０の論理スレッショルドレベルより高い電圧とな
るように設定しておくと、出力インバータ１０は、
“Ｌ”レベルを出力する。
ータ１０の論理スレッショルドレベルより高い電圧とな
るように設定しておくと、出力インバータ１０は、
“Ｌ”レベルを出力する。
【００４６】複数の入力バッファ回路の少なくともいず
れか一においてレベルに異常が生じた場合、例えば入力
バッファ回路２００のバッファ５が異常（不良）である
場合を想定すると、端子１４にローレベルが印加された
時にバッファ５の出力は“Ｈ”を出力し、ＮチャネルＭ
ＯＳトランジスタ３が導通状態となる。
れか一においてレベルに異常が生じた場合、例えば入力
バッファ回路２００のバッファ５が異常（不良）である
場合を想定すると、端子１４にローレベルが印加された
時にバッファ５の出力は“Ｈ”を出力し、ＮチャネルＭ
ＯＳトランジスタ３が導通状態となる。
【００４７】すると第１の出力バッファ回路２０２のＰ
チャネルＭＯＳトランジスタ６からＮチャネルＭＯＳト
ランジスタ３、４に電流が流れ、出力インバータ７の入
力には、ＮチャネルＭＯＳトランジスタ３、４と第１の
出力バッファ回路２０２のＰチャネルＭＯＳトランジス
タ６の抵抗比（オン抵抗の比）で定まる電圧が印加され
る。
チャネルＭＯＳトランジスタ６からＮチャネルＭＯＳト
ランジスタ３、４に電流が流れ、出力インバータ７の入
力には、ＮチャネルＭＯＳトランジスタ３、４と第１の
出力バッファ回路２０２のＰチャネルＭＯＳトランジス
タ６の抵抗比（オン抵抗の比）で定まる電圧が印加され
る。
【００４８】予め、ＮチャネルＭＯＳトランジスタ３、
４と、第１の出力バッファ回路２０２のＰチャネルＭＯ
Ｓトランジスタ６のトランジスタ比を、出力インバータ
７の論理スレッショルドレベルより低い電圧となるよう
に設定しておくと、入力レベルに一個でも異常が存在す
る場合、出力インバータ７は“Ｈ”を出力する。
４と、第１の出力バッファ回路２０２のＰチャネルＭＯ
Ｓトランジスタ６のトランジスタ比を、出力インバータ
７の論理スレッショルドレベルより低い電圧となるよう
に設定しておくと、入力レベルに一個でも異常が存在す
る場合、出力インバータ７は“Ｈ”を出力する。
【００４９】第２の出力バッファ回路２０３について
は、故障している入力バッファ回路２００のＰチャネル
ＭＯＳトランジスタ２は非導通状態となるが、ローレベ
ル入力時には、故障していない入力バッファ回路２０１
のＰチャネルＭＯＳトランジスタ２は導通状態とされる
ため、出力インバータ１０は、故障していない場合と同
様に“Ｌ”を出力する。
は、故障している入力バッファ回路２００のＰチャネル
ＭＯＳトランジスタ２は非導通状態となるが、ローレベ
ル入力時には、故障していない入力バッファ回路２０１
のＰチャネルＭＯＳトランジスタ２は導通状態とされる
ため、出力インバータ１０は、故障していない場合と同
様に“Ｌ”を出力する。
【００５０】次に、ハイレベルの入力電圧を試験する場
合、前記したローレベル試験と同様にして、制御信号入
力端子１００を“Ｌ”とし、そこで入力端子１４、１５
全てにハイレベル規格電圧に相当する電圧を印加する。
合、前記したローレベル試験と同様にして、制御信号入
力端子１００を“Ｌ”とし、そこで入力端子１４、１５
全てにハイレベル規格電圧に相当する電圧を印加する。
【００５１】入力バッファ回路が正常に製造されている
と、入力バッファ回路２００の入力バッファ５は、
“Ｈ”レベルを出力し、ＰチャネルＭＯＳトランジスタ
２は非導通状態、ＮチャネルＭＯＳトランジスタ３は導
通状態となり、このため第２の出力バッファ回路２０３
の出力インバータ１０の入力は、ＮチャネルＭＯＳトラ
ンジスタ１１が導通であるから“Ｌ”となり、出力イン
バータ１０の出力は“Ｈ”となる。
と、入力バッファ回路２００の入力バッファ５は、
“Ｈ”レベルを出力し、ＰチャネルＭＯＳトランジスタ
２は非導通状態、ＮチャネルＭＯＳトランジスタ３は導
通状態となり、このため第２の出力バッファ回路２０３
の出力インバータ１０の入力は、ＮチャネルＭＯＳトラ
ンジスタ１１が導通であるから“Ｌ”となり、出力イン
バータ１０の出力は“Ｈ”となる。
【００５２】第１の出力バッファ回路２０２の出力イン
バータ７の入力には、ＮチャネルＭＯＳトランジスタ
３、４とＰチャネルＭＯＳトランジスタ６の抵抗比で定
まる電圧が印加される。
バータ７の入力には、ＮチャネルＭＯＳトランジスタ
３、４とＰチャネルＭＯＳトランジスタ６の抵抗比で定
まる電圧が印加される。
【００５３】予め、導通時の電圧を、出力インバータ７
の論理スレッショルドレベルより低い電圧になるように
設定してあるので、第１の出力バッファ回路２０２の出
力インバータ７は“Ｈ”を出力する。
の論理スレッショルドレベルより低い電圧になるように
設定してあるので、第１の出力バッファ回路２０２の出
力インバータ７は“Ｈ”を出力する。
【００５４】ここで入力バッファ回路２００の入力バッ
ファに異常を生じた場合、例えば、入力バッファ回路２
００のバッファ５が異常を生じた場合を想定して、バッ
ファ５の出力は“Ｌ”を出力し、ＮチャネルＭＯＳトラ
ンジスタ２は導通状態となる。
ファに異常を生じた場合、例えば、入力バッファ回路２
００のバッファ５が異常を生じた場合を想定して、バッ
ファ５の出力は“Ｌ”を出力し、ＮチャネルＭＯＳトラ
ンジスタ２は導通状態となる。
【００５５】すると、入力バッファ回路２００のＰチャ
ネルＭＯＳトランジスタ１、２から、第２の出力バッフ
ァ回路２０３のＮチャネルＭＯＳトランジスタ１１に電
流が流れ、第２の出力バッファ回路２０３の出力インバ
ータ１０の入力端には、第２の出力バッファ回路２０３
のＮチャネルＭＯＳトランジスタ１１、入力バッファ回
路２００のＰチャネルＭＯＳトランジスタ１、２の抵抗
比で決まる電圧が印加される。
ネルＭＯＳトランジスタ１、２から、第２の出力バッフ
ァ回路２０３のＮチャネルＭＯＳトランジスタ１１に電
流が流れ、第２の出力バッファ回路２０３の出力インバ
ータ１０の入力端には、第２の出力バッファ回路２０３
のＮチャネルＭＯＳトランジスタ１１、入力バッファ回
路２００のＰチャネルＭＯＳトランジスタ１、２の抵抗
比で決まる電圧が印加される。
【００５６】予め第２の出力バッファ回路２０３のＮチ
ャネルＭＯＳトランジスタ１１、入力バッファ回路２０
０のＰチャネルＭＯＳトランジスタ１、２のトランジス
タ比を導通時に、出力インバータ１０の論理スレッショ
ルドレベルより高い電圧になるように設定されているた
め、複数の入力バッファ回路に一個でも異常があった
時、出力バッファ１０の出力は“Ｌ”となる。
ャネルＭＯＳトランジスタ１１、入力バッファ回路２０
０のＰチャネルＭＯＳトランジスタ１、２のトランジス
タ比を導通時に、出力インバータ１０の論理スレッショ
ルドレベルより高い電圧になるように設定されているた
め、複数の入力バッファ回路に一個でも異常があった
時、出力バッファ１０の出力は“Ｌ”となる。
【００５７】第１の出力バッファ回路２０２について
は、故障している入力バッファ回路２００のＮチャネル
ＭＯＳトランジスタ３は非導通状態とされるが、故障し
ていない入力バッファのＮチャネルＭＯＳトランジスタ
３は導通状態とされるため、第１の出力バッファ回路２
０２の出力インバータ７の入力は、抵抗分割で決まるレ
ベルとされ、故障していない場合と同様に出力インバー
タ７の出力は、“Ｈ”となる。
は、故障している入力バッファ回路２００のＮチャネル
ＭＯＳトランジスタ３は非導通状態とされるが、故障し
ていない入力バッファのＮチャネルＭＯＳトランジスタ
３は導通状態とされるため、第１の出力バッファ回路２
０２の出力インバータ７の入力は、抵抗分割で決まるレ
ベルとされ、故障していない場合と同様に出力インバー
タ７の出力は、“Ｈ”となる。
【００５８】本実施例においては、内部回路１９を動作
させず、入力レベルを安定に測定することができ、全て
の入力ピンを測定することができる。
させず、入力レベルを安定に測定することができ、全て
の入力ピンを測定することができる。
【００５９】
【実施例２】次に本発明の第２の実施例を説明する。図
２は、本発明の第２の実施例の回路構成を示す図であ
る。
２は、本発明の第２の実施例の回路構成を示す図であ
る。
【００６０】本実施例は、前記第１の実施例に示した、
入力バッファ回路２００におけるバッファ５をインバー
タ２３に、第１、第２の出力バッファ回路２０２、２０
３におけるトライステートインバータ８、９をトライス
テートバッファ２５、２７に、出力インバータ７、１０
をバッファ２４、２６に変えて構成したものである。
入力バッファ回路２００におけるバッファ５をインバー
タ２３に、第１、第２の出力バッファ回路２０２、２０
３におけるトライステートインバータ８、９をトライス
テートバッファ２５、２７に、出力インバータ７、１０
をバッファ２４、２６に変えて構成したものである。
【００６１】本実施例の動作については、各出力バッフ
ァ回路２０２、２０３のトライステートバッファ２５、
２７は、制御信号入力端子１００が“Ｌ”のとき（テス
トモード時）、その出力をハイインピーダンス状態と
し、制御信号入力端子１００が“Ｈ”のとき、通常のバ
ッファとして動作する。本実施例の通常動作について
は、前記第１の実施例と同様となる。
ァ回路２０２、２０３のトライステートバッファ２５、
２７は、制御信号入力端子１００が“Ｌ”のとき（テス
トモード時）、その出力をハイインピーダンス状態と
し、制御信号入力端子１００が“Ｈ”のとき、通常のバ
ッファとして動作する。本実施例の通常動作について
は、前記第１の実施例と同様となる。
【００６２】本実施例において、ローレベルの入力電圧
を試験する場合、前記第１の実施例と同様に制御信号入
力端子１００を“Ｌ”とし、複数の入力端子１４、１５
全てにローレベル規格電圧を印加する。
を試験する場合、前記第１の実施例と同様に制御信号入
力端子１００を“Ｌ”とし、複数の入力端子１４、１５
全てにローレベル規格電圧を印加する。
【００６３】入力バッファ回路が正常に製造されている
と、入力バッファ回路２００のインバータ２３は“Ｈ”
を出力し、ＮチャネルＭＯＳトランジスタ３が導通状態
とされ、ＰチャネルＭＯＳトランジスタ２は非導通状態
とされ、第２の出力バッファ回路２０３のバッファ２６
の出力には“Ｌ”が出力され、第１の出力バッファ回路
２０２の出力バッファ２４は“Ｌ”を出力する。なお、
第１の出力バッファ回路２０２の出力バッファ２４の入
力には、ＮチャネルＭＯＳトランジスタ３、４とＰチャ
ネルＭＯＳトランジスタ６の抵抗比（オン抵抗の比）で
定まる電圧が印加され、これらのトランジスタは、予め
導通時の電圧が“Ｌ”レベルとなるように設定してある
ため、第１の出力バッファ回路２０２の出力バッファ２
４は“Ｌ”を出力する。
と、入力バッファ回路２００のインバータ２３は“Ｈ”
を出力し、ＮチャネルＭＯＳトランジスタ３が導通状態
とされ、ＰチャネルＭＯＳトランジスタ２は非導通状態
とされ、第２の出力バッファ回路２０３のバッファ２６
の出力には“Ｌ”が出力され、第１の出力バッファ回路
２０２の出力バッファ２４は“Ｌ”を出力する。なお、
第１の出力バッファ回路２０２の出力バッファ２４の入
力には、ＮチャネルＭＯＳトランジスタ３、４とＰチャ
ネルＭＯＳトランジスタ６の抵抗比（オン抵抗の比）で
定まる電圧が印加され、これらのトランジスタは、予め
導通時の電圧が“Ｌ”レベルとなるように設定してある
ため、第１の出力バッファ回路２０２の出力バッファ２
４は“Ｌ”を出力する。
【００６４】ここで、複数の入力バッファ回路のインバ
ータのうち少なくともいずれか一においてレベルに異常
が生じた場合に、仮に入力バッファ回路２００のインバ
ータ２３が異常であるものとすると、入力バッファ回路
２００のインバータ２３は“Ｌ”を出力し、Ｐチャネル
ＭＯＳトランジスタ２が導通状態とされ、第２の出力バ
ッファ回路２０３のバッファ２６は“Ｈ”を出力し、ま
た、例えば正常な入力バッファ回路２０１のＮチャネル
ＭＯＳトランジスタ３は導通状態とされるため、第１の
出力バッファ回路２０２のバッファ２４は、正常時と同
様に、“Ｌ”を出力する。なお、第２の出力バッファ回
路２０３の出力バッファ２６の入力には、ＮチャネルＭ
ＯＳトランジスタ１１とＰチャネルＭＯＳトランジスタ
１、２の抵抗比（オン抵抗の比）で定まる電圧が印加さ
れ、これらのトランジスタは、予め導通時の電圧が
“Ｈ”レベルとなるように設定してあるため、第２の出
力バッファ回路２０３の出力バッファ２６は“Ｈ”を出
力する。
ータのうち少なくともいずれか一においてレベルに異常
が生じた場合に、仮に入力バッファ回路２００のインバ
ータ２３が異常であるものとすると、入力バッファ回路
２００のインバータ２３は“Ｌ”を出力し、Ｐチャネル
ＭＯＳトランジスタ２が導通状態とされ、第２の出力バ
ッファ回路２０３のバッファ２６は“Ｈ”を出力し、ま
た、例えば正常な入力バッファ回路２０１のＮチャネル
ＭＯＳトランジスタ３は導通状態とされるため、第１の
出力バッファ回路２０２のバッファ２４は、正常時と同
様に、“Ｌ”を出力する。なお、第２の出力バッファ回
路２０３の出力バッファ２６の入力には、ＮチャネルＭ
ＯＳトランジスタ１１とＰチャネルＭＯＳトランジスタ
１、２の抵抗比（オン抵抗の比）で定まる電圧が印加さ
れ、これらのトランジスタは、予め導通時の電圧が
“Ｈ”レベルとなるように設定してあるため、第２の出
力バッファ回路２０３の出力バッファ２６は“Ｈ”を出
力する。
【００６４】ハイレベルの入力電圧を試験する時には、
前記第１の実施例と同様に制御信号入力端子１００に
“Ｌ”とし、入力端子１４、１５全てにハイレベル規格
電圧を印加する。
前記第１の実施例と同様に制御信号入力端子１００に
“Ｌ”とし、入力端子１４、１５全てにハイレベル規格
電圧を印加する。
【００６５】入力バッファ回路が正常に製造されている
と、入力バッファ回路２００のインバータ２３は“Ｌ”
を出力し、ＮチャネルＭＯＳトランジスタ３は非導通状
態とされ、第１の出力バッファ回路２０２においてＰチ
ャネルＭＯＳトランジスタ６は導通状態にあるため、バ
ッファ２４は“Ｈ”を出力し、第２の出力バッファ回路
２０３のバッファ２６は“Ｈ”を出力する。
と、入力バッファ回路２００のインバータ２３は“Ｌ”
を出力し、ＮチャネルＭＯＳトランジスタ３は非導通状
態とされ、第１の出力バッファ回路２０２においてＰチ
ャネルＭＯＳトランジスタ６は導通状態にあるため、バ
ッファ２４は“Ｈ”を出力し、第２の出力バッファ回路
２０３のバッファ２６は“Ｈ”を出力する。
【００６６】ここで、複数の入力バッファ回路の入力イ
ンバータのいずれか一においてレベルに異常が生じた場
合、例えば、仮に入力バッファ回路２００のインバータ
２３が異常であるものとすると、ハイレベル規格電圧入
力時に入力バッファ回路２００のインバータ２３は
“Ｈ”を出力し、第２の出力バッファ回路２０３のバッ
ファ２６の出力には“Ｌ”が出力され、第１の出力バッ
ファ回路２０２のバッファ２４の出力には、正常時と同
様に、“Ｈ”が出力される。
ンバータのいずれか一においてレベルに異常が生じた場
合、例えば、仮に入力バッファ回路２００のインバータ
２３が異常であるものとすると、ハイレベル規格電圧入
力時に入力バッファ回路２００のインバータ２３は
“Ｈ”を出力し、第２の出力バッファ回路２０３のバッ
ファ２６の出力には“Ｌ”が出力され、第１の出力バッ
ファ回路２０２のバッファ２４の出力には、正常時と同
様に、“Ｈ”が出力される。
【００６７】
【発明の効果】以上説明したように、本発明（請求項
１）によれば、入力レベル試験時には、入力バッファの
信号レベルに対応した論理信号が出力バッファに出力さ
れ、内部回路の出力結果に依らずに、入力レベルの試験
が行なえ、このため、内部回路動作によるノイズの影響
等が回避され、入力レベルの測定のバラツキを抑えて安
定化させると共に、半導体集積回路の内部回路の大規模
化が進んだ場合にも、テストベクトルの長さの増大を抑
止することを可能とするものである。すなわち、本発明
によれば、膨大なテストベクトルを要することなく全て
の入力ピンを測定することができるという効果を有す
る。
１）によれば、入力レベル試験時には、入力バッファの
信号レベルに対応した論理信号が出力バッファに出力さ
れ、内部回路の出力結果に依らずに、入力レベルの試験
が行なえ、このため、内部回路動作によるノイズの影響
等が回避され、入力レベルの測定のバラツキを抑えて安
定化させると共に、半導体集積回路の内部回路の大規模
化が進んだ場合にも、テストベクトルの長さの増大を抑
止することを可能とするものである。すなわち、本発明
によれば、膨大なテストベクトルを要することなく全て
の入力ピンを測定することができるという効果を有す
る。
【００６８】また、本発明（請求項１）によれば、複数
の入力バッファ回路のうちいずれかにレベル不良が発生
した場合に、該レベル不良に対応した論理レベルが出力
バッファから出力されるため、入力レベルの試験におけ
る不良検出を効率化し、テストコストを低減する。
の入力バッファ回路のうちいずれかにレベル不良が発生
した場合に、該レベル不良に対応した論理レベルが出力
バッファから出力されるため、入力レベルの試験におけ
る不良検出を効率化し、テストコストを低減する。
【００６９】そして、本発明の好ましい態様（請求項２
〜５）によれば、入力バッファ回路及び出力バッファ回
路に簡易且つ僅かの回路構成及び端子を付加するのみ
で、入力レベルの測定を安定化させると共に、回路の大
規模化に対しても、膨大なテストベクトルを要すること
なく全ての入力ピンを測定することができるという効果
を有する。
〜５）によれば、入力バッファ回路及び出力バッファ回
路に簡易且つ僅かの回路構成及び端子を付加するのみ
で、入力レベルの測定を安定化させると共に、回路の大
規模化に対しても、膨大なテストベクトルを要すること
なく全ての入力ピンを測定することができるという効果
を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示すブロック図
である。
である。
【図２】本発明の第２の実施例の構成を示すブロック図
である。
である。
【図３】従来の入力レベル試験回路の構成を示すブロッ
ク図である。
ク図である。
１、２、６ ＰチャネルＭＯＳトランジスタ ３、４、１１ ＮチャネルＭＯＳトランジスタ ５ 入力バッファ（バッファ回路） ７、１０ 出力インバータ ８、９ トライステートインバータ回路 １２、１３ インバータ １４、１５ パッド（入力端子） １６、１７、２０、２２ パッド（出力端子） １８、２１、２４、２６ 出力バッファ １９ 内部回路 ２３ 入力インバータ ２５、２７ トライステートバッファ回路 ３１〜３３ 入力端子 ３４ 出力端子 ３５〜３７ 入力バッファ ３８ 出力バッファ ３９ 内部回路 １００ 制御信号入力端子 ２００ 入力バッファ回路 ２０２、２０３ 出力バッファ回路 ３００、４００、５００ 制御信号入力端子 ３０１、３０２、３０３ 出力端子 ４０１、４０２、５０１、５０２ 入力端子 ６００ 電源
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822 Ｈ０１Ｌ 27/04 Ｅ
Claims (5)
- 【請求項１】複数個の入力バッファ回路と、少なくとも
第１、第２の２つの出力バッファ回路と、内部回路と、
を備えた半導体装置の入力レベルを試験する回路におい
て、 前記入力バッファ回路と前記出力バッファ回路が共に、
入力レベルを試験するテストモードと通常動作モードと
を制御する制御信号を入力し、 テストモード時には、前記出力バッファ回路が前記制御
信号に基づき前記内部回路の出力信号に代わって、前記
複数の入力バッファ回路の出力レベルに対応した論理レ
ベルを出力端子に出力すると共に、 前記複数の入力バッファ回路のうち不良バッファが存在
した際に、入力論理レベルに応じて、該不良バッファの
出力レベルに対応した論理レベルが前記第１又は第２の
出力バッファの少なくともいずれか一の出力端子に出力
されるように構成されたことを特徴とする入力レベル試
験回路。 - 【請求項２】複数個の入力バッファ回路と、出力バッフ
ァ回路とを含み、前記入力バッファ回路の入力レベルを
試験する回路であって、 前記複数の入力バッファ回路は夫々、入力信号を入力す
る入力端子と、テストモードを制御するための制御信号
を入力する制御信号入力端子と、３つの出力端子と、を
備え、 前記出力バッファ回路は、前記制御信号を入力する制御
信号入力端子と、出力端子と、２つの入力端子を備え
た、少なくとも２つの出力バッファ回路からなり、 前記複数の入力バッファ回路の第１の出力端子は第２の
出力バッファ回路の第１の入力端子に接続され、第２の
出力端子は第１の出力バッファ回路の第１の入力端子に
接続され、第３の出力端子は内部回路の入力端子に夫々
接続され、 前記第１の出力バッファ回路の第２の入力端子と前記第
２の出力バッファ回路の第２の入力端子は前記内部回路
の出力に夫々接続されて成ることを特徴とする入力レベ
ル試験回路。 - 【請求項３】前記入力バッファ回路が、入力端子に接続
された入力バッファと、 前記入力バッファの出力にゲート端子が接続された第１
のＰチャネルＭＯＳトランジスタ及び第１のＮチャネル
ＭＯＳトランジスタと、 電源と前記第１ＰチャネルＭＯＳトランジスタとの間に
接続された第２のＰチャネルＭＯＳトランジスタと、 前記第１のＮチャネルＭＯＳトランジスタと接地との間
に接続された第２のＮチャネルＭＯＳトランジスタと、 を備え、 前記第２のＰチャネルＭＯＳトランジスタのゲート端子
には前記制御信号が入力され、 前記第２のＮチャネルＭＯＳトランジスタのゲート端子
には前記制御信号を反転した信号が入力され、 前記第１のＰチャネルＭＯＳトランジスタのドレイン端
子が前記第１の出力端子に接続され、 前記第１のＮチャネルＭＯＳトランジスタのドレイン端
子が前記第２の出力端子に接続され、 前記入力バッファの出力が前記第３の出力端子に接続さ
れてなることを特徴とする請求項１又は２記載の入力レ
ベル試験回路。 - 【請求項４】前記第１の出力バッファ回路が、出力イン
バータと、トライステートインバータ回路と、Ｐチャネ
ルＭＯＳトランジスタと、を備え、 前記ＰチャネルＭＯＳトランジスタのゲート端子に前記
制御信号が入力され、 ドレイン端子が前記出力インバータの入力及び前記第１
の入力端子に接続され、ソース端子が電源に接続され、 前記トライステートインバータ回路はその制御端子に前
記制御信号が入力され、その入力端が前記第２の入力端
子に接続され、その出力端が前記出力インバータの入力
に接続され、 前記の出力インバータの出力が出力端子に接続されてな
ることを特徴とする請求項１又は２記載の入力レベル試
験回路。 - 【請求項５】前記第２の出力バッファ回路が、出力イン
バータと、トライステートインバータ回路と、インバー
タと、ＮチャネルＭＯＳトランジスタと、を備え、 前記ＮチャネルＭＯＳトランジスタのゲート端子が前記
インバータを介して前記制御信号入力端子に接続され、
ドレイン端子が前記出力インバータの入力及び前記第１
の入力端子に接続され、ソース端子が接地され、 前記トライステートインバータ回路はその制御端子が前
記制御信号入力端子に接続され、その入力が前記第２の
入力端子に接続され、 前記出力インバータの出力が出力端子に接続されてなる
ことを特徴とする請求項１又は２記載の入力レベル試験
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6274227A JP2671832B2 (ja) | 1994-10-14 | 1994-10-14 | 入力レベル試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6274227A JP2671832B2 (ja) | 1994-10-14 | 1994-10-14 | 入力レベル試験回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08114653A true JPH08114653A (ja) | 1996-05-07 |
| JP2671832B2 JP2671832B2 (ja) | 1997-11-05 |
Family
ID=17538795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6274227A Expired - Lifetime JP2671832B2 (ja) | 1994-10-14 | 1994-10-14 | 入力レベル試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2671832B2 (ja) |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6138576A (ja) * | 1984-07-31 | 1986-02-24 | Nec Corp | 半導体集積回路 |
| JPH0277667A (ja) * | 1988-09-14 | 1990-03-16 | Hitachi Ltd | 半導体集積回路装置 |
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| JPH0843492A (ja) * | 1994-07-29 | 1996-02-16 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
-
1994
- 1994-10-14 JP JP6274227A patent/JP2671832B2/ja not_active Expired - Lifetime
Patent Citations (9)
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| JPH0843492A (ja) * | 1994-07-29 | 1996-02-16 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2671832B2 (ja) | 1997-11-05 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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