JPH0843492A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0843492A JPH0843492A JP6177868A JP17786894A JPH0843492A JP H0843492 A JPH0843492 A JP H0843492A JP 6177868 A JP6177868 A JP 6177868A JP 17786894 A JP17786894 A JP 17786894A JP H0843492 A JPH0843492 A JP H0843492A
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- G—PHYSICS
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/317—Testing of digital circuits
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- Testing Of Individual Semiconductor Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】入力バッファのしきい値電圧の良否を電源電流
の増大の有無により判定する回路を有するＬＳＩにおい
て、Ｈレベルしきい値電圧試験およびＬレベルしきい値
電圧試験それぞれに明確な比較基準電流を与えることを
可能にする。又、入力バッファのしきい値電圧の良否を
外部への信号の論理状態によって判定する回路を有する
ＬＳＩにおいて、良否判定のための出力信号が１つで、
しかもその出力論理が、被試験入力端子数の如何に拘ら
ず一義的に決るようにする。 【構成】出力論理が入力バッファ１０７の出力信号１１
４によって決る論理ゲート１Ａの出力点と、出力論理が
外部からの条件設定信号６１によって決まる論理ゲート
２０の出力点とを、共通の信号線１１６に接続する。入
力バッファ１０７が誤動作すると、論理ゲート１Ａが論
理ゲート２０とは異る論理の信号を出力するので、信号
線１１６上で信号衝突が起り電源電流が大幅に増加す
る。
の増大の有無により判定する回路を有するＬＳＩにおい
て、Ｈレベルしきい値電圧試験およびＬレベルしきい値
電圧試験それぞれに明確な比較基準電流を与えることを
可能にする。又、入力バッファのしきい値電圧の良否を
外部への信号の論理状態によって判定する回路を有する
ＬＳＩにおいて、良否判定のための出力信号が１つで、
しかもその出力論理が、被試験入力端子数の如何に拘ら
ず一義的に決るようにする。 【構成】出力論理が入力バッファ１０７の出力信号１１
４によって決る論理ゲート１Ａの出力点と、出力論理が
外部からの条件設定信号６１によって決まる論理ゲート
２０の出力点とを、共通の信号線１１６に接続する。入
力バッファ１０７が誤動作すると、論理ゲート１Ａが論
理ゲート２０とは異る論理の信号を出力するので、信号
線１１６上で信号衝突が起り電源電流が大幅に増加す
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳトランジスタ
構成のディジタル半導体集積回路に関し、特に、入力バ
ッファのしきい値電圧が所定の範囲内にあるか否かを試
験するための回路を備えた半導体集積回路に関する。
構成のディジタル半導体集積回路に関し、特に、入力バ
ッファのしきい値電圧が所定の範囲内にあるか否かを試
験するための回路を備えた半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路（以下、ＬＳＩと記す）
は、通常、複数のディジタルデータ信号や制御信号を同
時に受け入れて内部の論理回路（以後、内部回路と記
す）で所定の信号処理を行うが、その場合、信号入力用
の各外部端子（入力端子）に入力された信号は内部回路
に直接入力される前に、入力バッファで電流増幅され十
分な駆動能力を与えられてから内部回路に与えられる。
従って、ＬＳＩに期待どおりの信号処理を行わせるため
に、各入力バッファには入力信号の論理を誤りなく内部
回路に伝達することが要求される。このような要求を満
たすための一つの要件として、入力バッファのしきい値
電圧が所定の範囲内にあることが非常に重要である。
は、通常、複数のディジタルデータ信号や制御信号を同
時に受け入れて内部の論理回路（以後、内部回路と記
す）で所定の信号処理を行うが、その場合、信号入力用
の各外部端子（入力端子）に入力された信号は内部回路
に直接入力される前に、入力バッファで電流増幅され十
分な駆動能力を与えられてから内部回路に与えられる。
従って、ＬＳＩに期待どおりの信号処理を行わせるため
に、各入力バッファには入力信号の論理を誤りなく内部
回路に伝達することが要求される。このような要求を満
たすための一つの要件として、入力バッファのしきい値
電圧が所定の範囲内にあることが非常に重要である。
【０００３】従来、ＬＳＩにおける入力バッファのしき
い値電圧の試験では、入力端子（入力バッファの入力
点）に試験用の信号を与えてＬＳＩの機能試験を行い、
ＬＳＩが正常に動作すること、すなわちＬＳＩの出力用
外部端子（出力端子）に期待される出力信号が得られる
ことをもって入力バッファのしきい値電圧が規格値を満
足していると判定していた。この場合、複数の入力バッ
ファに与える入力信号の組合せによっては、試験したい
入力バッファに与えた信号が内部回路での信号処理に用
いられるのみにとどまって、その入力信号の変化が出力
端子からの信号の変化として外部には表れないことがあ
る。このようなとき、その入力バッファについての入力
しきい値電圧の試験は行われないことになる。従って、
その入力バッファのしきい値電圧を確実に試験するに
は、複数の入力端子に与える信号の組合せを多様に変え
て機能試験を繰り返さなければならない。近年、ＬＳＩ
の高集積化、高機能化が著しく進行しているのに伴って
入力端子数が増加していることから、全ての入力バッフ
ァの入力しきい値電圧を試験するための機能試験パター
ンは複雑かつ長大なものとなってきており、機能試験パ
ターンの作成およびその試験実行のための工数増大が大
きな問題になってきている。
い値電圧の試験では、入力端子（入力バッファの入力
点）に試験用の信号を与えてＬＳＩの機能試験を行い、
ＬＳＩが正常に動作すること、すなわちＬＳＩの出力用
外部端子（出力端子）に期待される出力信号が得られる
ことをもって入力バッファのしきい値電圧が規格値を満
足していると判定していた。この場合、複数の入力バッ
ファに与える入力信号の組合せによっては、試験したい
入力バッファに与えた信号が内部回路での信号処理に用
いられるのみにとどまって、その入力信号の変化が出力
端子からの信号の変化として外部には表れないことがあ
る。このようなとき、その入力バッファについての入力
しきい値電圧の試験は行われないことになる。従って、
その入力バッファのしきい値電圧を確実に試験するに
は、複数の入力端子に与える信号の組合せを多様に変え
て機能試験を繰り返さなければならない。近年、ＬＳＩ
の高集積化、高機能化が著しく進行しているのに伴って
入力端子数が増加していることから、全ての入力バッフ
ァの入力しきい値電圧を試験するための機能試験パター
ンは複雑かつ長大なものとなってきており、機能試験パ
ターンの作成およびその試験実行のための工数増大が大
きな問題になってきている。
【０００４】そこで、従来、入力しきい値電圧試験を効
率化するための様々な方法あるいは装置が、提案されて
きた。その一例の方法（以下、従来例１と記す）が、特
開平３ー２１４０７９号公報に開示されている。図１２
（ａ）は、上記公報記載の入力しきい値電圧測定装置の
ブロック図であり、図１２（ｂ）は、その測定時におけ
る動作波形図である。図１２（ａ）を参照して、この装
置では、スイープ電圧発生回路８０１が、図１２（ｂ）
の上段に示すアナログスイープ電圧波形ｓを発生する。
この電圧波形ｓは時間の経過に応じて順次、始めに所定
速度で単調に上昇しその後平坦になり更に所定速度で単
調に下降するという、２つのランプ電圧部分を持つ山型
の波形である。このスイープ電圧発生回路８０１は、Ｒ
ＯＭ８０２と、Ｄ／Ａ変換回路８０３と、ＲＯＭ２をア
クセスする制御回路８０４とから構成されている。
率化するための様々な方法あるいは装置が、提案されて
きた。その一例の方法（以下、従来例１と記す）が、特
開平３ー２１４０７９号公報に開示されている。図１２
（ａ）は、上記公報記載の入力しきい値電圧測定装置の
ブロック図であり、図１２（ｂ）は、その測定時におけ
る動作波形図である。図１２（ａ）を参照して、この装
置では、スイープ電圧発生回路８０１が、図１２（ｂ）
の上段に示すアナログスイープ電圧波形ｓを発生する。
この電圧波形ｓは時間の経過に応じて順次、始めに所定
速度で単調に上昇しその後平坦になり更に所定速度で単
調に下降するという、２つのランプ電圧部分を持つ山型
の波形である。このスイープ電圧発生回路８０１は、Ｒ
ＯＭ８０２と、Ｄ／Ａ変換回路８０３と、ＲＯＭ２をア
クセスする制御回路８０４とから構成されている。
【０００５】ＲＯＭ８０２には、このアナログスイープ
電圧波形ｓを発生する変換前のディジタルデータの各時
刻に対応する値が、各アドレスに対応して順次記憶され
ている。
電圧波形ｓを発生する変換前のディジタルデータの各時
刻に対応する値が、各アドレスに対応して順次記憶され
ている。
【０００６】制御回路８０４は、クロック発生回路とプ
ログラムカウンタ等（いずれも、図示省略）で構成さ
れ、ＲＯＭ８０２をアクセスするアドレスを発生し、そ
のアドレスによりＲＯＭ８０５をアクセスする。又、ク
ロックに対応してアクセスアドレス値を順次インクリメ
ントすることで、各アドレスからクロックの周期を単位
とした時間で時間経過と共に順次アナロク変換前のディ
ジタルデータ値を読み出し、それをＤ／Ａ変換回路８０
３に加える。その結果として、アナログスイープ電圧波
形ｓがＤ／Ａ変換回路８０３から出力される。又、制御
回路８０４は、スイープ停止信号を後述するピーク電流
検出回路８０８から受取ると、クロック発生回路からの
クロックによるアドレスカウンタのインクリメントを止
める。このことで、停止された位置のアドレスにおい
て、ＲＯＭ８０２のアドレスがクロック対応にアクセス
され続け、その位置のディジタルデータがＡ／Ｄ変換回
路８０３に送出され続け、スイープ停止信号を受けた時
点でのアナログ電圧値がスイープ電圧発生回路８０１か
ら出力され続ける。
ログラムカウンタ等（いずれも、図示省略）で構成さ
れ、ＲＯＭ８０２をアクセスするアドレスを発生し、そ
のアドレスによりＲＯＭ８０５をアクセスする。又、ク
ロックに対応してアクセスアドレス値を順次インクリメ
ントすることで、各アドレスからクロックの周期を単位
とした時間で時間経過と共に順次アナロク変換前のディ
ジタルデータ値を読み出し、それをＤ／Ａ変換回路８０
３に加える。その結果として、アナログスイープ電圧波
形ｓがＤ／Ａ変換回路８０３から出力される。又、制御
回路８０４は、スイープ停止信号を後述するピーク電流
検出回路８０８から受取ると、クロック発生回路からの
クロックによるアドレスカウンタのインクリメントを止
める。このことで、停止された位置のアドレスにおい
て、ＲＯＭ８０２のアドレスがクロック対応にアクセス
され続け、その位置のディジタルデータがＡ／Ｄ変換回
路８０３に送出され続け、スイープ停止信号を受けた時
点でのアナログ電圧値がスイープ電圧発生回路８０１か
ら出力され続ける。
【０００７】このようなスイープ電圧発生回路８０１の
出力信号は、スイッチ回路８０５を介して測定対象のＩ
Ｃ（ＤＵＴ：Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）８
０６の入力端子の１つＩＮに入力される。スイッチ回路
８０５は切換えスイッチであって、ピーク電流検出回路
８０８からスイッチ切換信号を受けると、スイープ電圧
発生回路８０１の出力を電圧値測定回路８０７側に入力
させる切換えを行う。
出力信号は、スイッチ回路８０５を介して測定対象のＩ
Ｃ（ＤＵＴ：Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）８
０６の入力端子の１つＩＮに入力される。スイッチ回路
８０５は切換えスイッチであって、ピーク電流検出回路
８０８からスイッチ切換信号を受けると、スイープ電圧
発生回路８０１の出力を電圧値測定回路８０７側に入力
させる切換えを行う。
【０００８】ピーク電流検出回路８０８は比較回路から
なる電流レベル検出回路であって、電源回路８０９から
ＤＵＴ８０６の電源端子ＶＤＤに流入する電流ＩDDが所
定の比較基準レベルＩTH（図１２（ｂ）参照）を越えた
時に検出信号を発生し、それをスイープ停止信号Ｄとし
てスイープ電圧発生回路８０１に送出する。又、スイッ
チ回路８０５に切換え信号として加え、更に測定制御回
路８１０にピーク検出信号として送出する。
なる電流レベル検出回路であって、電源回路８０９から
ＤＵＴ８０６の電源端子ＶＤＤに流入する電流ＩDDが所
定の比較基準レベルＩTH（図１２（ｂ）参照）を越えた
時に検出信号を発生し、それをスイープ停止信号Ｄとし
てスイープ電圧発生回路８０１に送出する。又、スイッ
チ回路８０５に切換え信号として加え、更に測定制御回
路８１０にピーク検出信号として送出する。
【０００９】測定制御回路８１０は、スイープ電圧発生
回路８０１に起動信号を送出し又、電圧値測定回路８０
７から得られる測定電圧値の表示、処理等を行う、装置
全体の制御回路である。
回路８０１に起動信号を送出し又、電圧値測定回路８０
７から得られる測定電圧値の表示、処理等を行う、装置
全体の制御回路である。
【００１０】次に、このような構成の従来例１の動作
を、図１２（ｂ）に従って説明する。先ず、測定制御回
路８１０が、起動信号をスイープ電圧発生回路８０１に
送出する。この起動信号に応じてスイープ電圧発生回路
８０１が、図１２（ｂ）のアナログスイープ電圧波形ｓ
を時間の経過と共に発生して行き、それに従ってＤＵＴ
８０６の入力電圧Ｖinが順次直線的に上昇して行く。電
圧波形ｓがある電圧値のところでＤＵＴ８０６の入力バ
ッファの入力しきい値電圧を越えると、この入力信号を
受ける内部回路が動作する。このとき、内部回路の動作
に応じて、例えばＣＭＯＳＩＣでは過渡的な電流が動作
電流として流れ、それが図１２（ｂ）のピークを持つ電
流ＩDDの特性グラフｐとして現れる。
を、図１２（ｂ）に従って説明する。先ず、測定制御回
路８１０が、起動信号をスイープ電圧発生回路８０１に
送出する。この起動信号に応じてスイープ電圧発生回路
８０１が、図１２（ｂ）のアナログスイープ電圧波形ｓ
を時間の経過と共に発生して行き、それに従ってＤＵＴ
８０６の入力電圧Ｖinが順次直線的に上昇して行く。電
圧波形ｓがある電圧値のところでＤＵＴ８０６の入力バ
ッファの入力しきい値電圧を越えると、この入力信号を
受ける内部回路が動作する。このとき、内部回路の動作
に応じて、例えばＣＭＯＳＩＣでは過渡的な電流が動作
電流として流れ、それが図１２（ｂ）のピークを持つ電
流ＩDDの特性グラフｐとして現れる。
【００１１】この電流値ＩDDをピーク電流検出回路８０
８で監視し、電流値ＩDDが比較基準電流値ＩTHを越えた
時がＤＵＴ８０６内部の入力バッファ等を構成するイン
バータなどが反転した時に相当する。そして、このこと
は電圧波形ｓが入力しきい値電圧を越えたことを意味す
る。そこで、時刻ｔ901 の時点で、ピーク電流検出回路
８０８がピーク電流検出信号を発生する。それを、スイ
ープ停止信号Ｄとして受けたスイープ電圧発生回路８０
１はスイープを停止し、そのときの電圧値がスイッチ回
路８０５を介して電圧値測定回路８０７により測定され
る。これは、検出信号２を受けた測定制御回路８１０に
測定結果として取込まれる。
８で監視し、電流値ＩDDが比較基準電流値ＩTHを越えた
時がＤＵＴ８０６内部の入力バッファ等を構成するイン
バータなどが反転した時に相当する。そして、このこと
は電圧波形ｓが入力しきい値電圧を越えたことを意味す
る。そこで、時刻ｔ901 の時点で、ピーク電流検出回路
８０８がピーク電流検出信号を発生する。それを、スイ
ープ停止信号Ｄとして受けたスイープ電圧発生回路８０
１はスイープを停止し、そのときの電圧値がスイッチ回
路８０５を介して電圧値測定回路８０７により測定され
る。これは、検出信号２を受けた測定制御回路８１０に
測定結果として取込まれる。
【００１２】測定制御回路８１０はこの時点で、スイー
プ電圧発生回路８０１にクロック停止信号を解除する制
御信号を送出する。その結果、スイープ電圧は図１２
（ｂ）に示されるように、一定値になったあと下降し始
める。
プ電圧発生回路８０１にクロック停止信号を解除する制
御信号を送出する。その結果、スイープ電圧は図１２
（ｂ）に示されるように、一定値になったあと下降し始
める。
【００１３】スイープ電圧の下降過程で電圧波形ｓの値
がＤＵＴ８０６の入力しきい値電圧を下回ったとき、電
流ＩDDに再びピーク電流が流れる。これによって低レベ
ルの入力しきい値電圧ＶILを測定できる。尚、この従来
例１では、ピーク電流検出回路８０８の比較基準となる
電流レベルＩTHは外部から調整可能で、ＤＵＴ８０６の
特性に応じて調整される。
がＤＵＴ８０６の入力しきい値電圧を下回ったとき、電
流ＩDDに再びピーク電流が流れる。これによって低レベ
ルの入力しきい値電圧ＶILを測定できる。尚、この従来
例１では、ピーク電流検出回路８０８の比較基準となる
電流レベルＩTHは外部から調整可能で、ＤＵＴ８０６の
特性に応じて調整される。
【００１４】次に、特開平４ー１９４６７７号公報に開
示された、従来の入力しきい値電圧試験方法の他の例
（以下、従来例２と記す）を、図１３に基づいて説明す
る。図１３（ａ）を参照して、ＢｉーＣＭＯＳＬＳＩの
入力回路１０２１には電源電圧ＶDDが電流計１０２３を
通して供給されており、入力端子１０２０に直流電源１
０２２より入力電圧Ｖinが印加されている。
示された、従来の入力しきい値電圧試験方法の他の例
（以下、従来例２と記す）を、図１３に基づいて説明す
る。図１３（ａ）を参照して、ＢｉーＣＭＯＳＬＳＩの
入力回路１０２１には電源電圧ＶDDが電流計１０２３を
通して供給されており、入力端子１０２０に直流電源１
０２２より入力電圧Ｖinが印加されている。
【００１５】ここで、入力電圧Ｖinが例えばロウ（Ｌ）
レベルの場合には、ｐｎｐ型トランジスタ１００６がオ
ン状態、ｐチャネル型ＭＯＳ（ｐＭＯＳ）トランジスタ
１００７がオン状態、ｎチャネル型ＭＯＳ（ｎＭＯＳト
ランジスタ）１００８がオフ状態で、端子１０２４の出
力電圧はハイ（Ｈ）レベルである。この後、入力電圧Ｖ
inを図１３（ｂ）に示す如く上昇させると、ｐｎｐ型ト
ランジスタ１００６はオン状態からオフ状態に転じ、こ
のときｐＭＯＳトランジスタ１００７が完全にオフする
以前にｎＭＯＳトランジスタ１００８がオン状態とな
り、図１３（ｃ）に示す如く、電源端子ＶＤＤからグラ
ンド端子ＧＮＤに貫通電流が流れ、この後ｐＭＯＳトラ
ンジスタ４００７がオフ状態、ｎＭＯＳトランジスタ１
００８がオン状態となって、端子１０２４の出力電圧は
Ｌレベルとなる。
レベルの場合には、ｐｎｐ型トランジスタ１００６がオ
ン状態、ｐチャネル型ＭＯＳ（ｐＭＯＳ）トランジスタ
１００７がオン状態、ｎチャネル型ＭＯＳ（ｎＭＯＳト
ランジスタ）１００８がオフ状態で、端子１０２４の出
力電圧はハイ（Ｈ）レベルである。この後、入力電圧Ｖ
inを図１３（ｂ）に示す如く上昇させると、ｐｎｐ型ト
ランジスタ１００６はオン状態からオフ状態に転じ、こ
のときｐＭＯＳトランジスタ１００７が完全にオフする
以前にｎＭＯＳトランジスタ１００８がオン状態とな
り、図１３（ｃ）に示す如く、電源端子ＶＤＤからグラ
ンド端子ＧＮＤに貫通電流が流れ、この後ｐＭＯＳトラ
ンジスタ４００７がオフ状態、ｎＭＯＳトランジスタ１
００８がオン状態となって、端子１０２４の出力電圧は
Ｌレベルとなる。
【００１６】つまり、電流計１０２３で前述の貫通電流
を検出した時の入力電圧Ｖinがしきい値電圧Ｖthであ
る。このように、電圧Ｖinを変化させたときの入力回路
動作時の貫通電流を検出することで、入力しきい値電圧
を測定する。
を検出した時の入力電圧Ｖinがしきい値電圧Ｖthであ
る。このように、電圧Ｖinを変化させたときの入力回路
動作時の貫通電流を検出することで、入力しきい値電圧
を測定する。
【００１７】次に、第３番目の従来例（以下、従来例３
と記す）を実開平２ー７５８０号公報に基づいて説明す
る。図１４（ａ）は、複数の電子回路を組込んだＤＵＴ
の良否を入力しきい値電圧で判定する装置で、ＤＵＴ１
２１０の各入力回路１２１２に入力電圧を印加するため
の入力電圧発生部１２１４と、入力電圧に基づいて各入
力回路１２１２の出力レベルが切換わる時に入力回路に
瞬間的に流れる貫通電流を検出するための貫通電流検出
部１２１５と、貫通電流に基づいて入力電圧のしきい値
電圧が規格値内であるか否かを判定するスレショルド電
圧判定部１２２２とを備えている。
と記す）を実開平２ー７５８０号公報に基づいて説明す
る。図１４（ａ）は、複数の電子回路を組込んだＤＵＴ
の良否を入力しきい値電圧で判定する装置で、ＤＵＴ１
２１０の各入力回路１２１２に入力電圧を印加するため
の入力電圧発生部１２１４と、入力電圧に基づいて各入
力回路１２１２の出力レベルが切換わる時に入力回路に
瞬間的に流れる貫通電流を検出するための貫通電流検出
部１２１５と、貫通電流に基づいて入力電圧のしきい値
電圧が規格値内であるか否かを判定するスレショルド電
圧判定部１２２２とを備えている。
【００１８】図１４（ｂ）に示す如く、入力電圧発生部
１２１４が試験開始信号１２１３を受けて、入力電圧Ｖ
inをＬレベルからＨレベルへと上昇させて行く。この場
合、入力電圧ＶinがＤＵＴ１２１０内部の入力回路１２
１２の入力しきい値を越えると入力回路１２１２が動作
し、入力回路の出力Ｖout がＬレベルからＨレベルへ変
化する。このとき、貫通電流検出部１２１５が上記の貫
通電流を検出し、スレショルド電圧判定部１２２２に貫
通電流検出信号１２１１を送出する。スレショルド電圧
判定部１２２２はこの貫通電流検出信号１２１１を受
け、入力電圧のしきい値電圧が規格内であるか否かを判
定し、判定結果を出力する。これにより、入力しきい値
電圧試験が行われる。
１２１４が試験開始信号１２１３を受けて、入力電圧Ｖ
inをＬレベルからＨレベルへと上昇させて行く。この場
合、入力電圧ＶinがＤＵＴ１２１０内部の入力回路１２
１２の入力しきい値を越えると入力回路１２１２が動作
し、入力回路の出力Ｖout がＬレベルからＨレベルへ変
化する。このとき、貫通電流検出部１２１５が上記の貫
通電流を検出し、スレショルド電圧判定部１２２２に貫
通電流検出信号１２１１を送出する。スレショルド電圧
判定部１２２２はこの貫通電流検出信号１２１１を受
け、入力電圧のしきい値電圧が規格内であるか否かを判
定し、判定結果を出力する。これにより、入力しきい値
電圧試験が行われる。
【００１９】これ迄挙げた従来例１，従来例２及び従来
例３はいずれも、入力端子つまり入力バッファの入力点
へ印加する電圧を上昇させまた下降させ、入力電圧が入
力バッファのしきい値電圧を越えて入力バッファを含む
回路が動作する時の電源電流増大（入力回路の貫通電流
の発生）を検出することで、入力回路のしきい値電圧を
測定、検査するという方法、装置である。これに対し、
ＬＳＩを本来の信号処理動作を行うモードとは異るモー
ド（一般に、テストモードと呼ばれる）に設定し、ＬＳ
Ｉ内に設けられた入力電圧試験用の回路を用いて入力バ
ッファのしきい値電圧の試験、測定を行う方法がある。
以下にその幾つかについて説明する。
例３はいずれも、入力端子つまり入力バッファの入力点
へ印加する電圧を上昇させまた下降させ、入力電圧が入
力バッファのしきい値電圧を越えて入力バッファを含む
回路が動作する時の電源電流増大（入力回路の貫通電流
の発生）を検出することで、入力回路のしきい値電圧を
測定、検査するという方法、装置である。これに対し、
ＬＳＩを本来の信号処理動作を行うモードとは異るモー
ド（一般に、テストモードと呼ばれる）に設定し、ＬＳ
Ｉ内に設けられた入力電圧試験用の回路を用いて入力バ
ッファのしきい値電圧の試験、測定を行う方法がある。
以下にその幾つかについて説明する。
【００２０】従来のＬＳＩの第４番目の例（以下、従来
例４と記す）として、特開平４ー３５９１７５号公報に
開示されたＬＳＩの構成を、図１５を用いて説明する。
図１５（ａ）は、入力バッファの入力しきい値電圧を測
定しその結果を出力するための回路を備えたＬＳＩの構
成を示すブロック図である。同図を参照して、入力端子
１４０８に入力された入力信号は、入力バッファ１４０
２に入力される。入力バッファ１４０２の出力信号１４
０５は内部回路１４０１に入力されて各種電子回路を作
動させると同時に、セレクタ１４０４に被選択信号の１
つとして入力される。
例４と記す）として、特開平４ー３５９１７５号公報に
開示されたＬＳＩの構成を、図１５を用いて説明する。
図１５（ａ）は、入力バッファの入力しきい値電圧を測
定しその結果を出力するための回路を備えたＬＳＩの構
成を示すブロック図である。同図を参照して、入力端子
１４０８に入力された入力信号は、入力バッファ１４０
２に入力される。入力バッファ１４０２の出力信号１４
０５は内部回路１４０１に入力されて各種電子回路を作
動させると同時に、セレクタ１４０４に被選択信号の１
つとして入力される。
【００２１】セレクタ１４０４には更に別の被選択信号
として、内部回路１４０１からの出力信号１４０６が入
力される。そして、内部回路１４０１で生成されたセレ
クタ選択信号１４０７により、セレクタ１４０４に入力
される被選択信号のいずれか一方が選択され出力され
て、出力バッファ１４０３に入力される。出力バッファ
１４０３は伝達された信号を、出力端子１４０９を介し
てＬＳＩの外部へ出力する。入力しきい値テストを実行
する際、セレクタ選択信号１４０７はセレクタ１４０４
に入力される被選択信号１４０５を選択して出力バッフ
ァに送出する。通常の信号処理動作の際は、被選択信号
１４０６が選択され、内部回路１４０１からの情報が出
力バッファ１４０３に伝達される。
として、内部回路１４０１からの出力信号１４０６が入
力される。そして、内部回路１４０１で生成されたセレ
クタ選択信号１４０７により、セレクタ１４０４に入力
される被選択信号のいずれか一方が選択され出力され
て、出力バッファ１４０３に入力される。出力バッファ
１４０３は伝達された信号を、出力端子１４０９を介し
てＬＳＩの外部へ出力する。入力しきい値テストを実行
する際、セレクタ選択信号１４０７はセレクタ１４０４
に入力される被選択信号１４０５を選択して出力バッフ
ァに送出する。通常の信号処理動作の際は、被選択信号
１４０６が選択され、内部回路１４０１からの情報が出
力バッファ１４０３に伝達される。
【００２２】入力しきい値電圧テストを実行するには、
図１５（ｂ）の最上段に示す如く、入力端子１４０８に
Ｈレベル入力しきい値電圧の規格電圧ＶIHを入力する。
すると、入力信号は入力バッファ１４０２を動作させ、
その出力信号１４０５がセレクタ１４０４で選択されて
出力バッファ１４０３に伝達される。入力バッファ１４
０２の入力しきい値電圧が前述のＨレベル規格電圧ＶIH
を満たしているときには、図１５（ｂ）の中段に示す如
く、入力信号と同相の出力信号が出力端子１４０９に現
れる。規格値を満たしていない場合、つまり入力バッフ
ァ１４０２が誤動作した場合は、図１５（ｂ）の最下段
に示す波形の如く、入力信号と逆相の出力信号が出力端
子１４０９に表れる。このように、入・出力信号が同相
であるか逆相であるかによって、入力しきい値電圧が規
格を満たしているか否かを判定できる。
図１５（ｂ）の最上段に示す如く、入力端子１４０８に
Ｈレベル入力しきい値電圧の規格電圧ＶIHを入力する。
すると、入力信号は入力バッファ１４０２を動作させ、
その出力信号１４０５がセレクタ１４０４で選択されて
出力バッファ１４０３に伝達される。入力バッファ１４
０２の入力しきい値電圧が前述のＨレベル規格電圧ＶIH
を満たしているときには、図１５（ｂ）の中段に示す如
く、入力信号と同相の出力信号が出力端子１４０９に現
れる。規格値を満たしていない場合、つまり入力バッフ
ァ１４０２が誤動作した場合は、図１５（ｂ）の最下段
に示す波形の如く、入力信号と逆相の出力信号が出力端
子１４０９に表れる。このように、入・出力信号が同相
であるか逆相であるかによって、入力しきい値電圧が規
格を満たしているか否かを判定できる。
【００２３】次に、第５番目の従来例（以下、従来例５
と記す）として、特公平２ー２９１１６４号公報に開示
されたＬＳＩを、図１６を用いて説明する。図１６
（ａ）を参照して、入力バッファ１６０４の入力点が入
力端子１６０１に接続され、入力バッファ１６０５の入
力点が入力端子１６０２に接続され、入力バッファ１６
０６の入力点が入力端子１６０３に接続されている。
と記す）として、特公平２ー２９１１６４号公報に開示
されたＬＳＩを、図１６を用いて説明する。図１６
（ａ）を参照して、入力バッファ１６０４の入力点が入
力端子１６０１に接続され、入力バッファ１６０５の入
力点が入力端子１６０２に接続され、入力バッファ１６
０６の入力点が入力端子１６０３に接続されている。
【００２４】入力バッファ１６０４の出力点は、内部回
路１６１０に接続されると共に２入力ＮＡＮＤゲート１
６０７の一方の入力点Ａに接続されている。ＮＡＮＤゲ
ート１６０７のもう一方の入力点Ｂは、電源端子ＶＤＤ
に接続されている。入力バッファ１６０５の出力点は、
内部回路１６１０に接続されると共に２入力ＮＡＮＤゲ
ート１６０８の一方の入力点Ａに接続されている。ＮＡ
ＮＤゲート１６０８のもう一方の入力点Ｂは、ＮＡＮＤ
ゲート１６０７の出力点に接続されている。入力バッフ
ァ１６０６の出力点は、内部回路１６１０に接続される
と共に２入力ＮＡＮＤゲート１６０９の一方の入力点Ａ
に接続されている。ＮＡＮＤゲート１６０９のもう一方
の入力点Ｂは、ＮＡＮＤゲート１６０８の出力点に接続
されている。そして、ＮＡＮＤゲート１６０９の出力点
が外部出力端子１６１７に接続されている。
路１６１０に接続されると共に２入力ＮＡＮＤゲート１
６０７の一方の入力点Ａに接続されている。ＮＡＮＤゲ
ート１６０７のもう一方の入力点Ｂは、電源端子ＶＤＤ
に接続されている。入力バッファ１６０５の出力点は、
内部回路１６１０に接続されると共に２入力ＮＡＮＤゲ
ート１６０８の一方の入力点Ａに接続されている。ＮＡ
ＮＤゲート１６０８のもう一方の入力点Ｂは、ＮＡＮＤ
ゲート１６０７の出力点に接続されている。入力バッフ
ァ１６０６の出力点は、内部回路１６１０に接続される
と共に２入力ＮＡＮＤゲート１６０９の一方の入力点Ａ
に接続されている。ＮＡＮＤゲート１６０９のもう一方
の入力点Ｂは、ＮＡＮＤゲート１６０８の出力点に接続
されている。そして、ＮＡＮＤゲート１６０９の出力点
が外部出力端子１６１７に接続されている。
【００２５】以下に、このＬＳＩにおける入力しきい値
電圧試験の方法を、図１６（ｂ）に示すタイムチャート
を参照して説明する。入力バッファ１６０４の入力しき
い値試験を行っているのが、図１６（ｂ）中にＴ171 で
示す期間である。この期間中は、入力端子１６０２，１
６０３をＨレベル（電源電圧）に固定しておき、入力端
子１６０１の入力レベルをＨレベルしきい値電圧の規格
電圧（ＶIH）にする。このとき、入力バッファ１６０４
が正常に動作していれば、出力１６１１がＨレベルにな
るので、ＮＡＮＤゲート１６０７の出力はＬレベルにな
る。ここで、入力端子１６０２，１６０３がＨレベルで
あるから、入力バッファ１６０５の出力信号１６１２及
び入力バッファ１６０６の出力信号１６１３は共にＨレ
ベルである。従って、ＮＡＮＤゲート１６０７，１６０
８，１６０９は信号１６１１を入力信号として信号１６
１６を出力信号とするインバータチェーンと等価にな
る。ここでは、入力端子を３つとして例に挙げているの
で、出力信号１６１６は入力端子１６０１の逆相出力と
なり、出力端子１６１７は、図１６（ｂ）の第４段目に
示すように、Ｌレベル信号を出力する。同様に、入力端
子１６１０の入力レベルをＬレベル入力しきい値電圧の
規格電圧（ＶIL）にしたとき、入力バッファ１６０４が
正常に動作すれば出力端子１６１７は、図１６（ｂ）の
第４段目に示すように、Ｈレベルの信号を出力する。一
方、入力バッファ１６０４が誤動作すると信号１６１１
が入力レベルと逆相になるので、出力端子１６１７に
は、図１６（ｂ）第５段目に示すように、入力レベルと
同相の信号が出力される。
電圧試験の方法を、図１６（ｂ）に示すタイムチャート
を参照して説明する。入力バッファ１６０４の入力しき
い値試験を行っているのが、図１６（ｂ）中にＴ171 で
示す期間である。この期間中は、入力端子１６０２，１
６０３をＨレベル（電源電圧）に固定しておき、入力端
子１６０１の入力レベルをＨレベルしきい値電圧の規格
電圧（ＶIH）にする。このとき、入力バッファ１６０４
が正常に動作していれば、出力１６１１がＨレベルにな
るので、ＮＡＮＤゲート１６０７の出力はＬレベルにな
る。ここで、入力端子１６０２，１６０３がＨレベルで
あるから、入力バッファ１６０５の出力信号１６１２及
び入力バッファ１６０６の出力信号１６１３は共にＨレ
ベルである。従って、ＮＡＮＤゲート１６０７，１６０
８，１６０９は信号１６１１を入力信号として信号１６
１６を出力信号とするインバータチェーンと等価にな
る。ここでは、入力端子を３つとして例に挙げているの
で、出力信号１６１６は入力端子１６０１の逆相出力と
なり、出力端子１６１７は、図１６（ｂ）の第４段目に
示すように、Ｌレベル信号を出力する。同様に、入力端
子１６１０の入力レベルをＬレベル入力しきい値電圧の
規格電圧（ＶIL）にしたとき、入力バッファ１６０４が
正常に動作すれば出力端子１６１７は、図１６（ｂ）の
第４段目に示すように、Ｈレベルの信号を出力する。一
方、入力バッファ１６０４が誤動作すると信号１６１１
が入力レベルと逆相になるので、出力端子１６１７に
は、図１６（ｂ）第５段目に示すように、入力レベルと
同相の信号が出力される。
【００２６】次に、図１６（ｂ）に示す期間Ｔ172 で
は、入力バッファ１６０５の試験を行う。このとき、入
力端子１６０３はＨレベルのままで良いが、入力端子１
６０１にはＬレベルを入力する。それぞれの入力端子の
レベルを上記のように設定することにより、入力バッフ
ァ１６０４の出力１６１１がＬレベルとなり、ＮＡＮＤ
ゲート１６０７の出力１６１４はＨレベルとなる。そこ
で今度は、ＮＡＮＤゲート１６０８，１６０９が、信号
１６１２を入力信号とし信号１６１６を出力信号とする
２段のインバータチェーンと等価になる。従って、入力
バッファ１６０５が正常動作すれば、出力端子１６１７
に表れる信号は入力端子１１６０２に与えられる入力信
号と同相となる。一方、入力バッファ１６０５が誤動作
すれば、互いに逆相となる。
は、入力バッファ１６０５の試験を行う。このとき、入
力端子１６０３はＨレベルのままで良いが、入力端子１
６０１にはＬレベルを入力する。それぞれの入力端子の
レベルを上記のように設定することにより、入力バッフ
ァ１６０４の出力１６１１がＬレベルとなり、ＮＡＮＤ
ゲート１６０７の出力１６１４はＨレベルとなる。そこ
で今度は、ＮＡＮＤゲート１６０８，１６０９が、信号
１６１２を入力信号とし信号１６１６を出力信号とする
２段のインバータチェーンと等価になる。従って、入力
バッファ１６０５が正常動作すれば、出力端子１６１７
に表れる信号は入力端子１１６０２に与えられる入力信
号と同相となる。一方、入力バッファ１６０５が誤動作
すれば、互いに逆相となる。
【００２７】次に、図２１（ｂ）に示す期間Ｔ173 で
は、入力バッファ１６０６の試験を行う。このとき、入
力端子１６０２にはＬレベルを入力するが、入力端子１
６０１のレベルはＬレベル、Ｈレベルのいずれでもよ
い。各入力端子のレベルを上記のように設定することに
より、入力バッファ１６０５の出力１６１２はＬレベル
となりＮＡＮＤゲート１６０８の出力１６１５はＨレベ
ルとなって、ＮＡＮＤゲート１６０９は、信号１６１３
を入力信号とし信号１６１６を出力信号とするインバー
タと等価になる。従って、入力バッファ１６０６が正常
動作すれば、出力端子１６１７に表れる信号は入力端子
１６０３に与えられる入力信号とは逆相となり、入力バ
ッファ１６０６が誤動作すれば、互いに同相となる。こ
のように、出力信号が入力信号に対して同相であるか逆
相であるかにより、各入力バッファが正常動作している
か誤動作しているかを判定できる。
は、入力バッファ１６０６の試験を行う。このとき、入
力端子１６０２にはＬレベルを入力するが、入力端子１
６０１のレベルはＬレベル、Ｈレベルのいずれでもよ
い。各入力端子のレベルを上記のように設定することに
より、入力バッファ１６０５の出力１６１２はＬレベル
となりＮＡＮＤゲート１６０８の出力１６１５はＨレベ
ルとなって、ＮＡＮＤゲート１６０９は、信号１６１３
を入力信号とし信号１６１６を出力信号とするインバー
タと等価になる。従って、入力バッファ１６０６が正常
動作すれば、出力端子１６１７に表れる信号は入力端子
１６０３に与えられる入力信号とは逆相となり、入力バ
ッファ１６０６が誤動作すれば、互いに同相となる。こ
のように、出力信号が入力信号に対して同相であるか逆
相であるかにより、各入力バッファが正常動作している
か誤動作しているかを判定できる。
【００２８】
【発明が解決しようとする課題】これまで述べたよう
に、従来例１〜３の入力しきい値電圧試験方法は、入力
バッファの入力点にランプ電圧を与え、そのランプ電圧
が入力バッファのしきい値電圧を越えるときに流れる貫
通電流をＬＳＩの電源電流の増大として検出しようとす
るものである。ところが、複数の入力端子を有するＬＳ
Ｉを試験対象としてこの方法を適用した場合、電源電流
増大の有無を判定するときの比較の基準となる電流値を
明確に規定することが不可能であるという事態が起る。
しかるに、ＬＳＩは前述したように、通常、入力端子が
１つということは有り得ず、多数の入力バッファを備え
ていることを考慮すると、従来例１〜３の試験方法では
ＬＳＩの入力しきい値電圧試験の合否判定が実際上不可
能であると言える。以下にその説明を行う。
に、従来例１〜３の入力しきい値電圧試験方法は、入力
バッファの入力点にランプ電圧を与え、そのランプ電圧
が入力バッファのしきい値電圧を越えるときに流れる貫
通電流をＬＳＩの電源電流の増大として検出しようとす
るものである。ところが、複数の入力端子を有するＬＳ
Ｉを試験対象としてこの方法を適用した場合、電源電流
増大の有無を判定するときの比較の基準となる電流値を
明確に規定することが不可能であるという事態が起る。
しかるに、ＬＳＩは前述したように、通常、入力端子が
１つということは有り得ず、多数の入力バッファを備え
ていることを考慮すると、従来例１〜３の試験方法では
ＬＳＩの入力しきい値電圧試験の合否判定が実際上不可
能であると言える。以下にその説明を行う。
【００２９】いま仮りに、外部入力端子Ａ及び外部入力
端子Ｂなる２つの外部入力端子を有するＬＳＩの入力バ
ッファ（それぞれ、入力バッファＡ、入力バッファＢと
呼ぶこととする）を対象として、従来例１〜３それぞれ
の方法により入力しきい値電圧試験を行うものとする。
図１７はそれらの測定時における動作を説明するための
図であって、図１７（ａ）は、横軸が時間を表し縦軸が
各入力端子Ａ，Ｂへの入力電圧を表す。同図において、
入力バッファＡのＨレベル入力しきい値電圧をＶA と
し、入力バッファＢの入力しきい値電圧をＶB とし、Ｈ
レベル入力しきい値電圧の規格値をＶH とする。入力バ
ッファＡが規格値ＶH を満足しないバッファであり、入
力バッファＢが規格値を満足するバッファである。電圧
波形ｓは、入力端子Ａ，Ｂを介して入力バッファＡ，Ｂ
に与えられる電圧が時間軸に対し徐々に上昇しているこ
とを示す。一方、図１７（ｂ）は、横軸が図１７（ａ）
の横軸と同一のスケールで時間を表わし、縦軸がＬＳＩ
の電源電流を示す。同図において電流値ＩTHは、各入力
端子に印加される入力電圧が各入力バッファの入力しき
い値を越えたことによる電源電流の増大が生じたか否か
を判定するための、比較の基準となる電流値である。
端子Ｂなる２つの外部入力端子を有するＬＳＩの入力バ
ッファ（それぞれ、入力バッファＡ、入力バッファＢと
呼ぶこととする）を対象として、従来例１〜３それぞれ
の方法により入力しきい値電圧試験を行うものとする。
図１７はそれらの測定時における動作を説明するための
図であって、図１７（ａ）は、横軸が時間を表し縦軸が
各入力端子Ａ，Ｂへの入力電圧を表す。同図において、
入力バッファＡのＨレベル入力しきい値電圧をＶA と
し、入力バッファＢの入力しきい値電圧をＶB とし、Ｈ
レベル入力しきい値電圧の規格値をＶH とする。入力バ
ッファＡが規格値ＶH を満足しないバッファであり、入
力バッファＢが規格値を満足するバッファである。電圧
波形ｓは、入力端子Ａ，Ｂを介して入力バッファＡ，Ｂ
に与えられる電圧が時間軸に対し徐々に上昇しているこ
とを示す。一方、図１７（ｂ）は、横軸が図１７（ａ）
の横軸と同一のスケールで時間を表わし、縦軸がＬＳＩ
の電源電流を示す。同図において電流値ＩTHは、各入力
端子に印加される入力電圧が各入力バッファの入力しき
い値を越えたことによる電源電流の増大が生じたか否か
を判定するための、比較の基準となる電流値である。
【００３０】図１７（ａ），（ｂ）を参照して、時刻ｔ
18A において、入力バッファＢが先ず反転動作して動作
電流が流れ、電源電流が増大する。従来例１〜３では、
この時刻ｔ18A における電源電流の値を比較基準電流値
とせざるを得ない。つまり、各入力端子Ａ，Ｂへのラン
プ入力電圧が上昇して行くときに一番最初に動作した入
力バッファの動作電流を検知した時刻における入力電圧
値を入力しきい値と認識する以外にない。何故ならば、
最初の入力バッファが動作した後の期間Ｔ18Eにおいて
は、入力バッファＢの出力信号を入力とする次段以降の
内部回路が動作して電源電流が更に増加して行くので、
時刻ｔ18A 以後の電源電流値のなかで時刻ｔ18B におけ
る電源電流値が、最も入力しきい値電圧が高く最後に動
作した入力バッファＡの動作電流に基づくものであると
認識することは不可能だからである。しかるに、Ｈレベ
ル入力しきい値電圧試験では、最も高い入力しきい値電
圧を持つ入力バッファが規格値を満足しているか否かを
判定しなければならない。従って、従来例１〜３による
試験で正しい判定を下すことは不可能である。これは何
も特殊な状況を論じているのではなく、むしろ入力端子
が一本というＬＳＩは皆無といってよく、従来例１〜３
は、通常のＬＳＩのＧＯ／ＮＯＧＯテストに用いること
も、又、最悪の入力しきい値電圧の真の実力値（個々の
ＬＳＩにおける最悪の入力しきい値電圧の値を、複数の
ＬＳＩについて測定したときの分布状態）を測定するこ
ともできない測定法であると言わざるを得ない。
18A において、入力バッファＢが先ず反転動作して動作
電流が流れ、電源電流が増大する。従来例１〜３では、
この時刻ｔ18A における電源電流の値を比較基準電流値
とせざるを得ない。つまり、各入力端子Ａ，Ｂへのラン
プ入力電圧が上昇して行くときに一番最初に動作した入
力バッファの動作電流を検知した時刻における入力電圧
値を入力しきい値と認識する以外にない。何故ならば、
最初の入力バッファが動作した後の期間Ｔ18Eにおいて
は、入力バッファＢの出力信号を入力とする次段以降の
内部回路が動作して電源電流が更に増加して行くので、
時刻ｔ18A 以後の電源電流値のなかで時刻ｔ18B におけ
る電源電流値が、最も入力しきい値電圧が高く最後に動
作した入力バッファＡの動作電流に基づくものであると
認識することは不可能だからである。しかるに、Ｈレベ
ル入力しきい値電圧試験では、最も高い入力しきい値電
圧を持つ入力バッファが規格値を満足しているか否かを
判定しなければならない。従って、従来例１〜３による
試験で正しい判定を下すことは不可能である。これは何
も特殊な状況を論じているのではなく、むしろ入力端子
が一本というＬＳＩは皆無といってよく、従来例１〜３
は、通常のＬＳＩのＧＯ／ＮＯＧＯテストに用いること
も、又、最悪の入力しきい値電圧の真の実力値（個々の
ＬＳＩにおける最悪の入力しきい値電圧の値を、複数の
ＬＳＩについて測定したときの分布状態）を測定するこ
ともできない測定法であると言わざるを得ない。
【００３１】次に、図１５（ａ）に示した従来例４は、
ノーマルモードで通常の信号処理動作を行った結果の信
号１４０６を出力するための出力バッファ１４０３を、
テストモードでの出力バッファとしても利用して、入力
バッファ１４０２の出力信号１４０５の変化を出力バッ
ファ１４０３から外部に出力させている。しかしこの回
路構成においては、出力バッファの数が入力バッファの
数より少ない場合、通常の信号処理機能の実現に不必要
な出力バッファを、入力しきい値電圧試験のためだけに
追加しなければならない。このことは、ＬＳＩの外部端
子数を増加させる、すなわち、ＬＳＩの外形を大型化さ
せ実装密度を犠牲にしてしまうことになる。
ノーマルモードで通常の信号処理動作を行った結果の信
号１４０６を出力するための出力バッファ１４０３を、
テストモードでの出力バッファとしても利用して、入力
バッファ１４０２の出力信号１４０５の変化を出力バッ
ファ１４０３から外部に出力させている。しかしこの回
路構成においては、出力バッファの数が入力バッファの
数より少ない場合、通常の信号処理機能の実現に不必要
な出力バッファを、入力しきい値電圧試験のためだけに
追加しなければならない。このことは、ＬＳＩの外部端
子数を増加させる、すなわち、ＬＳＩの外形を大型化さ
せ実装密度を犠牲にしてしまうことになる。
【００３２】一方、従来例５によれば、測定される入力
バッファによって、良否を判定するときの出力論理の期
待値が変ってしまう。又、被測定入力バッファ以外の入
力端子に与える信号の論理も、被測定入力バッファ毎に
変化させなければならない。これら入力端子への入力信
号や判定のための出力期待値をどのように変化させるか
は、各被測定入力バッファの出力を受けるＮＡＮＤゲー
ト１６０９が各入力端子に対応してどのように接続され
ているかで決まる。すなわち、ＬＳＩテスター上で入力
しきい値電圧試験用に使用するテストパターンを、各製
品毎にその回路接続情報から個別に作成せねばならな
い。その結果、そのテストパターン作成ための工数がＬ
ＳＩの製造コストを押し上げることになる。
バッファによって、良否を判定するときの出力論理の期
待値が変ってしまう。又、被測定入力バッファ以外の入
力端子に与える信号の論理も、被測定入力バッファ毎に
変化させなければならない。これら入力端子への入力信
号や判定のための出力期待値をどのように変化させるか
は、各被測定入力バッファの出力を受けるＮＡＮＤゲー
ト１６０９が各入力端子に対応してどのように接続され
ているかで決まる。すなわち、ＬＳＩテスター上で入力
しきい値電圧試験用に使用するテストパターンを、各製
品毎にその回路接続情報から個別に作成せねばならな
い。その結果、そのテストパターン作成ための工数がＬ
ＳＩの製造コストを押し上げることになる。
【００３３】従って本発明は、複数の入力バッファを備
えるＣＭＯＳトランジスタ構成のディジタルＬＳＩであ
って、入力バッファのしきい値電圧の良否を電源電流の
増大の有無により判定する回路を有するＬＳＩにおい
て、Ｈレベルしきい値電圧試験およびＬレベルしきい値
電圧試験それぞれに明確な比較基準電流を与えることが
できて、しきい値電圧のＧＯ／ＮＯＧＯ試験は勿論のこ
と、最悪のしきい値電圧を持つ入力バッファの真の実力
値を測定できるＬＳＩを提供することを目的とするもの
である。
えるＣＭＯＳトランジスタ構成のディジタルＬＳＩであ
って、入力バッファのしきい値電圧の良否を電源電流の
増大の有無により判定する回路を有するＬＳＩにおい
て、Ｈレベルしきい値電圧試験およびＬレベルしきい値
電圧試験それぞれに明確な比較基準電流を与えることが
できて、しきい値電圧のＧＯ／ＮＯＧＯ試験は勿論のこ
と、最悪のしきい値電圧を持つ入力バッファの真の実力
値を測定できるＬＳＩを提供することを目的とするもの
である。
【００３４】本発明の他の目的は、複数の入力バッファ
を備えるＣＭＯＳトランジスタ構成のディジタルＬＳＩ
であって、入力バッファのしきい値電圧の良否を外部へ
の信号の論理状態によって判定する回路を有するＬＳＩ
において、良否判定のための出力信号が１つであり、し
かもその出力信号の論理および各外部入力端子に与える
入力信号の論理値が、被測定入力バッファの如何に拘ら
ず一義的に決るような入力しきい値電圧試験回路を備え
たＬＳＩを提供することにある。
を備えるＣＭＯＳトランジスタ構成のディジタルＬＳＩ
であって、入力バッファのしきい値電圧の良否を外部へ
の信号の論理状態によって判定する回路を有するＬＳＩ
において、良否判定のための出力信号が１つであり、し
かもその出力信号の論理および各外部入力端子に与える
入力信号の論理値が、被測定入力バッファの如何に拘ら
ず一義的に決るような入力しきい値電圧試験回路を備え
たＬＳＩを提供することにある。
【００３５】
【課題を解決するための手段】本発明の半導体集積回路
は、複数の入力バッファを備えるＣＭＯＳトランジスタ
構成のディジタル半導体集積回路において、それぞれの
入力バッファに、出力論理が入力バッファの出力論理に
よって決まる第１の論理ゲートを設けると共に、外部か
らの制御信号によって決まる出力論理により前記第１の
論理ゲートが出力すべき信号の論理を指定する第２の論
値ゲートとを設け、前記二つの論理ゲートの出力点を同
一信号線に接続して、複数の入力バッファのうち少なく
とも一つが、外部から与えられた入力信号に対して前記
制御信号から予め期待される論理とは異なる論理の信号
を出力するとき、前記二つの論理ゲートの出力論理が互
いに異るものとなって前記信号線上で信号の衝突が起
り、電源電流が増大するように構成したことを特徴とす
る半導体集積回路である。
は、複数の入力バッファを備えるＣＭＯＳトランジスタ
構成のディジタル半導体集積回路において、それぞれの
入力バッファに、出力論理が入力バッファの出力論理に
よって決まる第１の論理ゲートを設けると共に、外部か
らの制御信号によって決まる出力論理により前記第１の
論理ゲートが出力すべき信号の論理を指定する第２の論
値ゲートとを設け、前記二つの論理ゲートの出力点を同
一信号線に接続して、複数の入力バッファのうち少なく
とも一つが、外部から与えられた入力信号に対して前記
制御信号から予め期待される論理とは異なる論理の信号
を出力するとき、前記二つの論理ゲートの出力論理が互
いに異るものとなって前記信号線上で信号の衝突が起
り、電源電流が増大するように構成したことを特徴とす
る半導体集積回路である。
【００３６】又、本発明の半導体集積回路は、複数の入
力バッファを備えるＣＭＯＳトランジスタ構成のディジ
タル半導体集積回路において、外部からの制御信号に応
じて電位モニター用信号線を予め充電し又は放電させる
プリチャージ回路と、開閉状態を入力バッファの出力信
号の論理によって制御されて前記信号線を放電し又は充
電するスイッチとを設け、入力バッファが外部から与え
られた入力信号に対して予め期待される論理の信号を出
力しているか否かを、前記予め充電され又は放電させら
れた電位モニター用信号線に論理の反転が起るか否かに
二値化して変換し外部に出力するように構成したことを
特徴とする半導体集積回路である。
力バッファを備えるＣＭＯＳトランジスタ構成のディジ
タル半導体集積回路において、外部からの制御信号に応
じて電位モニター用信号線を予め充電し又は放電させる
プリチャージ回路と、開閉状態を入力バッファの出力信
号の論理によって制御されて前記信号線を放電し又は充
電するスイッチとを設け、入力バッファが外部から与え
られた入力信号に対して予め期待される論理の信号を出
力しているか否かを、前記予め充電され又は放電させら
れた電位モニター用信号線に論理の反転が起るか否かに
二値化して変換し外部に出力するように構成したことを
特徴とする半導体集積回路である。
【００３７】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１は、本発明の第１の実施例の
構成を示すブロック図である。図１を参照して、ＣＭＯ
Ｓトランジスタ構成のＬＳＩ１０１の内部には、外部入
力端子１０２に印加されたディジタルデータ信号を入力
とする入力バッファ１０７がある。入力バッファ１０７
の出力信号１１４はＣＭＯＳトランジスタ構成の内部論
理回路１１３へ入力され、所定の信号処理動作をさせ
る。同様に、外部入力端子１０３に印加されたデータ信
号を入力とする入力バッファ１０８があり、入力バッフ
ァ１０８の出力信号１１５も内部回路１１３へ入力され
て、所定の信号処理動作をさせる。ここ迄は通常のＬＳ
Ｉの構成である。尚、ＬＳＩにはこのような入力バッフ
ァが多数設けられているが、本実施例では、説明を簡潔
にして理解を容易にするために、入力バッファが２つで
あるものとする。
を参照して説明する。図１は、本発明の第１の実施例の
構成を示すブロック図である。図１を参照して、ＣＭＯ
Ｓトランジスタ構成のＬＳＩ１０１の内部には、外部入
力端子１０２に印加されたディジタルデータ信号を入力
とする入力バッファ１０７がある。入力バッファ１０７
の出力信号１１４はＣＭＯＳトランジスタ構成の内部論
理回路１１３へ入力され、所定の信号処理動作をさせ
る。同様に、外部入力端子１０３に印加されたデータ信
号を入力とする入力バッファ１０８があり、入力バッフ
ァ１０８の出力信号１１５も内部回路１１３へ入力され
て、所定の信号処理動作をさせる。ここ迄は通常のＬＳ
Ｉの構成である。尚、ＬＳＩにはこのような入力バッフ
ァが多数設けられているが、本実施例では、説明を簡潔
にして理解を容易にするために、入力バッファが２つで
あるものとする。
【００３８】本実施例は更に、入力バッファ１０７の出
力信号１１４を入力とする論理ゲート１Ａと、入力バッ
ファ１０８の出力信号１１５を入力とする論理ゲート１
Ｂとを備えており、論理ゲート１Ａの出力点と論理ゲー
ト１Ｂの出力点とが信号線１１６を用いて接続されてい
る。
力信号１１４を入力とする論理ゲート１Ａと、入力バッ
ファ１０８の出力信号１１５を入力とする論理ゲート１
Ｂとを備えており、論理ゲート１Ａの出力点と論理ゲー
ト１Ｂの出力点とが信号線１１６を用いて接続されてい
る。
【００３９】又、外部入力端子５０に印加されたテスト
モード設定用制御信号（以下、モード設定信号と略称す
る）５１を入力とする入力バッファ１１１と、２入力の
論理ゲート２０とを備えており、入力バッファ１１１の
出力点が論理ゲート２０の一方の入力点に接続されてい
る。上記のモード設定信号５１は、論理ゲート１Ａ，１
Ｂの出力の活性、不活性を一括して制御する。すなわ
ち、各論理ゲート１Ａ，１Ｂへの入力信号をそれぞれの
出力点に伝達させ又は遮断する。論理ゲート２０は、外
部端子６０に印加された試験条件設定用制御信号（以
下、条件設定信号と略称する）６１をもう一方の入力と
する。論理ゲート２０の出力点は、信号線１１６に接続
されている。
モード設定用制御信号（以下、モード設定信号と略称す
る）５１を入力とする入力バッファ１１１と、２入力の
論理ゲート２０とを備えており、入力バッファ１１１の
出力点が論理ゲート２０の一方の入力点に接続されてい
る。上記のモード設定信号５１は、論理ゲート１Ａ，１
Ｂの出力の活性、不活性を一括して制御する。すなわ
ち、各論理ゲート１Ａ，１Ｂへの入力信号をそれぞれの
出力点に伝達させ又は遮断する。論理ゲート２０は、外
部端子６０に印加された試験条件設定用制御信号（以
下、条件設定信号と略称する）６１をもう一方の入力と
する。論理ゲート２０の出力点は、信号線１１６に接続
されている。
【００４０】ここで、入力端子１０２，１０３は、入力
しきい値電圧試験の測定対象となる外部入力端子であ
る。これに対し、入力端子５０，６０は、入力しきい値
電圧試験の対象外の端子である。入力端子５０はＬＳＩ
のモードを、入力しきい値試験を行うテストモードと通
常の信号処理動作を行うノーマルモードとに切換えるた
めの二値のモード設定信号５１を入力するための端子で
ある。従って、ＬＳＩの機能試験など各種試験のために
多くのＬＳＩに通常的に装備され、一般にテストモード
設定端子あるいは単にテスト端子と呼ばれる外部入力端
子を流用できる。これに対し入力端子６０は、ＬＳＩが
入力しきい値電圧試験モードのとき、Ｈレベル入力しき
い値電圧試験を行うか、Ｌレベルしきい値電圧試験を行
うかを指定するための条件制定信号６１入力用の端子で
ある。従って、入力しきい値電圧試験実行のために独自
に必要な端子である。
しきい値電圧試験の測定対象となる外部入力端子であ
る。これに対し、入力端子５０，６０は、入力しきい値
電圧試験の対象外の端子である。入力端子５０はＬＳＩ
のモードを、入力しきい値試験を行うテストモードと通
常の信号処理動作を行うノーマルモードとに切換えるた
めの二値のモード設定信号５１を入力するための端子で
ある。従って、ＬＳＩの機能試験など各種試験のために
多くのＬＳＩに通常的に装備され、一般にテストモード
設定端子あるいは単にテスト端子と呼ばれる外部入力端
子を流用できる。これに対し入力端子６０は、ＬＳＩが
入力しきい値電圧試験モードのとき、Ｈレベル入力しき
い値電圧試験を行うか、Ｌレベルしきい値電圧試験を行
うかを指定するための条件制定信号６１入力用の端子で
ある。従って、入力しきい値電圧試験実行のために独自
に必要な端子である。
【００４１】外部端子３０は、電源電圧供給用の電源端
子で、ＬＳＩ１０１内部の各論理回路に電源電圧を供給
する。一方、外部端子４０は接地電位供給用のグランド
端子である。
子で、ＬＳＩ１０１内部の各論理回路に電源電圧を供給
する。一方、外部端子４０は接地電位供給用のグランド
端子である。
【００４２】以上の如き構成の本実施例のＬＳＩ１０１
について、入力バッファ１０７，１０８に対する入力し
きい値電圧試験の実行方法と試験時の回路動作とを、以
下に説明する。先ず、本実施例の具体例１として、図１
に示す回路において論理ゲート１Ａ，１Ｂがトライステ
ートバッファであり、論理ゲート２０がＡＮＤゲートで
ある場合について説明する。図２は、このような具体例
１の回路図をトランジスタレベルで表した回路図であ
る。但し、図１中の内部回路１１３は、説明の簡潔化の
ため図示省略されている。
について、入力バッファ１０７，１０８に対する入力し
きい値電圧試験の実行方法と試験時の回路動作とを、以
下に説明する。先ず、本実施例の具体例１として、図１
に示す回路において論理ゲート１Ａ，１Ｂがトライステ
ートバッファであり、論理ゲート２０がＡＮＤゲートで
ある場合について説明する。図２は、このような具体例
１の回路図をトランジスタレベルで表した回路図であ
る。但し、図１中の内部回路１１３は、説明の簡潔化の
ため図示省略されている。
【００４３】図２を参照して、トライステートバッファ
１Ａは、出力段のＣＭＯＳインバータとそのインバータ
を構成するｐＭＯＳトランジスタ、ｎＭＯＳトランジス
タの導通を制御する論理回路とからなっている。出力段
のインバータは、電源端子３０と出力点（すなわち、信
号線１１６）との間に接続されたｐＭＯＳトランジスタ
ＱP1と、出力点とグランド端子４０との間に接続された
ｎＭＯＳトランジスタＱN1とで構成されている。ｐＭＯ
ＳトランジスタＱP1は、２入力ＮＡＮＤゲート１１Ａの
出力信号を入力とする。一方、ｎＭＯＳトランジスタＱ
N1は、２入力ＮＯＲゲート１２Ａの出力信号を入力とす
る。ＮＡＮＤゲート１１Ａは、入力バッファ１０７の出
力信号１１４を一方の入力とし、もう一方の入力点に
は、入力端子５０に入力されるモード設定信号５１を入
力バッファ１１１を介して受ける。又、ＮＯＲゲート１
２Ａは、入力バッファ１０７の出力信号１１４を一方の
入力とし、モード設定信号５１の反転信号を他方の入力
とする。もう１つの入力バッファ１０８にも、同様なト
ライステートバッファ１Ｂが接続されている。このトラ
イステートバッファ１Ｂは、入力バッファ１０８の出力
信号１１５とモード設定信号５１とを入力とする２入力
ＮＡＮＤゲート１１Ｂと、入力バッファ１０８の出力信
号１１５とモード設定信号５１の反転信号を入力とする
２入力ＮＯＲゲート１２Ａと、ＮＡＮＤゲート１１Ｂの
出力信号をゲート入力とする出力段のｐＭＯＳトランジ
スタＱP2と、ＮＯＲゲート１２Ｂの出力信号をゲート入
力とする出力段のｎＭＯＳトランジスタＱN2とで構成さ
れている。
１Ａは、出力段のＣＭＯＳインバータとそのインバータ
を構成するｐＭＯＳトランジスタ、ｎＭＯＳトランジス
タの導通を制御する論理回路とからなっている。出力段
のインバータは、電源端子３０と出力点（すなわち、信
号線１１６）との間に接続されたｐＭＯＳトランジスタ
ＱP1と、出力点とグランド端子４０との間に接続された
ｎＭＯＳトランジスタＱN1とで構成されている。ｐＭＯ
ＳトランジスタＱP1は、２入力ＮＡＮＤゲート１１Ａの
出力信号を入力とする。一方、ｎＭＯＳトランジスタＱ
N1は、２入力ＮＯＲゲート１２Ａの出力信号を入力とす
る。ＮＡＮＤゲート１１Ａは、入力バッファ１０７の出
力信号１１４を一方の入力とし、もう一方の入力点に
は、入力端子５０に入力されるモード設定信号５１を入
力バッファ１１１を介して受ける。又、ＮＯＲゲート１
２Ａは、入力バッファ１０７の出力信号１１４を一方の
入力とし、モード設定信号５１の反転信号を他方の入力
とする。もう１つの入力バッファ１０８にも、同様なト
ライステートバッファ１Ｂが接続されている。このトラ
イステートバッファ１Ｂは、入力バッファ１０８の出力
信号１１５とモード設定信号５１とを入力とする２入力
ＮＡＮＤゲート１１Ｂと、入力バッファ１０８の出力信
号１１５とモード設定信号５１の反転信号を入力とする
２入力ＮＯＲゲート１２Ａと、ＮＡＮＤゲート１１Ｂの
出力信号をゲート入力とする出力段のｐＭＯＳトランジ
スタＱP2と、ＮＯＲゲート１２Ｂの出力信号をゲート入
力とする出力段のｎＭＯＳトランジスタＱN2とで構成さ
れている。
【００４４】一方、ＡＮＤゲート２０は、入力端子５０
に入力されるモード設定信号５１と入力端子６０に入力
される条件設定信号６１とを入力とする２入力ＮＡＮＤ
ゲートの出力信号を、ＣＭＯＳインバータで反転して出
力する。入力側のＮＡＮＤゲートは、ゲート電極を共通
接続されたｐＭＯＳトランジスタＱP3及びｎＭＯＳトラ
ンジスタＱN3並びにｎＭＯＳトランジスタＱN4を、電源
端子３０とグランド端子４０との間に直列接続すると共
に、ｐＭＯＳトランジスタＱP3とｎＭＯＳトランジスタ
ＱN3との直列接続点と電源端子３０との間にｐＭＯＳト
ランジスタＱP4を接続した構成である。ｐＭＯＳトラン
ジスタＱP3とｎＭＯＳトランジスタＱN3の共通ゲート電
極にはモード設定信号５１を入力し、ｎＭＯＳトランジ
スタＱN4とｐＭＯＳトランジスタＱP4のゲート電極には
共通に条件設定信号６１を入力する。出力側のインバー
タは、ｐＭＯＳトランジスタＱP5とｎＭＯＳトランジス
タＱN5とを電源端子３０とグランド端子４０との間に直
列接続したものである。
に入力されるモード設定信号５１と入力端子６０に入力
される条件設定信号６１とを入力とする２入力ＮＡＮＤ
ゲートの出力信号を、ＣＭＯＳインバータで反転して出
力する。入力側のＮＡＮＤゲートは、ゲート電極を共通
接続されたｐＭＯＳトランジスタＱP3及びｎＭＯＳトラ
ンジスタＱN3並びにｎＭＯＳトランジスタＱN4を、電源
端子３０とグランド端子４０との間に直列接続すると共
に、ｐＭＯＳトランジスタＱP3とｎＭＯＳトランジスタ
ＱN3との直列接続点と電源端子３０との間にｐＭＯＳト
ランジスタＱP4を接続した構成である。ｐＭＯＳトラン
ジスタＱP3とｎＭＯＳトランジスタＱN3の共通ゲート電
極にはモード設定信号５１を入力し、ｎＭＯＳトランジ
スタＱN4とｐＭＯＳトランジスタＱP4のゲート電極には
共通に条件設定信号６１を入力する。出力側のインバー
タは、ｐＭＯＳトランジスタＱP5とｎＭＯＳトランジス
タＱN5とを電源端子３０とグランド端子４０との間に直
列接続したものである。
【００４５】以上のように構成すると、３つのＣＭＯＳ
インバータの出力点が１つの信号線１１６により共通接
続されることになる。すなわち、ｐＭＯＳトランジスタ
ＱP1とｎＭＯＳトランジスタＱN1との直列接続点、ｐＭ
ＯＳトランジスタＱP2とｎＭＯＳトランジスタＱN2との
直列接続点およびｐＭＯＳトランジスタＱP5とｎＭＯＳ
トランジスタＱN5の直列接続点が信号線１１６に接続さ
れる。
インバータの出力点が１つの信号線１１６により共通接
続されることになる。すなわち、ｐＭＯＳトランジスタ
ＱP1とｎＭＯＳトランジスタＱN1との直列接続点、ｐＭ
ＯＳトランジスタＱP2とｎＭＯＳトランジスタＱN2との
直列接続点およびｐＭＯＳトランジスタＱP5とｎＭＯＳ
トランジスタＱN5の直列接続点が信号線１１６に接続さ
れる。
【００４６】ここで、図３（ａ）に、入力端子５０に入
力されるモード設定信号５１と、入力端子６０に印加さ
れる条件設定信号６１と、測定対象の入力端子１０２，
１０３に印加される入力信号の動作時のタイミングチャ
ートを示す。又、図３（ｂ）に、入力しきい値電圧試験
に合格（ＰＡＳＳ）したときのＬＳＩ１０１の電源電流
（電源端子３０からグランド端子４０に流れる電流）波
形を示す。一方、図３（ｃ）に、入力しきい値電圧試験
に不合格（ＦＡＩＬ）となったときの電源電流波形を示
す。
力されるモード設定信号５１と、入力端子６０に印加さ
れる条件設定信号６１と、測定対象の入力端子１０２，
１０３に印加される入力信号の動作時のタイミングチャ
ートを示す。又、図３（ｂ）に、入力しきい値電圧試験
に合格（ＰＡＳＳ）したときのＬＳＩ１０１の電源電流
（電源端子３０からグランド端子４０に流れる電流）波
形を示す。一方、図３（ｃ）に、入力しきい値電圧試験
に不合格（ＦＡＩＬ）となったときの電源電流波形を示
す。
【００４７】図３（ａ）を参照して、入力しきい値電圧
試験の実行を指示するために、先ず入力端子５０に入力
するモード設定信号５１のレベルをＬレベルからＨレベ
ルに変化させる。このことにより、トライステートバッ
ファ１Ａ内のＮＡＮＤゲート１１Ａは、一方の入力信号
がＨレベルになるので、入力バッファ１０７の出力信号
１１４を入力とするＮＯＴゲートと等価になる。又、Ｎ
ＯＲゲート１２Ａは、一方の入力信号がＬレベルになる
ので、ＮＡＮＤゲート１１Ａと同様に、入力バッファ１
０７の出力信号１１４を入力とするＮＯＴゲートと等価
になる。その結果、このトライステートバッファの出力
段を構成するｐＭＯＳトランジスタＱP1及びｎＭＯＳト
ランジスタＱN1は共に、信号１１４の反転信号を入力と
するインバータと等価になる。すなわち、モード設定信
号５１をＨレベルにすることにより、トライステートバ
ッファ１Ａを出力活性状態にし、入力バッファ１０７の
出力信号１１４を入力信号としその同相信号を出力する
ゲートとして動作させることになる。同様に、入力バッ
ファ１０８に設けられたトライステートバッファ１Ｂ
も、Ｈレベルのモード設定信号５１により出力活性状態
となり、入力バッファ１０８の出力信号１１５を入力と
しその同相信号を出力するゲートとして動作する。つま
り、本実施例においては２つのトライステートバッファ
１Ａ，１Ｂを、共通のモード設定信号５１により一括し
て出力活性状態としていることになる。一方、ＡＮＤゲ
ート２０は、一方の入力信号であるモード設定信号５１
がＨレベルになるので、入力端子６０に入力される条件
設定信号６１を入力としてその同相信号を出力するバッ
ファと等価となる。すなわち、ＡＮＤゲート２０は、そ
の出力論理を条件設定信号６１によって決めることがで
きる状態にある。
試験の実行を指示するために、先ず入力端子５０に入力
するモード設定信号５１のレベルをＬレベルからＨレベ
ルに変化させる。このことにより、トライステートバッ
ファ１Ａ内のＮＡＮＤゲート１１Ａは、一方の入力信号
がＨレベルになるので、入力バッファ１０７の出力信号
１１４を入力とするＮＯＴゲートと等価になる。又、Ｎ
ＯＲゲート１２Ａは、一方の入力信号がＬレベルになる
ので、ＮＡＮＤゲート１１Ａと同様に、入力バッファ１
０７の出力信号１１４を入力とするＮＯＴゲートと等価
になる。その結果、このトライステートバッファの出力
段を構成するｐＭＯＳトランジスタＱP1及びｎＭＯＳト
ランジスタＱN1は共に、信号１１４の反転信号を入力と
するインバータと等価になる。すなわち、モード設定信
号５１をＨレベルにすることにより、トライステートバ
ッファ１Ａを出力活性状態にし、入力バッファ１０７の
出力信号１１４を入力信号としその同相信号を出力する
ゲートとして動作させることになる。同様に、入力バッ
ファ１０８に設けられたトライステートバッファ１Ｂ
も、Ｈレベルのモード設定信号５１により出力活性状態
となり、入力バッファ１０８の出力信号１１５を入力と
しその同相信号を出力するゲートとして動作する。つま
り、本実施例においては２つのトライステートバッファ
１Ａ，１Ｂを、共通のモード設定信号５１により一括し
て出力活性状態としていることになる。一方、ＡＮＤゲ
ート２０は、一方の入力信号であるモード設定信号５１
がＨレベルになるので、入力端子６０に入力される条件
設定信号６１を入力としてその同相信号を出力するバッ
ファと等価となる。すなわち、ＡＮＤゲート２０は、そ
の出力論理を条件設定信号６１によって決めることがで
きる状態にある。
【００４８】この状態で、始めに一般にＶIHと呼ばれる
Ｈレベルの入力しきい値電圧の試験（以下、ＶIH試験と
記す）を行うものとする。この試験では、入力端子６０
に入力する条件設定信号６１をＨレベルにして、この試
験がＶIH試験でありトライステートバッファ１Ａ，１Ｂ
が出力すべき信号の論理がＨレベルであることを指示す
る。そして、入力端子１０２，１０３に対し、ＶIH試験
において被測定入力バッファが満たすべき規格電圧Ｖ
stdHを印加する。先ず、入力バッファ１０７，１０８が
共に正常に動作し、ＶIH試験を「ＰＡＳＳ」した場合
（すなわち、２つの入力バッファ１０７，１０８の入力
しきい値電圧が共に、それぞれの入力点に与えられた規
格電圧ＶstdHよりも低い場合）を説明する。この場合
は、入力バッファ１０７の出力信号１１４及び、入力バ
ッファ１０８の出力信号１１５は共にＨレベルになる。
この信号の状態変化を受けて内部回路１１３（図１参
照）が動作するのでその動作に伴なう動作電流が発生
し、図３（ｂ）中の期間Ｔ303 に示すように、電源電流
が増大する。しかし、上記の動作電流は、信号の状態遷
移が終了して内部回路が定常状態になると消滅する。
Ｈレベルの入力しきい値電圧の試験（以下、ＶIH試験と
記す）を行うものとする。この試験では、入力端子６０
に入力する条件設定信号６１をＨレベルにして、この試
験がＶIH試験でありトライステートバッファ１Ａ，１Ｂ
が出力すべき信号の論理がＨレベルであることを指示す
る。そして、入力端子１０２，１０３に対し、ＶIH試験
において被測定入力バッファが満たすべき規格電圧Ｖ
stdHを印加する。先ず、入力バッファ１０７，１０８が
共に正常に動作し、ＶIH試験を「ＰＡＳＳ」した場合
（すなわち、２つの入力バッファ１０７，１０８の入力
しきい値電圧が共に、それぞれの入力点に与えられた規
格電圧ＶstdHよりも低い場合）を説明する。この場合
は、入力バッファ１０７の出力信号１１４及び、入力バ
ッファ１０８の出力信号１１５は共にＨレベルになる。
この信号の状態変化を受けて内部回路１１３（図１参
照）が動作するのでその動作に伴なう動作電流が発生
し、図３（ｂ）中の期間Ｔ303 に示すように、電源電流
が増大する。しかし、上記の動作電流は、信号の状態遷
移が終了して内部回路が定常状態になると消滅する。
【００４９】ところで、前述したように、トライステー
トバッファ１Ａ，１Ｂは共に出力活性状態にあり、入力
バッファ１０７の出力信号１１４及び入力バッファ１０
８の出力信号１１５は共にＨレベルである。従って、ト
ライステートバッファ１Ａ，１Ｂは共にＨレベルの信号
を信号線１１６に出力する。しかも、ＡＮＤゲート２０
もＨレベルの信号を信号線１１６に出力しているので、
信号線１１６上では、トライステートバッファ１０７，
１０８及びＡＮＤゲート２０からの出力信号の衝突はな
い。このような場合における各ＭＯＳトランジスタのオ
ン・オフ状態を見ると、３つのｐＭＯＳトランジスタＱ
P1，ＱP2，ＱP3は全てオン状態にあり、一方、３つのｎ
ＭＯＳトランジスタＱN1，ＱN2，ＱN3は全てオフ状態に
ある。すなわち、電源端子３０から信号線１１６を介し
てグランド端子４０に至る電流経路が上記３つのｎＭＯ
Ｓトランジスタによって遮断されているので、この電流
経路を通して電源電流が流れることはない。従って、上
記のように信号１１４，１１５の状態遷移に伴なう動作
電流が消滅した後の期間（図３（ｂ）における期間Ｔ
304 ）の電源端子３０には、静止電流が僅かに流れるの
みである。この静止電流の要素はＭＯＳトランジスタの
接合リーク電流のみであって、入力バッファや内部回路
が反転動作したときに発生する動作電流に比べて桁違い
に小さい。この静止電流の値を、図３（ｂ）中の期間Ｔ
304 に示すように、ＩP とする。
トバッファ１Ａ，１Ｂは共に出力活性状態にあり、入力
バッファ１０７の出力信号１１４及び入力バッファ１０
８の出力信号１１５は共にＨレベルである。従って、ト
ライステートバッファ１Ａ，１Ｂは共にＨレベルの信号
を信号線１１６に出力する。しかも、ＡＮＤゲート２０
もＨレベルの信号を信号線１１６に出力しているので、
信号線１１６上では、トライステートバッファ１０７，
１０８及びＡＮＤゲート２０からの出力信号の衝突はな
い。このような場合における各ＭＯＳトランジスタのオ
ン・オフ状態を見ると、３つのｐＭＯＳトランジスタＱ
P1，ＱP2，ＱP3は全てオン状態にあり、一方、３つのｎ
ＭＯＳトランジスタＱN1，ＱN2，ＱN3は全てオフ状態に
ある。すなわち、電源端子３０から信号線１１６を介し
てグランド端子４０に至る電流経路が上記３つのｎＭＯ
Ｓトランジスタによって遮断されているので、この電流
経路を通して電源電流が流れることはない。従って、上
記のように信号１１４，１１５の状態遷移に伴なう動作
電流が消滅した後の期間（図３（ｂ）における期間Ｔ
304 ）の電源端子３０には、静止電流が僅かに流れるの
みである。この静止電流の要素はＭＯＳトランジスタの
接合リーク電流のみであって、入力バッファや内部回路
が反転動作したときに発生する動作電流に比べて桁違い
に小さい。この静止電流の値を、図３（ｂ）中の期間Ｔ
304 に示すように、ＩP とする。
【００５０】次に、Ｌレベルの入力しきい値電圧試験
（以下、ＶIL試験と記す）を行うものとし、始めに、２
つの入力バッファ１０７，１０８が共に正常に動作して
試験に「ＰＡＳＳ」した場合（すなわち、入力バッファ
１０７，１０８の入力しきい値電圧が共に規格値ＶstdL
より高い場合）について説明する。この場合には、図３
（ａ）中に期間Ｔ302 で示すように、入力端子６０へ入
力する条件設定信号６１をＬレベルにして、この試験が
ＶIL試験でありトライステートバッファ１Ａ，１Ｂが出
力すべき信号の論理がＬレベルであることを指示する。
入力端子５０にはＶIH試験のときと同様に、Ｈレベルの
モード設定信号５０を印加する。すなわち、トライステ
ートバッファ１Ａ，１Ｂはこの場合も、それぞれ入力バ
ッファ１０７の出力信号１１４、入力バッファ１０８の
出力信号１１５を入力としてその同相信号を出力するゲ
ートとして動作する。そして、試験対象の入力端子１０
２，１０３に、ＶIL試験において入力バッファ１０７，
１０８が満たすべき規格電圧ＶstdLを印加する。する
と、入力バッファ１０７の出力信号１１４及び入力バッ
ファ１０８の出力信号１１は共にＬレベルとなり、前述
したように、その信号変化に応じて期間Ｔ305 （図３
（ｂ）参照）で動作電流が発生し電源電流が増大した
後、動作電流が消滅する。
（以下、ＶIL試験と記す）を行うものとし、始めに、２
つの入力バッファ１０７，１０８が共に正常に動作して
試験に「ＰＡＳＳ」した場合（すなわち、入力バッファ
１０７，１０８の入力しきい値電圧が共に規格値ＶstdL
より高い場合）について説明する。この場合には、図３
（ａ）中に期間Ｔ302 で示すように、入力端子６０へ入
力する条件設定信号６１をＬレベルにして、この試験が
ＶIL試験でありトライステートバッファ１Ａ，１Ｂが出
力すべき信号の論理がＬレベルであることを指示する。
入力端子５０にはＶIH試験のときと同様に、Ｈレベルの
モード設定信号５０を印加する。すなわち、トライステ
ートバッファ１Ａ，１Ｂはこの場合も、それぞれ入力バ
ッファ１０７の出力信号１１４、入力バッファ１０８の
出力信号１１５を入力としてその同相信号を出力するゲ
ートとして動作する。そして、試験対象の入力端子１０
２，１０３に、ＶIL試験において入力バッファ１０７，
１０８が満たすべき規格電圧ＶstdLを印加する。する
と、入力バッファ１０７の出力信号１１４及び入力バッ
ファ１０８の出力信号１１は共にＬレベルとなり、前述
したように、その信号変化に応じて期間Ｔ305 （図３
（ｂ）参照）で動作電流が発生し電源電流が増大した
後、動作電流が消滅する。
【００５１】ここで、モード設定信号５１がＨレベルで
各トライステートバッファ１Ａ，１Ｂが共に出力活性状
態にあり、しかも各入力バッファ１０７，１０８が共に
正常に動作しＬレベルの信号１１４，１１５を出力して
いるので、トライステートバッファ１Ａ，１Ｂは共にＬ
レベルの信号を信号線１１６に出力する。しかも、ＡＮ
Ｄゲート２０もＬレベルの信号を信号線１１６に出力し
ているので、信号線１１６上で、トライステートバッフ
ァ１Ａ，１Ｂ及びＡＮＤゲート２０からの出力信号の衝
突はない。このような場合における各ＭＯＳトランジス
タのオン・オフ状態を見ると、３つのｐＭＯＳトランジ
スタＱP1，ＱP2，ＱP3は全てオフ状態にあり、一方、３
つのｎＭＯＳトランジスタＱN1，ＱN2，ＱN3は全てオン
状態にある。すなわち、電源端子３０から信号線１１６
を介してグランド端子４０に至る電流経路が上記３つの
ｐＭＯＳトランジスタによって遮断されているので、こ
の電流経路を通して電源電流が流れることはない。従っ
て、上記のように信号１１４，１１５の状態遷移に伴な
う動作電流が消滅した後の期間（図３（ｂ）における期
間Ｔ306 ）の電源端子３０には、静止電流が僅かに流れ
るのみである。この静止電流の大きさも、ＶIH試験にお
ける静止電流ＩP と同程度に微少である。
各トライステートバッファ１Ａ，１Ｂが共に出力活性状
態にあり、しかも各入力バッファ１０７，１０８が共に
正常に動作しＬレベルの信号１１４，１１５を出力して
いるので、トライステートバッファ１Ａ，１Ｂは共にＬ
レベルの信号を信号線１１６に出力する。しかも、ＡＮ
Ｄゲート２０もＬレベルの信号を信号線１１６に出力し
ているので、信号線１１６上で、トライステートバッフ
ァ１Ａ，１Ｂ及びＡＮＤゲート２０からの出力信号の衝
突はない。このような場合における各ＭＯＳトランジス
タのオン・オフ状態を見ると、３つのｐＭＯＳトランジ
スタＱP1，ＱP2，ＱP3は全てオフ状態にあり、一方、３
つのｎＭＯＳトランジスタＱN1，ＱN2，ＱN3は全てオン
状態にある。すなわち、電源端子３０から信号線１１６
を介してグランド端子４０に至る電流経路が上記３つの
ｐＭＯＳトランジスタによって遮断されているので、こ
の電流経路を通して電源電流が流れることはない。従っ
て、上記のように信号１１４，１１５の状態遷移に伴な
う動作電流が消滅した後の期間（図３（ｂ）における期
間Ｔ306 ）の電源端子３０には、静止電流が僅かに流れ
るのみである。この静止電流の大きさも、ＶIH試験にお
ける静止電流ＩP と同程度に微少である。
【００５２】これまでの説明はＬＳＩ１０１がＶIH試験
及びＶIL試験に「ＰＡＳＳ」した場合の動作説明である
が、次に、ＬＳＩ１０１が「ＦＡＩＬ」した場合の動作
を、図３（ｃ）を用いて説明する。仮にＶIH試験におい
て、入力バッファ１０７は正常に動作したが入力バッフ
ァが誤動作したものとする。すなわち、入力端子１０
２，１０３に与えるＶIH試験の規格電圧ＶstdHに対し入
力バッファ１０７のしきい値電圧は低く、入力バッファ
１０８のしきい値電圧は高い場合である。入力バッファ
１０７が正常動作するので、その出力信号１１４はＨレ
ベルとなり、トライステートバッファ１Ａは信号線１１
６をＨレベルに駆動する。しかし、誤動作した入力バッ
ファ１０８はその出力信号１１５をＬレベルとするの
で、トライステートバッファ１Ｂは信号線１１６をＬレ
ベルに駆動する。一方、ＡＮＤゲート２０は、信号線１
１６をＨレベルに駆動する。このような場合、３つのｐ
ＭＯＳトランジスタＱP1，ＱP2，ＱP3のうちトランジス
タＱP1，ＱP3がオン状態になり、トラジスタＱP2はオフ
状態になる。一方、３つのｎＭＯＳトランジスタＱN1，
ＱN2，ＱN3のうちトランジスタＱN1，ＱN3がオフ状態に
なり、トランジスタＱN2はオン状態になる。その結果、
電源端子３０から信号線１１６を介してグランド端子４
０に至る電流経路には、ｐＭＯＳトランジスタＱP1から
ｎＭＯＳトランジスタＱN2を通して流れる電流と、ｐＭ
ＯＳトランジスタＱP3からｎＭＯＳトランジスタＱN2を
通して流れる電流とが流れることになる。この電流は、
図３（ｃ）中の期間Ｔ303 に信号１１４，１１５の状態
遷移に伴って発生した動作電流が期間Ｔ307 に至って消
滅した後でも、入力端子１０２，１０３，６０への入力
信号のレベルに変化がない限り定常的に流れ次ける。こ
の電流をＩF1と記すこととする。この電流ＩF1は、電源
電圧及びｐＭＯＳトランジスタのオン抵抗とｎＭＯＳト
ランジスタのオン抵抗で決まるが、「ＰＡＳＳ」時の電
流ＩP に比べて桁違いに大きい。すなわち、図３
（ｂ），（ｃ）を参照して、ＶIH試験（期間Ｔ301 ）で
「ＦＡＩＬ」のときは、期間Ｔ307 に「ＰＡＳＳ」のと
きの電源電流ＩP よりずっと大きい電源電流ＩF1が流れ
る。
及びＶIL試験に「ＰＡＳＳ」した場合の動作説明である
が、次に、ＬＳＩ１０１が「ＦＡＩＬ」した場合の動作
を、図３（ｃ）を用いて説明する。仮にＶIH試験におい
て、入力バッファ１０７は正常に動作したが入力バッフ
ァが誤動作したものとする。すなわち、入力端子１０
２，１０３に与えるＶIH試験の規格電圧ＶstdHに対し入
力バッファ１０７のしきい値電圧は低く、入力バッファ
１０８のしきい値電圧は高い場合である。入力バッファ
１０７が正常動作するので、その出力信号１１４はＨレ
ベルとなり、トライステートバッファ１Ａは信号線１１
６をＨレベルに駆動する。しかし、誤動作した入力バッ
ファ１０８はその出力信号１１５をＬレベルとするの
で、トライステートバッファ１Ｂは信号線１１６をＬレ
ベルに駆動する。一方、ＡＮＤゲート２０は、信号線１
１６をＨレベルに駆動する。このような場合、３つのｐ
ＭＯＳトランジスタＱP1，ＱP2，ＱP3のうちトランジス
タＱP1，ＱP3がオン状態になり、トラジスタＱP2はオフ
状態になる。一方、３つのｎＭＯＳトランジスタＱN1，
ＱN2，ＱN3のうちトランジスタＱN1，ＱN3がオフ状態に
なり、トランジスタＱN2はオン状態になる。その結果、
電源端子３０から信号線１１６を介してグランド端子４
０に至る電流経路には、ｐＭＯＳトランジスタＱP1から
ｎＭＯＳトランジスタＱN2を通して流れる電流と、ｐＭ
ＯＳトランジスタＱP3からｎＭＯＳトランジスタＱN2を
通して流れる電流とが流れることになる。この電流は、
図３（ｃ）中の期間Ｔ303 に信号１１４，１１５の状態
遷移に伴って発生した動作電流が期間Ｔ307 に至って消
滅した後でも、入力端子１０２，１０３，６０への入力
信号のレベルに変化がない限り定常的に流れ次ける。こ
の電流をＩF1と記すこととする。この電流ＩF1は、電源
電圧及びｐＭＯＳトランジスタのオン抵抗とｎＭＯＳト
ランジスタのオン抵抗で決まるが、「ＰＡＳＳ」時の電
流ＩP に比べて桁違いに大きい。すなわち、図３
（ｂ），（ｃ）を参照して、ＶIH試験（期間Ｔ301 ）で
「ＦＡＩＬ」のときは、期間Ｔ307 に「ＰＡＳＳ」のと
きの電源電流ＩP よりずっと大きい電源電流ＩF1が流れ
る。
【００５３】又、別の状況を想定して、期間Ｔ302 での
ＶIL試験において、全ての入力端子が「ＦＡＩＬ」する
場合（すなわち、各入力端子に与えられるＬレベルのし
きい値電圧の規格値ＶstdLに対し、各入力バッファの入
力しきい値電圧の方が全て低い場合）を考える。この場
合、入力端子１０２，１０３にＶIL試験で満たすべき規
格電圧ＶILが印加されるが、入力バッファ１０７，１０
８が共に誤動作するために、信号１１４，１１５は共に
Ｈレベルになる。その結果、トライステートバッファ１
Ａ，１Ｂは共に、信号線１１６をＨレベルに駆動する。
一方、ＶIL試験時には、トライステートバッファ１Ａ，
１Ｂが出力すべき出力論理がＬレベルであることを指示
するため、入力端子６０にＬレベルの条件設定信号６１
が入力される。従ってＡＮＤゲート２０は、信号線１１
６をＬレベルに駆動する。その結果、トライステートバ
ッファ１Ａ，１Ｂの出力信号とＡＮＤゲート２０の出力
信号とが、信号線１１６上で衝突を起す。この場合、３
つのｐＭＯＳトランジスタＱP1，ＱP2，ＱP3のうちトラ
ンジスタＱP1，ＱP2がオン状態となり、トランジスタＱ
P3がオフ状態となる。一方、３つのｎＭＯＳトランジス
タＱN1，ＱN2，ＱN3のうちトランジスタＱN1，ＱN2がオ
フ状態となり、トランジスタＱN3がオン状態となる。従
ってこの場合には、図３（ｃ）の期間Ｔ308 になって内
部回路の動作に伴う動作電流が消滅した後でも、電源端
子３０から信号線１１６を介してグランド端子４０に至
る電流経路に、ｐＭＯＳトランジスタＱP1からｎＭＯＳ
トランジスタＱN3を通して流れる電流と、ｐＭＯＳトラ
ンジスタＱP2からｎＭＯＳトランジスタＱN3を通して流
れる電流とが定常的に流れることになる。この原因によ
る電源電流ＩF2も、前述したＶIH試験での「ＦＡＩＬ」
のときの電流ＩF1と同様に、「ＰＡＳＳ」のときの電流
ＩP に比べて桁違いに大きい。
ＶIL試験において、全ての入力端子が「ＦＡＩＬ」する
場合（すなわち、各入力端子に与えられるＬレベルのし
きい値電圧の規格値ＶstdLに対し、各入力バッファの入
力しきい値電圧の方が全て低い場合）を考える。この場
合、入力端子１０２，１０３にＶIL試験で満たすべき規
格電圧ＶILが印加されるが、入力バッファ１０７，１０
８が共に誤動作するために、信号１１４，１１５は共に
Ｈレベルになる。その結果、トライステートバッファ１
Ａ，１Ｂは共に、信号線１１６をＨレベルに駆動する。
一方、ＶIL試験時には、トライステートバッファ１Ａ，
１Ｂが出力すべき出力論理がＬレベルであることを指示
するため、入力端子６０にＬレベルの条件設定信号６１
が入力される。従ってＡＮＤゲート２０は、信号線１１
６をＬレベルに駆動する。その結果、トライステートバ
ッファ１Ａ，１Ｂの出力信号とＡＮＤゲート２０の出力
信号とが、信号線１１６上で衝突を起す。この場合、３
つのｐＭＯＳトランジスタＱP1，ＱP2，ＱP3のうちトラ
ンジスタＱP1，ＱP2がオン状態となり、トランジスタＱ
P3がオフ状態となる。一方、３つのｎＭＯＳトランジス
タＱN1，ＱN2，ＱN3のうちトランジスタＱN1，ＱN2がオ
フ状態となり、トランジスタＱN3がオン状態となる。従
ってこの場合には、図３（ｃ）の期間Ｔ308 になって内
部回路の動作に伴う動作電流が消滅した後でも、電源端
子３０から信号線１１６を介してグランド端子４０に至
る電流経路に、ｐＭＯＳトランジスタＱP1からｎＭＯＳ
トランジスタＱN3を通して流れる電流と、ｐＭＯＳトラ
ンジスタＱP2からｎＭＯＳトランジスタＱN3を通して流
れる電流とが定常的に流れることになる。この原因によ
る電源電流ＩF2も、前述したＶIH試験での「ＦＡＩＬ」
のときの電流ＩF1と同様に、「ＰＡＳＳ」のときの電流
ＩP に比べて桁違いに大きい。
【００５４】このように、本具体例においては、トライ
ステートバッファ１Ａ，１Ｂのうち１つでもＡＮＤゲー
ト２０が指定する論理と異なる論理の信号を出力すると
き、つまり複数の入力バッファの１つでもしきい値電圧
の規格値を満足しない場合には信号線１１６上で信号の
衝突が起り、信号線１１６をＨレベルに駆動している論
理ゲート側の電源端子３０から、Ｌレベルに駆動してい
る論理ゲート側のグランド端子に電流が流れ、電源電流
が定常的に増大する。本具体例では、前述の電源電流値
ＩP ，ＩF1，ＩF2を外部から測定することにより、ＶIH
試験およびＶIL試験における「ＰＡＳＳ」、「ＦＡＩ
Ｌ」を判定する。すなわち、図３（ｂ），（ｃ）の期間
Ｔ304 ，Ｔ306 ，Ｔ307 ，Ｔ308 内のタイミングＴS で
試験対象のＬＳＩの電源電流を測定し、全入力バッファ
の入力しきい値電圧が規格値を満足しているかどうかを
判定するのである。その場合の判定基準について、以下
に説明する。
ステートバッファ１Ａ，１Ｂのうち１つでもＡＮＤゲー
ト２０が指定する論理と異なる論理の信号を出力すると
き、つまり複数の入力バッファの１つでもしきい値電圧
の規格値を満足しない場合には信号線１１６上で信号の
衝突が起り、信号線１１６をＨレベルに駆動している論
理ゲート側の電源端子３０から、Ｌレベルに駆動してい
る論理ゲート側のグランド端子に電流が流れ、電源電流
が定常的に増大する。本具体例では、前述の電源電流値
ＩP ，ＩF1，ＩF2を外部から測定することにより、ＶIH
試験およびＶIL試験における「ＰＡＳＳ」、「ＦＡＩ
Ｌ」を判定する。すなわち、図３（ｂ），（ｃ）の期間
Ｔ304 ，Ｔ306 ，Ｔ307 ，Ｔ308 内のタイミングＴS で
試験対象のＬＳＩの電源電流を測定し、全入力バッファ
の入力しきい値電圧が規格値を満足しているかどうかを
判定するのである。その場合の判定基準について、以下
に説明する。
【００５５】ＬＳＩがＶIH試験およびＶIL試験を「ＰＡ
ＳＳ」した場合の電源電流値ＩP は前述の如く、その要
素はＭＯＳトランジスタのｐｎ接合リーク電流のみであ
り、その電流値は高集積度のＬＳＩであってもたかだか
１μＡ以内に納まる。次に、ＬＳＩがＶIH試験およびＶ
IL試験に「ＦＡＩＬ」した場合の電源電流について考え
る。この場合、電源電流値が最大となるのは、全入力バ
ッファのうちの半数が「ＰＡＳＳ」し、残りの半数が
「ＦＡＩＬ」する場合である。逆に電源電流が最少にな
るのは、全入力バッファのうち１つが「ＦＡＩＬ」した
場合と、全入力バッファが「ＦＡＩＬ」した場合であ
る。しかしいずれの場合にも、その電源電流の要素はＭ
ＯＳトランジスタのドレイン・ソース間を流れるチャネ
ル電流であるので、たとえ電源電流値が最少となる状況
ではあってもその大きさは１ｍＡを超えるものとなる。
従って、試験対象のＬＳＩが入力しきい値電圧試験に
「ＰＡＳＳ」したときの観測点ＴS における電源電流値
と、「ＦＡＩＬ」したときの観測点ＴS における電源電
流値とには１０００倍以上の差異があり、明確に区別で
きる。従って、両者の電流値の中間に判定基準の電流値
を設定すれば誤判定が起ることはない。具体的には、例
えばＬＳＩテスターの一般的機能である電源電流測定機
能を利用すれば、このような判定を効率的にしかも高精
度で容易に実現できる。
ＳＳ」した場合の電源電流値ＩP は前述の如く、その要
素はＭＯＳトランジスタのｐｎ接合リーク電流のみであ
り、その電流値は高集積度のＬＳＩであってもたかだか
１μＡ以内に納まる。次に、ＬＳＩがＶIH試験およびＶ
IL試験に「ＦＡＩＬ」した場合の電源電流について考え
る。この場合、電源電流値が最大となるのは、全入力バ
ッファのうちの半数が「ＰＡＳＳ」し、残りの半数が
「ＦＡＩＬ」する場合である。逆に電源電流が最少にな
るのは、全入力バッファのうち１つが「ＦＡＩＬ」した
場合と、全入力バッファが「ＦＡＩＬ」した場合であ
る。しかしいずれの場合にも、その電源電流の要素はＭ
ＯＳトランジスタのドレイン・ソース間を流れるチャネ
ル電流であるので、たとえ電源電流値が最少となる状況
ではあってもその大きさは１ｍＡを超えるものとなる。
従って、試験対象のＬＳＩが入力しきい値電圧試験に
「ＰＡＳＳ」したときの観測点ＴS における電源電流値
と、「ＦＡＩＬ」したときの観測点ＴS における電源電
流値とには１０００倍以上の差異があり、明確に区別で
きる。従って、両者の電流値の中間に判定基準の電流値
を設定すれば誤判定が起ることはない。具体的には、例
えばＬＳＩテスターの一般的機能である電源電流測定機
能を利用すれば、このような判定を効率的にしかも高精
度で容易に実現できる。
【００５６】次に、図１に示す第１の実施例の具体例２
として、論理ゲート１Ａ，１Ｂをトランスファーゲート
で構成し、論理ゲート２０をＡＮＤゲートで構成した例
について説明する。図４は、この具体例２の回路図であ
る。試験対象の各入力バッファ１０７，１０８は、一般
的な、ＣＭＯＳトランジスタ構成のインバータを縦列２
段接続したものである。従って本具体例においては、入
力バッファ１０７の出力段のＣＭＯＳインバータの出力
点と、入力バッファ１０８の出力段のＣＭＯＳインバー
タの出力点とがそれぞれ、トランスファーゲートのｎＭ
ＯＳトランジスタ１Ａ，１Ｂから信号線１１６をを介し
て、ＡＮＤゲート２０の出力段のＣＭＯＳインバータの
出力点に接続されていることになる。そして、各ｎＭＯ
Ｓトランジスタ（トランスファーゲート）１Ａ，１Ｂの
ゲート電極には、外部からの入力端子５０に印加される
モード設定信号５１が入力されている。従って、２つの
トランスファーゲート１Ａ，１Ｂはモード設定信号５１
をＨレベルに設定することにより、一括して出力活性状
態にされる。又、モード設定信号５１をＬレベルにする
ことにより遮断状態になり、一括して出力不活性状態に
なる。
として、論理ゲート１Ａ，１Ｂをトランスファーゲート
で構成し、論理ゲート２０をＡＮＤゲートで構成した例
について説明する。図４は、この具体例２の回路図であ
る。試験対象の各入力バッファ１０７，１０８は、一般
的な、ＣＭＯＳトランジスタ構成のインバータを縦列２
段接続したものである。従って本具体例においては、入
力バッファ１０７の出力段のＣＭＯＳインバータの出力
点と、入力バッファ１０８の出力段のＣＭＯＳインバー
タの出力点とがそれぞれ、トランスファーゲートのｎＭ
ＯＳトランジスタ１Ａ，１Ｂから信号線１１６をを介し
て、ＡＮＤゲート２０の出力段のＣＭＯＳインバータの
出力点に接続されていることになる。そして、各ｎＭＯ
Ｓトランジスタ（トランスファーゲート）１Ａ，１Ｂの
ゲート電極には、外部からの入力端子５０に印加される
モード設定信号５１が入力されている。従って、２つの
トランスファーゲート１Ａ，１Ｂはモード設定信号５１
をＨレベルに設定することにより、一括して出力活性状
態にされる。又、モード設定信号５１をＬレベルにする
ことにより遮断状態になり、一括して出力不活性状態に
なる。
【００５７】本具体例において、ＬＳＩ１０１がＶIH試
験に「ＰＡＳＳ」した場合、信号１１６は入力バッファ
１０７，１０８、更にＡＮＤゲート２０によって、Ｈレ
ベルに駆動される。すなわち信号線１１６で信号どうし
の衝突が起らないので、前述した具体例１におけると同
様に、電源端子３０から出力信号線１１６を介してグラ
ンド端子に至る電流経路はオフ状態の３つのｎＭＯＳト
ランジスタにより遮断され、図３（ｂ）の期間Ｔ304 に
おける電源電流はＭＯＳトランジスタのｐｎ接合のリー
ク電流のみとなり、１μＡ程度以内の小さな電流とな
る。
験に「ＰＡＳＳ」した場合、信号１１６は入力バッファ
１０７，１０８、更にＡＮＤゲート２０によって、Ｈレ
ベルに駆動される。すなわち信号線１１６で信号どうし
の衝突が起らないので、前述した具体例１におけると同
様に、電源端子３０から出力信号線１１６を介してグラ
ンド端子に至る電流経路はオフ状態の３つのｎＭＯＳト
ランジスタにより遮断され、図３（ｂ）の期間Ｔ304 に
おける電源電流はＭＯＳトランジスタのｐｎ接合のリー
ク電流のみとなり、１μＡ程度以内の小さな電流とな
る。
【００５８】これに対し、入力バッファ１０７がＶIH試
験に「ＦＡＩＬ」し、入力バッファ１０８が「ＰＡＳ
Ｓ」した場合は、入力バッファ１０７が信号線１１６を
Ｌレベルに駆動し、一方、入力バッファ１０８とＡＮＤ
ゲート２０とがＨレベルに駆動する。すなわち信号線１
１６上で信号の衝突が起る。この場合、入力バッファ１
０８の出力段のインバータのｐＭＯＳトランジスタとＡ
ＮＤゲート２０の出力段のインバータのｐＭＯＳトラン
ジスタとがオン状態にあり、又、入力バッファ１０７の
出力段のインバータのｎＭＯＳトランジスタがオン状態
にある。従って、電源端子３０から信号線１１６を介し
てグランド端子４０に至る電流経路には、入力バッファ
１０８から入力バッファ１０７に流れる電流と、ＡＮＤ
ゲート２０から入力バッファ１０７に流れる電流とが流
れ、図３（ｃ）の期間Ｔ307 における電源電流が定常的
に１ｍＡ程度以上に増大する。このようにして、ＶIH試
験における「ＰＡＳＳ」又は「ＦＡＩＬ」の判定を確実
に行うことができる。
験に「ＦＡＩＬ」し、入力バッファ１０８が「ＰＡＳ
Ｓ」した場合は、入力バッファ１０７が信号線１１６を
Ｌレベルに駆動し、一方、入力バッファ１０８とＡＮＤ
ゲート２０とがＨレベルに駆動する。すなわち信号線１
１６上で信号の衝突が起る。この場合、入力バッファ１
０８の出力段のインバータのｐＭＯＳトランジスタとＡ
ＮＤゲート２０の出力段のインバータのｐＭＯＳトラン
ジスタとがオン状態にあり、又、入力バッファ１０７の
出力段のインバータのｎＭＯＳトランジスタがオン状態
にある。従って、電源端子３０から信号線１１６を介し
てグランド端子４０に至る電流経路には、入力バッファ
１０８から入力バッファ１０７に流れる電流と、ＡＮＤ
ゲート２０から入力バッファ１０７に流れる電流とが流
れ、図３（ｃ）の期間Ｔ307 における電源電流が定常的
に１ｍＡ程度以上に増大する。このようにして、ＶIH試
験における「ＰＡＳＳ」又は「ＦＡＩＬ」の判定を確実
に行うことができる。
【００５９】又、ＶIL試験においては、入力端子にＬレ
ベルの条件設定信号６１を与え、入力バッファの出力す
べき信号がＬレベルであることを指定する。そして、こ
の指定に対し、全入力バッファが正常に動作してＬレベ
ルの信号を出力しているときは、信号線１１６上では信
号どうしの衝突が起らないので、図３（ｂ）中の期間Ｔ
306 における電源電流は１μＡ程度以下の僅かな電流と
なる。一方、入力バッファ１０７，１０８のうちいずれ
か１つでも「ＦＡＩＬ」して、Ｈレベルの信号を出力し
ていると、信号線１１６上で信号の衝突が起る。その場
合、電源端子３０からグランド端子４０迄の間には、
「ＦＡＩＬ」している入力バッファから他の正常な入力
バッファへの電流経路および、「ＦＡＩＬ」の入力バッ
ファからＡＮＤゲート２０への電流経路が形成される。
その結果、図３（ｃ）の期間Ｔ308における電源電流が
定常的に１ｍＡ程度以上に増大する。これにより、ＶIL
試験における「ＰＡＳＳ」又は「ＦＡＩＬ」の判定を確
実に行うことができる。
ベルの条件設定信号６１を与え、入力バッファの出力す
べき信号がＬレベルであることを指定する。そして、こ
の指定に対し、全入力バッファが正常に動作してＬレベ
ルの信号を出力しているときは、信号線１１６上では信
号どうしの衝突が起らないので、図３（ｂ）中の期間Ｔ
306 における電源電流は１μＡ程度以下の僅かな電流と
なる。一方、入力バッファ１０７，１０８のうちいずれ
か１つでも「ＦＡＩＬ」して、Ｈレベルの信号を出力し
ていると、信号線１１６上で信号の衝突が起る。その場
合、電源端子３０からグランド端子４０迄の間には、
「ＦＡＩＬ」している入力バッファから他の正常な入力
バッファへの電流経路および、「ＦＡＩＬ」の入力バッ
ファからＡＮＤゲート２０への電流経路が形成される。
その結果、図３（ｃ）の期間Ｔ308における電源電流が
定常的に１ｍＡ程度以上に増大する。これにより、ＶIL
試験における「ＰＡＳＳ」又は「ＦＡＩＬ」の判定を確
実に行うことができる。
【００６０】上述した具体例１及び具体例２において、
論理ゲート２０には２入力のＡＮＤゲートを用いたが、
これをＯＲゲートに変更することもできる。２入力ＯＲ
ゲートは一方の入力信号がＬレベルであるとき、他方の
入力信号を入力してこれと、同相の信号を出力するゲー
トと等価となって、その出力論理は一方の入力信号がＨ
レベルのときのＡＮＤゲートの出力論理と同一だからで
ある。但しその場合、論理ゲート２０としてのＯＲゲー
トには、モード設定信号５１の反転信号を入力する必要
がある。このようにすると、モード設定信号５１をＨレ
ベルしたとき、論理ゲート１Ａ，１Ｂとしてのトライス
テートバッファ又はトランスファーゲートと、論理ゲー
ト２０としてのＯＲゲートとは出力活性となり、具体例
１，具体例２と同様の動作をする。一方、モード設定信
号５１をＬレベルとしてＬＳＩのモードをノーマルモー
ドに設定すると、論理ゲート２０としてのＯＲゲートは
条件設定信号６１の如何に拘らずＨレベルの信号を出力
するが、このとき、論理ゲート１Ａ，１Ｂとしてのトラ
イステートバッファ又はトランスファーゲートがフロー
ティング状態となっているので、信号線１１６上での信
号衝突はない。つまり、電源電流の増大がないので、Ｌ
ＳＩとしての通常の信号処理動作には何ら差支えない。
論理ゲート２０には２入力のＡＮＤゲートを用いたが、
これをＯＲゲートに変更することもできる。２入力ＯＲ
ゲートは一方の入力信号がＬレベルであるとき、他方の
入力信号を入力してこれと、同相の信号を出力するゲー
トと等価となって、その出力論理は一方の入力信号がＨ
レベルのときのＡＮＤゲートの出力論理と同一だからで
ある。但しその場合、論理ゲート２０としてのＯＲゲー
トには、モード設定信号５１の反転信号を入力する必要
がある。このようにすると、モード設定信号５１をＨレ
ベルしたとき、論理ゲート１Ａ，１Ｂとしてのトライス
テートバッファ又はトランスファーゲートと、論理ゲー
ト２０としてのＯＲゲートとは出力活性となり、具体例
１，具体例２と同様の動作をする。一方、モード設定信
号５１をＬレベルとしてＬＳＩのモードをノーマルモー
ドに設定すると、論理ゲート２０としてのＯＲゲートは
条件設定信号６１の如何に拘らずＨレベルの信号を出力
するが、このとき、論理ゲート１Ａ，１Ｂとしてのトラ
イステートバッファ又はトランスファーゲートがフロー
ティング状態となっているので、信号線１１６上での信
号衝突はない。つまり、電源電流の増大がないので、Ｌ
ＳＩとしての通常の信号処理動作には何ら差支えない。
【００６１】又、具体例１及び具体例２では、条件設定
信号がＨレベルのときＶIH試験を行い、Ｌレベルのとき
ＶIL試験を行うように構成した。これは、人間の感覚上
違和感がないようにするためであって、若し逆に、条件
設定信号がＬレベルのときにＶIH試験を行い、Ｈレベル
のときＶIL試験を行うようにしてもよいのであれば、具
体例１及び具体例２における論理ゲート（ＡＮＤゲー
ト）２０を、ＮＡＮＤゲートで構成してトランジスタ数
を減少させることもできる。ＡＮＤゲートとＮＡＮＤゲ
ートとは共に、一方の入力信号がＨレベルのとき、出力
信号の論理が他方の論理によってのみ決まり、互いに反
転関係にある論理の信号を出力するからである。
信号がＨレベルのときＶIH試験を行い、Ｌレベルのとき
ＶIL試験を行うように構成した。これは、人間の感覚上
違和感がないようにするためであって、若し逆に、条件
設定信号がＬレベルのときにＶIH試験を行い、Ｈレベル
のときＶIL試験を行うようにしてもよいのであれば、具
体例１及び具体例２における論理ゲート（ＡＮＤゲー
ト）２０を、ＮＡＮＤゲートで構成してトランジスタ数
を減少させることもできる。ＡＮＤゲートとＮＡＮＤゲ
ートとは共に、一方の入力信号がＨレベルのとき、出力
信号の論理が他方の論理によってのみ決まり、互いに反
転関係にある論理の信号を出力するからである。
【００６２】更に又、具体例１及び具体例２における論
理ゲート２０をＮＯＲゲートで構成することもできる。
ＮＯＲゲートは一方の入力信号がＬレベルにあるとき、
他方の入力信号を反転させて出力するＮＯＴゲートと等
価になり、その出力論理は一方の入力信号がＨレベルの
ときのＮＡＮＤゲートの出力論理と同一であるからであ
る。
理ゲート２０をＮＯＲゲートで構成することもできる。
ＮＯＲゲートは一方の入力信号がＬレベルにあるとき、
他方の入力信号を反転させて出力するＮＯＴゲートと等
価になり、その出力論理は一方の入力信号がＨレベルの
ときのＮＡＮＤゲートの出力論理と同一であるからであ
る。
【００６３】これまで述べた具体例１及び具体例２にお
ける回路構成の特徴を抽出すると、以下のようになる。 論理ゲート２０は、その出力論理を外部からの条件設
定信号により所望の論理に設定できる。 論理ゲート１Ａ，１Ｂは、その出力論理が入力バッフ
ァの出力論理で決まり、入力バッファが外部からの入力
信号に対して正常に動作したとき（すなわち、期待どお
りの論理の信号を出力したとき）、論理ゲート２０の出
力信号と同相の信号を出力する。 論理ゲート１Ａ，１Ｂは、その出力の活性、不活性が
共通の制御信号により一括して制御される。
ける回路構成の特徴を抽出すると、以下のようになる。 論理ゲート２０は、その出力論理を外部からの条件設
定信号により所望の論理に設定できる。 論理ゲート１Ａ，１Ｂは、その出力論理が入力バッフ
ァの出力論理で決まり、入力バッファが外部からの入力
信号に対して正常に動作したとき（すなわち、期待どお
りの論理の信号を出力したとき）、論理ゲート２０の出
力信号と同相の信号を出力する。 論理ゲート１Ａ，１Ｂは、その出力の活性、不活性が
共通の制御信号により一括して制御される。
【００６４】上記のような条件を満たす論理ゲート１Ａ
（１Ｂ）と論理ゲート２０の組合せは、具体例１及び具
体例２に挙げたものに限られるものではない。例えば論
理ゲート１Ａ，１ＢにＡＮＤゲートを用い、論理ゲート
２０にＡＮＤゲートを用いてもよい。この場合は、論理
ゲート１Ａ，１Ｂとしての２入力ＡＮＤゲートの１つの
入力点にモード設定信号５１を入力する。このようにす
ると、ＡＮＤゲート１Ａ，１Ｂは、モード設定信号５１
がＨレベルのとき、各入力バッファ１０７，１０８の出
力信号１１４，１１５をそれぞれの入力信号とするゲー
トと等価の動作をする。一方、モード設定信号５１がＬ
レベルのときの出力論理は、入力バッファの出力論理に
拘りなくＬレベルの信号に固定される。すなわち、出力
の活性、不活性がモード設定信号５１によって一括制御
される。そして、出力活性のときの出力論理は入力バッ
ファの出力論理によって決まる。しかも、入力バッファ
１０７，１０８が正常に動作していれば、ＡＮＤゲート
１Ａ，１ＢとＡＮＤゲート２０とは同相信号を出力す
る。ここで、ＡＮＤゲートは一般に、図２中のＡＮＤゲ
ート２０に示されるように、ＮＡＮＤゲートの出力信号
を出力段のインバータで反転させて取出す構成となって
いる。すなわち、論理ゲート１Ａ，１Ｂ及び論理ゲート
２０を全てＡＮＤゲートで構成すると、各論理ゲート
（ＡＮＤゲート）の出力段のインバータが共通の信号線
１１６を駆動することになる。つまり、図２に示した具
体例２の回路構成と等価になる。従ってこの場合も具体
例１におけると同様に、全ての入力バッファが期待され
る所定の論理の信号を出力しているか否か、換言すれ
ば、全入力バッファのしきい値電圧が規格値を満足して
いるか否かを、電源電流の定常的な増大の有無により判
定できる。
（１Ｂ）と論理ゲート２０の組合せは、具体例１及び具
体例２に挙げたものに限られるものではない。例えば論
理ゲート１Ａ，１ＢにＡＮＤゲートを用い、論理ゲート
２０にＡＮＤゲートを用いてもよい。この場合は、論理
ゲート１Ａ，１Ｂとしての２入力ＡＮＤゲートの１つの
入力点にモード設定信号５１を入力する。このようにす
ると、ＡＮＤゲート１Ａ，１Ｂは、モード設定信号５１
がＨレベルのとき、各入力バッファ１０７，１０８の出
力信号１１４，１１５をそれぞれの入力信号とするゲー
トと等価の動作をする。一方、モード設定信号５１がＬ
レベルのときの出力論理は、入力バッファの出力論理に
拘りなくＬレベルの信号に固定される。すなわち、出力
の活性、不活性がモード設定信号５１によって一括制御
される。そして、出力活性のときの出力論理は入力バッ
ファの出力論理によって決まる。しかも、入力バッファ
１０７，１０８が正常に動作していれば、ＡＮＤゲート
１Ａ，１ＢとＡＮＤゲート２０とは同相信号を出力す
る。ここで、ＡＮＤゲートは一般に、図２中のＡＮＤゲ
ート２０に示されるように、ＮＡＮＤゲートの出力信号
を出力段のインバータで反転させて取出す構成となって
いる。すなわち、論理ゲート１Ａ，１Ｂ及び論理ゲート
２０を全てＡＮＤゲートで構成すると、各論理ゲート
（ＡＮＤゲート）の出力段のインバータが共通の信号線
１１６を駆動することになる。つまり、図２に示した具
体例２の回路構成と等価になる。従ってこの場合も具体
例１におけると同様に、全ての入力バッファが期待され
る所定の論理の信号を出力しているか否か、換言すれ
ば、全入力バッファのしきい値電圧が規格値を満足して
いるか否かを、電源電流の定常的な増大の有無により判
定できる。
【００６５】又、他の例として、論理ゲート１Ａ，１Ｂ
にＯＲゲートを用い、論理ゲート２０にＯＲゲートを用
いて構成してもよい。この場合は、それぞれのＯＲゲー
ト１Ａ，１Ｂ，２０の１つの入力点にモード設定信号５
１の反転信号を入力する。このようにすると、ＯＲゲー
ト１Ａ，１Ｂは共に、モード設定信号６１がＨレベルの
とき、入力バッファ１０７の出力信号１１４及び入力バ
ッファ１０８の出力信号１１５を入力とするゲートと等
価となる。一方、モード設定信号５１がＬレベルのと
き、ＯＲゲート１Ａ，１Ｂの出力論理は入力バッファ１
０７，１０８の出力論理の如何に拘りなく、Ｈレベルに
固定される。すなわち、出力の活性、不活性がモード設
定信号により一括制御され、出力活性のときの出力論理
が入力バッファの論理によって決まる。しかも、入力バ
ッファ１０７，１０８が正常に動作していれば、ＯＲゲ
ート１Ａ，１ＢとＯＲゲート２０とは同相信号を出力す
る。そして、ＯＲゲートは一般に、ＮＯＲゲートの出力
信号を出力段のインバータで反転させて取出す構成とな
っている。すなわち、論理ゲート１Ａ，１Ｂ，２０を全
てＯＲゲートで構成すると、各論理ゲート（ＯＲゲー
ト）の出力段のインバータが共通の信号線１１６を駆動
することなる。つまり、図２に示す具体例１の回路構成
と等価となる。従ってこの場合も、具体例１におけると
同様に、全ての入力バッファが期待される所定の論理の
信号を出力しているか否か、換言すれば、全入力バッフ
ァのしきい値電圧が規格値を満足しているか否かを、電
源電流の定常的な増大の有無により判定できる。
にＯＲゲートを用い、論理ゲート２０にＯＲゲートを用
いて構成してもよい。この場合は、それぞれのＯＲゲー
ト１Ａ，１Ｂ，２０の１つの入力点にモード設定信号５
１の反転信号を入力する。このようにすると、ＯＲゲー
ト１Ａ，１Ｂは共に、モード設定信号６１がＨレベルの
とき、入力バッファ１０７の出力信号１１４及び入力バ
ッファ１０８の出力信号１１５を入力とするゲートと等
価となる。一方、モード設定信号５１がＬレベルのと
き、ＯＲゲート１Ａ，１Ｂの出力論理は入力バッファ１
０７，１０８の出力論理の如何に拘りなく、Ｈレベルに
固定される。すなわち、出力の活性、不活性がモード設
定信号により一括制御され、出力活性のときの出力論理
が入力バッファの論理によって決まる。しかも、入力バ
ッファ１０７，１０８が正常に動作していれば、ＯＲゲ
ート１Ａ，１ＢとＯＲゲート２０とは同相信号を出力す
る。そして、ＯＲゲートは一般に、ＮＯＲゲートの出力
信号を出力段のインバータで反転させて取出す構成とな
っている。すなわち、論理ゲート１Ａ，１Ｂ，２０を全
てＯＲゲートで構成すると、各論理ゲート（ＯＲゲー
ト）の出力段のインバータが共通の信号線１１６を駆動
することなる。つまり、図２に示す具体例１の回路構成
と等価となる。従ってこの場合も、具体例１におけると
同様に、全ての入力バッファが期待される所定の論理の
信号を出力しているか否か、換言すれば、全入力バッフ
ァのしきい値電圧が規格値を満足しているか否かを、電
源電流の定常的な増大の有無により判定できる。
【００６６】次に、図１に示す第１の実施例において、
論理ゲート１Ａ，１Ｂにクロックドインバータを用い、
論理ゲート２０にＮＡＮＤゲートを用いた具体例３につ
いて説明する。図５は、本具体例の回路構成をトランジ
スタレベルで表した回路図である。但し、これまでと同
様に、図１中の内部回路１１３を図示省略して示す。図
５を参照して、クロックドインバータは例えばインバー
タ１Ａを例にとると、ｐＭＯＳトランジスタＱP1、ｎＭ
ＯＳトランジスタＱN1からなるＣＭＯＳインバータに対
して、電源端子３０との間にｐＭＯＳトランジスタＱP6
を接続しグランド端子４０との間にｎＭＯＳトランジス
タＱN6を介在させた構成となっている。ｐＭＯＳトラン
ジスタＱP1，ｎＭＯＳトランジスタＱN1の共通ゲート電
極にはデータ信号（この場合は、入力バッファ１０７の
出力信号１１４）を入力する。一方、ｐＭＯＳトランジ
スタＱP6，ｎＭＯＳトランジスタＱN6には、互いに逆相
の制御信号をゲート入力として与える。この場合は、ｎ
ＭＯＳトランジスタＱN6には入力端子５０に入力される
モード設定信号５１を与え、ｐＭＯＳトランジスタＱP6
に対してはモード設定信号５１の反転信号を入力する。
このようにすると、このクロッグドインバータ１Ａは、
モード設定信号５１がＨレベルであるときはトランジス
タＱP6，ＱN6が共にオン状態になるので通常のインバー
タと等価になり、信号１１４を反転して信号線１１６に
出力する。一方、モード設定信号５１がＬレベルのとき
はトランジスタＱP6，ＱN6が共にオフ状態になって、信
号１１４を遮断する。入力バッファ１０８の後段に設け
られたクロックドインバータ１Ｂも、上記のインバータ
１Ａと同じ構成である。従って、本具体例でも、クロッ
クドインバータ１Ａ，１Ｂは共通のモード設定信号によ
り、出力の活性、不活性を一括制御される。
論理ゲート１Ａ，１Ｂにクロックドインバータを用い、
論理ゲート２０にＮＡＮＤゲートを用いた具体例３につ
いて説明する。図５は、本具体例の回路構成をトランジ
スタレベルで表した回路図である。但し、これまでと同
様に、図１中の内部回路１１３を図示省略して示す。図
５を参照して、クロックドインバータは例えばインバー
タ１Ａを例にとると、ｐＭＯＳトランジスタＱP1、ｎＭ
ＯＳトランジスタＱN1からなるＣＭＯＳインバータに対
して、電源端子３０との間にｐＭＯＳトランジスタＱP6
を接続しグランド端子４０との間にｎＭＯＳトランジス
タＱN6を介在させた構成となっている。ｐＭＯＳトラン
ジスタＱP1，ｎＭＯＳトランジスタＱN1の共通ゲート電
極にはデータ信号（この場合は、入力バッファ１０７の
出力信号１１４）を入力する。一方、ｐＭＯＳトランジ
スタＱP6，ｎＭＯＳトランジスタＱN6には、互いに逆相
の制御信号をゲート入力として与える。この場合は、ｎ
ＭＯＳトランジスタＱN6には入力端子５０に入力される
モード設定信号５１を与え、ｐＭＯＳトランジスタＱP6
に対してはモード設定信号５１の反転信号を入力する。
このようにすると、このクロッグドインバータ１Ａは、
モード設定信号５１がＨレベルであるときはトランジス
タＱP6，ＱN6が共にオン状態になるので通常のインバー
タと等価になり、信号１１４を反転して信号線１１６に
出力する。一方、モード設定信号５１がＬレベルのとき
はトランジスタＱP6，ＱN6が共にオフ状態になって、信
号１１４を遮断する。入力バッファ１０８の後段に設け
られたクロックドインバータ１Ｂも、上記のインバータ
１Ａと同じ構成である。従って、本具体例でも、クロッ
クドインバータ１Ａ，１Ｂは共通のモード設定信号によ
り、出力の活性、不活性を一括制御される。
【００６７】ここで、今、モード設定信号５１をＨレベ
ルとして入力しきい値電圧試験の実行を指示したとす
る。クロックドインバータ１Ａ，１Ｂはそれぞれ、入力
バッファ１０７の出力信号１１４及び入力バッファ１０
８の出力信号１１５を入力とするＮＯＴゲートと等価と
なる。又、ＮＡＮＤゲート２０は、入力端子６０への条
件設定信号６１を入力とするＮＯＴゲートと等価にな
る。この状態で条件設定信号６１をＨレベルにしてＶIH
試験であることを指示すると、ＮＡＮＤゲート２０は、
トランジスタＱP3，ＱP4がオフ状態になり、トランジス
タＱN3，ＱN4がオン状態になるので、信号線１１６をＬ
レベルに駆動する。このとき、入力バッファ１０７，１
０８が共に正常に動作していれば、これらの入力バッフ
ァは入力端子１０２，１０３に印加された規格電圧に対
してＨレベルの信号を出力する。従って、２つのクロッ
クドインバータ１Ａ，１Ｂにおいてはトランジスタ
ＱP1，ＱP2がオフ状態になりトランジスタＱN1，ＱN2が
オン状態になる。従って、これら２つのインバータ１
Ａ，１Ｂは共に、信号線１１６をＬレベルに駆動する。
すなわち、信号線１１６上での信号の衝突はない。この
場合は、電源端子３０から信号線１１６を介してグラン
ド端子４０に至る電流経路が４つのｐＭＯＳトランジス
タＱP1，ＱP2，ＱP3，ＱP4によって遮断されるので、こ
の電流経路には電源電流は流れない。
ルとして入力しきい値電圧試験の実行を指示したとす
る。クロックドインバータ１Ａ，１Ｂはそれぞれ、入力
バッファ１０７の出力信号１１４及び入力バッファ１０
８の出力信号１１５を入力とするＮＯＴゲートと等価と
なる。又、ＮＡＮＤゲート２０は、入力端子６０への条
件設定信号６１を入力とするＮＯＴゲートと等価にな
る。この状態で条件設定信号６１をＨレベルにしてＶIH
試験であることを指示すると、ＮＡＮＤゲート２０は、
トランジスタＱP3，ＱP4がオフ状態になり、トランジス
タＱN3，ＱN4がオン状態になるので、信号線１１６をＬ
レベルに駆動する。このとき、入力バッファ１０７，１
０８が共に正常に動作していれば、これらの入力バッフ
ァは入力端子１０２，１０３に印加された規格電圧に対
してＨレベルの信号を出力する。従って、２つのクロッ
クドインバータ１Ａ，１Ｂにおいてはトランジスタ
ＱP1，ＱP2がオフ状態になりトランジスタＱN1，ＱN2が
オン状態になる。従って、これら２つのインバータ１
Ａ，１Ｂは共に、信号線１１６をＬレベルに駆動する。
すなわち、信号線１１６上での信号の衝突はない。この
場合は、電源端子３０から信号線１１６を介してグラン
ド端子４０に至る電流経路が４つのｐＭＯＳトランジス
タＱP1，ＱP2，ＱP3，ＱP4によって遮断されるので、こ
の電流経路には電源電流は流れない。
【００６８】一方、例えば入力バッファ１０７が「ＦＡ
ＩＬ」したとすると、クロックドインバータ１Ａの入力
信号のレベルが、本来ＨレベルであるところＬレベルに
なるので、トランジスタＱP1がオン状態にトランジスタ
ＱN1がオフ状態になって、このインバータ１Ａは信号線
１１６をＨレベルに駆動する。すなわち、信号線１１６
上で信号の衝突が起る。この場合は、ｐＭＯＳトランジ
スタＱP6，ＱP1→ｎＭＯＳトランジスタＱN2，ＱN7を流
れる電流と、ｐＭＯＳトランジスタＱP6，ＱP1→ｎＭＯ
ＳトランジスタＱN3，ＱN4を流れる電流とにより電源電
流が増大する。このように、電源電流の増大の有無によ
ってＶIH試験における「ＰＡＳＳ」又は「ＦＡＩＬ」を
明確に判定できる。
ＩＬ」したとすると、クロックドインバータ１Ａの入力
信号のレベルが、本来ＨレベルであるところＬレベルに
なるので、トランジスタＱP1がオン状態にトランジスタ
ＱN1がオフ状態になって、このインバータ１Ａは信号線
１１６をＨレベルに駆動する。すなわち、信号線１１６
上で信号の衝突が起る。この場合は、ｐＭＯＳトランジ
スタＱP6，ＱP1→ｎＭＯＳトランジスタＱN2，ＱN7を流
れる電流と、ｐＭＯＳトランジスタＱP6，ＱP1→ｎＭＯ
ＳトランジスタＱN3，ＱN4を流れる電流とにより電源電
流が増大する。このように、電源電流の増大の有無によ
ってＶIH試験における「ＰＡＳＳ」又は「ＦＡＩＬ」を
明確に判定できる。
【００６９】次に、ＶIL試験においては、条件設定信号
６１をＬレベルにして、各クロックドインバータ１Ａ，
１Ｂが信号線１１６にＨレベルの信号を出力すべきこと
を指示する。このとき、各入力バッファ１０７，１０８
が正常に動作していればクロックドインバータ１Ａ，１
Ｂの出力信号がＨレベルになるので、信号線１１６上で
の信号衝突はない。このとき電源端子３０から信号線１
１６を介してグランド端子４０に至る電流経路は、３つ
のｎＭＯＳトランジスタＱN1，ＱN2，ＱN3により遮断さ
れている。一方、例えば入力バッファ１０７が「ＦＡＩ
Ｌ」したとすると、信号１１４のレベルが本来Ｌレベル
であるところＨレベルになる。従って、クロックドイン
バータ１Ａは、ｐＭＯＳトランジスタＱP1がオフ状態と
なりｎＭＯＳトランジスタＱN1がオン状態となって、信
号線１１６にＬレベルの信号を出力する。すなわち、信
号線１１６上で信号衝突が起る。そしてこの場合、ｐＭ
ＯＳトランジスタＱP7，ＱP2→ｎＭＯＳトランジスタＱ
N1，ＱN6を流れる電流とｐＭＯＳトランジスタＱP4→ｎ
ＭＯＳトランジスタＱN1，ＱN6を流れる電流とにより、
電源電流が増大する。この電源電流の増大の有無によ
り、ＶIL試験における「ＰＡＳＳ」又は「ＦＡＩＬ」を
明確に判定できる。尚、本具体例３でも、具体例１及び
具体例２におけると同様に、論理ゲート２０としてのＮ
ＡＮＤゲートをＮＯＲゲート，ＡＮＤゲート或いはＯＲ
ゲートを用いて構成できる。
６１をＬレベルにして、各クロックドインバータ１Ａ，
１Ｂが信号線１１６にＨレベルの信号を出力すべきこと
を指示する。このとき、各入力バッファ１０７，１０８
が正常に動作していればクロックドインバータ１Ａ，１
Ｂの出力信号がＨレベルになるので、信号線１１６上で
の信号衝突はない。このとき電源端子３０から信号線１
１６を介してグランド端子４０に至る電流経路は、３つ
のｎＭＯＳトランジスタＱN1，ＱN2，ＱN3により遮断さ
れている。一方、例えば入力バッファ１０７が「ＦＡＩ
Ｌ」したとすると、信号１１４のレベルが本来Ｌレベル
であるところＨレベルになる。従って、クロックドイン
バータ１Ａは、ｐＭＯＳトランジスタＱP1がオフ状態と
なりｎＭＯＳトランジスタＱN1がオン状態となって、信
号線１１６にＬレベルの信号を出力する。すなわち、信
号線１１６上で信号衝突が起る。そしてこの場合、ｐＭ
ＯＳトランジスタＱP7，ＱP2→ｎＭＯＳトランジスタＱ
N1，ＱN6を流れる電流とｐＭＯＳトランジスタＱP4→ｎ
ＭＯＳトランジスタＱN1，ＱN6を流れる電流とにより、
電源電流が増大する。この電源電流の増大の有無によ
り、ＶIL試験における「ＰＡＳＳ」又は「ＦＡＩＬ」を
明確に判定できる。尚、本具体例３でも、具体例１及び
具体例２におけると同様に、論理ゲート２０としてのＮ
ＡＮＤゲートをＮＯＲゲート，ＡＮＤゲート或いはＯＲ
ゲートを用いて構成できる。
【００７０】これまでの具体例１〜具体例３は全て、信
号線１１６を直接駆動するのが、論理ゲート１Ａ，１Ｂ
の出力段のインバータである例であるが、勿論、このよ
うな回路形式の論理ゲートでなくてもよい。例えば、図
１中の論理ゲート１Ａ，１ＢにＮＡＮＤゲートを用い、
論理ゲート２０にＮＡＮＤゲートを用いても、これまで
の具体例と同様の効果を得ることができる。図６は、そ
のような構成の具体例４の回路図をトランジスタレベル
で表した図である。同図を参照して、ＮＡＮＤゲート１
Ａ，１Ｂはそれぞれ、モード設定信号５１がＨレベルの
とき、入力バッファ１０７，１０８の出力信号１１４，
１１５を入力とするＮＯＴゲートと等価である。モード
設定信号５１がＬレベルであれば、各ＮＡＮＤゲート１
Ａ，１Ｂの出力信号は信号１１４，１１５に拘りなく、
Ｈレベルに固定される。すなわち出力の活性、不活性を
モード設定信号５１により一括制御できる。
号線１１６を直接駆動するのが、論理ゲート１Ａ，１Ｂ
の出力段のインバータである例であるが、勿論、このよ
うな回路形式の論理ゲートでなくてもよい。例えば、図
１中の論理ゲート１Ａ，１ＢにＮＡＮＤゲートを用い、
論理ゲート２０にＮＡＮＤゲートを用いても、これまで
の具体例と同様の効果を得ることができる。図６は、そ
のような構成の具体例４の回路図をトランジスタレベル
で表した図である。同図を参照して、ＮＡＮＤゲート１
Ａ，１Ｂはそれぞれ、モード設定信号５１がＨレベルの
とき、入力バッファ１０７，１０８の出力信号１１４，
１１５を入力とするＮＯＴゲートと等価である。モード
設定信号５１がＬレベルであれば、各ＮＡＮＤゲート１
Ａ，１Ｂの出力信号は信号１１４，１１５に拘りなく、
Ｈレベルに固定される。すなわち出力の活性、不活性を
モード設定信号５１により一括制御できる。
【００７１】ここで、モード設定信号５１がＨレベルに
あって入力しきい値電圧試験を実行しているとして、３
つのＮＡＮＤゲート１Ａ，１Ｂ，２０が全て信号線１１
６をＨレベルに駆動して信号線１１６上での信号衝突が
ないとする。この場合は、ｎＭＯＳトランジスタＱN9，
ＱN11 ，ＱN4がオフ状態にあるので、電源端子３０から
信号線１１６を介してグランド端子４０に至る電流経路
は、それら３つのｎＭＯＳトランジスタによって遮断さ
れている。一方、３つのＮＡＮＤゲートが全て信号線１
１６をＬレベルに駆動しているとすると、ｐＭＯＳトラ
ンジスタＱP8，ＱP9，ＱP10 ，ＱP11 ，ＱP3，ＱP4がオ
フ状態にあるので、上記の電流経路はそれら６つのｐＭ
ＯＳトランジスタによって遮断されている。
あって入力しきい値電圧試験を実行しているとして、３
つのＮＡＮＤゲート１Ａ，１Ｂ，２０が全て信号線１１
６をＨレベルに駆動して信号線１１６上での信号衝突が
ないとする。この場合は、ｎＭＯＳトランジスタＱN9，
ＱN11 ，ＱN4がオフ状態にあるので、電源端子３０から
信号線１１６を介してグランド端子４０に至る電流経路
は、それら３つのｎＭＯＳトランジスタによって遮断さ
れている。一方、３つのＮＡＮＤゲートが全て信号線１
１６をＬレベルに駆動しているとすると、ｐＭＯＳトラ
ンジスタＱP8，ＱP9，ＱP10 ，ＱP11 ，ＱP3，ＱP4がオ
フ状態にあるので、上記の電流経路はそれら６つのｐＭ
ＯＳトランジスタによって遮断されている。
【００７２】これに対し、例えばＮＡＮＤゲート１Ａが
信号線１１６をＬレベルに駆動し、他のＮＡＮＤゲート
１Ｂ，２０が信号線１１６をＨレベルに駆動して信号の
衝突が起ったとすると、ＮＡＮＤゲート１ＡではｎＭＯ
ＳトランジスタＱN8，ＱN9がオン状態にあり、ＮＡＮＤ
ゲート１Ｂ，２０ではｐＭＯＳトランジスタＱP11 ，Ｑ
P4がオン状態にあるので、これらオン状態のｐＭＯＳト
ランジスタ及びオン状態のｎＭＯＳトランジスタを通し
て、ＮＡＮＤゲート１Ｂ，２０側の電源端子３０からＮ
ＡＮＤゲート１Ａ側のグランド端子４０に電流が流れ、
電源電流が増大する。逆に、例えばＮＡＮＤゲート１Ａ
が信号線１１６をＨレベルに駆動し、ＮＡＮＤゲート１
Ｂ，２０がＬレベルに駆動して信号衝突が起った場合
も、ＮＡＮＤゲートどうしであるので、上記の場合と同
様な現象が起り、電源電流が増大する。この場合は、Ｈ
レベルに駆動している方のＮＡＮＤゲート１ＡのｐＭＯ
ＳトランジスタＱP9から、Ｌレベルに駆動している方の
ＮＡＮＤゲート１Ｂ，２０のｎＭＯＳトランジスタＱ
N10 ，ＱN11 ，ＱN3，ＱN4を通して電流が流れ、電源電
流が増大する。
信号線１１６をＬレベルに駆動し、他のＮＡＮＤゲート
１Ｂ，２０が信号線１１６をＨレベルに駆動して信号の
衝突が起ったとすると、ＮＡＮＤゲート１ＡではｎＭＯ
ＳトランジスタＱN8，ＱN9がオン状態にあり、ＮＡＮＤ
ゲート１Ｂ，２０ではｐＭＯＳトランジスタＱP11 ，Ｑ
P4がオン状態にあるので、これらオン状態のｐＭＯＳト
ランジスタ及びオン状態のｎＭＯＳトランジスタを通し
て、ＮＡＮＤゲート１Ｂ，２０側の電源端子３０からＮ
ＡＮＤゲート１Ａ側のグランド端子４０に電流が流れ、
電源電流が増大する。逆に、例えばＮＡＮＤゲート１Ａ
が信号線１１６をＨレベルに駆動し、ＮＡＮＤゲート１
Ｂ，２０がＬレベルに駆動して信号衝突が起った場合
も、ＮＡＮＤゲートどうしであるので、上記の場合と同
様な現象が起り、電源電流が増大する。この場合は、Ｈ
レベルに駆動している方のＮＡＮＤゲート１ＡのｐＭＯ
ＳトランジスタＱP9から、Ｌレベルに駆動している方の
ＮＡＮＤゲート１Ｂ，２０のｎＭＯＳトランジスタＱ
N10 ，ＱN11 ，ＱN3，ＱN4を通して電流が流れ、電源電
流が増大する。
【００７３】図１に示す第１の実施例において、論理ゲ
ート１Ａ，１ＢにＮＯＲゲートを用い論理ゲート２０に
ＮＯＲゲートを用いて構成しても、これまで述べたと同
様の効果が得られる。図７は、そのような構成の具体例
５の回路図をトランジスタレベルで表した図である。２
入力のＮＯＲゲートは、一方の入力信号がＬレベルのと
き、他方の入力信号を反転して出力するＮＯＴゲートと
等価になる。又、一方の入力信号がＨレベルであれば、
出力論理はもう一方の入力信号の如何に拘りなくＬレベ
ルに固定される。すなわち、複数のＮＯＲゲートの出力
活性、不活性を共通の１つの信号で制御できる。本具体
例の場合は、図７に示すように、ＮＯＲゲート１Ａ，１
Ｂ，２０にモード設定信号５１の反転信号を与える。こ
のようにすると、モード設定信号５１をＨレベルにして
入力しきい値電圧試験の実行を指示すると、ＮＯＲゲー
ト１Ａ，１Ｂ，２０が出力活性状態になる。この状態
で、３つの論理ゲート１Ａ，１Ｂ，２０が全て信号線１
１６をＨレベルに駆動して、信号線１１６上での信号衝
突がないものとする。この場合は、６つのｎＭＯＳトラ
ンジスタＱN12 ，ＱN13 ，ＱN14 ，ＱN15 ，ＱN16 ，Ｑ
N17 がオフ状態にあるので、電源端子３０から信号線１
１６を介してグランド端子４０に至る電流経路はこれら
６つのｎＭＯＳトランジスタにより遮断され、電源電流
の増大は起らない。一方、上記３つのＮＯＲゲートが全
て信号線１１６をＬレベルに駆動して信号線上での信号
衝突がないものとすると、３つのｐＭＯＳトランジスタ
ＱP13 ，P15 ，ＱP17 がオフ状態にあるので、電源端子
３０から信号線１１６を介してグランド端子４０に至る
電流経路はこれら３つのｐＭＯＳトランジスタにより遮
断され、電源電流の増大はやはり起らない。
ート１Ａ，１ＢにＮＯＲゲートを用い論理ゲート２０に
ＮＯＲゲートを用いて構成しても、これまで述べたと同
様の効果が得られる。図７は、そのような構成の具体例
５の回路図をトランジスタレベルで表した図である。２
入力のＮＯＲゲートは、一方の入力信号がＬレベルのと
き、他方の入力信号を反転して出力するＮＯＴゲートと
等価になる。又、一方の入力信号がＨレベルであれば、
出力論理はもう一方の入力信号の如何に拘りなくＬレベ
ルに固定される。すなわち、複数のＮＯＲゲートの出力
活性、不活性を共通の１つの信号で制御できる。本具体
例の場合は、図７に示すように、ＮＯＲゲート１Ａ，１
Ｂ，２０にモード設定信号５１の反転信号を与える。こ
のようにすると、モード設定信号５１をＨレベルにして
入力しきい値電圧試験の実行を指示すると、ＮＯＲゲー
ト１Ａ，１Ｂ，２０が出力活性状態になる。この状態
で、３つの論理ゲート１Ａ，１Ｂ，２０が全て信号線１
１６をＨレベルに駆動して、信号線１１６上での信号衝
突がないものとする。この場合は、６つのｎＭＯＳトラ
ンジスタＱN12 ，ＱN13 ，ＱN14 ，ＱN15 ，ＱN16 ，Ｑ
N17 がオフ状態にあるので、電源端子３０から信号線１
１６を介してグランド端子４０に至る電流経路はこれら
６つのｎＭＯＳトランジスタにより遮断され、電源電流
の増大は起らない。一方、上記３つのＮＯＲゲートが全
て信号線１１６をＬレベルに駆動して信号線上での信号
衝突がないものとすると、３つのｐＭＯＳトランジスタ
ＱP13 ，P15 ，ＱP17 がオフ状態にあるので、電源端子
３０から信号線１１６を介してグランド端子４０に至る
電流経路はこれら３つのｐＭＯＳトランジスタにより遮
断され、電源電流の増大はやはり起らない。
【００７４】これに対し、例えばＮＯＲゲート１Ａが信
号線１１６をＨレベルに駆動し他のＮＯＲゲート１Ｂ，
２０がＬレベルに駆動して、信号線１１６上で信号衝突
が発生したとすると、ＮＯＲゲート１ＡではｐＭＯＳト
ランジスタＱP12 ，ＱP13 がオン状態にあり、ＮＯＲゲ
ート１Ｂ，２０では、ｎＭＯＳトランジスタＱN14 ，Ｑ
N16 がオン状態にあるのでこれらオン状態にあるトラン
ジスタを通して、ＮＯＲゲート１Ａ側の電源端子３０か
らＮＯＲゲート１Ｂ，２０側のグランド端子４０に電流
が流れ、電源電流が増大する。一方、例えばＮＯＲゲー
ト１Ａが信号線をＬレベルに駆動し他のＮＯＲゲート１
Ｂ，２０が信号線１１６をＨレベルに駆動して、信号の
衝突が発生したとする。この場合は、ＮＯＲゲート１Ａ
ではｎＭＯＳトランジスタＱN12 がオン状態となり、Ｎ
ＯＲゲート１Ｂ，２０では、ｐＭＯＳトランジスタＱ
P14 ，ＱP15 ，ＱP16 ，ＱP17 がオン状態になるので、
これらオン状態にあるトランジスタを通して、ＮＯＲゲ
ート１Ｂ，２０側の電源端子３０からＮＯＲゲート１Ａ
側のグランド端子に電流が流れ、電源電流がやはり増大
する。これにより、電源電流の増大の有無により入力し
きい値電圧試験の「ＰＡＳＳ」又は「ＦＡＩＬ」を明確
に判定できる。
号線１１６をＨレベルに駆動し他のＮＯＲゲート１Ｂ，
２０がＬレベルに駆動して、信号線１１６上で信号衝突
が発生したとすると、ＮＯＲゲート１ＡではｐＭＯＳト
ランジスタＱP12 ，ＱP13 がオン状態にあり、ＮＯＲゲ
ート１Ｂ，２０では、ｎＭＯＳトランジスタＱN14 ，Ｑ
N16 がオン状態にあるのでこれらオン状態にあるトラン
ジスタを通して、ＮＯＲゲート１Ａ側の電源端子３０か
らＮＯＲゲート１Ｂ，２０側のグランド端子４０に電流
が流れ、電源電流が増大する。一方、例えばＮＯＲゲー
ト１Ａが信号線をＬレベルに駆動し他のＮＯＲゲート１
Ｂ，２０が信号線１１６をＨレベルに駆動して、信号の
衝突が発生したとする。この場合は、ＮＯＲゲート１Ａ
ではｎＭＯＳトランジスタＱN12 がオン状態となり、Ｎ
ＯＲゲート１Ｂ，２０では、ｐＭＯＳトランジスタＱ
P14 ，ＱP15 ，ＱP16 ，ＱP17 がオン状態になるので、
これらオン状態にあるトランジスタを通して、ＮＯＲゲ
ート１Ｂ，２０側の電源端子３０からＮＯＲゲート１Ａ
側のグランド端子に電流が流れ、電源電流がやはり増大
する。これにより、電源電流の増大の有無により入力し
きい値電圧試験の「ＰＡＳＳ」又は「ＦＡＩＬ」を明確
に判定できる。
【００７５】このように、ＣＭＯＳトランジスタ構成の
複数の論理ゲートが出力点を共通の信号線に接続されて
いるとき、その信号線上でそれぞれの論理ゲートからの
出力信号が衝突を起すと、信号線をＨレベルに駆動して
いる論理ゲート側の電源端子からＬレベルに駆動してい
る論理ゲート側のグランド端子に電流が流れ電源電流が
増大する。この電源電流の増大分は信号衝突のない場合
に比べて１０００倍程度以上にもなるので、電源電流増
大の有無は明確に判定できる。本実施例はこのような現
象を利用して、全入力バッファに同一レベルの信号を印
加したとき、それぞれの入力バッファが期待される論理
の信号を出力しているか否かを、共通信号線上での信号
衝突の有無、すなわち電源電流の増大の有無に変換して
正確な判定を下している。
複数の論理ゲートが出力点を共通の信号線に接続されて
いるとき、その信号線上でそれぞれの論理ゲートからの
出力信号が衝突を起すと、信号線をＨレベルに駆動して
いる論理ゲート側の電源端子からＬレベルに駆動してい
る論理ゲート側のグランド端子に電流が流れ電源電流が
増大する。この電源電流の増大分は信号衝突のない場合
に比べて１０００倍程度以上にもなるので、電源電流増
大の有無は明確に判定できる。本実施例はこのような現
象を利用して、全入力バッファに同一レベルの信号を印
加したとき、それぞれの入力バッファが期待される論理
の信号を出力しているか否かを、共通信号線上での信号
衝突の有無、すなわち電源電流の増大の有無に変換して
正確な判定を下している。
【００７６】次に、本発明の第２の実施例について説明
する。これまで述べた第１の実施例は、入力バッファの
入力しきい値電圧が規格値を満たしているか否かを電源
電流の増大の有無に変換するもので、いわばスタティッ
ク動作型のものといえる。これに対し、第２の実施例
は、予め所定時間だけ充電または放電してデータを設定
した信号線にデータの変化が生じるか否かによって、全
入力バッファが入力しきい値電圧の規格を満足している
か否かを判定する、いわばダイナミック動作型というべ
きものである。従って、電圧を外部に取出し可能にした
モニター用信号線と、そのモニター用信号線を予め所定
時間充電または放電させるプリチャージ回路と、入力バ
ッファの出力信号に応じてモニター用信号線を放電また
は充電させるスイッチとを備えている。図８は、そのよ
うな構成の第２の実施例の一例（以下、具体例６と称す
る）の回路図である。図８を参照して、本具体例では、
入力バッファ１０７，１０８が試験対象のバッファであ
る。入力バッファ１０７は入力端子１０２に外部から印
加された入力信号を取り入れ、その入力信号と同相の出
力信号１１４をＣＭＯＳトランジスタ構成の内部回路１
１３に入力する。信号１１４は、内部回路１１３に入力
されて信号処理動作をさせる。入力バッファ１０８は同
様に、入力端子１０３に入力された信号をを受けて内部
回路１１３に伝達する。これまでの構成は、通常のＬＳ
Ｉの構成と同じである。
する。これまで述べた第１の実施例は、入力バッファの
入力しきい値電圧が規格値を満たしているか否かを電源
電流の増大の有無に変換するもので、いわばスタティッ
ク動作型のものといえる。これに対し、第２の実施例
は、予め所定時間だけ充電または放電してデータを設定
した信号線にデータの変化が生じるか否かによって、全
入力バッファが入力しきい値電圧の規格を満足している
か否かを判定する、いわばダイナミック動作型というべ
きものである。従って、電圧を外部に取出し可能にした
モニター用信号線と、そのモニター用信号線を予め所定
時間充電または放電させるプリチャージ回路と、入力バ
ッファの出力信号に応じてモニター用信号線を放電また
は充電させるスイッチとを備えている。図８は、そのよ
うな構成の第２の実施例の一例（以下、具体例６と称す
る）の回路図である。図８を参照して、本具体例では、
入力バッファ１０７，１０８が試験対象のバッファであ
る。入力バッファ１０７は入力端子１０２に外部から印
加された入力信号を取り入れ、その入力信号と同相の出
力信号１１４をＣＭＯＳトランジスタ構成の内部回路１
１３に入力する。信号１１４は、内部回路１１３に入力
されて信号処理動作をさせる。入力バッファ１０８は同
様に、入力端子１０３に入力された信号をを受けて内部
回路１１３に伝達する。これまでの構成は、通常のＬＳ
Ｉの構成と同じである。
【００７７】本具体例は、更に電圧モニター用信号線４
２４と、このモニター用信号線４２４を予め所定の時間
充電するためのプリチャージ回路４５１と、充電された
モニター用信号線４２４を入力バッファ１０７の出力信
号に応じて放電させる入力部４００と、外部からの制御
信号（モード設定信号５１及び条件設定信号６１）によ
り複数の入力部４００の活性、不活性を一括制御すると
共に、ＶIH試験とＶIL試験とを切換えるための試験信号
発生部４４０とを備えている。
２４と、このモニター用信号線４２４を予め所定の時間
充電するためのプリチャージ回路４５１と、充電された
モニター用信号線４２４を入力バッファ１０７の出力信
号に応じて放電させる入力部４００と、外部からの制御
信号（モード設定信号５１及び条件設定信号６１）によ
り複数の入力部４００の活性、不活性を一括制御すると
共に、ＶIH試験とＶIL試験とを切換えるための試験信号
発生部４４０とを備えている。
【００７８】モニター用信号線４２４には、その信号線
に表れるデータを保持するためのデータ保持部４５２が
設けられている。このデータ保持部４５２は、それぞれ
の入・出力点が互いに相手の出・入力点に接続された２
つのインバータ４１３，４１４からなる。モニター用信
号線４２４のデータは、出力バッファ４５３で電流増幅
され外部出力端子７０を介して外部に取り出される。
に表れるデータを保持するためのデータ保持部４５２が
設けられている。このデータ保持部４５２は、それぞれ
の入・出力点が互いに相手の出・入力点に接続された２
つのインバータ４１３，４１４からなる。モニター用信
号線４２４のデータは、出力バッファ４５３で電流増幅
され外部出力端子７０を介して外部に取り出される。
【００７９】プリチャージ回路４５１は、電源端子３０
とモニター用信号線４２４との間に設けられたｐＭＯＳ
トランジスタＱP18 のオン、オフによりモニター用信号
線４２４を電源電圧ＶDDに充電する。トランジスタＱ
P18 のオン、オフは２入力ＮＡＮＤゲート４１１の出力
信号レベルによって決まる。ＮＡＮＤゲート４１１は、
入力端子５０に入力されたモード設定信号５１を一方の
入力信号とし、モード設定信号５１を遅延素子４０９と
インバータとで遅延、反転させた信号をもう一方の入力
信号とする。
とモニター用信号線４２４との間に設けられたｐＭＯＳ
トランジスタＱP18 のオン、オフによりモニター用信号
線４２４を電源電圧ＶDDに充電する。トランジスタＱ
P18 のオン、オフは２入力ＮＡＮＤゲート４１１の出力
信号レベルによって決まる。ＮＡＮＤゲート４１１は、
入力端子５０に入力されたモード設定信号５１を一方の
入力信号とし、モード設定信号５１を遅延素子４０９と
インバータとで遅延、反転させた信号をもう一方の入力
信号とする。
【００８０】入力部４００は、モニター用信号線４２４
とグランド端子４０との間に設けられた２つのｎＭＯＳ
トランジスタＱN18 ，ＱN19 と、それぞれのトランジス
タのオン、オフを入力バッファ１０７の出力論理によっ
て制御する２つのＮＯＲゲート４０３，４０４からな
る。ｎＭＯＳトランジスタＱN18 のオン、オフを決める
ＮＯＲゲート４０３は、試験信号発生部４４０で生成さ
れる信号４２６と、入力バッファ１０７の出力信号１１
４を入力とする。ｎＭＯＳトランジスタＱN19 のオン、
オフを決めるＮＯＲゲート４０４は、試験信号発生部４
４０で生成される信号４２７と、信号１１４の反転信号
を入力とする。同様な入力部が、他の入力バッファ１０
８とモニター用信号線４２４との間に設けられている。
とグランド端子４０との間に設けられた２つのｎＭＯＳ
トランジスタＱN18 ，ＱN19 と、それぞれのトランジス
タのオン、オフを入力バッファ１０７の出力論理によっ
て制御する２つのＮＯＲゲート４０３，４０４からな
る。ｎＭＯＳトランジスタＱN18 のオン、オフを決める
ＮＯＲゲート４０３は、試験信号発生部４４０で生成さ
れる信号４２６と、入力バッファ１０７の出力信号１１
４を入力とする。ｎＭＯＳトランジスタＱN19 のオン、
オフを決めるＮＯＲゲート４０４は、試験信号発生部４
４０で生成される信号４２７と、信号１１４の反転信号
を入力とする。同様な入力部が、他の入力バッファ１０
８とモニター用信号線４２４との間に設けられている。
【００８１】試験信号発生部４４０は、入力端子５０に
入力されるモード設定信号５１と入力端子６０に入力さ
れる条件設定信号６１とを入力として、そのＮＡＮＤ論
理信号４２６を出力する２入力のＮＡＮＤゲート４１５
と、モード設定信号５１と条件設定信号６１の反転信号
とを入力として、それらのＮＡＮＤ論理信号４２７を出
力する２入力のＮＡＮＤゲート４１６とからなる。
入力されるモード設定信号５１と入力端子６０に入力さ
れる条件設定信号６１とを入力として、そのＮＡＮＤ論
理信号４２６を出力する２入力のＮＡＮＤゲート４１５
と、モード設定信号５１と条件設定信号６１の反転信号
とを入力として、それらのＮＡＮＤ論理信号４２７を出
力する２入力のＮＡＮＤゲート４１６とからなる。
【００８２】以下に、図９を用いて、本具体例における
入力しきい値電圧試験の実行方法とその場合の回路動作
を説明する。図９は、本具体例の動作時の電圧波形を示
すタイミングチャートである。同図を参照して、先ず、
ＶIH試験では、入力端子１０２，１０３にＨレベル入力
しきい値電圧の規格電圧ＶstdHを印加する。この状態
で、入力端子５０へのモード設定信号５１をＬレベルか
らＨレベルに変化させてノーマルモードからテストモー
ドに切換える。更に、入力端子６０への条件設定信号６
１をＨレベルにして、ＶIH試験を実行する（図９中の期
間Ｔ501 ）。すると、ＮＡＮＤゲート４１５は信号４２
６をＬレベルとし、ＮＡＮＤゲート４１６は信号４２７
をＨレベルとする。
入力しきい値電圧試験の実行方法とその場合の回路動作
を説明する。図９は、本具体例の動作時の電圧波形を示
すタイミングチャートである。同図を参照して、先ず、
ＶIH試験では、入力端子１０２，１０３にＨレベル入力
しきい値電圧の規格電圧ＶstdHを印加する。この状態
で、入力端子５０へのモード設定信号５１をＬレベルか
らＨレベルに変化させてノーマルモードからテストモー
ドに切換える。更に、入力端子６０への条件設定信号６
１をＨレベルにして、ＶIH試験を実行する（図９中の期
間Ｔ501 ）。すると、ＮＡＮＤゲート４１５は信号４２
６をＬレベルとし、ＮＡＮＤゲート４１６は信号４２７
をＨレベルとする。
【００８３】これによって、入力部４００のＮＯＲゲー
ト４０３は入力バッファ１０７の出力信号１１４を入力
信号とするＮＯＴゲートと等価になる。一方、入力部４
００のもう１つのＮＯＲゲート４０４は、Ｈレベルの信
号４２７が入力されるので、他方の入力の如何に拘らず
Ｌレベルの信号し、その結果、ｎＭＯＳトランジスタＱ
N19 が常にオフ状態となる。
ト４０３は入力バッファ１０７の出力信号１１４を入力
信号とするＮＯＴゲートと等価になる。一方、入力部４
００のもう１つのＮＯＲゲート４０４は、Ｈレベルの信
号４２７が入力されるので、他方の入力の如何に拘らず
Ｌレベルの信号し、その結果、ｎＭＯＳトランジスタＱ
N19 が常にオフ状態となる。
【００８４】又、プリチャージ回路４５１では、モード
設定信号５１がＨレベルに変化したことを受けて、遅延
素子４０９での遅延時間に相当する期間、ＮＡＮＤゲー
ト４１１の２つの入力信号が共にＨレベルとなる。その
結果、ＮＡＮＤゲート４１１はＬレベルのパルス信号を
発生し、そのＬレベルの期間だけｐＭＯＳトランジスタ
ＱP18 がオン状態となり、モニター用信号線４２４をＨ
レベル（電源電圧）にチャージする。
設定信号５１がＨレベルに変化したことを受けて、遅延
素子４０９での遅延時間に相当する期間、ＮＡＮＤゲー
ト４１１の２つの入力信号が共にＨレベルとなる。その
結果、ＮＡＮＤゲート４１１はＬレベルのパルス信号を
発生し、そのＬレベルの期間だけｐＭＯＳトランジスタ
ＱP18 がオン状態となり、モニター用信号線４２４をＨ
レベル（電源電圧）にチャージする。
【００８５】ここで、図９（ａ）を参照して、入力バッ
ファ１０７がＶIH試験において「ＰＡＳＳ」した場合、
すなわち入力端子１０２，１０３に印加されたＨレベル
規格電圧ＶstdHに対し入力バッファ１０７のしきい値電
圧の方が低くこの入力バッファが正常動作した場合は信
号１１４がＨレベルとなるので、入力部４００のＮＯＲ
ゲート４０３はｎＭＯＳトランジスタＱN18 のゲート入
力をＬレベルとし、このｎＭＯＳトランジスタをオフ状
態に維持する。従って、ｐＭＯＳトランジスタＱP18 に
よりＨレベルにチャージされた信号線４２４は、トラン
ジスタＱP18 によるチャージが遮断された後もデータ保
持部４５２によってＨレベルを維持し、出力バッファ４
１８は判定データである信号４２４のＨレベルを出力端
子４１９から外部に出力する。
ファ１０７がＶIH試験において「ＰＡＳＳ」した場合、
すなわち入力端子１０２，１０３に印加されたＨレベル
規格電圧ＶstdHに対し入力バッファ１０７のしきい値電
圧の方が低くこの入力バッファが正常動作した場合は信
号１１４がＨレベルとなるので、入力部４００のＮＯＲ
ゲート４０３はｎＭＯＳトランジスタＱN18 のゲート入
力をＬレベルとし、このｎＭＯＳトランジスタをオフ状
態に維持する。従って、ｐＭＯＳトランジスタＱP18 に
よりＨレベルにチャージされた信号線４２４は、トラン
ジスタＱP18 によるチャージが遮断された後もデータ保
持部４５２によってＨレベルを維持し、出力バッファ４
１８は判定データである信号４２４のＨレベルを出力端
子４１９から外部に出力する。
【００８６】次に、ＶIL試験（図９中の期間Ｔ502 ）に
おける動作を説明する。ＶIH試験から引続きＶIL試験を
行う場合は、モード設定信号５１を一旦Ｌレベルに変化
させた後、条件設定信号６１をＬレベルに変化させる。
そして、入力端子１０２，１０３にＬレベル入力しきい
値電圧の規格電圧ＶstdLを印加する。その後、モード設
定信号５１を再度Ｈレベルに変化させてＶIL試験を実行
する。
おける動作を説明する。ＶIH試験から引続きＶIL試験を
行う場合は、モード設定信号５１を一旦Ｌレベルに変化
させた後、条件設定信号６１をＬレベルに変化させる。
そして、入力端子１０２，１０３にＬレベル入力しきい
値電圧の規格電圧ＶstdLを印加する。その後、モード設
定信号５１を再度Ｈレベルに変化させてＶIL試験を実行
する。
【００８７】これによって、プリチャージ回路４５１
は、ＶIH試験のときと同様に、遅延素子４０９の遅延時
間に相当する期間だけモニター用信号線４２４をＨレベ
ルにチャージする。この場合、前サイクルＴ501 でのＶ
IH試験結果が「ＰＡＳＳ」であれば、信号線４２４のレ
ベルは、図９中に破線で示すように、元々Ｈレベルであ
る。
は、ＶIH試験のときと同様に、遅延素子４０９の遅延時
間に相当する期間だけモニター用信号線４２４をＨレベ
ルにチャージする。この場合、前サイクルＴ501 でのＶ
IH試験結果が「ＰＡＳＳ」であれば、信号線４２４のレ
ベルは、図９中に破線で示すように、元々Ｈレベルであ
る。
【００８８】ここで、試験信号発生部４４０では、条件
設定信号６１がＬレベルに変化するのを受けて、ＮＡＮ
Ｄゲート４１５が信号４２６をＨレベルにする。このＨ
レベルの信号４２６が入力部４００のＮＯＲゲート４０
３の出力を、入力バッファ１０７の出力信号１１４の如
何に拘らずＬレベルにするので、ｎＭＯＳトランジスタ
ＱN18 は常にオフ状態になる。一方、ＮＡＮＤゲート４
１６がＬレベルの信号４２７を出力する。その結果、入
力部４００のＮＯＲゲート４１４は、このＬレベルの信
号４２７により、入力バッファ１０７の出力信号の反転
信号を入力信号とするＮＯＴゲートと等価になる。
設定信号６１がＬレベルに変化するのを受けて、ＮＡＮ
Ｄゲート４１５が信号４２６をＨレベルにする。このＨ
レベルの信号４２６が入力部４００のＮＯＲゲート４０
３の出力を、入力バッファ１０７の出力信号１１４の如
何に拘らずＬレベルにするので、ｎＭＯＳトランジスタ
ＱN18 は常にオフ状態になる。一方、ＮＡＮＤゲート４
１６がＬレベルの信号４２７を出力する。その結果、入
力部４００のＮＯＲゲート４１４は、このＬレベルの信
号４２７により、入力バッファ１０７の出力信号の反転
信号を入力信号とするＮＯＴゲートと等価になる。
【００８９】この状態で、今、入力バッファ１０７がＶ
IL試験に「ＰＡＳＳ」したとする。すなわち、入力端子
１０２，１０３に印加された規格電圧ＶstdLに対し入力
バッファ１０７の入力しきい値電圧の方が高くこの入力
バッファが正常に動作したとする。図９（ａ）を参照し
て、この場合、入力バッファはＬレベルの信号１１４を
出力する。すると、ＮＯＲゲート４０４はこのＬレベル
の信号１１４を反転させたＨレベルの信号を受けて、ｎ
ＭＯＳトランジスタＱN19 のゲート入力をＬレベルに
し、このｎＭＯＳトランジスタＱN19 をオフ状態に保
つ。そして、ＶIH試験のときと同様に、プリチャージ回
路４５１のｐＭＯＳトランジスタＱP18 によってＨレベ
ルにチャージされた信号線４２４の電位はそのまま保た
れ、外部端子４１９からは出力バッファ４１８を介して
Ｈレベルの判定出力が出力される。
IL試験に「ＰＡＳＳ」したとする。すなわち、入力端子
１０２，１０３に印加された規格電圧ＶstdLに対し入力
バッファ１０７の入力しきい値電圧の方が高くこの入力
バッファが正常に動作したとする。図９（ａ）を参照し
て、この場合、入力バッファはＬレベルの信号１１４を
出力する。すると、ＮＯＲゲート４０４はこのＬレベル
の信号１１４を反転させたＨレベルの信号を受けて、ｎ
ＭＯＳトランジスタＱN19 のゲート入力をＬレベルに
し、このｎＭＯＳトランジスタＱN19 をオフ状態に保
つ。そして、ＶIH試験のときと同様に、プリチャージ回
路４５１のｐＭＯＳトランジスタＱP18 によってＨレベ
ルにチャージされた信号線４２４の電位はそのまま保た
れ、外部端子４１９からは出力バッファ４１８を介して
Ｈレベルの判定出力が出力される。
【００９０】これまでの動作説明は、ＶIH試験、ＶIL試
験で「ＰＡＳＳ」の場合に関するものであるが、次に試
験に「ＦＡＩＬ」する場合の動作説明を、この場合の電
圧波形を示す図９（ｂ）を参照して行う。先ず、期間Ｔ
503 でのＶIH試験で入力バッファ１０７がＨレベル入力
しきい値電圧の規格電圧ＶstdHを満たさない場合（すな
わち、規格電圧ＶstdHに対し入力バッファ１０７の入力
しきい値電圧の方が高い場合）を考える。この場合も、
先ず試験対象の入力バッファの全てに、規格電圧ＶstdH
を印加する。すると入力バッファ１０７が誤動作を起
し、信号１１４をＬレベルにする。ここで、モード設定
信号５１及び条件設定信号６１が共にＨレＴルとなり、
信号４２６をＬレベルとし信号４２７をＨレベルにする
ので、入力部４００のＮＯＲゲート４０３はｎＭＯＳト
ランジスタＱN18 のゲート入力をＨレベルにする。その
結果、このｎＭＯＳトランジスタＱN18 はオン状態にな
り、信号線４２４を接地電位（Ｌレベル）に駆動し続け
る。尚、ＮＯＲゲート４０４及びその出力信号によって
オン、オフを制御されるｎＭＯＳトランジスタＱN19の
動作は、前述のＶIH試験「ＰＡＳＳ」の場合と変わりな
く、ｎＭＯＳトランジスタＱN19 はオフ状態を保つ。
験で「ＰＡＳＳ」の場合に関するものであるが、次に試
験に「ＦＡＩＬ」する場合の動作説明を、この場合の電
圧波形を示す図９（ｂ）を参照して行う。先ず、期間Ｔ
503 でのＶIH試験で入力バッファ１０７がＨレベル入力
しきい値電圧の規格電圧ＶstdHを満たさない場合（すな
わち、規格電圧ＶstdHに対し入力バッファ１０７の入力
しきい値電圧の方が高い場合）を考える。この場合も、
先ず試験対象の入力バッファの全てに、規格電圧ＶstdH
を印加する。すると入力バッファ１０７が誤動作を起
し、信号１１４をＬレベルにする。ここで、モード設定
信号５１及び条件設定信号６１が共にＨレＴルとなり、
信号４２６をＬレベルとし信号４２７をＨレベルにする
ので、入力部４００のＮＯＲゲート４０３はｎＭＯＳト
ランジスタＱN18 のゲート入力をＨレベルにする。その
結果、このｎＭＯＳトランジスタＱN18 はオン状態にな
り、信号線４２４を接地電位（Ｌレベル）に駆動し続け
る。尚、ＮＯＲゲート４０４及びその出力信号によって
オン、オフを制御されるｎＭＯＳトランジスタＱN19の
動作は、前述のＶIH試験「ＰＡＳＳ」の場合と変わりな
く、ｎＭＯＳトランジスタＱN19 はオフ状態を保つ。
【００９１】一方、プリチャージ回路４５１では、ｐＭ
ＯＳトランジスタＱP18 が、遅延素子４０９の遅延時間
に相当する期間、信号線４２４をＨレベルにチャージし
ようとする。ところがこの場合、既に述べたように、入
力部４００のｎＭＯＳトランジスタＱN18 が信号線４２
４をＬレベルに駆動しようとしているので、信号線４２
４の電位は、このとき中間電位になる。しかしその後、
プリチャージ回路４５１による信号線４２４のＨレベル
へのチャージが終了すると、ｐＭＯＳトランジスタＱ
P18 がオフ状態になるのに対し、ｎＭＯＳトランジスタ
ＱN18 は信号線４２４をＬレベルに駆動し続けるので、
信号線４２４は結局Ｌレベルになる。その結果、出力端
子４１９からは、判定データであるＬレベルの信号が出
力バッファ４１８を介して出力される。
ＯＳトランジスタＱP18 が、遅延素子４０９の遅延時間
に相当する期間、信号線４２４をＨレベルにチャージし
ようとする。ところがこの場合、既に述べたように、入
力部４００のｎＭＯＳトランジスタＱN18 が信号線４２
４をＬレベルに駆動しようとしているので、信号線４２
４の電位は、このとき中間電位になる。しかしその後、
プリチャージ回路４５１による信号線４２４のＨレベル
へのチャージが終了すると、ｐＭＯＳトランジスタＱ
P18 がオフ状態になるのに対し、ｎＭＯＳトランジスタ
ＱN18 は信号線４２４をＬレベルに駆動し続けるので、
信号線４２４は結局Ｌレベルになる。その結果、出力端
子４１９からは、判定データであるＬレベルの信号が出
力バッファ４１８を介して出力される。
【００９２】以上の説明は、入力バッファ１０７のみが
ＶIH試験で「ＦＡＩＬ」した場合についてのものである
が、他の１つの入力バッファが「ＦＡＩＬ」した場合で
あっても、又、複数の入力バッファが同時に「ＦＡＩ
Ｌ」した場合であっても、入力部４００内のｎＭＯＳト
ランジスタＱN18 相当のｎＭＯＳトランジスタのうち少
なくとも１つがオン状態となれば、すなわち少くとも１
つの入力バッファが誤動作すれば、信号線４２４をＬレ
ベルに駆動するので、同様にして、出力端子４１９にＬ
レベルが出力される。
ＶIH試験で「ＦＡＩＬ」した場合についてのものである
が、他の１つの入力バッファが「ＦＡＩＬ」した場合で
あっても、又、複数の入力バッファが同時に「ＦＡＩ
Ｌ」した場合であっても、入力部４００内のｎＭＯＳト
ランジスタＱN18 相当のｎＭＯＳトランジスタのうち少
なくとも１つがオン状態となれば、すなわち少くとも１
つの入力バッファが誤動作すれば、信号線４２４をＬレ
ベルに駆動するので、同様にして、出力端子４１９にＬ
レベルが出力される。
【００９３】次に、図９（ｂ）中の期間Ｔ504 でのＶIL
試験において入力バッファ１０７が「ＦＡＩＬ」した場
合（すなわち、Ｌレベル入力しきい値電圧の規格電圧Ｖ
stdLに対し、入力バッファ１０７の入力しきい値電圧の
方が低い場合）を考える。この場合は、入力端子１０
２，１０３に規格電圧ＶstdLが印加されて入力バッファ
１０７が誤動作すると、この入力バッファはＨレベルの
信号１１４を出力する。このＨレベルの信号１１４はイ
ンバータによりＬレベル信号に反転され、入力部４００
のＮＯＲゲート４０４の一方の入力信号として入力され
る。一方、モード設定信号５１がＬレベルからＨレベル
に変化し、条件設定信号６１がＨレベルからＬレベルに
変化することによって、信号４２６はＨレベルになり信
号４２７はＨレベルになる。従って、ＮＯＲゲート４０
４は、２つの入力信号が共にＬレベルになるので、Ｈレ
ベルの信号を出力ｎＭＯＳトランジスタＱN19 のゲート
入力をＨレベルにする。その結果、入力部４０４内のｎ
ＭＯＳトランジスタＱN19 がオン状態になり、信号線４
２４を接地電位（Ｌレベル）に駆動する。以下、期間Ｔ
503 における動作と同様に、判定結果である信号線４２
４のＬレベル信号が、出力ハッファ４１８を介して出力
端子４１９から出力される。
試験において入力バッファ１０７が「ＦＡＩＬ」した場
合（すなわち、Ｌレベル入力しきい値電圧の規格電圧Ｖ
stdLに対し、入力バッファ１０７の入力しきい値電圧の
方が低い場合）を考える。この場合は、入力端子１０
２，１０３に規格電圧ＶstdLが印加されて入力バッファ
１０７が誤動作すると、この入力バッファはＨレベルの
信号１１４を出力する。このＨレベルの信号１１４はイ
ンバータによりＬレベル信号に反転され、入力部４００
のＮＯＲゲート４０４の一方の入力信号として入力され
る。一方、モード設定信号５１がＬレベルからＨレベル
に変化し、条件設定信号６１がＨレベルからＬレベルに
変化することによって、信号４２６はＨレベルになり信
号４２７はＨレベルになる。従って、ＮＯＲゲート４０
４は、２つの入力信号が共にＬレベルになるので、Ｈレ
ベルの信号を出力ｎＭＯＳトランジスタＱN19 のゲート
入力をＨレベルにする。その結果、入力部４０４内のｎ
ＭＯＳトランジスタＱN19 がオン状態になり、信号線４
２４を接地電位（Ｌレベル）に駆動する。以下、期間Ｔ
503 における動作と同様に、判定結果である信号線４２
４のＬレベル信号が、出力ハッファ４１８を介して出力
端子４１９から出力される。
【００９４】以上説明したように、本具体例において
は、ＶIH試験であれＶIL試験であれ、「ＰＡＳＳ」の場
合、すなわち全入力バッファが規格電圧を満たしていれ
ば判定出力信号はＨレベルのままであり、一方、「ＦＡ
ＩＬ」であれば、判定出力信号はＬレベルに反転する。
しかもこの場合、「ＰＡＳＳ」又は「ＦＡＩＬ」に対す
る判定出力信号の論理値は、図１６に示した従来例５と
は異なって、入力バッファの数やＶIH試験であるかＶIL
試験であるかというような試験条件に左右されることな
く、常に一義的に定まる。上述したように、本具体例
は、出力端子４１９から出力される判定出力信号のレベ
ルを外部から観測する構成となっているが、具体的には
例えばＬＳＩテスターが備え得ているファンクションテ
スト機能を使用すれば、容易に入力しきい値電圧試験を
実行できる。
は、ＶIH試験であれＶIL試験であれ、「ＰＡＳＳ」の場
合、すなわち全入力バッファが規格電圧を満たしていれ
ば判定出力信号はＨレベルのままであり、一方、「ＦＡ
ＩＬ」であれば、判定出力信号はＬレベルに反転する。
しかもこの場合、「ＰＡＳＳ」又は「ＦＡＩＬ」に対す
る判定出力信号の論理値は、図１６に示した従来例５と
は異なって、入力バッファの数やＶIH試験であるかＶIL
試験であるかというような試験条件に左右されることな
く、常に一義的に定まる。上述したように、本具体例
は、出力端子４１９から出力される判定出力信号のレベ
ルを外部から観測する構成となっているが、具体的には
例えばＬＳＩテスターが備え得ているファンクションテ
スト機能を使用すれば、容易に入力しきい値電圧試験を
実行できる。
【００９５】尚、モニター用信号線４２４に設けたデー
タ保持部４５２は、本実施例がダイナミック動作型のも
のであることに鑑みて設けたものであって、信号線４２
４のデータを長期間確実に保持する作用をする。しかし
ながら、これまでの説明から明かなように、このデータ
保持部４５２は特にこれを設けなくても、本実施例にお
ける作用、効果は何ら損われるものではない。又、本具
体例では、外部出力端子４１９と出力バッファ４１８と
は、入力しきい値電圧試験のための専用端子、専用バッ
ファとしているが、ＬＳＩの通常の信号処理動作に使用
される出力バッファと外部出力端子とを利用してもよ
い。この場合は例えば、出力バッファの前段に、モニタ
ー用信号線４２４からの判定結果信号を被選択信号の１
つとするセレクタを設け、モード設定信号５１がＨレベ
ルになったとき信号線４２４の信号が選択されるような
構成とすればよい。
タ保持部４５２は、本実施例がダイナミック動作型のも
のであることに鑑みて設けたものであって、信号線４２
４のデータを長期間確実に保持する作用をする。しかし
ながら、これまでの説明から明かなように、このデータ
保持部４５２は特にこれを設けなくても、本実施例にお
ける作用、効果は何ら損われるものではない。又、本具
体例では、外部出力端子４１９と出力バッファ４１８と
は、入力しきい値電圧試験のための専用端子、専用バッ
ファとしているが、ＬＳＩの通常の信号処理動作に使用
される出力バッファと外部出力端子とを利用してもよ
い。この場合は例えば、出力バッファの前段に、モニタ
ー用信号線４２４からの判定結果信号を被選択信号の１
つとするセレクタを設け、モード設定信号５１がＨレベ
ルになったとき信号線４２４の信号が選択されるような
構成とすればよい。
【００９６】上述の具体例５は、モニター用信号線の電
位をプリチャージ回路で予め電源電圧ＶDDに充電してお
き、入力バッファがしきい値電圧試験に「ＦＡＩＬ」の
とき信号線が放電されるように構成したものであるが、
逆に、信号線を予め接地電位に放電させておいて、その
放電された信号線のレベルが充電されるか否かによって
入力バッファの「ＰＡＳＳ」又は「ＦＡＩＬ」を判定す
るように構成することもできる。図１０は、そのように
構成した第２の実施例の他の具体例（以下、具体例７と
称する）の回路図である。図１０を参照して、本具体例
は、試験対象の入力バッファと、その入力バッファから
の信号を受けて通常の信号処理を行う内部回路１１３に
加えて、モニター用信号線４２４と、この信号線４２４
を予め接地電位に放電させるプリチャージ回路６０１
と、放電させられた信号線４２４を入力バッファからの
信号に応じて電源電位に充電する入力部６００と、外部
からの制御信号（入力端子５０へのモード設定信号５１
及び入力端子６０への条件設定信号６１）により複数の
入力部６００の出力活性、不活性を一括制御すると共
に、ＶIH試験とＶIL試験とを切換える試験信号発生部６
０２とを備えている。
位をプリチャージ回路で予め電源電圧ＶDDに充電してお
き、入力バッファがしきい値電圧試験に「ＦＡＩＬ」の
とき信号線が放電されるように構成したものであるが、
逆に、信号線を予め接地電位に放電させておいて、その
放電された信号線のレベルが充電されるか否かによって
入力バッファの「ＰＡＳＳ」又は「ＦＡＩＬ」を判定す
るように構成することもできる。図１０は、そのように
構成した第２の実施例の他の具体例（以下、具体例７と
称する）の回路図である。図１０を参照して、本具体例
は、試験対象の入力バッファと、その入力バッファから
の信号を受けて通常の信号処理を行う内部回路１１３に
加えて、モニター用信号線４２４と、この信号線４２４
を予め接地電位に放電させるプリチャージ回路６０１
と、放電させられた信号線４２４を入力バッファからの
信号に応じて電源電位に充電する入力部６００と、外部
からの制御信号（入力端子５０へのモード設定信号５１
及び入力端子６０への条件設定信号６１）により複数の
入力部６００の出力活性、不活性を一括制御すると共
に、ＶIH試験とＶIL試験とを切換える試験信号発生部６
０２とを備えている。
【００９７】モニター用信号線４２４に表れる判定結果
のデータはデータ保持部６０３により保持されると同時
に、インバータ６０４を介して出力端子７０から外部に
取出される。データ保持部６０３は信号線４２４と電源
端子３０との間に設けられたｐＭＯＳトランジスタＱ
P20 からなり、インバータ６０４の出力信号をゲート入
力とする。インバータ６０４は判定結果の出力論理が、
「ＰＡＳＳ」のときＨレベルになり「ＦＡＩＬ」のとき
Ｌレベルとなって、具体例６における出力論理と一致す
るようにするためのものである。又、判定出力信号を外
部に出力するための電流増幅を行う。
のデータはデータ保持部６０３により保持されると同時
に、インバータ６０４を介して出力端子７０から外部に
取出される。データ保持部６０３は信号線４２４と電源
端子３０との間に設けられたｐＭＯＳトランジスタＱ
P20 からなり、インバータ６０４の出力信号をゲート入
力とする。インバータ６０４は判定結果の出力論理が、
「ＰＡＳＳ」のときＨレベルになり「ＦＡＩＬ」のとき
Ｌレベルとなって、具体例６における出力論理と一致す
るようにするためのものである。又、判定出力信号を外
部に出力するための電流増幅を行う。
【００９８】プリチャージ回路６０１は、グランド端子
４０とモニター用信号線４２４との間に設けられたｎＭ
ＯＳトランジスタＱN20 のオン、オフにより信号線４２
４をグランド電位に放電させる。トランジスタＱN20 の
オン、オフは２入力ＮＯＲゲート６１５の出力信号レベ
ルによって決まる。ＮＯＲゲート６１５は、入力端子５
０に入力されたモード設定信号５１をインバータで反転
させた信号を一方の入力信号とし、モード設定信号５１
を遅延素子６１３で遅延させた信号をもう一方の入力信
号とする。
４０とモニター用信号線４２４との間に設けられたｎＭ
ＯＳトランジスタＱN20 のオン、オフにより信号線４２
４をグランド電位に放電させる。トランジスタＱN20 の
オン、オフは２入力ＮＯＲゲート６１５の出力信号レベ
ルによって決まる。ＮＯＲゲート６１５は、入力端子５
０に入力されたモード設定信号５１をインバータで反転
させた信号を一方の入力信号とし、モード設定信号５１
を遅延素子６１３で遅延させた信号をもう一方の入力信
号とする。
【００９９】入力部６００は、モニター用信号線４２４
と電源端子３０との間に設けられたｐＭＯＳトランジス
タＱP19 と、出力点がトランジスタＱP19 のゲート電極
に接続された２入力のＮＡＮＤゲート６０９と、入力バ
ッファ１０７の出力信号１１４又はその反転信号のいず
れか一方を選択して出力するセレクタ６０７とからな
る。セレクタ６０７は、試験信号発生部６０２が生成し
た信号６２４がＬレベルのとき信号１１４を選択し、信
号６２４がＨレベルのとき信号１１４の反転信号を選択
してＮＡＮＤゲート６０９に入力する。ＮＡＮＤゲート
６０９は、モード設定信号５１とセレクタ６０７の出力
信号とのＮＡＮＤ論理信号をｐＭＯＳトランジスタＱ
P19 のゲート入力として印加する。同様の入力部が、他
の入力バッファ１０８とモニター用信号線４２４との間
に設けられている。
と電源端子３０との間に設けられたｐＭＯＳトランジス
タＱP19 と、出力点がトランジスタＱP19 のゲート電極
に接続された２入力のＮＡＮＤゲート６０９と、入力バ
ッファ１０７の出力信号１１４又はその反転信号のいず
れか一方を選択して出力するセレクタ６０７とからな
る。セレクタ６０７は、試験信号発生部６０２が生成し
た信号６２４がＬレベルのとき信号１１４を選択し、信
号６２４がＨレベルのとき信号１１４の反転信号を選択
してＮＡＮＤゲート６０９に入力する。ＮＡＮＤゲート
６０９は、モード設定信号５１とセレクタ６０７の出力
信号とのＮＡＮＤ論理信号をｐＭＯＳトランジスタＱ
P19 のゲート入力として印加する。同様の入力部が、他
の入力バッファ１０８とモニター用信号線４２４との間
に設けられている。
【０１００】試験信号発生部４４０は、入力端子５０に
入力されるモード設定信号５１と入力端子６０に入力さ
れる条件設定信号６１とを入力として、そのＡＮＤ論理
信号４２４を出力する２入力のＡＮＤゲート６１７から
なる。
入力されるモード設定信号５１と入力端子６０に入力さ
れる条件設定信号６１とを入力として、そのＡＮＤ論理
信号４２４を出力する２入力のＡＮＤゲート６１７から
なる。
【０１０１】以下に、図１１を参照して、本具体例にお
ける入力しきい値電圧試験の実行方法と回路動作を説明
する。図１１は、本具体例の回路動作時の電圧波形を表
すタイミングチャートであって、図１１（ａ）が試験に
「ＰＡＳＳ」の場合、図１１（ｂ）が「ＦＡＩＬ」の場
合の波形である。先ず、ＶIH試験では、入力端子１０
２，１０３に、Ｈレベル入力しきい値電圧の規格電圧Ｖ
stdHを印加する。次に、モード設定信号５１及び条件設
定信号６１をＨレベルに変化させ、ＶIH試験の開始を指
示する。すると、ＡＮＤゲート６１７が信号６２４をＨ
レベルとするので、セレクタ６０７は入力信号として入
力バッファ１０７の出力信号１１４の反転信号を選択す
る。一方、モード設定信号５１がＨレベルであるので、
入力部６００のＮＡＮＤゲート６０９は一方の入力信号
がＨレベルとなり、セレクタ６０７の出力信号を入力信
号とするＮＯＴゲートと等価になっている。
ける入力しきい値電圧試験の実行方法と回路動作を説明
する。図１１は、本具体例の回路動作時の電圧波形を表
すタイミングチャートであって、図１１（ａ）が試験に
「ＰＡＳＳ」の場合、図１１（ｂ）が「ＦＡＩＬ」の場
合の波形である。先ず、ＶIH試験では、入力端子１０
２，１０３に、Ｈレベル入力しきい値電圧の規格電圧Ｖ
stdHを印加する。次に、モード設定信号５１及び条件設
定信号６１をＨレベルに変化させ、ＶIH試験の開始を指
示する。すると、ＡＮＤゲート６１７が信号６２４をＨ
レベルとするので、セレクタ６０７は入力信号として入
力バッファ１０７の出力信号１１４の反転信号を選択す
る。一方、モード設定信号５１がＨレベルであるので、
入力部６００のＮＡＮＤゲート６０９は一方の入力信号
がＨレベルとなり、セレクタ６０７の出力信号を入力信
号とするＮＯＴゲートと等価になっている。
【０１０２】ここで、図１１（ａ）を参照して、入力バ
ッファ１０７正常に動作した（つまり、入力端子１０
２，１０３に印加された規格電圧ＶstdHに対し、入力バ
ッファ１０７のしきい値電圧の方が低い）ならば、この
入力バッファ１０７の出力信号１１４がＨレベルになる
ので、セレクタ６０７の出力信号はＬレベルになる。従
って、ＮＡＮＤゲート６０９はＨレベルの信号をｐＭＯ
ＳトランジスタＱP19 のゲート電極に入力し、このトラ
ンジスタＱP19 をオフ状態にする。従って、電源端子３
０からモニター用信号線４２４の間の充電経路は、遮断
される。
ッファ１０７正常に動作した（つまり、入力端子１０
２，１０３に印加された規格電圧ＶstdHに対し、入力バ
ッファ１０７のしきい値電圧の方が低い）ならば、この
入力バッファ１０７の出力信号１１４がＨレベルになる
ので、セレクタ６０７の出力信号はＬレベルになる。従
って、ＮＡＮＤゲート６０９はＨレベルの信号をｐＭＯ
ＳトランジスタＱP19 のゲート電極に入力し、このトラ
ンジスタＱP19 をオフ状態にする。従って、電源端子３
０からモニター用信号線４２４の間の充電経路は、遮断
される。
【０１０３】これと同時に、プリチャージ回路６０１で
は、モード設定信号５１がＨレベルに変化したことによ
って、ＮＯＲゲート６１５の出力点には遅延素子６１３
の遅延時間に相当する期間、Ｈレベルのパルス信号が表
れる。ｎＭＯＳトランジスタＱN20 はこのＨレベルのパ
ルス信号によりオン状態になり、モニター用信号線４２
４をＬレベル（接地電位）に放電させる。
は、モード設定信号５１がＨレベルに変化したことによ
って、ＮＯＲゲート６１５の出力点には遅延素子６１３
の遅延時間に相当する期間、Ｈレベルのパルス信号が表
れる。ｎＭＯＳトランジスタＱN20 はこのＨレベルのパ
ルス信号によりオン状態になり、モニター用信号線４２
４をＬレベル（接地電位）に放電させる。
【０１０４】このとき、試験対象の全ての入力バッファ
がＶIH試験を「ＰＡＳＳ」すれば、信号線４２４にはｎ
ＭＯＳトランジスタＱN20 により放電されたＬレベル
が、データ保持部６０４のｐＭＯＳトランジスタＱP20
によって保持される。このＬレベルの判定出力信号はイ
ンバータ６３１によりＨレベルに反転され、出力端子７
０から外部に出力される。
がＶIH試験を「ＰＡＳＳ」すれば、信号線４２４にはｎ
ＭＯＳトランジスタＱN20 により放電されたＬレベル
が、データ保持部６０４のｐＭＯＳトランジスタＱP20
によって保持される。このＬレベルの判定出力信号はイ
ンバータ６３１によりＨレベルに反転され、出力端子７
０から外部に出力される。
【０１０５】一方、図１１（ｂ）を参照して、ＶIH試験
に「ＦＡＩＬ」した場合（つまり、入力端子１０２，１
０３に印加した規格電圧ＶstdHに対し、入力バッファ１
０７のしきい値電圧の方が高い場合）、入力バッファ１
０７はＬレベルの信号１１４を出力する。既に述べたよ
うに、セレクタ６０７は信号１１４の反転信号を選択し
ているので、その出力信号がＨレベルになる。ＮＡＮＤ
ゲート６０９はセレクタからのＨレベル信号とＨレベル
のモード設定信号５１とによって、Ｌレベルの信号をｐ
ＭＯＳトランジスタＱP19 のゲート入力として与え、こ
のトランジスタＱP19 をオン状態にする。その結果、モ
ニター用信号線４２４の電位は電源電位ＶDDと接地電位
との中間の値になるが、プリチャージ回路６０１による
放電が終了した後は、電源電位ＶDDにフル充電されてＨ
レベルになる。このＨレベルの判定出力データは、デー
タ保持部６０４によって保持されると共に、インバータ
６０１によりＬレベルに反転されて出力端子７０から外
部に出力される。このように、全入力バッファのうち少
なくとも１つの入力バッファがＶIH試験に「ＦＡＩＬ」
すると、モニター用信号線に対する放電が十分に行われ
ないと共に、放電時間終了後にはその信号線が電源電位
に充電され、結果として、「ＦＡＩＬ」を示すＬレベル
の判定出力信号が外部に出力される。
に「ＦＡＩＬ」した場合（つまり、入力端子１０２，１
０３に印加した規格電圧ＶstdHに対し、入力バッファ１
０７のしきい値電圧の方が高い場合）、入力バッファ１
０７はＬレベルの信号１１４を出力する。既に述べたよ
うに、セレクタ６０７は信号１１４の反転信号を選択し
ているので、その出力信号がＨレベルになる。ＮＡＮＤ
ゲート６０９はセレクタからのＨレベル信号とＨレベル
のモード設定信号５１とによって、Ｌレベルの信号をｐ
ＭＯＳトランジスタＱP19 のゲート入力として与え、こ
のトランジスタＱP19 をオン状態にする。その結果、モ
ニター用信号線４２４の電位は電源電位ＶDDと接地電位
との中間の値になるが、プリチャージ回路６０１による
放電が終了した後は、電源電位ＶDDにフル充電されてＨ
レベルになる。このＨレベルの判定出力データは、デー
タ保持部６０４によって保持されると共に、インバータ
６０１によりＬレベルに反転されて出力端子７０から外
部に出力される。このように、全入力バッファのうち少
なくとも１つの入力バッファがＶIH試験に「ＦＡＩＬ」
すると、モニター用信号線に対する放電が十分に行われ
ないと共に、放電時間終了後にはその信号線が電源電位
に充電され、結果として、「ＦＡＩＬ」を示すＬレベル
の判定出力信号が外部に出力される。
【０１０６】次に、ＶIL試験の場合は、モード設定信号
５１を一旦Ｌレベルに設定した後、入力端子１０２，１
０３にＬレベル入力しきい値電圧の規格電圧ＶstdLを印
加する。次に、条件設定信号６１をＬレベルに変化させ
モード設定信号５１を再度Ｈレベルに変化させて、ＶIL
試験の開始を指示する。すると、ＡＮＤゲート６１７が
信号６２４をＬレベルとするので、セレクタ６０７は入
力信号として入力バッファ１０７の出力信号１１４を選
択する。一方、モード設定信号５１がＨレベルであるの
で、入力部６００のＮＡＮＤゲート６０９は一方の入力
信号がＨレベルとなり、セレクタ６０７の出力信号（つ
まり、信号１１４）を入力信号とするＮＯＴゲートと等
価になっている。
５１を一旦Ｌレベルに設定した後、入力端子１０２，１
０３にＬレベル入力しきい値電圧の規格電圧ＶstdLを印
加する。次に、条件設定信号６１をＬレベルに変化させ
モード設定信号５１を再度Ｈレベルに変化させて、ＶIL
試験の開始を指示する。すると、ＡＮＤゲート６１７が
信号６２４をＬレベルとするので、セレクタ６０７は入
力信号として入力バッファ１０７の出力信号１１４を選
択する。一方、モード設定信号５１がＨレベルであるの
で、入力部６００のＮＡＮＤゲート６０９は一方の入力
信号がＨレベルとなり、セレクタ６０７の出力信号（つ
まり、信号１１４）を入力信号とするＮＯＴゲートと等
価になっている。
【０１０７】ここで、図１１（ａ）を参照して、入力バ
ッファ１０７が正常に動作した（すなわち、入力端子１
０２，１０３に印加された規格電圧ＶstdLに対し、入力
バッファ１０７のしきい値電圧の方が高い）ならば、入
力バッファ１０７の出力信号１１４がＬレベルになるか
ら、セレクタ６０７の出力信号はＬレベルになる。従っ
て、ＮＡＮＤゲート６０９はＨレベルの信号をｐＭＯＳ
トランジスタＱP19 のゲート電極に入力し、このトラン
シスタＱP19 をオフ状態にする。その結果、電源端子３
０からモニター用信号線４２４の間の充電経路は、遮断
される。
ッファ１０７が正常に動作した（すなわち、入力端子１
０２，１０３に印加された規格電圧ＶstdLに対し、入力
バッファ１０７のしきい値電圧の方が高い）ならば、入
力バッファ１０７の出力信号１１４がＬレベルになるか
ら、セレクタ６０７の出力信号はＬレベルになる。従っ
て、ＮＡＮＤゲート６０９はＨレベルの信号をｐＭＯＳ
トランジスタＱP19 のゲート電極に入力し、このトラン
シスタＱP19 をオフ状態にする。その結果、電源端子３
０からモニター用信号線４２４の間の充電経路は、遮断
される。
【０１０８】一方、モード設定信号５１がＨレベルに変
化したことを受けて、ＶIH試験におけると同様に、遅延
素子６１３の遅延時間に相当する期間、プリチャージ回
路６０１がモニター用信号線４２４をＬレベル（接地電
位）に放電させる。
化したことを受けて、ＶIH試験におけると同様に、遅延
素子６１３の遅延時間に相当する期間、プリチャージ回
路６０１がモニター用信号線４２４をＬレベル（接地電
位）に放電させる。
【０１０９】このとき、試験対象の全ての入力バッファ
がＶIL試験を「ＰＡＳＳ」すれば、信号線４２４にはｎ
ＭＯＳトランジスタＱN20 により放電されたＬレベル
が、データ保持部６０４のｐＭＯＳトランジスタＱP20
によって保持される。このＬレベルの判定出力信号はイ
ンバータ６３１によりＨレベルに反転され、出力端子７
０から外部に出力される。
がＶIL試験を「ＰＡＳＳ」すれば、信号線４２４にはｎ
ＭＯＳトランジスタＱN20 により放電されたＬレベル
が、データ保持部６０４のｐＭＯＳトランジスタＱP20
によって保持される。このＬレベルの判定出力信号はイ
ンバータ６３１によりＨレベルに反転され、出力端子７
０から外部に出力される。
【０１１０】一方、図１１（ｂ）を参照して、ＶIL試験
に「ＦＡＩＬ」した場合（つまり、入力端子１０２，１
０３に印加した規格電圧ＶstdHに対し、入力バッファ１
０７のしきい値電圧の方が低い場合）、入力バッファ１
０７はＨレベルの信号１１４を出力する。既に述べたよ
うに、セレクタ６０７は信号１１４を選択しているの
で、その出力信号がＨレベルになる。ＮＡＮＤゲート６
０９はセレクタからのＨレベル信号とＨレベルのモード
設定信号５１とによって、Ｌレベルの信号をｐＭＯＳト
ランジスタＱP19 のゲート入力として与え、このトラン
ジスタＱP19 をオン状態にする。その結果、モニター用
信号線４２４の電位は電源電位ＶDDと接地電位との中間
の電位になるが、プリチャージ回路６０１による放電が
終了した後は、電源電位ＶDDにフル充電されてＨレベル
になる。このＨレベルの判定出力データは、データ保持
部６０４によって保持されると共に、インバータ６０１
によりＬレベルに反転されて出力端子７０から外部に出
力される。このように、全入力バッファのうち少なくと
も１つの入力バッファがＶIL試験に「ＦＡＩＬ」する
と、モニター用信号線に対する放電が十分に行われない
と共に、放電時間終了後にはその信号線が電源電位に充
電され、結果として、「ＦＡＩＬ」を示すＬレベルの判
定出力信号が外部に出力される。
に「ＦＡＩＬ」した場合（つまり、入力端子１０２，１
０３に印加した規格電圧ＶstdHに対し、入力バッファ１
０７のしきい値電圧の方が低い場合）、入力バッファ１
０７はＨレベルの信号１１４を出力する。既に述べたよ
うに、セレクタ６０７は信号１１４を選択しているの
で、その出力信号がＨレベルになる。ＮＡＮＤゲート６
０９はセレクタからのＨレベル信号とＨレベルのモード
設定信号５１とによって、Ｌレベルの信号をｐＭＯＳト
ランジスタＱP19 のゲート入力として与え、このトラン
ジスタＱP19 をオン状態にする。その結果、モニター用
信号線４２４の電位は電源電位ＶDDと接地電位との中間
の電位になるが、プリチャージ回路６０１による放電が
終了した後は、電源電位ＶDDにフル充電されてＨレベル
になる。このＨレベルの判定出力データは、データ保持
部６０４によって保持されると共に、インバータ６０１
によりＬレベルに反転されて出力端子７０から外部に出
力される。このように、全入力バッファのうち少なくと
も１つの入力バッファがＶIL試験に「ＦＡＩＬ」する
と、モニター用信号線に対する放電が十分に行われない
と共に、放電時間終了後にはその信号線が電源電位に充
電され、結果として、「ＦＡＩＬ」を示すＬレベルの判
定出力信号が外部に出力される。
【０１１１】このように、本具体例においても、出力端
子７０に表れるデータがＨレベルであれば「ＰＡＳ
Ｓ」、Ｌレベルであれば「ＦＡＩＬ」と、一義的に判定
を下すことができる。
子７０に表れるデータがＨレベルであれば「ＰＡＳ
Ｓ」、Ｌレベルであれば「ＦＡＩＬ」と、一義的に判定
を下すことができる。
【０１１２】
【発明の効果】以上説明したように、本発明によれば、
入力バッファの出力信号を入力信号とする論理ゲートの
出力点と、試験条件の切換えを行う論理ゲートの出力と
を同一の信号線に接続することにより、入力しきい値電
圧試験に「ＰＡＳＳ」時の電源電流と「ＦＡＩＬ」時の
電源電流との間に明確な差異を設けることができ、試験
の合否を正確に判定できる。又、ＬＳＩの外部入力端子
数（試験対象の入力バッファ数）がどれだけ多数であっ
ても、そのうちのただ一個の入力バッファが誤動作すれ
ばこれを直ちに確実に判定できる。このことにより、最
悪の特性をもつ入力バッファの実力（個々のＬＳＩにお
ける最悪の入力しきい値電圧を、多数のＬＳＩについて
測定したときの分布状態）も容易に測定できる。
入力バッファの出力信号を入力信号とする論理ゲートの
出力点と、試験条件の切換えを行う論理ゲートの出力と
を同一の信号線に接続することにより、入力しきい値電
圧試験に「ＰＡＳＳ」時の電源電流と「ＦＡＩＬ」時の
電源電流との間に明確な差異を設けることができ、試験
の合否を正確に判定できる。又、ＬＳＩの外部入力端子
数（試験対象の入力バッファ数）がどれだけ多数であっ
ても、そのうちのただ一個の入力バッファが誤動作すれ
ばこれを直ちに確実に判定できる。このことにより、最
悪の特性をもつ入力バッファの実力（個々のＬＳＩにお
ける最悪の入力しきい値電圧を、多数のＬＳＩについて
測定したときの分布状態）も容易に測定できる。
【０１１３】又、本発明によれば、モニター用信号線に
プリチャージ回路で予めデータを設定し、少なくとも一
個の入力バッファが誤動作したときに、モニター用信号
線のデータを反転させるように構成することにより、試
験対象の入力バッファの数やＶIH試験であるかＶIL試験
であるかなどの試験条件に拘りなく、外部に出力された
判定結果の出力論理から常に一義的に合否を判定でき
る。
プリチャージ回路で予めデータを設定し、少なくとも一
個の入力バッファが誤動作したときに、モニター用信号
線のデータを反転させるように構成することにより、試
験対象の入力バッファの数やＶIH試験であるかＶIL試験
であるかなどの試験条件に拘りなく、外部に出力された
判定結果の出力論理から常に一義的に合否を判定でき
る。
【０１１４】本発明によれば、試験の実行に必要な、各
入力端子（試験対象の入力端子およびモード設定信号、
試験条件設定信号入力用の入力端子）への信号入力制御
および合否判定をＬＳＩテスターに行わせるとき、使用
するテストプログラム及びテストパターンは、本発明が
適用された全製品に対して共通ベース化できる。従っ
て、テストプログラム、テストパターン作成のための工
数を大幅に削減し、ＬＳＩのコストを削減することがで
きる。
入力端子（試験対象の入力端子およびモード設定信号、
試験条件設定信号入力用の入力端子）への信号入力制御
および合否判定をＬＳＩテスターに行わせるとき、使用
するテストプログラム及びテストパターンは、本発明が
適用された全製品に対して共通ベース化できる。従っ
て、テストプログラム、テストパターン作成のための工
数を大幅に削減し、ＬＳＩのコストを削減することがで
きる。
【０１１５】又、従来の技術によれば、テストパターン
のサイクル数は入力端子数（試験対象の入力バッファ
数）に依存して、少なくとも数十万サイクルを必要とし
ていたのに対し、本発明によれば、試験は入力端子数に
依らず２サイクルで完了する。すなわち試験時間の大幅
短縮が可能であり、ＬＳＩのコスト削減に大きな効果を
発揮する。
のサイクル数は入力端子数（試験対象の入力バッファ
数）に依存して、少なくとも数十万サイクルを必要とし
ていたのに対し、本発明によれば、試験は入力端子数に
依らず２サイクルで完了する。すなわち試験時間の大幅
短縮が可能であり、ＬＳＩのコスト削減に大きな効果を
発揮する。
【０１１６】更、本発明のＬＳＩは、大きな駆動能力を
必要としない小規模な論理回路で構成でき、しかも入力
バッファから生成する信号は一本の配線にワイヤードＯ
Ｒで接続される。従って本発明によれば、配線数を増大
させることがない。又、試験実行を指示するためのモー
ド設定信号にとして、ＬＳＩの試験のために通常設けら
れる既存のモード設定信号を用いることが可能であるの
で、入力しきい値試験のための端子を特に設けなくても
試験を実行できる。すなわち、チップ面積延いてはチッ
プの外形寸法を大型化させることがないので、高集積度
のＬＳＩに用いて特に有効である。
必要としない小規模な論理回路で構成でき、しかも入力
バッファから生成する信号は一本の配線にワイヤードＯ
Ｒで接続される。従って本発明によれば、配線数を増大
させることがない。又、試験実行を指示するためのモー
ド設定信号にとして、ＬＳＩの試験のために通常設けら
れる既存のモード設定信号を用いることが可能であるの
で、入力しきい値試験のための端子を特に設けなくても
試験を実行できる。すなわち、チップ面積延いてはチッ
プの外形寸法を大型化させることがないので、高集積度
のＬＳＩに用いて特に有効である。
【図１】本発明の第１の実施例の回路構成を示すブロッ
ク図である。
ク図である。
【図２】本発明の第１の実施例の具体例１の回路図をト
ランジスタレベルで表した図である。
ランジスタレベルで表した図である。
【図３】図２に示す具体例１の動作時の波形を示すタイ
ミングチャート図である。
ミングチャート図である。
【図４】本発明の第１の実施例の具体例２の回路図であ
る。
る。
【図５】本発明の第１の実施例の具体例３の回路図をト
ランジスタレベルで表した図である。
ランジスタレベルで表した図である。
【図６】本発明の第１の実施例の具体例４の回路図をト
ランジスタレベルで表した図である。
ランジスタレベルで表した図である。
【図７】本発明の第１の実施例の具体例５の回路図をト
ランジスタレベルで表した図である。
ランジスタレベルで表した図である。
【図８】本発明の第２の実施例の具体例６の回路図をト
ランジスタレベルで表した図である。
ランジスタレベルで表した図である。
【図９】図８に示す具体例６の動作時における電圧波形
を示すタイミングチャート図である。
を示すタイミングチャート図である。
【図１０】本発明の第２の実施例の具体例７の回路図を
トランジスタレベルで表した図である。
トランジスタレベルで表した図である。
【図１１】図１０に示す具体例７の動作時における電圧
波形を示すタイミングチャート図である。
波形を示すタイミングチャート図である。
【図１２】従来例１の半導体集積回路の構成を示すブロ
ッグ図及び入力しきい値電圧試験時の電圧、電流波形を
示す図である。
ッグ図及び入力しきい値電圧試験時の電圧、電流波形を
示す図である。
【図１３】従来例２の半導体集積回路の構成を示す回路
図及び入力しきい値電圧試験時の電圧、電流波形を示す
図である。
図及び入力しきい値電圧試験時の電圧、電流波形を示す
図である。
【図１４】従来例３の半導体集積回路の構成を示すブロ
ック図及び入力しきい値電圧試験時の電圧、電流波形を
示す図である。
ック図及び入力しきい値電圧試験時の電圧、電流波形を
示す図である。
【図１５】従来例４の半導体集積回路の構成を示すブロ
ック図及び入力しきい値電圧試験時の電圧、電流波形を
示す図である。
ック図及び入力しきい値電圧試験時の電圧、電流波形を
示す図である。
【図１６】従来例５の半導体集積回路の構成を示すブロ
ック図及び入力しきい値電圧試験時の電圧、電流波形を
示す図である。
ック図及び入力しきい値電圧試験時の電圧、電流波形を
示す図である。
【図１７】従来例１〜従来例３の半導体集積回路におい
て、入力しきい値電圧試験不合格の場合の入力電圧、電
源電流の波形を示す図である。
て、入力しきい値電圧試験不合格の場合の入力電圧、電
源電流の波形を示す図である。
１Ａ，１Ｂ 論理ゲート １１Ａ，１１Ｂ ＮＡＮＤゲート １２Ａ，１２Ｂ ＮＯＲゲート ２０ 論理ゲート ３０ 電源端子 ４０ グランド端子 ５０，６０，１０２，１０３ 入力端子 ５１ モード設定信号 ６１ 条件設定信号 ７０ 出力端子 １０７，１０８ 入力バッファ １０１ ＬＳＩ １１３ 内部回路 １１４，１１５ 入力バッファ出力信号 １１６ 信号線 ４００，６００ 入力部 ４２４ モニター用信号線 ４４０，６０２ 試験信号発生部 ４５１，６０１ プリチャージ回路 ８０１ スイープ電圧発生回路 ８０８ ピーク電流検出回路 ８０７ 電圧値測定回路 １２１４ 入力電圧発生部 １２２２ スレショルド電圧判定部 １４０４ セレクタ １６０７，１６０８，１６０９ ＮＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092
Claims (8)
- 【請求項１】 複数の入力バッファを備えるＣＭＯＳト
ランジスタ構成のディジタル半導体集積回路において、 それぞれの入力バッファに出力論理が入力バッファの出
力論理によって決まる第１の論理ゲートを設けると共
に、外部からの制御信号によって決まる出力論理により
前記第１の論理ゲートが出力すべき信号の論理を指定す
る第２の論値ゲートを設け、 前記二つの論理ゲートの出力点を同一信号線に接続し
て、複数の入力バッファのうち少なくとも一つが、外部
から与えられた入力信号に対して前記制御信号から予め
期待される論理とは異なる論理の信号を出力するとき、
前記二つの論理ゲートの出力論理が互いに異るものとな
って前記信号線上で信号の衝突が起り、電源電流が増大
するように構成したことを特徴とする半導体集積回路。 - 【請求項２】 外部から入力される信号を受けて内部に
伝達するための入力バッファを複数備えるＣＭＯＳトラ
ンジスタ構成のディジタル半導体集積回路において、 前記複数の入力バッファのそれぞれに対応して設けられ
出力の論理が入力バッファの出力論理により定まる第１
の論理ゲートと、出力の論理が外部からの制御信号によ
り決められる第２の論理ゲートとを設け、前記第１の論
理ゲートの出力点と前記第２の論理ゲートの出力点とを
共通の信号線に接続することによって、前記第１の論理
ゲートが前記制御信号によって決められた第２の論理ゲ
ートの出力論理とは異なる論理の信号を出力して前記共
通の信号線上でそれぞれの論理ゲートの出力信号どうし
の衝突が起ったとき集積回路の電源電流が定常的に増大
するようにすると共に、前記第１の論理ゲートの出力の
活性又は非活性が共通の信号により一括制御されるよう
に構成して、 前記複数の入力バッファに同時に同一電位の直流入力信
号を与えると共に前記第１の論理ゲートを一括して出力
活性状態にすることにより、全ての入力バッファが前記
直流入力信号に対して前記制御信号から予め期待される
論理の信号を出力しているか否かを、前記電源電流の定
常的増大の有無に二値化して変換し、全ての入力バッフ
ァの入力しきい値電圧が前記直流入力信号の電位で決ま
る値を越えているか否かを判定可能にしたことを特徴と
する半導体集積回路。 - 【請求項３】 請求項１又は請求項２記載の半導体集積
回路において、 前記第１の論理ゲートが、トライステートバッファ、ト
ランスファゲート、クロックドインバータ、ＮＡＮＤゲ
ート、ＮＯＲゲート、ＡＮＤゲート及びＯＲゲートのい
ずれかであることを特徴とする半導体集積回路。 - 【請求項４】 複数の入力バッファを備えるＣＭＯＳト
ランジスタ構成のディジタル半導体集積回路において、 外部からの制御信号に応じて電位モニター用信号線を予
め充電し又は放電させるプリチャージ回路と、開閉状態
を入力バッファの出力信号の論理によって制御されて前
記信号線を放電し又は充電するスイッチとを設け、 入力バッファが外部から与えられた入力信号に対して予
め期待される論理の信号を出力しているか否かを、前記
予め充電され又は放電させられた電位モニター用信号線
に論理の反転が起るか否かに二値化して変換し外部に出
力するように構成したことを特徴とする半導体集積回
路。 - 【請求項５】 外部から入力される信号を受けて内部に
伝達するための入力バッファを複数備えるＣＭＯＳトラ
ンジスタ構成のディジタル半導体集積回路において、 電位を外部に取出し可能にされたモニター用信号線と、
外部からの制御信号に応じて前記モニター用信号線を予
め定められた一定時間充電し又は放電させるプリチャー
ジ回路とを設け、 前記モニター用信号線には、前記複数の入力バッファの
それぞれに対応して設けられ入力バッファの出力信号の
論理状態に応じて前記モニター用信号線と一定電位点と
の間の電流経路をオン、オフさせるアナログスイッチを
設けて、少なくとも一つ以上のアナログスイッチがオン
状態であるとき前記プリチャージ回路による前記モニタ
ー用信号線に対する充電又は放電の電流が前記一定電位
点に流れるようにすることにより、前記一定時間の充電
又は放電後の前記モニター用信号線の論理が、前記アナ
ログスイッチの全てがオフ状態にあるときと少なくとも
一つ以上がオン状態にあるときとで互いに逆転するよう
にすると共に、 それぞれの入力バッファとアナログスイッチとの間に、
入力バッファの出力信号に応じて前記アナログスイッチ
の制御端子の電位を制御するスイッチ制御回路を設け、
それぞれのスイッチ制御回路の出力の活性又は不活性が
共通の信号により一括制御されるように構成して、 前記複数の入力バッファに同時に同一レベルの直流入力
信号を与えると共に前記スイッチ制御回路を一括して出
力活性状態にすることにより、全ての入力バッファが前
記直流入力信号に対して予め期待される論理の信号を出
力しているか否かを、前記モニター用信号線における論
理の逆転の有無に二値化して変換し、全ての入力バッフ
ァの入力しきい値電圧が前記直流入力信号の電位で決ま
る電圧値を越えているか否かを判定可能にしたことを特
徴とする半導体集積回路。 - 【請求項６】 請求項４又は請求項５記載の半導体集積
回路において、 前記モニター用信号線にその信号線に表れる信号の論理
によって決まる判定データを保持する手段を設けたこと
を特徴とする半導体集積回路。 - 【請求項７】 ＣＭＯＳトランジスタ構成のディジタル
半導体集積回路において、 外部からの入力信号を受けて内部の回路に伝達する入力
バッファと、前記入力バッファの出力信号を一方の入力
とする２入力の第１のＮＯＲゲートと、前記第１のＮＯ
Ｒゲートの出力信号をゲート入力としソース電極が接地
線に接続されドレイン電極がモニター用信号線に接続さ
れたｎチャネルの第１のＭＯＳトランジスタと、前記入
力バッファの反転出力信号を一方の入力とする２入力の
第２のＮＯＲゲートと、前記第２のＮＯＲゲートの出力
信号をゲート入力としソース電極が前記接地線に接続さ
れドレイン電極が前記モニター用信号線に接続されたｎ
チャネルの第２のＭＯＳトランジスタとからなる複数の
入力部と、 外部から入力される第１の制御信号を一方の入力とし、
前記第１の制御信号の反転遅延信号を他方の入力とする
２入力の第１のＮＡＮＤゲートと、前記第１のＮＡＮＤ
ゲートの出力信号をゲート入力としソース電極が高位電
源線に接続されドレイン電極が前記モニター用信号線に
接続されたｐチャネルの第３のＭＯＳトランジスタから
なるプリチャージ回路と、 前記モニター用信号線に表れた信号を増幅して外部に出
力するための出力バッファと、 入力点が前記モニター用信号線に接続されたインバータ
の出力点と、出力点が前記モニター用信号線に接続され
たインバータの入力点とを接続してなるデータ保持部
と、 前記第１の制御信号と外部から入力される第２の制御信
号とを入力とする２入力の第２のＮＡＮＤゲートと、前
記第２の制御信号の反転信号と前記第１の制御信号とを
入力とする２入力の第３のＮＡＮＤゲートとからなる制
御部とを備え、 前記第２のＮＡＮＤゲートの出力信号を前記入力部の第
１のＮＯＲゲートの他方の入力とし、前記第３のＮＡＮ
Ｄゲートの出力信号を前記入力部の第２のＮＯＲゲート
の他方の入力とするように構成すると共に、前記出力バ
ッファの出力信号を外部に取り出すように構成したこと
を特徴とする半導体集積回路。 - 【請求項８】 ＣＭＯＳトランジスタ構成のディジタル
半導体集積回路において、 外部からの入力信号を受けて内部の回路に伝達する入力
バッファと、与えられた選択信号の論理状態に応じて前
記入力バッファの出力信号及びその反転信号のいずれか
一方を選択して出力するセレクタと、前記セレクタの出
力信号と外部から入力される第１の制御信号とを入力と
する２入力のＮＡＮＤゲートと、前記ＮＡＮＤゲートの
出力をゲート入力としソース電極が高位電源線に接続さ
れドレイン電極がモニター用信号線に接続されたｐチャ
ネルの第１のＭＯＳトランジスタとからなる複数の入力
部と、 前記第１の制御信号の反転信号と非反転遅延信号とを入
力とする２入力のＮＯＲゲートと、前記ＮＯＲゲートの
出力信号をゲート入力としソース電極が接地線に接続さ
れドレイン電極が前記モニター用信号線に接続されたｎ
チャネルの第２のＭＯＳトランジスタとからなるプリチ
ャージ回路と、 前記モニター用信号線に表われる信号を反転し増幅して
外部に出力するための反転出力バッファと、 前記モニター用信号線と前記高位電源線との間に電流経
路を成すように設けられ前記反転出力バッファの出力信
号をゲート入力とするｐチャネルの第３のＭＯＳトラン
ジスタからなるデータ保持部と、 前記第１の制御信号と外部から入力される第２の制御信
号とを入力とする２入力のＡＮＤゲートからなる制御部
とを備え、 前記制御部のＡＮＤゲートの出力を前記選択信号として
前記セレクタに入力するように構成すると共に、前記出
力用の反転出力バッファの出力信号を外部に取り出すよ
うに構成したことを特徴とする半導体集積回路。
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