JP3932260B2

JP3932260B2 - データ伝送システム

Info

Publication number: JP3932260B2
Application number: JP2002027895A
Authority: JP
Inventors: 俊輔豊嶋; 康弘藤村; 敏郎高橋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2002-02-05
Filing date: 2002-02-05
Publication date: 2007-06-20
Anticipated expiration: 2022-02-05
Also published as: JP2003229917A; US7260057B2; US20030206048A1

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタル信号伝送技術さらには伝送線が３以上のレベルをとる信号伝送に適用して有効な技術に関し、例えば同時双方向データ伝送システムや多値レベルによる信号伝送システムに利用して有効な技術に関する。
【０００２】
【従来の技術】
従来より、伝送線の両側から同時にデータを送信可能にするＳＢＴＬと呼ばれる同時双方向インタフェースが知られている。同時双方向インタフェースでは、双方向のデータ伝送を１本の伝送線により行なうため、伝送線上のレベルは、両方向から伝送される２つのデータの組合せに応じてロウレベルとハイレベルとそれらの中間レベルの計３つのレベルのいずれかの状態をとる。そのため、受信側の入力バッファ（コンパレータ）に２つの参照電位（論理判定レベル）を用意しておいて受信データを判別する方式が採られている。
【０００３】
従来の同時双方向インタフェースは、図１１に示すように、各チップに出力バッファＯＢＦと入力バッファＩＢＦと参照電位発生回路ＶＲＧとを備え、参照電位発生回路ＶＲＧで発生する参照電位を、自身の送信データTDATA-A，TDATA-Bに応じて図１２（ａ），（ｂ）に破線で示すように変化させることで受信データRDATA-B，RDATA-Aを判別する方式が一般的であった。
【０００４】
しかしながら、この参照電位の切替え方式は、参照電位の切替えによって受信データのジッタ（変化タイミングのずれ）が大きくなるという問題点がある。これは、入力バッファを１つにして参照電位を切り替えると、同一の受信データであっても参照電位が高い時と低い時とでは判定のタイミング（受信データ波形が参照電位を横切る点）がずれてしまうためである。また、受信データが変化する時に参照レベルが変化した場合を考えると、参照レベルの変化の方向が受信データの変化の方向と一致する場合と逆の場合とでも判定のタイミングがずれる。
【０００５】
一方、従来提案されている同時双方向インタフェースとして、参照レベルが異なる２つの入力バッファ（コンパレータ）を設け、この２つの入力バッファを共に動作させておいて自身の送信データに応じて後段のセレクタを切り替えることにより、送信データに応じた参照レベルで判定したデータを取り込むようにした技術が開示されている（特開平８−１０７３４６号）。
【０００６】
【発明が解決しようとする課題】
近年、半導体集積回路技術の進歩に伴なって使用する電源電圧が低電圧化され、伝送信号の振幅レベルが電源電圧に近いレベルをとるようになって来ている。そのため、参照電位が異なる２つの入力バッファで受信データを判別する方式であっても、所望の参照電位で判別するのが困難になるという課題があることが本発明者等によって明らかにされた。すなわち、ＭＯＳＦＥＴを能動素子とする半導体集積回路における参照電位で受信データを判別する回路は、例えば図２（Ａ）に示すような入力差動トランジスタＱ１，Ｑ２がＮチャネルＭＯＳＦＥＴにより構成された差動増幅回路が一般的である。しかし、電源電圧が低電圧化されて入力信号の振幅レベルと電源電圧レベルが近づいて来ると回路のダイナミックレンジが狭くなる。そのため、図２（Ｂ）に示されているように受信データを判別するための参照電位Ｖref1，Ｖref2のうち低い方の電圧Ｖref2が、差動増幅回路の参照電圧設定可能範囲ＶＡＮから外れてしまい、正しい判別が行なえなくなるおそれがある。
【０００７】
また、従来の同時双方向伝送方式では、送信データと受信データが衝突する際に大きなディレイ変動が生じるという課題がある。これは、送信データと受信データが同時に同一の方向へ変化する場合と一方だけが変化する場合や同時に逆の方向に変化する場合とでは、伝送線上でのレベル変化の速度が異なり、前者の方が後者よりも速くなるためである。
【０００８】
この発明の目的は、同時双方向インタフェースを有する半導体集積回路の電源電圧が低電圧化されても正確に受信データを判別することができるデータ伝送技術を提供することにある。
この発明の他の目的は、２つの半導体集積回路間の同時双方向データ送信の際に、受信データの判別のための参照電圧の切替えによる信号の遅延時間の変動がなく受信データのジッタを小さくすることが可能なデータ伝送技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、同時双方向インタフェースを構成する入力回路を、使用する参照電圧の数だけ用意しておいて各入力回路には固定された参照電圧をそれぞれ与えるとともに、レベルが高い参照電圧が与えられる入力回路にはＮチャネルＭＯＳＦＥＴを入力差動素子とする差動増幅回路を用い、レベルが低い参照電圧が与えられる入力回路にはＰチャネルＭＯＳＦＥＴを入力差動素子とする差動増幅回路を用い、自身の出力データに応じて２つの差動増幅回路の出力をセレクタで切り替えて受信データを得るようにしたものである。
【００１０】
これにより、電源電圧が低電圧化されて伝送信号の振幅レベルと電源電圧レベルが近づいても受信データを判別するための参照電位が差動増幅回路の参照電圧設定可能範囲から外れなくなり、正確な受信データの判別が可能となる。また、参照電圧の切替えが不要であるため、参照電圧の切替えによる信号の遅延時間の変動がなく受信データのジッタを小さくすることができる。
【００１１】
さらに、望ましくは、伝送信号を受ける入力回路として、入力データをラッチする機能を有する回路を内蔵した差動増幅回路を用いるか、送信データと受信データに応じてセレクタを切り替えるタイミングをずらすハザード防止回路を設けるようにする。これにより、送信データの出力タイミングとセレクタの切替えタイミングとの関係で、内部回路に伝達される受信データ信号にヒゲ状のパルスが生じて内部回路が誤動作するのを回避することができる。
【００１２】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
図１には、本発明を適用した同時双方向インタフェースを有する半導体集積回路およびそれを用いたデータ伝送システムの第１の実施例が示されている。
図１において、１０Ａ，１０Ｂはそれぞれ１個の半導体チップ上に形成された半導体集積回路である。各チップにはそれぞれ双方向通信を行なうための伝送線２０が接続される外部端子１１Ａ，１１Ｂと、該外部端子１１Ａ，１１Ｂに出力端子が接続された出力バッファ１２Ａ，１２Ｂが設けられている。
【００１３】
また、チップ１０Ａには、外部端子１１Ａに反転入力端子が接続された図２（Ａ），図３（Ａ）に示すような差動増幅回路からなる２個の入力バッファ１３Ａ１，１３Ａ２が設けられ、これらの入力バッファの後段にはそれぞれいずれかのバッファの出力を選択するセレクタ１４Ａが設けられている。同様に、チップ１０Ｂには、外部端子１１Ｂに反転入力端子が接続された図２（Ａ），図３（Ａ）に示す差動増幅回路からなる２個の入力バッファ１３Ｂ１，１３Ｂ２が設けられ、これらの入力バッファの後段にはそれぞれいずれかのバッファの出力を選択するセレクタ１４Ｂが設けられている。
【００１４】
また、上記出力バッファ１２Ａ，１２Ｂの前段には出力されるべきデータをラッチ可能なフリップフロップからなる出力データラッチ回路１５Ａ，１５Ｂが、また前記セレクタ１４Ａ，１４Ｂの後段には入力バッファにより判別された入力データをラッチするフリップフロップからなる入力データラッチ回路１６Ａ，１６Ｂが設けられている。
【００１５】
上記セレクタ１４Ａ，１４Ｂは、出力データラッチ回路１５Ａ，１５Ｂに取り込まれた出力データを選択制御信号ＳＥＬに応じて切り替えるように構成される。このようなセレクタ１４Ａ，１４Ｂの具体的な回路例としては、例えば２個のＰチャネルＭＯＳＦＥＴと２個のＮチャネルＭＯＳＦＥＴが電源電圧端子間に直列に接続されてなる公知のいわゆるクロックド・インバータと同様の構成の回路を用い、クロック信号の代わりに前記選択制御信号ＳＥＬを入力するようにした回路を用いることができる。
【００１６】
さらに、本実施例では、チップ１０Ａには、入力バッファ１３Ａ１，１３Ａ２の非反転入力端子に印加される互いにレベルの異なる参照電圧Ｖref1，Ｖref2を発生する抵抗分割回路１７Ａが、チップ１０Ｂには、入力バッファ１３Ｂ１，１３Ｂ２の非反転入力端子に印加される参照電圧Ｖref1，Ｖref2を発生する抵抗分割回路１７Ｂが設けられている。前記抵抗分割回路１７Ａ，１７Ｂ２で発生される参照電圧Ｖref1，Ｖref2は、それぞれ電源電圧ＶDDの３／４と１／４のようなレベルとされる。
【００１７】
なお、この実施例では、参照電圧Ｖref1，Ｖref2を発生する抵抗分割回路がチップ内部に設けられている場合を示したが、参照電圧Ｖref1，Ｖref2を入力するための外部端子を各チップにそれぞれ設けてチップ外部から与えるようにしてもよい。あるいは、一方のチップ内に抵抗分割回路とこの抵抗分割回路で発生された電圧を出力するための外部端子を設け、他方のチップにはこの抵抗分割回路から出力された参照電圧Ｖref1，Ｖref2を入力するための外部端子を設け、前記一方のチップの抵抗分割回路から出力された参照電圧Ｖref1，Ｖref2を入力させるようにしてもよい。
【００１８】
前記入力バッファ１３Ａ１，１３Ｂ１を構成する差動増幅回路は図２（Ａ）に示すような入力差動トランジスタＱ１，Ｑ２がＮチャネルＭＯＳＦＥＴにより構成された回路（以下、ＮＭＯＳアンプと称する）であり、前記入力バッファ１３Ａ２，１３Ｂ２を構成する差動増幅回路は図３（Ａ）に示すような入力差動トランジスタＱ１，Ｑ２がＰチャネルＭＯＳＦＥＴにより構成された回路（以下、ＰＭＯＳアンプと称する）である。ここで、ＮＭＯＳアンプは、入力差動トランジスタＱ１，Ｑ２の共通ソースに接続されたアクティブ負荷トランジスタＱ３，Ｑ４がＰチャネルＭＯＳＦＥＴで構成され、入力差動トランジスタＱ１，Ｑ２のドレイン側に接続された定電流用トランジスタＱ５がＮチャネルＭＯＳＦＥＴで構成されている。一方、ＰＭＯＳアンプは、アクティブ負荷トランジスタＱ３，Ｑ４がＮチャネルＭＯＳＦＥＴで構成され、定電流用トランジスタＱ５がＰチャネルＭＯＳＦＥＴで構成されている。
【００１９】
上記のように、２つの入力バッファ１３Ａ１，１３Ａ２を構成する差動増幅回路を使い分けることにより、電源電圧ＶDDが低電圧化されて伝送される信号の振幅レベルが電源電圧ＶDDに近づいたとしても、確実に入力信号を判別することができるようになる。すなわち、ＮＭＯＳアンプの場合には、電源電圧ＶDDのレベルと伝送信号の振幅レベルが近いと、図２（Ｂ）に示すように、低い方の参照電圧Ｖref2がＮＭＯＳアンプのＶref設定可能範囲ＶＡＮから外れてしまい、逆に、ＰＭＯＳアンプの場合には、電源電圧ＶDDのレベルと伝送信号の振幅レベルが近いと、図３（Ｂ）に示すように、高い方の参照電圧Ｖref1がＰＭＯＳアンプのＶref設定可能範囲ＶＡＰから外れてしまう。しかるに、本実施例のようにＮＭＯＳアンプとＰＭＯＳアンプとを使い分けることにより、高い方の参照電圧Ｖref1も低い方の参照電圧Ｖref2も、アンプのＶref設定可能範囲内に入れることが可能となり、確実に入力信号を判別することができる。
【００２０】
図４には、図１の実施例を適用したシステムにおいて、チップ１０ＡからTDATA-Aが、またチップ１０ＢからTDATA-Bが同時に送信された場合にチップ１０Ａで受信されるRDATA-Bのタイミングチャートが示されている。図４において、Ｔｐｄは送信TDATA-Bが変化してから観測点に到達するまでの遅延時間である。本実施例においては、参照電圧Ｖref1，Ｖref2はずっと一定に保持される。選択制御信号ＳＥＬがロウレベルの期間はセレクタ１４ＡによりＰＭＯＳアンプの出力（ｅ）が選択され、選択制御信号ＳＥＬがハイレベルの期間はＮＭＯＳアンプの出力（ｆ）が選択されることにより、図４（ｇ）のような波形の信号がセレクタ１４Ａから出力される。これがクロックＣＫに同期して入力データラッチ１６Ａに取り込まれ、内部回路に供給される。
【００２１】
図５には、本発明の同時双方向インタフェースに好適な出力バッファの具体例が示されている。同時双方向伝送では、伝送線のレベルが３つの状態をとるので、正確な中間レベルの設定が必要であり、そのためには信号の反射を防止するための終端抵抗を受けるのが望ましい。この実施例においては、出力バッファの最終段のＭＯＳＦＥＴのオン抵抗を終端抵抗として利用する回路形式を採用し、出力バッファにインピーダンス調整回路を付加することにより、伝送線のインピーダンスとの整合をとれるように構成されている。
【００２２】
図５において、Ｑｐ０，Ｑｎ０が本来の最終出力段を構成する出力ＭＯＳＦＥＴであり、本実施例の出力バッファ１２は、電源電圧ＶDDと外部端子１１との間に前記出力ＭＯＳＦＥＴＱｐ０と並列に接続された５個のＰチャネルＭＯＳＦＥＴＱｐ１〜Ｑｐ５と、外部端子１１と接地点ＧＮＤとの間に前記出力ＭＯＳＦＥＴＱｎ０と並列に接続された５個のＮチャネルＭＯＳＦＥＴＱｎ１〜Ｑｎ５と、前記出力ＭＯＳＦＥＴＱｐ１〜Ｑｐ５のゲート端子に接続されインピーダンス制御信号Ｐ１〜Ｐ５と出力制御回路ＯＣＣからの信号Ａとを入力とするＮＡＮＤゲートＧ１〜Ｇ５と、前記出力ＭＯＳＦＥＴＱｎ１〜Ｑｎ５のゲート端子に接続されインピーダンス制御信号Ｐ６〜Ｐ１０と出力制御回路ＯＣＣからの信号／Ａとを入力とするＮＯＲゲートＧ６〜Ｇ１０とによりインピーダンス調整回路ＩＴＣが構成されている。
【００２３】
このインピーダンス調整回路ＩＴＣは、インピーダンス制御信号Ｐ１〜Ｐ１０によって、出力制御信号Ａ，／Ａが印加されるＭＯＳＦＥＴの数を制御することにより、伝送線とのインピーダンスの整合を図ると共にＰＭＯＳ側とＮＭＯＳ側のコンダクタンスの比を調整して、所望の中間レベルを得るようにされている。また、本実施例の出力バッファ１２においては、ＰＭＯＳとＮＭＯＳを同時にオフさせて出力ハイインピーダンス状態を取り得るようにするため、出力すべきデータＤｉｎおよびイネーブル信号ＥＮを入力とするＮＯＲゲートＧ１１と、ＤｉｎとＥＮの反転信号／ＥＮを入力とするＮＡＮＤゲートＧ１２と、イネーブル信号ＥＮの反転信号を生成するインバータＧ１３とからなる出力制御回路ＯＣＣが設けられている。
【００２４】
これによって、イネーブル信号ＥＮがハイレベルにされると、出力ＭＯＳＦＥＴＱｐ０〜Ｑｐ５およびＱｎ０〜Ｑｎ５が全てオフされて出力端子がハイインピーダンス状態にされる。また、イネーブル信号ＥＮがロウレベルにされると、ゲートＧ１〜Ｇ１０のうちそのときインピーダンス制御信号Ｐ１〜Ｐ１０がハイレベルにされているものに対応する出力ＭＯＳＦＥＴが出力データＤｉｎに応じてオンまたはオフ状態にされることにより、所望の論理レベルの信号が出力されることとなる。
【００２５】
なお、インピーダンス制御信号Ｐ１〜Ｐ１０は、図示しないコントロールレジスタに設定された制御データに応じて生成される。このレジスタには、電源投入時のイニシャライズ等により制御データの設定が行われるようにされる。レジスタの代わりにヒューズなどのトリミング可能な素子を含むトリミング回路によってインピーダンス制御信号Ｐ１〜Ｐ１０を生成するように構成することも可能である。また、上記出力端子をハイインピーダンスにする機能はテストのために設けられた機能であり、必ずしも設ける必要はない。
【００２６】
次に、本発明の第２の実施例を、図６および図７を用いて説明する。
図６の第２実施例は、入力バッファ１３Ａ１，１３Ａ２および１３Ｂ１，１３Ｂ２として、図７（Ａ），（Ｂ）に示すようなラッチ内蔵型のＮＭＯＳアンプとＰＭＯＳアンプを用いるようにしたものである。また、この実施例では、入力バッファ１３Ａ１，１３Ａ２および１３Ｂ１，１３Ｂ２の参照電圧Ｖref1，Ｖref2をチップ外部から与えるための外部端子１７Ａ１，１７Ａ２と１７Ｂ１，１７Ｂ２が設けられているが、図１の第１実施例と同様にチップ内部に参照電圧Ｖref1，Ｖref2を発生する抵抗分割回路１５Ａ，１５Ｂを設けるようにしても良い。
【００２７】
図７（Ａ），（Ｂ）に示すラッチ内蔵型のＮＭＯＳアンプとＰＭＯＳアンプは、入力差動トランジスタＱ１，Ｑ２とそれぞれドレインが共通接続された第２差動トランジスタＱ１１，Ｑ１２を有し、Ｑ１，Ｑ２とＱ１１，Ｑ１２とでそれぞれアクティブ負荷ＭＯＳＦＥＴＱ３，Ｑ４を共有するようにした二重差動型の構造をなしている。また、第２差動トランジスタＱ１１とＱ１２のゲート端子にはそれぞれ第１差動トランジスタＱ２とＱ１のドレイン電圧が印加され、第２差動トランジスタＱ１１，Ｑ１２の共通ソースには第２の定電流用ＭＯＳＦＥＴＱ１５が接続されている。
【００２８】
そして、入力差動トランジスタＱ１，Ｑ２の共通ソースに接続された定電流用ＭＯＳＦＥＴＱ５のゲート端子にはクロック信号ＣＫまたは／ＣＫが印加され、第２の定電流用ＭＯＳＦＥＴＱ１５のゲート端子には、逆相のクロック信号／ＣＫまたはＣＫが印加され、トランジスタＱ５とＱ１５は相補的にオン、オフされる。これにより、図７（Ａ），（Ｂ）に示すラッチ内蔵型のＮＭＯＳアンプとＰＭＯＳアンプは、クロック信号ＣＫまたは／ＣＫにより本来の定電流用ＭＯＳＦＥＴＱ５がオンされると差動増幅動作を行ない、その後クロック信号ＣＫまたは／ＣＫが反転すると直前に増幅した信号を保持するホールド状態に移行するような動作をする。
【００２９】
上記のようなラッチ内蔵型のＮＭＯＳアンプとＰＭＯＳアンプを入力バッファ１３Ａ１，１３Ａ２および１３Ｂ１，１３Ｂ２として使用し伝送線２０で接続されたチップからなるシステムにおいては、データの伝送ディレイを、図２（Ａ），図３（Ａ）に示すようなラッチを内蔵していないＮＭＯＳアンプとＰＭＯＳアンプを使用したシステムに比べて少なくすることができる。これは、ラッチを内蔵していないＮＭＯＳアンプとＰＭＯＳアンプを使用したシステムにおけるデータ伝送のディレイは、図６に破線の矢印で示すように、送信側の出力データラッチ１５ＢのディレイTpd-FFと、出力バッファ１２ＢのディレイTpd-outと、伝送線でのディレイTpd-LINEと、入力バッファ１３Ａ１，１３Ａ２でのディレイTpd-INと、入力データラッチ１４Ａがデータをラッチ可能になるまでのセットアップ時間Tsetupとの和に相当する。これに対し、第２実施例を適用したシステムでは、実線の矢印で示すように、入力バッファ１３Ａ１，１３Ａ２でのディレイTpd-INが見えなくなるので、その分だけデータ伝送ディレイが少なくなるためである。
【００３０】
なお、図７のラッチ内蔵型の差動増幅回路の応用例として、次のような半導体集積回路が考えられる。すなわち、従来例を示す図１１における入力バッファＩＢＦを構成する差動増幅回路として図７の回路を使用するというものである。このような構成によれば、参照電圧Ｖref1，Ｖref2の切り替えによる受信データのジッタを低減するという効果は得られないものの、従来のラッチを内蔵していない差動増幅回路を入力バッファＩＢＦとして使用したシステムに比べて伝送データのディレイを少なくすることができるという効果が得られる。
【００３１】
また、このような実施例においては、出力バッファ１２の前段に設けられる出力データレジスタ（図１の１４に相当）のデータ取り込みを例えばクロックＣＫの立上がりタイミングで行ない、ＮＭＯＳアンプとＰＭＯＳアンプのデータ取り込みをクロックＣＫの立下がりタイミングで行なうようにすることで、出力信号と入力信号が衝突すなわち同時に同一方向に変化したとしても、そのタイミングではＮＭＯＳアンプとＰＭＯＳアンプがデータの取り込みを行なわないようにしている。これにより、従来の回路で生じていたデータの衝突による受信データのディレイ変動という現象を回避することができる。
【００３２】
次に、本発明の第３の実施例を、図８および図９を用いて説明する。
図８の第３実施例は、第１の実施例（図１）すなわち入力バッファ１３Ａ１，１３Ａ２および１３Ｂ１，１３Ｂ２として、図２（Ａ）と図３（Ａ）に示すようなラッチを内蔵していないＮＭＯＳアンプとＰＭＯＳアンプを用いたシステムの不具合を改良した実施例である。具体的には、ラッチを内蔵していないＮＭＯＳアンプとＰＭＯＳアンプを用いた第１の実施例においては、送信データTDATAの出力タイミングとセレクタ１４の切替えタイミングとの関係やＮＭＯＳアンプとＰＭＯＳアンプの動作速度の関係で、セレクタ１４の出力信号Ｑ２にヒゲ状のパルスが生じて内部回路が誤動作する可能性が考えられる。そこで、この第３実施例では、図８に示されているように、送信データTDATAとセレクタ１４の出力信号Ｑ２とを入力とするイクスクルーシブＯＲゲート１８Ａを有するハザード防止回路１８を設けたものである。
【００３３】
この実施例におけるハザード防止回路１８は、前記イクスクルーシブＯＲゲート１８Ａと、出力バッファ１２の出力段を構成するＭＯＳＦＥＴＴｒ１とＴｒ２のゲート端子を駆動するインバータＩＮＶ１，ＩＮＶ２の出力のいずれかを選択するセレクタ１８Ｂと、インバータＩＮＶ１，ＩＮＶ２の入力のいずれかを選択するセレクタ１８Ｃと、セレクタ１８Ｂまたは１８Ｃの出力のいずれかを選択するセレクタ１８Ｄとから構成されており、セレクタ１８Ｂと１８Ｃは送信データTDATAに応じて切替え制御が行なわれ、セレクタ１８Ｄは前記イクスクルーシブＯＲゲート１８Ａの出力によって切替え制御が行なわれるように構成されている。
【００３４】
図９には、図８の実施例における各信号のタイミングが示されている。図８の実施例は、ハザード防止回路１８によって、送信データTDATAとセレクタ１４の出力信号Ｑ２の論理レベルが異なる時はセレクタ１４の切替え信号ＳＥＬの変化タイミングを早くし、送信データTDATAとセレクタ１４の出力信号Ｑ２の論理レベルが同じ時はセレクタ１４の切替え信号ＳＥＬの変化タイミングを遅くするように働く。これにより、セレクタ１４の出力信号Ｑ２にヒゲ状のパルスが生じて内部回路が誤動作するのを回避することができる。
【００３５】
なお、入力バッファ１３Ａ１，１３Ａ２および１３Ｂ１，１３Ｂ２として、図７（Ａ），（Ｂ）に示すようなラッチ内蔵型のＮＭＯＳアンプとＰＭＯＳアンプを用いた第２の実施例（図６）においては、ラッチ回路１６Ａ，１６Ｂによるセレクタ１４Ａ，１４Ｂの出力信号のラッチタイミングを、上記ヒゲが発生するタイミングとずれるように設定することにより、本実施例のようなハザード防止回路１８は不要である。
【００３６】
次に、本発明の第４の実施例を、図１０を用いて説明する。
図１０の実施例は、半導体チップ１０Ａ−１０Ｂ間において伝送線２０を介して多値レベルでデータを伝送するようにしたものである。ただし、データの伝達方向は一方向（図ではＡからＢ）である。図示しないが、逆方向のデータ送信のために半導体チップ１０Ｂから１０Ａへデータを伝送するための送信回路がチップ１０Ｂに、また受信回路がチップ１０Ａに設けられる。また、この実施例では、伝送線２０の受信端側に終端抵抗Ｒｅが設けられる。
【００３７】
この実施例における送信回路は、２ビットの送信データTDATA-A，TDATA-BをラッチするフリップフロップＦＦ１，ＦＦ２と、該フリップフロップＦＦ１，ＦＦ２にラッチされたデータを入力とするＯＲゲートＧ２１およびＡＮＤゲートＧ２２と、出力ノードが外部端子１１Ａに接続されたＣＭＯＳインバータ１９Ａおよびプッシュプル出力段１９Ｂとにより構成されている。このうちＣＭＯＳインバータ１９Ａを構成するＭＯＳＦＥＴＴｒ３とＴｒ４のゲート端子には前記フリップフロップＦＦ１の出力信号が入力される。また、プッシュプル出力段１９Ｂを構成するＭＯＳＦＥＴＴｒ１とＴｒ２のゲート端子には前記ＯＲゲートＧ２１とＡＮＤゲートＧ２２の出力信号がそれぞれ入力される。
【００３８】
一方、受信側のチップ１０Ｂの受信回路は、受信データが入力される外部端子１０Ｂに非反転入力端子が接続され、反転入力端子には各々レベルが異なる参照電圧Ｖref1，Ｖref2，Ｖref3（Ｖref1＞Ｖref2＞Ｖref3）が印加された３個の差動増幅回路からなる入力回路ＩＢＦ１，ＩＢＦ２，ＩＢＦ３と、入力回路ＩＢＦ１とＩＢＦ２の出力を入力とするＯＲゲートＧ３１と、ＩＢＦ２の出力とＩＢＦ３の反転出力とを入力とするＡＮＤゲートＧ３２と、このＡＮＤゲートＧ３２の出力と前記入力回路ＩＢＦ１の出力を入力とするＯＲゲートＧ３３とから構成されている。
【００３９】
そして、この実施例においては、前記入力回路ＩＢＦ１，ＩＢＦ２，ＩＢＦ３のうちＩＢＦ１は差動トランジスタがＮチャネルＭＯＳＦＥＴからなるＮＭＯＳセンスアンプが、またＩＢＦ３は差動トランジスタがＰチャネルＭＯＳＦＥＴからなるＰＭＯＳセンスアンプが用いられている。ＩＢＦ３はＮＭＯＳセンスアンプ、ＰＭＯＳセンスアンプのどちらでもよい。参照電圧Ｖref1，Ｖref2，Ｖref3は、それぞれ電源電圧ＶDDの６／７，４／７，２／７のようなレベルとされる。これによって、参照電圧Ｖref1とＶref3が差動増幅回路のＶref設定可能範囲からはずれて入力信号のレベルを判定できなくなるのを回避することができる。
【００４０】
この実施例における入力回路ＩＢＦ１，ＩＢＦ２，ＩＢＦ３は、図７（Ａ），（Ｂ）に示すようなフリップフロップ内蔵型の差動アンプでも、図２（Ａ）および図３（Ａ）のようなフリップフロップを内蔵しない通常の差動アンプでも良い。参照電圧Ｖref1，Ｖref2，Ｖref3は図１０に示されているように、チップ外部から与えても良いが、チップ内部に抵抗分割回路などからなる参照電圧発生回路を設けても良い。
【００４１】
次に、本実施例におけるデータの伝送動作について説明する。
先ず、送信回路は、送信データTDATA-A，TDATA-Bに応じて出力トランジスタＴｒ１〜Ｔｒ４を選択的にオンさせる。これにより、受信側のチップ１０Ｂの外部端子１１Ｂは、オンされたトランジスタのオン抵抗と伝送線２０の終端抵抗Ｒｅの抵抗値との比に応じた電位に変化され、この電位が受信側のチップ１０Ｂの差動増幅回路からなる３つの入力回路ＩＢＦ１，ＩＢＦ２，ＩＢＦ３で参照電圧Ｖref1，Ｖref2，Ｖref3と比較されることで判別され、入力回路ＩＢＦ１，ＩＢＦ２，ＩＢＦ３の出力の組合せに応じて論理ゲートＧ３１〜Ｇ３が送信データTDATA-A，TDATA-Bと同一の受信データRDATA-A，RDATA-Bを復元しフリップフロップＦＦ１１，ＦＦ１２によってラッチされ、内部回路へ供給される。
【００４２】
次の表１に、送信データTDATA-A，TDATA-Bと、出力トランジスタＴｒ１〜Ｔｒ４のオン／オフ状態と、伝送線２０の電位と、受信側チップの入力回路ＩＢＦ１，ＩＢＦ２，ＩＢＦ３の出力ＳＡ１，ＳＡ２，ＳＡ３と、受信データRDATA-A，RDATA-Bの関係を示す。
【００４３】
【表１】

【００４４】
表１より、２ビットの送信データTDATA-A，TDATA-Bが４値レベルの信号に変換されて伝送線により伝達され、再び２ビットの受信データRDATA-A，RDATA-Bに正しく復元されることが分かる。
【００４５】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である半導体集積回路間の双方向データ送信について説明したが、本発明は半導体集積回路を搭載したボードシステム間での双方向データ送信に利用することができる。
【００４６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、同時双方向インタフェースを有する半導体集積回路の電源電圧が低電圧化されても正確に受信データを判別することができる。また、２つの半導体集積回路間の同時双方向データ伝送の際に、受信データの判別のための参照電圧の切替えによる信号の遅延時間の変動がなく受信データのジッタを小さくすることが可能になるという効果がある。
【図面の簡単な説明】
【図１】本発明を適用した同時双方向インタフェースを有する半導体集積回路およびそれを用いたシステムの第１の実施例を示すブロック図である。
【図２】入力回路の一例としてのＮＭＯＳ差動アンプを示す回路図およびそのアンプにおけるＶref設定可能電圧と参照電圧Ｖrefとの関係を示す図である。
【図３】入力回路の一例としてのＰＭＯＳ差動アンプを示す回路図およびそのアンプにおけるＶref設定可能電圧と参照電圧Ｖrefとの関係を示す図である。
【図４】第１の実施例における送信データとアンプの出力および受信データとの関係を示すタイミングチャートである。
【図５】同時双方向インタフェースに好適な出力バッファの具体例を示す回路構成図である。
【図６】本発明を適用した同時双方向インタフェースを有する半導体集積回路およびそれを用いたシステムの第２の実施例を示すブロック図である。
【図７】第２の実施例における入力回路の一例としてのＰＭＯＳ差動アンプおよびＮＭＯＳ差動アンプを示す回路図である。
【図８】本発明の同時双方向インタフェースの第３の実施例を示す回路構成図である。
【図９】第３の実施例における送信データとアンプの出力および制御信号との関係を示すタイミングチャートである。
【図１０】本発明の同時双方向インタフェースの第４の実施例を示す回路構成図である。
【図１１】従来の同時双方向インタフェースの構成例を示す回路構成図である。
【図１２】従来の同時双方向インタフェースにおける送信データと観測点（伝送線）の信号と受信データの関係を示すタイミングチャートである。
【符号の説明】
１０Ａ，１０Ｂ半導体チップ（半導体集積回路）
１１Ａ，１１Ｂ外部端子
１２Ａ，１２Ｂ出力バッファ
１３Ａ，１３Ｂ入力バッファ
１４Ａ，１４Ｂセレクタ
１５Ａ，１５Ｂ出力データラッチ回路
１６Ａ，１６Ｂ出力データラッチ回路
１７Ａ，１７Ｂ抵抗分割回路
１８ハザード防止回路

Claims

入出力兼用の外部端子と該外部端子に接続されたデータ信号出力回路およびデータ信号入力回路を各々備えた第１の半導体集積回路と第２の半導体集積回路とが、前記外部端子に接続された伝送線を介して互いにデータ伝送可能に構成されてなるシステムであって、
前記データ信号入力回路は、データ入力端子に入力された信号と参照電圧とを比較して入力信号を判別する２以上の差動増幅回路からなり、
前記差動増幅回路のうち最も高い参照電圧が印加された回路は入力差動トランジスタがＮチャネル型電界効果トランジスタにより構成された第１タイプの差動増幅回路からなり、前記差動増幅回路のうち最も低い参照電圧が印加された回路は入力差動トランジスタがＰチャネル型電界効果トランジスタにより構成された第２タイプの差動増幅回路からなり、これらの差動増幅回路により前記伝送線の３以上のレベルを識別することより受信データを判別するように構成され、
前記差動増幅回路の後段にはセレクタ回路が設けられ、該セレクタ回路は当該半導体集積回路内の前記データ信号出力回路から出力されるべきデータ信号に応じて前記２以上の差動増幅回路のうちいずれか一つの差動増幅回路の出力を選択して内部回路へ伝達するように構成され、
前記データ信号出力回路から出力されるべきデータ信号と前記セレクタ回路の出力信号とに基づいて前記セレクタ回路の切替え制御信号のタイミングを調整可能なハザード防止回路を備えてなることを特徴とする双方向データ伝送システム。
前記差動増幅回路はラッチ機能を有する回路であることを特徴とする請求項１に記載の双方向データ伝送システム。
前記参照電圧を発生する回路が前記第１の半導体集積回路と第２の半導体集積回路のそれぞれに設けられていることを特徴とする請求項１または２に記載の双方向データ伝送システム。
前記データ信号出力回路には前記伝送線のインピーダンスとの整合をとるためのインピーダンス調整回路が設けられていることを特徴とする請求項１ないし３のいずれかに記載の双方向データ伝送システム。