JP4741991B2

JP4741991B2 - シリアアライザ／デシリアライザ方式の転送装置

Info

Publication number: JP4741991B2
Application number: JP2006193548A
Authority: JP
Inventors: 隆武藤; 康弘藤村; 恵一日下田; 淳志馬場; 孝行村中; 功木村
Original assignee: Hitachi Ltd; Alaxala Networks Corp
Current assignee: Hitachi Ltd; Alaxala Networks Corp
Priority date: 2006-07-14
Filing date: 2006-07-14
Publication date: 2011-08-10
Anticipated expiration: 2026-07-14
Also published as: US20080013645A1; JP2008022392A; US8050333B2

Description

本発明は、ネットワーク装置のLSI間データ転送システムにおいて、入力差動信号のオフセットや差動アンプのオフセットの補正や出力プリエンファシス回路の等化量の補正に適用して有効な技術に関し、たとえばネットワーク装置とそれに使用されるLSI(半導体集積回路)に利用して有効な技術に関する。

従来、ネットワーク装置のLSI間転送データシステムにおいては、特許文献１、特許文献２に開示する技術などを用いて、DCオフセットをキャンセルしていた。

しかし、近年、LSI間信号伝送において、高いスループットが要求される部位には、バスをシリアル化して高速で信号伝送するシリアライザ/デシリアライザ方式を用いることが多くなりつつある。これは、従来のパラレル伝送では動作周波数が上がるにつれデータ周期が短くなり、各ビット間のタイミングばらつきが相対的に大きく見え、タイミングマージンが小さくなり、スループットの向上が難しくなってきていることが主な理由である。

尚、シリアアライザ/デシリアライザ方式とは、超高速にデータ転送するためのトランシーバ方式である。シリアライザは低速のパラレルデータを高速のシリアルデータに変換する回路で、シリアル化されたデータは出力バッファより送出する。デシリアライザは組み込まれたクロックデータリカバリ回路により、入力バッファで受信した高速のシリアルデータを元のパラレルデータに復元する。これらの回路によるトランシーバ方式がシリアアライザ/デシリアライザ方式である。尚、以下の説明では、シリアアライザ/デシリアライザをSerDesと称する場合がある。

特開２００５−２０１１９号公報特開平８−１１６３４０号公報

ここで、LSI間信号伝送においてシリアアライザ/デシリアライザ方式を適用するに当たり、本発明者が検討したところ、以下のような問題があることが明らかとなった。

シリアアライザ/デシリアライザ方式で信号周波数が非常に高速かつ伝送距離が長く信号減衰が大きくなると、受信側のデータの信号振幅が非常に小さくなり、たとえば-30dBの減衰特性の伝送特性の系では、600mV出力側の振幅が、入力バッファでは20mVの信号振幅となる。しかし、伝送チャネル毎の受信バッファの差動アンプのオフセット、伝送線路のクロストークなどの伝送線路の特性差に起因する差動信号間のオフセットは通常では10mV以上ある。これらのオフセットのために実効的な入力振幅はさらに小さくなるため、伝送マージンに大きな影響を与える問題がでてきた。

さらに、高速かつ伝送距離が長い信号伝送では、符号間干渉（ＩＳＩ）により送信データの前後のデータの影響を受けて信号波形の歪も顕著に表れるようになってきた。この符号間干渉を補正するため、送信データの前後のデータで出力振幅を補正する波形等化技術である、出力プリエンファシスを用いて波形歪を補正する。従来はシミュレーションやプロトタイプの評価による最適設定値設定を行っていたが、チャネル毎のプロセスばらつき、温度バラツキ、電圧バラツキ等により出力プリエンファシス量にバラツキが生じ波形歪を十分に補正することが出来ず、伝送マージンに大きな影響を与える問題が出てきた。また、符号間干渉による波形歪は送信データパターンに大きく依存するため、実際の使用条件に近いデータ、たとえばＰＲＢＳパターンを用いて最適設定値を求める必要がある。

以上のような問題を解決すべく、本発明では、高速かつ伝送距離が長く、信号減衰の大きな差動信号伝送系において、差動チャネル毎の差動アンプや差動信号のオフセットについての補正値の最適設定値や、出力プリエンファシス回路の最適設定値を求める技術を提供することも目的とする。

加えて、クロック源が同期しているシリアアライザ/デシリアライザ方式の伝送系において、入力差動信号のオフセット電圧や差動アンプのオフセット電圧に比べて十分な信号振幅がある場合には、これらの影響は無視できる。従い、一般的な等化技術により、等化量を求め設定することにことにより、所望の信号伝送が可能である。尚、LSI内のトランジスタや抵抗素子のばらつきや、温度・電圧のばらつきなどにより、最適値は微妙に異なる。

しかし、従来の最適値設定のトレーニング方法例として、受信側の入力データ信号を送信側ＬＳＩのクロック源を基準として時間方向にスキャンして、データが正しく受信できる時間的なマージンが最大となるように出力回路のプリエンファシス量を最適化する方式が用いられているが、クロック源が非同期(送信側LSIのクロック源と受信側LSIのクロック源が異なるような仕様のネットワーク装置)のシリアアライザ/デシリアライザ方式の伝送系においては、送信側LSIと受信側LSIのクロック周波数のわずかな違いのため時間軸方向のスキャンで時間的なマージンが最大となる最適設定値を求めることが困難であることがわかった。

以上のような問題を解決すべく、本発明は、クロック源が非同期のシリアアライザ/デシリアライザ方式の信号伝送系における出力プリエンファシス回路のプリエンファシス量の最適設定値の設定や出力振幅などのパラメータの最適設定値を求める技術を提供することを目的とする。

この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、ネットワーク装置のようなシリアアライザ/デシリアライザ方式を用いて高速かつ長距離の差動の信号伝送を行うシステムにおいて、受信信号を増幅する差動アンプのオフセットや差動伝送線路の特性に起因するオフセットの補正、および出力プリエンファシス回路のプリエンファシス量（信号の強調度）を、装置立ち上げ時や電源電圧等の環境条件の変動時に通常動作時の伝送データに近いPRBS(Pseudo-Random Bit Sequence 擬似ランダムパターン)を各伝送チャネルに伝送して、各チャネルに差動アンプのオフセット量や出力プリエンファシス回路のプリエンファシス量等のパラメータを振り、PASS/FAILの結果を集計して、チャネル毎の最適条件を選択するトレーニングを含んだ転送方式である。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

チャネル毎に差動アンプのオフセットや伝送系オフセット、出力プリエンファシス回路のプリエンファシス量の最適設定値を選択することが出来るため、高速かつ長距離の信号伝送マージンを拡大することが出来る。また、非同期の信号伝送系においても差動アンプのオフセットや差動信号のオフセット補正、出力プリエンファシス回路のプリエンファシス量の最適設定値の検出も行うことが出来る。

以下、添付図面を参照しながら、本発明の実施例を説明する。

Ａ．システムの全体構成
図１は、本発明を適用したネットワーク装置の一構成例をブロック図で示したものである。システムは基本制御ユニット１００、基本スイッチングユニット２００、ネットワークインタフェース３００の３つの主要ユニットより構成される。図１では、基本制御ユニット１００が１＋１の冗長構成、基本スイッチングユニット２００が２＋１の冗長構成されている例を示している。基本制御ユニット１００は、装置管理、各ユニット間のインタフェース制御などを行うユニットであり、CPU１１０、メインメモリ１２０、バスブリッジ１３０より構成される。バスブリッジ１３０は、各ユニットに搭載され、CPU１１０とのアクセスはバスブリッジ１３０を介して行われる。基本スイッチングユニット２００は、転送機能・検索機能・フィルタリングなどを掌るユニットであり、転送エンジン２１０、検索エンジン２４０が実装される。転送エンジン２１０には、パケットバッファ２２０、ヘッダバッファ２３０が接続される。検索エンジン２４０には、経路・フィルタ・QoSテーブル用CAM２５０、各種テーブルメモリ２６０が接続される。ネットワークインタフェース３００は、ネットワーク網に接続される入出力ポートであり、入出力モジュール３１０、PHY３２０、多重化エンジン３３０より構成される。図１で示したネットワーク装置では、基本制御ユニット１００、基本スイッチングユニット２００、ネットワークインタフェース３００の３ユニットは、それぞれ独立したプリント回路基板に実装され、バックプレーン基板またはケーブルにて相互接続される。

次に、装置内での処理の流れを簡単に説明する。ネットワーク網からパケットが入出力モジュール３１０に到着すると、物理層の信号変換処理を行うPHY３２０によりディジタル信号に変換され、多重化エンジン３３０により集線処理されて転送エンジン２１０に送られる。転送エンジン２１０は、パケット内に含まれるデータ情報をパケットバッファ２２０に、ヘッダ情報をヘッダバッファ２３０に格納する。例えば、IP（Internet Protocol）パケットのヘッダ部には、受信先及び送信元アドレス、データ長などの情報が含まれる。検索エンジン２４０は、転送エンジン２１０からヘッダ情報を受け取り、各種テーブルを参照してパケット転送の制御に必要な情報を取得する。検索エンジン２４０が参照するテーブルとしては、経路テーブル、フィルタ・QoSテーブルがある。経路テーブルは、経路検索処理を行うためのテーブルであり、フィルタ・QoSテーブルは、パケットのフィルタリング条件・廃棄条件、装置内の転送処理優先度などの情報である。これらは経路・フィルタ・QoSテーブル用CAM２５０のエントリを検索した結果を用いて参照される。これらの結果から得られた制御情報は、検索エンジン２４０から転送エンジン２１０へ返送される。転送エンジン２１０は、パケットが転送されるべき経路を指定し、指定された経路の多重化エンジン３３０、PHY３２０、入出力モジュール３１０を通り、パケットがネットワーク網へ送出される。

Ｂ．信号伝送方式
図２は、本発明の技術を用いた信号伝送方式の一構成例で、転送エンジン２１０と多重化エンジン３３０を差動伝送線路４３０で相互接続したものを示したものである。転送エンジン２１０は＃０〜＃ｉのチャネルにより構成され、各チャネルの出力バッファ４１０はＳｅｒＤｅｓシリアライザ４０１が接続される。このＳｅｒＤｅｓシリアライザ４０１にはトレーニング用PRBS発生器からのデータまたは通常のデータがモードセレクト用レジスタ５４０で選択され、印加される。また、出力バッファ４１０はプリエンファシス量設定レジスタ５００に設定されたプリエンファシス量とプリエンファシス量補正用レジスタに設定された伝送距離毎の補正値が加算されプリエンファシス量が設定される。多重化エンジン３３０は＃０〜＃ｉのチャネルにより構成され、各チャネルの入力バッファ４２０はSerDesデシリアライザ４０２が接続される。このSerDesデシリアライザ４０２の出力はトレーニング用PRBS比較器または通常論理モードセレクト用レジスタ５４０で選択され出力される。入力バッファ４２０はオフセット量設定レジスタ５１０によりオフセット量が、イコライザon/off設定レジスタ４５０によりイコライザのon/offが設定され、トレーニング用PRBS比較器５７０に接続される。トレーニング用PRBS比較器５７０の出力は、タイマ５９０が接続されたトレーニング制御回路５８０に接続され、結果集計回路６００で結果が集計される。

出力バッファ４１０と入力バッファ４２０には差動バッファを、伝送線路には差動伝送線路４３０を用いる。ここで、高速（高周波）且つ長距離の信号伝送を行った場合には、符号間干渉や伝送系の伝送損失により入力バッファ４２０が受信する差動信号は歪、差動信号振幅は非常に小さくなってしまい、入力バッファが受信する差動信号間（正極と負極との間）のオフセットの影響が無視できなくなる。従い、高速化や長距離伝送が妨げられる問題がある。

ここで、オフセットは、入力バッファ内差動アンプ回路の対になる素子の製造ばらつきによるオフセット特性差と、差動伝送線路４３０の正極側と負極側との間の特性差に起因し、生ずる。そこで、本発明では、それぞれを出力バッファ４１０のプリエンファシス量の補正、入力バッファ４２０内差動アンプのオフセットの補正により吸収する。

Ｃ.出力バッファ
図３は、図２のプリエンファシス量調整回路を含んだ出力バッファ４１０のブロック図、図４は図２の出力バッファ４１０の具体的な回路例である。Dnより入力された信号は930の増幅器によりa1倍に、Dnの１ビット前のデータDn-1は９４０の増幅器によりa2倍に、Dnの２ビット前のデータDn-2は９５０の増幅器によりa3倍に増幅され、それぞれ、９１０、９２０の加算器により加算され、出力される。a1,a2,a3を外部より制御することでプリエンファシス量を制御することが可能である。プリエンファシスにより、伝送系の伝送損失の周波数特性に応じて出力バッファ４１０の出力電圧レベルを強調し、入力バッファ４２０が受信する信号を均一にすることができる。

図４の具体的な回路例では930の増幅器はＭＯＳＦＥＴ1011,1012と定電流源1021より構成される回路をout_p/out_nにそれぞれ３２個並列に接続する。940の増幅器はＭＯＳＦＥＴ1013,1014と定電流源1022より構成される回路をout_p/out_nにそれぞれ１６個並列に接続する。1013/1014のＭＯＳＦＥＴのゲートには4bitのa2制御信号を1041の４：１６デコードしたデコード信号により１６個並列の増幅回路の動作数を制御し、エンファシス量が決定される。950の増幅器はＭＯＳＦＥＴ1015,1016と定電流源1023より構成される回路をout_p/out_nにそれぞれ８個並列に接続する。1015/1016のＭＯＳＦＥＴのゲートには3bitのa3制御信号を1042の３：８デコードしたデコード信号により８個並列の増幅回路の動作数を制御し、エンファシス量が決定される。1011,1012,1013,1014,1015,1016のＭＯＳＦＥＴは同一特性の回路により構成される。また、1021,1022,1023の定電流源も同一特性の回路より構成される。これによりa2、a3の制御信号により940,950の並列数を制御することによりプリエンファシス量を任意に制御することが可能となる。具体例として940の増幅器を１６個並列、950の増幅器を８個並列の場合、a1：３２倍、a2：１６倍、a3：８倍つまり、１：０．５：０．２５倍のプリエンファシスを設定することが可能である。
図２のプリエンファシス量設定レジスタの値とプリエンファシス量補正レジスタの値の加算値は図３、図４のａ２，ａ３に接続され制御される。ａ２，ａ３の極性を反転する場合は図４極性切替信号レジスタ１０３１を切り替えることにより制御する。

Ｄ.入力バッファ
図５は、図２の入力バッファ４２０のブロック図、図６は図２の入力バッファ４２０の具体的な回路例である。in_p/in_nより入力された差動信号は710の差動アンプによりバッファされ、720の差動アンプに接続される。710の差動出力はオフセット補正値発生回路より生成される補正値を加算器730、740の加算器により加算されオフセットが補正される。図５の具体的な回路例ではＭＯＳＦＥＴ832〜835に接続されたオフセット補正値制御線(p極側)とＭＯＳＦＥＴ842〜845に接続されたオフセット補正値制御線(n極側)をON/OFFすることにより入力アンプ４２０のp1,n1のノードから電流を引き抜くことよりオフセットの補正を行う。これにより、製造ばらつきによる入力バッファ内差動アンプのオフセット特性差を吸収することができる。

図７は、図５の入力バッファ４２０へ、イコライザ７７０を加えたものである。イコライザ７７０は、伝送系の伝送損失の周波数特性に応じて特定周波数帯のみの利得を高くし、入力バッファ４２０が受信する信号振幅を均一にする。イコライザｏｎ/ｏｆｆ制御信号をON/OFFすることにより、受信側の等化をすることができる。

図２のオフセット量設定レジスタの値は図５、図６のオフセット補正制御線（ｐ極側、ｎ極側）にそれそれ接続され制御される。

E．トレーニングの流れ図
図８に、装置内でのトレーニングの流れ図を用いてトレーニングの流れを説明する。装置の立上げ時、プリエンファシス量初期設定レジスタ５００／オフセット量設定レジスタ５１０に初期値を設定する。次に、プリエンファシス量補正用設定レジスタ５２０に伝送距離毎の補正値（例えば、短距離と長距離との設定差）を加算した値を設定する。その後、モードセレクト用レジスタ５４０をトレーニングモードに設定し、PRBS発生器用レジスタ５５０に起動をかけ、トレーニング用PRBS発生器５６０からPRBSパターンを発生させてトレーニングを開始する。PRBSパターンは、出力バッファ４１０、差動伝送線路４３０、入力バッファ４２０を通り、トレーニング用PRBS比較器５７０へ送られる。トレーニング制御回路５８０は、トレーニング用PRBS比較器５７０のエラーをクリアし、タイマ５９０に指定した時間だけパターン比較チェックを行う。トレーニング用ＰＲＢＳ発生器５６０とトレーニング用ＰＲＢＳ比較器５７０は同一のアルゴリズムによりパターンを発生させる。これにより、トレーニング用ＰＲＢＳ発生器５６０内で発生され送られてきたパターンと、トレーニング用ＰＲＢＳ比較器５７０内で発生されたパターンとの一致・不一致を判断することができる。パターン比較チェックによるPASS/FAILの結果は、結果集計回路６００によって集計され、バスブリッジ１３０を介して基本制御ユニット内のCPU１１０へ送られ、メインメモリ１２０へ書込まれる。ここまでが一通りのトレーニング動作であり、トレーニング制御回路５８０がオフセット量設定レジスタ５１０の値を更新し、パターン比較チェック／結果集計／メモリ書込みを繰返し行う。オフセット量が最大設定値まで振られると、次はCPU１１０からバスブリッジ１３０を介してプリエンファシス量補正用設定レジスタ５２０の値が更新され、パターン比較チェック／結果集計／メモリ書込みを繰返し行い、プリエンファシス量が最大設定値まで振られるとトレーニングが終了する。これらの一連のトレーニング動作により得られたPASS/FAILの結果は、メインメモリ１２０にPASS/FAIL空間情報として保存されていることになる。この空間情報を元に、CPU１１０（ソフトウェア）が最適値判定を行う。この一連のトレーニングをチャネル毎に行い全てのチャネルの最適値設定を行う。

図９にPASS/FAIL空間の最適値をイメージした図を示す。最適値判定では、PASS”○”または“◎”/FAIL“×”空間の中央値である“◎”のプリエンファシス量設定値／オフセット量設定値が選択される。トレーニングが終了すると、モードセレクト用レジスタ５４０を通常モードに設定し、プリエンファシス量補正用設定レジスタ５２０とオフセット量設定レジスタ５１０の値を最適値に更新して通常動作を開始する。

以上のように本願発明によれば、事前のシミュレーションやプロトタイプ評価によってプリエンファシス量、及び、イコライザON/OFF設定の最適設定値を求めない。代わりに、装置立ち上げ時に伝送データに近いPRBS(擬似ランダムパターン)を各伝送チャネルに伝送して、入力バッファ４２０のオフセット量や出力バッファ４１０のプリエンファシス量等の伝送条件パラメータを振り、PASS/FAILの結果を集計して、最適な伝送条件パラメータを求める。従い、差動伝送経路４３０の製造ばらつきに対しても対応でき、超高速伝送が可能になる。加えて、差動伝送経路４３０の温度や電圧などの使用環境変動に対しても対応でき、超高速伝送が可能になる。

また、本願発明によれば、従来のトレーニングのように時間軸方向のＰＡＳＳ／ＦＡＩＬ情報からの最適設定値決定ではなく、出力バッファ４１０のプリエンファシス量、入力バッファ４２０のオフセット量をパラメータとしてこれらを最適化するため、非同期(送信側LSIのクロック源と受信側LSIのクロック源が異なり、時間的なずれがあるような仕様のネットワーク装置)のSerDesにおいても超高速転送が可能となる。

以上、添付の図１から図9を参照しながら本発明の実施例を説明した。本発明の技術は、ネットワーク装置のみならず、SerDesなどの差動伝送を行う回路及びこれを用いた装置全てに適用できる。更に、本発明はこれらの実施例に限定されず、趣旨を逸脱しない範囲で様々な実施形態を取り得る。

本発明の実施例に係るネットワーク装置のブロック図である。本発明の技術を用いた信号伝送方式のブロック図である。プリエンファシス量調整回路を含んだ出力バッファのブロック図である。図３の具体的な実施回路例である。オフセット補正回路を含んだ差動入力バッファのブロック図である。図５の具体的な実施回路例である。オフセット補正回路、イコライズON/OFF回路を含んだ差動入力バッファのブロック図である。装置内でのトレーニングの流れ図である。 PASS/FAIL空間の最適値をイメージした図である。

符号の説明

１００・・・基本制御ユニット、
１１０・・・CPU、
１２０・・・メインメモリ、
１３０・・・バスブリッジ、
２００・・・基本スイッチングユニット、
２１０・・・転送エンジン、
２２０・・・パケットバッファ、
２３０・・・ヘッダバッファ、
２４０・・・検索エンジン、
２５０・・・CAM、
２６０・・・テーブルメモリ、
３００・・・ネットワークインタフェース、
３１０・・・入出力モジュール、
３２０・・・PHY、
３３０・・・多重化エンジン、
４０１・・・SerDes（シリアライザ）、
４０２・・・SerDes（デシリアライザ）、
４１０・・・出力バッファ、
４２０・・・入力バッファ
４３０・・・差動伝送線路、
５００・・・プリエンファシス量設定レジスタ、
５１０・・・オフセット量設定レジスタ、
５２０・・・プリエンファシス量補正用設定レジスタ、
５３０・・・プリエンファシス量セレクト用レジスタ、
５４０・・・モードセレクト用レジスタ、
５５０・・・PRBS発生器用レジスタ、
５６０・・・トレーニング用PRBS発生器、
５７０・・・トレーニング用PRBS比較器、
５８０・・・トレーニング制御回路、
５９０・・・タイマ、
６００・・・結果集計回路、
７１０，７２０・・・差動アンプ、
７３０，７４０・・・加算器、
７５０，７６０・・・オフセット補正値発生回路、
８０１〜８０８・・・抵抗、
８１１〜８１８・・・ＭＯＳＦＥＴ、
８２１〜８２４・・・ＭＯＳＦＥＴ、
８３１〜８３５・・・ＭＯＳＦＥＴ、
８４１〜８４５・・・ＭＯＳＦＥＴ、
９１０，９２０・・・加算器、
９３０，９４０，９５０・・・増幅器、
１００１，１００２・・・抵抗、
１０１１〜１０１６・・・ＭＯＳＦＥＴ、
１０２１〜１０２３・・・定電流源、
１０３１，１０３２・・・極性切替セレクタ、
１０４１・・・４：１６デコーダ、
１０４２・・・３：８デコーダ、
４２０B・・・イコライザ内蔵入力バッファ。

Claims

第１回路と、
第２回路と、
差動伝送線路とを有し、
前記第１回路は、パラレル信号をシリアル信号へ変換するシリアライザと、第１の選択器を介して前記シリアライザに接続され、所定のアルゴリズムに従い擬似ランダムパターンを発生する擬似乱数発生器と、前記シリアル信号を入力信号として前記差動伝送線路へ選択出力する出力バッファとを有するものであって、
前記第２回路は、シリアル信号をパラレル信号へ変換するデシリアライザと、前記差動伝送線路から入力される信号を第１の差動アンプで増幅し前記デシリアライザへ出力する入力バッファと、第２の選択器を介して前記デシリアライザと接続されている比較器とを有するものであって、
前記比較器は、前記差動伝送線路を介し出力された前記擬似ランダムパターンと、前記アルゴリズムにより発生させたパターンとを比較し比較結果を出力するものであって、
前記出力バッファのプリエンファシス量と前記第１の差動アンプのオフセット量とをスキャンして、前記出力バッファのプリエンファシス量と前記第１の差動アンプのオフセット量との組合せ毎に前記比較器の出力を得て、前記出力に基づいて、前記出力バッファのプリエンファシス量と前記第１の差動アンプのオフセット量とを決定する転送装置。
請求項１に記載の転送装置において、
前記出力バッファは、複数の増幅器と、加算器とを有するものであって、
前記増幅器は、前記入力信号を増幅するものであって、
前記増幅器は、増幅率は可変であって、
前記加算器は、前記増幅器からの出力を加算し前記差動伝送線路へ出力するものであって、
前記増幅率を変更することにより、前記プリエンファシス量を調節する転送装置。
請求項１に記載の転送装置であって、
前記出力バッファは、複数の第２の差動アンプを有し、
前記第２の差動アンプは、前記入力信号を増幅するものであって、
前記第２の差動アンプの並列数を変更することにより、前記プリエンファシス量を調節する転送装置。
第１回路と、
第２回路と、
差動伝送線路とを有し、
前記第１回路は、パラレル信号をシリアル信号へ変換するシリアライザと、第１の選択器を介して前記シリアライザに接続され、所定のアルゴリズムに従い擬似ランダムパターンを発生する擬似乱数発生器と、前記シリアル信号を入力信号として前記差動伝送線路へ選択出力する出力バッファとを有するものであって、
前記第２回路は、シリアル信号をパラレル信号へ変換するデシリアライザと、前記差動伝送線路から入力される信号を増幅し前記デシリアライザへ出力する入力バッファと、第２の選択器を介して前記デシリアライザと接続されている比較器とを有するものであって、
前記入力バッファは、前記差動伝送線路から入力される信号を増幅する差動アンプを有するものであって、
前記比較器は、前記差動伝送線路を介し出力された前記擬似ランダムパターンと、前記アルゴリズムにより発生させたパターンとを比較し比較結果を出力するものであって、
前記出力バッファのプリエンファシス量と前記差動アンプのオフセット量とをスキャンして、前記出力バッファのプリエンファシス量と前記差動アンプのオフセット量との組合せ毎に前記比較器の出力を得て、前記出力に基づいて、前記出力バッファのプリエンファシス量と前記差動アンプのオフセット量とを決定する転送装置。
請求項４に記載の転送装置において、
前記入力バッファは、ＭＯＳトランジスタに並列接続された複数のＭＯＳＦＥＴを有するものであって、
前記複数のＭＯＳＦＥＴのオン・オフにより前記差動アンプのオフセットを調節する転送装置。
請求項４に記載の転送装置において、
ネットワーク網へ接続される入出力ポートであるネットワークインターフェース内に前記第１回路がある転送装置。
請求項４に記載の転送装置において、
転送機能・検索機能・フィルタリングなどを掌る基本スイッチングユニット内に前記第２回路がある転送装置。
請求項４に記載の転送装置において、
前記第１回路、前記第２回路はそれぞれ異なるプリント回路基板へ実装されているものである転送装置。
請求項１に記載の転送装置において、
前記出力に基づく前記出力バッファのプリエンファシス量と前記第１の差動アンプのオフセット量の決定では、
前記出力から得られる、前記差動伝送線路を介し出力された前記擬似ランダムパターンと、前記アルゴリズムにより発生させたパターンとの一致・不一致の空間に基づいて、前記出力バッファのプリエンファシス量と前記第１の差動アンプのオフセット量とを決定する転送装置。
請求項９に記載の転送装置において、
前記空間に基づく前記出力バッファのプリエンファシス量と前記第１の差動アンプのオフセット量の決定では、
前記空間の中央値を、前記出力バッファのプリエンファシス量と前記第１の差動アンプのオフセット量とする転送装置。
請求項４に記載の転送装置において、
前記出力に基づく前記出力バッファのプリエンファシス量と前記差動アンプのオフセット量の決定では、
前記出力から得られる、前記差動伝送線路を介し出力された前記擬似ランダムパターンと、前記アルゴリズムにより発生させたパターンとの一致・不一致の空間に基づいて、前記出力バッファのプリエンファシス量と前記差動アンプのオフセット量とを決定する転送装置。
請求項１１に記載の転送装置において、
前記空間に基づく前記出力バッファのプリエンファシス量と前記差動アンプのオフセット量の決定では、
前記空間の中央値を、前記出力バッファのプリエンファシス量と前記差動アンプのオフセット量とする転送装置。