JP2006115488A - 遅延決定信号特性解析のための方法並びに装置 - Google Patents

Abstract

【課題】サンプリング回路を備える信号解析回路が提供される。
【解決手段】該サンプリング回路は、サンプリング・クロック信号に応じて、ビット・ウィンドウ内の様々なポイントで入力信号の特性をサンプリングする。サンプリング制御回路はサンプリング回路に取り付けられ、サンプリング制御信号に応じてサンプリング・クロック信号を提供する。サンプリング・クロック信号は可変時間機能を提供して、入力信号の特性が入力信号或いはビット・ウィンドウの期間中に数回サンプリングされるようにする。制御回路はサンプリング回路及びサンプリング制御回路に取り付けられ、入力信号が重要な信号の特性を示す回数に応じてサンプリング制御信号を提供する。一実施例においては、該重要な特性は入力データ信号と同期可能なリファレンス・パターンである。リファレンス・パターンは、より大規模な比較計数回路に配置されるパターン発生回路によって提供される。
【選択図】図１

Description

本発明は概して高速データ・ビット・ストリームを解析するための診断および試験装置に関する。本発明は特に、例えばデータ通信レシーバの信号特性などを測定する装置や手法に関するものである。このような測定は試験用装置（device under test（ＤＵＴ）） の実効的な決定ポイントを遅延させて、信号特性の解析を行うことにより行われる。解析方法としては、ビット・エラー・レイト、アイ・ダイアグラム、マスク・テスト及びその他の一般的な方法などが挙げられる。

近年において高速通信機能及びデバイスの性能は、その質を正確に測定することが困難になるほど向上している。データ通信装置の分野では、例えばデバイスの処理能力を向上させる一方で消費電力を減少させる努力によって、エラーが起こる確率が増加している。ネットワーク供給業者、インテグレータ及びユーザには、そういったデバイスが数ギガビット／秒を常に超えるデータ送信率を維持しながら、確実に動作することが望まれている。このためには高速通信装置により受信されるデータの実際のエラー・レイトと信号特性を決定することが要求される。

レシーバを試験するためには試験パス内にレシーバが必要とされる。最新の高機能チャネルのレシーバは、高性能インプット信号調整（意図的なもの、意図的でないもののいずれも）、及び高度な決定回路備える。適用される信号調整における決定が、試験されるべき対象である。従来のレシーバ試験方法は、レシーバにストレスをかけたインプットを行う段階を備える。これにより、そのストレスが「ワースト・ケース」が適用されたインプット信号を模擬することができるようになる。論理的には、もしレシーバがこの「ワースト・ケース」インプット信号のもとで誤りなく作動すれば、レシーバは正常と判断される。通常、この「ワースト・ケース」シナリオを使ってレシーバが誤りなく作動しているかどうかを判断することは、診断的解析を完全に行うよりはるかに簡単な作業である。なおその診断的解析には市販の試験装置（トランスミッタと通信チャネルを試験するために用いられる）内の高性能レシーバを使う。

レシーバが誤りなく作動しているか否かを試験するために、受信された決定の結果がビット・エラー・レイトを点検するデバイスに送られて、そこで測定されてもよい。ビット・エラー・レイトを点検するデバイスは小さいので、多くのＤＵＴレシーバはビット・エラー・レイトを点検する装置を内蔵している。これはビット・エラー・レイトを点検するデバイスは、ＤＵＴ内に排他的ＯＲと計数ロジックを備えるからである。或いは、ＤＵＴレシーバの多くは、実際にはトランシーバ・デバイス（レシーバとともにトランスミッタを備える）である。そしてレシーバＤＵＴはまた、受信された信号を再送信する試験モードを実行する。その後この再送信信号は外部のビット・エラー試験装置に接続されてもよい。

デバイスや通信サブシステムからのデータ信号の性能を特徴づけるとともに適正化するいくつかの試験システムが商業的に利用可能である。このような試験システムは、ビット・エラー・レイト、アイ・ダイアグラム、オシロスコープ計測手法を用いる。こういったシステムにおいては、解析は商業的な試験システムへのインプット内でなされる。これは試験用装置のアウトプットが検査可能な試験用トランスミッタおよび／またはチャネルにとって理想的である。しかしながら上記のように、これらの技術や構造は、アウトプットが利用可能でない試験用レシーバにとっては有用ではない。

こういった従来のシステムの欠点には、ストレスをかけられたアイの状態が、実際のワースト・ケース・アプリケーション信号を表さない可能性があることが挙げられる。よって明らかに、ＤＵＴが正常であるという仮定は誤りとなる可能性がある。こういった従来のシステムの更なる欠点には、実際のレシーバがいかなるものであるかに関して診断的な理解を得るのに十分なデータを提供しないことが含まれる。もしそのようなデータが得られれば、より多くの問題がより効率的に理解・解決・処理されることは明らかである。従来のシステムに関連したもうひとつの欠点は、測定時間よりも詳細な性能を評価するための既知の外挿法が使用できないことである。もし外挿法が使用できれば、汎用的な解析技術が利用可能となる。この解析技術は、受信ＤＵＴにおけるより深い診断を提供するためのレシーバ以外を対象とする試験のために、すでに開発されているものである。

デジタル・レシーバ回路は、デジタル・チャネル回路とは異なる。デジタル・レシーバ回路はデジタル・チャネルからのインプット信号を受け入れる。このインプット信号は、アナログ電圧（analog voltage）信号である。どのようなデジタル値が送られていたかを決定するためには、アナログ電圧信号が解釈されなければならない。この解釈には、電圧レベルとアナログ信号に現れるタイミングを見ることが含まれる。これを実施するには、電圧コンパレータを用いて、アナログ・インプットが予め選択された論理閾値とD型フリップ・フロップの上下いずれかにあるようになるように、アナログ・インプットを論理的に分割する方法がある。その後、デジタル・チャネルにおけるアナログ電圧によって運ばれるデータの特定のビット期間に対応する瞬間におけるコンパレータの結果がサンプリングされる。決定がなされた後は、決定回路からの出力は単なる論理出力（ハイ（high）或いはロー（low））となり、アナログ・インプット信号の他の全ての特徴は解消（loose）される。これら特徴は、もし測定されれば、性能を理解並びに外挿する上で多大な利益をもたらすものである。したがって、デジタル・レシーバ回路の通常の結果は、アナログ・インプット信号をデジタルに「１」或いは「０」に変換することにより、診断的評価に必要となる非常に重要な情報を隠すことになる。

デジタル通信システムの他の要素（デジタル・チャネル回路を含む）はデジタル情報を通信するのに使われるアナログ電圧に容易にアクセスできる。アクセスが容易であると、容易な測定が可能である。例えばイーサネット(登録商標)・ポート（Ethernet(登録商標) port）のトランスミッタ部分からの信号はイーサネット(登録商標)・ケーブルで容易に測定できる。この場合イーサネット(登録商標)・ケーブルはトランスミッタであり、ケーブルはデジタル・チャネル回路である。ケーブルの電圧は情報を運ぶアナログ信号を備える。このアナログ信号は解析のために測定デバイス（オシロスコープ）に伝達されてもよい。ポート・レシーバの測定を希望する者にとって非常に便利である。デジタル・レシーバはアクセス可能ではないので、デジタル・レシーバの解析は不可能である。

チャネル回路を分析する典型的な技術はレシーバ回路の解析においては利用できない。例えばビット・レイト・テスト、アイ・ダイアグラム、ジッタ計測、Ｑファクタ測定、アイ・ダイアグラム・マスク・テスト、高速４コーナー・マージン・テスト（fast 吐our-corners margin testing）、周波数応答、ステップ応答のような技術は全て、ビット・エラー・レイトや発生可能性情報を集めると同時に、デジタル決定回路の決定ポイントを操作する能力に基づいている。レシーバ回路上ではデジタル決定回路の決定ポイントを操作することは不可能である。よって特殊化された装置が、特別な機械が（レシーバ試験ではなく）トランスミッタ試験やチャネル試験のみでの使用のために特殊化されたレシーバ回路を備える、特殊な市販の試験機器上で利用可能であることが望まれる。

信号解析回路はサンプリング回路を備える。サンプリング回路はサンプリング・クロック信号に応じて、ビット・ウィンドウの様々な場所でインプット信号の特性をサンプリングする。サンプリング制御回路はサンプリング回路に取り付けられる。サンプリング制御回路はサンプリング制御信号に応じてサンプリング・クロック信号を提供する。サンプリング・クロック信号は可変時間機能を提供して、インプット信号の期間中の複数或いは様々な時点において共通したインプット信号特性がサンプリングされるようにする。信号解析回路はまた、制御回路を備える。この制御回路は、インプット信号が重要（of interest）信号特性を示す回数に応じて、サンプリング制御信号を提供する。

本発明の主要な目的は、決定ポイントにおいてレシーバＤＵＴを測定するための方法並びに装置を提供することである。この測定により診断的解析を行うための有用なデータが提供される。

本発明の他の目的には、決定ポイントにおいてレシーバＤＵＴを測定するための方法並びに装置を提供して、ＤＵＴに大幅な或いは費用のかかる変更を加えることなく有用なデータを提供することがある。

本発明の他の目的には、決定ポイントにおいてレシーバＤＵＴを計測するための方法並びに装置を提供して、このような試験用装置について起こりうる最大のスペクトルに役立つような有用なデータを提供することがある。

本発明の目的は、例えばＤＵＴの受信回路における効果的な決定位置を移動することにより達せられる。本発明の方法並びに装置はこれらの決定の結果を通過或いは遅延させて必要な計数比較回路まで送る。計数比較回路は外部計数ロジック或いは外部装置内にある。外部装置としては例えば高度なビット・エラー・レイト測定器が挙げられる。高度なビット・エラー・レイト測定器はレシーバ特性試験を実行するための高度な解析技術を行うのに必要な情報を得るために必要である。

様々な方法によってレシーバＤＵＴの決定或いは決定回路に影響を与えることが可能である。例えば、レシーバＤＵＴの決定回路を増強するなどの方法がある。このような増強にはこの目的のために特殊化されたコントロールを用いる。この目的のための特殊なコントロールで本発明の一実施例においては例えば、ＤＵＴは可変閾値コントロール及び可変サンプリング時間コントロールを用いて増強される。外部クロック及び正弦波発生装置を追加してこれらを用いて外部信号レベル及びクロック・タイミングを制御してもよい。

別の実施形態においてはレシーバＤＵＴ内で用いられる１つの決定ポイント・コンパレータが、関連する閾値決定のための第２の（他の実施形態においては複数の）コンパレータで増強されてもよい。これらの決定の結果、ウィンドウ或いはウィンドウ群の比較結果が得られる。これらの結果は遅延された決定ポイントとして利用され、受信回路のインプットにおける解析を更に向上させる。

以下の本発明の詳細な説明を付随する図面と併せて参照することにより、本発明の目的及び利点を更に理解できる。尚、類似するものは同様の番号によって示される。

ここで図１乃至図５を参照しながら本発明をより詳細に説明する。図１乃至図５は本発明の好適な実施形態を表す。本発明は、しかしながら、他の多くの形態で実施可能であり、ここで開示する実施例には限定されない。むしろ、これらの実施例は当業者がこの開示をより完全に理解できるようにするために示されるものである。

加えて、本発明の理解を完全なものとするために、本発明及び出願の譲受人が譲渡を受けた、或いは保有している他の係属中の出願を引用する。以下に示す出願がそのままの形でここに引用される。すなわち、米国特許出願第０９／９９６，３４２号（２００１年１１月２１日出願）、米国特許出願第１０／０９９，４８７号（２００２年３月１５日出願）、米国特許出願第１０／０９７，７０６号（２００２年３月１４日出願）及び本出願と同日付の出願である「Method and Apparatus for Measuring the Input Frequency Response of Receiver」が引用される。

本発明は特に高度な分析技術を実行するために閾値情報を収集並びに処理するためのメカニズムに関するものではない。むしろ本発明はどのようにレシーバＤＵＴの決定回路で遠隔的に決定が行われるかを開示するものである。本発明はまた、これら決定がその後どのようにして外部の計数比較回路に送られ、単一の分析結果にまとめられるかについても開示する。

検査される技術のデジタル・レシーバのインプットにおける状態は、これら別の方法で一般的に利用並びに理解されている解析ビューへのアクセスを含まないので、このようなことは全て重要であるといえる。例えば、アイ・ダイアグラムはデジタル・システムの通信能力を試験する上での主要な方法である。しかしながら本発明以前には、本発明のＤＵＴ内のレシーバ回路のインプットから見るようにアイ・ダイアグラムを見ることは不可能であった。更に、レシーバ回路に何が見えるかを知ることを希望したときに、アイ・ダイアグラムが市販のオシロスコープ或いは高度なビット・エラー・レイト・テスタのインプットにおいてどのように見えるかがわかっても有用とはいえない。特に今日では高度に統合されたレシーバ回路は、等化などの信号処理技術を備えるので、レシーバ・チップへのインプットにおけるアイはチップの深部にある最終決定回路へのインプットにおけるアイと一致しないことがある。

図１は試験用装置（device under test（ＤＵＴ））（１０）を表す概略ブロック線図である。試験用装置（１０）は例えば、１０Ｇｂイーサネット(登録商標)・トランシーバのような電気／光トランシーバ及びこれらに関連する決定回路（２０）である。決定回路（２０）は内部サポート要素を備える。内部サポート要素は、本発明にしたがって決定閾値（例えば電圧）回路（２１）及びサンプリング・タイミング回路（２２）を調節する。決定回路（２０）はまた、コンパレータ（１４）を備える。コンパレータ（１４）の第１インプットからインプット・データ信号（１２）が入力される。コンパレータ（１４）の制御インプットから閾値電圧値（例えば信号）（２９）が入力される。コンパレータ（１４）の第２インプットに第２インプット信号（１３）が提供されてもよい。これにより更なる比較が可能になる。コンパレータ（１４）のアウトプットは、例えばコンパレータ（１４）の対応する第１及び第２インプットに存在する信号の特性（例えば電圧）の違いを示す信号である。若しくはコンパレータ（１４）のアウトプットはインプット・データ信号が閾値（２９）を上回っているか或いは下回っていることを示す信号であってもよい。閾値（２９）は決定閾値制御回路（２１）によって提供される。コンパレータ（１４）のアウトプット信号はサンプリング・デバイス（１５）にインプット信号として提供される。サンプリング・デバイス（１５）（例えばＤ型フリップ・フロップ）はインプットにおいて提供された信号をサンプリングするように構築される。このようなサンプリングはサンプリング・クロック信号（２７）に応じて行われる。サンプリング・クロック信号（２７）はサンプリング時間制御調節回路（２２）によって提供される。このようにしてインプット・データ信号（１２）のサンプリングされる場所は所望の特定の解析に応じて変更される。

以下で詳細に示すように、サンプリング・クロック信号（２７）及び閾値制御信号（２９）が別々に提供されて、本発明を構成するレシーバ或いはその他のＤＵＴの求める様々な解析条件が満たされるようにしてもよい。このように、所望のサンプリング期間（例えばビット・ウィンドウ）及び閾値（１つ又は複数）が個別に設定される。この設定は対応するインプット・データ信号（１２）のサンプリングと同時に行われる。インプット・データ信号（１２）は変動可能であるとともに独立して制御される閾値に関連している。加えて、サンプリング時間制御調節回路（２２）及び決定閾値制御調節回路（２１）が決定回路（２０）の内部或いは決定回路（２０）の外部に配されてもよい。

サンプリング・データ（２５）は決定回路（２０）から出力されて、外部の比較計数ロジック回路（３０）に提供される。比較計数ロジック回路（３０）は制御回路（３２）にインターフェースで接続される。制御回路（３２）としては例えば、マイクロプロセッサ、マイクロコントローラ、或いは専用ハードウェア（例えばＡＳＩＣ）或いは1つ若しくはそれ以上のプロセッサ上で実行可能なソフトウェアが挙げられる。これにより、本発明の機能性が発揮されるようになる。制御回路（３２）によってサンプリング時間（２７）及びサンプリング電圧（２９）のオフセットが解析に必要なサンプリング位置に設定される。決定回路（２０）によって提供される結果はＤＵＴ自体によって用いられるのではなく、外部の比較計数ロジック（３０）に送られて解析される。このようにして、比較計数ロジックによってサポートされるプログラム可能な閾値電圧或いはサンプリング・タイミング（このような設定は例えばビット・エラー・テスタ内で見られる）は適宜、決定回路でなされる決定を単純に比較計数ロジック（３０）まで遅延するように条件を設定される。この決定を遅延するために、閾値電圧及びサンプリング時間（通常比較計数ロジック、すなわちＢＥＲテスタに見られる）は、決定を伝達する公称電圧及び設定時間に設定される。

サンプリング時間制御調節回路（２２）及び決定閾値制御調節回路（２１）により実行される分解能及びレンジは様々であってよい。また、必ずしも決定閾値電圧及びビット期間内のサンプリング時間の全てのレンジをカバーするものでなくてもよい。レンジが下げられると、遅延された解析について可能なレンジ量が制限される。同様に、分解能が下げられると、遅延された解析について可能な分解能の量が制限される。本発明の一実施例は、決定閾値電圧及び決定サンプリング時間について２つのみの設定を実行する。この場合、高い決定電圧閾値と低い決定電圧閾値及び早い決定サンプリング時間と遅い決定サンプリング時間を用いてレシーバＤＵＴ内の決定回路における公称動作ポイントに対応する。また、２通りの決定電圧閾値と決定サンプリング時間を用いると、レシーバ内の利用可能な空領域を評価することができる。

上述のごとく、制御回路（３２）はサンプリング制御信号（３７）を介してサンプリング時間制御調節回路（２２）に結合される。外部クロック（図示せず）は決定回路（２０）に向けての外部クロック信号（２４）を作り出す。比較計数ロジック回路（３０）がサンプリングされたインプット信号（２５）の結果を受信する。制御回路（３２）は比較計数回路（３０）に組み込まれてもよい。例えば、このような一体的な装置は、ビット・エラー・レイト・テスタを備える。その他のテスト専用機器も好適に利用可能である。別個の制御回路で決定回路（３２）と比較計数回路（３０）にそれぞれインターフェースで接続してもよい。

本発明においては比較計数回路（３０）に対するクロック或いはトリガ信号（３５）を生じさせる要素は様々であってよい。例えば、スイッチ（３４）によって生じさせられてもよい。クロック信号（３５）は、レシーバ決定回路（２０）によって既に下された遅延された決定（２５）と同期化されなければならない。このような同期は、レシーバ決定回路（２０）で用いられるのと同一のタイミング・リファレンス・クロック信号（２７）を用いることで可能となる。また、レシーバ決定回路（２０）によって回収された回収クロック信号（２６）を用いてもよい。多くの場合、サンプリングされたデータが比較計数ロジックに伝達される途中でサンプリング・データから回収された回収クロック信号を用いることもできる。サンプリング・データから回収された回収クロック信号は、正確なクロック回収を実行するのに十分なサンプリングされたデータ・コンテントをもたらすような決定閾値及びサンプリング時間を設定するような種類の解析にのみ使用できる。サンプリングされたデータ・コンテントを十分にもたらすということは一般的に、サンプリング時間信号（２７）及び決定閾値信号（２９）がまだ公称のアイの中心或いはその近辺の領域にあることを示す。アイの中心或いはその近辺の領域は１×１０^ｅ−２よりも良好なビット・エラー・レイトをもたらす。例えば受信側決定回路（２０）の決定回路での決定閾値（２９）をロジック・ハイ・レベル以上に上げて、サンプリング・データからクロック信号を回収することはできない。これは、この場合、サンプリングされたデータは全てゼロとなる（閾値が全てのデータ・ビットを上回るので、全てのサンプルがゼロとして認識される）ためである。

サンプリング時間の設定及び決定回路（２０）内の閾値（２７）の決定に用いられるサンプリング時間制御調節回路（２２）はデジタル・コントロール・バス或いは専用のコントロール電圧の形態をとってもよい。例えば、本発明の一実施例においては、スリー・ワイヤ・シリアル・コントロール・バスをマネジメント・データ・インプット及びアウトプット（management data input and output (MDIO)）のために用いる。バス構造（パラレル或いはシリアル）が用いられる場合は決定閾値レベル（２９）及びサンプリング時間オフセット（２７）のためにアドレスが設けられる。これらのアドレスのいずれかに新規の値を書き込むと、設定が変更される。これらのアドレスへの書き込みは制御回路（３２）が行う。

計数比較ロジック回路（３０）は専用ハードウェアであってもよく、またより一般的な試験装置に用いられるハードウェアの形態をとってもよい。この機能（或いはこの機能の一部）を実行するために使用可能な機能を備える装置の例としては、ビット・エラー・レイト・テスタ及びデジタル・イベント・カウンタが挙げられる。本発明の一実施例においては市販のビット・エラー・レイト・テスタを用いる。このようにしてビット・エラー・レイト・テスタのエラー検知器はサンプリング・データ（２５）と同期化される。またサンプリング・データ（２５）及び期待されるデータ（１５１）（図５）の間の不一致がカウントされるとともに解析に用いられる。期待されるデータ（１５１）は同期後にエラー検知機内のリファレンス・パターン発生回路によって決定される。ビット・エラー検知器（３０）に用いられるパターンとしては例えば、試験中に決定回路（２０）に伝達されるデータ・パターン或いは全て「１」のパターン（all-ones pattern）若しくは全て「０」のパターン（all-zeros pattern）のいずれであってもよい。公称（nominal）アウトプット・サンプリング・データ（２５）はほぼＤＵＴテスト・パターンとして現れるので、受信されたテスト・パターンは決定閾値がアイ・ダイアグラム内にあるときに用いられる。サンプリング要素（１５）の決定閾値（２９）が主にデータ信号レベル以下に設定されているときに全て「１」のパターンは用いられる。これは、公称サンプリング・データ・レベルは全て「１」であるためである。同様に、決定回路（２０）の決定閾値（２９）が主にデータ信号レベルよりも高く設定されるとき、全て「０」のパターンが用いられる。この場合、サンプリングされたデータはほぼ全て「０」となる。

データ・インプット信号（１２）と決定回路（２０）の間のカップリングはＡＣ（直流）或いはＤＣ（交流）カップリングを容易に実行することができる。またＡＣ或いはＤＣカップリングのいずれが必要となるかは、決定回路（２０）の用途或いは仕様によって決定される。サンプリング・データ（２５）と比較計数回路（３０）の間のカップリングもまた、ＡＣ或いはＤＣカップリングのいずれであってもよい。但し、ＡＣカップリングが用いられた場合には決定回路（２０）内の決定閾値（２９）の設定は制限を受ける。これは十分なＡＣコンテントを維持することによりＡＣカップリングを通してサンプリング・データが伝達されるようにするためである。例えば、決定閾値信号（２９）の値がロジック・ハイ閾値より上に設定されていると、サンプリング・データ（２５）は全て「０」の状態に近づく。決定回路（２５）の出力における全て「０」の状態はＡＣコンテントを備えず、またＡＣカップリング・コンフィギュレーションに存在するＤＣブロックを通らない。このことは決定閾値を全体のデータ・レベル以上或いはそれ以下に設定することが必要な種類の解析を制限する。このことは例えば、ロジック・レイル（logic rail）より上或いは下にアイ・ダイアグラムを描く能力、若しくはロジック・レイルより上或いは下にマスク・テストを実行する能力を制限する。本発明によると、この制限を受けても、ユーザはロジック決定が行われるアイの開始領域を試験することが可能である。アイの開始領域を試験できれば、マージン及び決定を行う特性を決定することが可能となる。

図２は本発明の代替的な実施形態（２００）を表す概略ブロック線図である。この実施形態は、プログラム可能な電圧オフセット（１１０）を備える。プログラム可能な電圧オフセット（１１０）はデータ・パターン（１２）のＤＣレベルに導入される。データ・パターン（１２）は、レシーバＤＵＴの決定回路（２０）のデータ・インプットに提供されるのであって、上記の実施形態の決定閾値を直接制御するのではない。この代替的な実施形態（２００）の構造は第１の実施形態（１０）と同じ要素を多く備える。このような要素は以下に述べる相違点を除いては、上記で説明した実施形態と同様に接続される。

レシーバ決定回路（１２０）が上記の閾値として一定のＤＣ電圧（或いは差分インプットの場合には電圧の差）を利用する場合、及び一定のＤＣ電圧オフセット（１１０）が意図的にインプット信号（１２）に導入される場合に、この代替的な実施形態（２００）は適用可能である。この代替的な実施形態（２００）は試験用装置がレシーバ回路へのデータのインプットにおいてＡＣカップリングを利用する場合には適用できない。これは、導入された（パターン発生回路のテスト・パターン内に導入された）量のＤＣがＡＣカップリングを行うために用いられるＤＣブロックによって取り去られるからである。

この代替的な実施形態（２００）はＤＣカップリング・インプット及び一定の閾値に対応するような用途において、重要な利点を有する。これはＤＵＴ或いは対応する決定回路（１２０）のために追加的なコントロールを必要としないからである。制御回路（３２）はこの場合したがって、パターン発生回路のＤＣオフセットを、制御信号（３７）を介して制御することにより、遅延された決定の閾値を制御しなければならない。ＤＣオフセットはシングル・エンドの信号或いは差分信号のいずれに導入されてもよい。例えば、試験用装置において決定回路によってインプット信号のための閾値として用いられる一定電圧閾値を０Ｖに固定した場合に、シングル・エンドのデータ・パターンを１Ｖ上げると、波形上のマイナス１Ｖのスポットにおいてインプット信号についてのロジック決定が行われることになる。プログラム可能なＤＣオフセット回路（１１０）がプログラム可能な決定閾値を得るために提供される。

差分インプットについても同様のことがいえる。決定回路として一般的な差分インプットを用いる場合には、例えばレッグＡ（leg A）＞レッグＢ（leg B）であるとき、閾値の機能はロジック・トゥルー（logic true）を得られる。尚、決定回路においては、一方のレッグが他方のレッグより上にある場合にはロジック・ハイ（logic high）が得られ、他方のレッグが第１のレッグより上にある場合にはロジック・ロー（logic low）が得られる。ＤＣオフセットがレッグＢに導入される場合、ロジック・トゥルーを得るためには、レッグＡ＞レッグＢ＋オフセットとしなければならない。同様の閾値の移行が行われる間に対称性を保つために、対称なＤＣオフセットを各レッグに導入するとよい。これにより、レッグＡ−オフセット／２＞レッグＢ＋オフセット／２であるとき、ロジック・トゥルーを出力することが可能となる。いずれの方法によってもレシーバの決定回路（１２０）の決定閾値は調節可能である。

図３は、本発明の第３の実施形態（番号３００で示す）を示す概略ブロック線図である。上述のごとく、プログラム可能な遅延回路（１０５）は外部タイミング信号（２４）に用いられる。制御回路（３２）によって提供されるタイミング制御信号（３７）に応じて、遅延回路（１０５）はプログラム可能な遅延量をタイミング信号（２４）に導入する。これにより、結果として、遅延クロック信号（１０６）が、決定回路（２２０）のサンプリング要素（２１５）のクロック（clock （CLK））或いはトリガ・インプットに適用される。外部タイミング・リファレンス・インプットを実行すると、サンプリング時間制御並びに調節機能の実行する必要はなくなる。このことは直接的な外部サンプリング・タイミング制御を実行するシステムにおいては、非常に利便性が高い。外部サンプリング・タイミング制御を実行するデバイスの例としては、データ信号（１１２）及びサンプリング・クロック信号（１０６）の両方を受け入れるようなＤ型フリップ・フロップ（２１５）が挙げられる。サンプリング・クロック信号（１０６）を遅延させることにより、Ｄ型フリップ・フロップ（２１５）のサンプリング時間は遅延される。

これらの種類のシステムにおいては、外部タイミング信号（２４）を一定に保つ（遅延を付与しない）ことも同様に可能である。このような場合には代わりにデータ・インプット・パスに遅延を付与する。データ・インプット・パスへの遅延の付与にはプログラム可能なオフセット電圧回路（１１０）を用いる。どちらの方法でも同様にＤＵＴの決定回路（２２０）における可変のサンプリング時間機能を得ることができる。実際の使用場面においては、データ・パス内の遅延はしばしば劣化を招くが、このような劣化はクロック・パス内に遅延を挿入することにより回避できる。制御回路（３２）は外部遅延機能を制御することにより、所望の機能を得る。このとき、外部遅延機能はクロック・パス（１０５）或いはデータ・パスのいずれに配置されてもよい。

図３はまた、プログラム可能な遅延（１０５）上の外部コントロールがどのようにしてプログラム可能なオフセット電圧の外部コントロールと組み合わされるかを示す。このような組み合わせを行うと、レシーバ決定回路（２２０）に変更を加えることなく、遅延決定解析を行うことが可能となる。また、このことは決定閾値のＤＣカップリング、及びタイミング・リファレンス信号（或いはクロック）の外部インプットを実行するような種類の装置或いはシステムについてのみ可能である。これらのシステムでは、受信回路に追加的な負荷をかけることなく、遅延解析を行うことが可能である。

図４は本発明の第４の実施形態（番号４００で示す）を示す概略ブロック線図である。この第４の実施形態はインプット・コンパレータ回路（１４）を備える。インプット・コンパレータ回路（１４）としては例えば、オペレーショナル・アンプリファイア（Operational Amplifier）或いはその他の適切な装置が挙げられる。このような装置はサンプリング・インプット・データ（例えばコンパレータ（１４）のアウトプット）をサンプリング要素（１５）に提供する。コンパレータ回路（１４）はインプット信号（１２）に連結される第１インプットを備える。若しくは、インプット信号（１３）がコンパレータ（１４）の第２インプットに連結されることが選択されてもよい。これにより、インプット信号（１２）及び（１３）の間の相違を表すアウトプット信号が提供される。

第４の実施形態（４００）はまた、決定閾値（２１）及び決定タイミング（１０５）の有する独立した２つの機能を複合並びに調和させる能力を表す。２つの機能を複合並びに調和させることにより、内部から調節される決定閾値制御を用いて、外部からの決定タイミングの設定を実行することができる。この実施形態は、サンプリング・タイミング信号のための外部インプットを実行するシステムにのみ適用可能である。

この種の使用例として、外部からクロックされるとともに、クロック及びデータについてＡＣカップリングされた決定回路（１５）（例えばＤ型フリップ・フロップ）が挙げられる。外部クロック信号（２４）は可変遅延機能（１０５）を備えてもよい。これにより、（ＡＣカップリングされている場合においても）可変サンプリング時間機能（１０６）が得られる。しかしながら、外部電圧オフセットはデータのＡＣカップリングを行うために用いられるＤＣブロックによって取り去られる。代わりに、ＡＣカップリングのＤ型フリップ・フロップ側は閾値制御機能を用いて増強される必要がある。実際の制御閾値機能は制御回路（３２）によって制御される。

図４はまた、本発明にしたがって用いられた比較計数ロジック（３０）の別の例を示している。比較計数ロジックに対して、より低レベルかつ複雑性の低い解析を行うことが可能である。例えば、いくつかの解析機能では値「１」及び／又は値「０」の数がわかっていることが必要である。またインプット信号と期待される信号の間の不一致の数がわかっていることを必要とする解析機能もある（期待される信号は比較ロジック内のシンカブル（sync-able）・リファレンス・パターン発生回路を用いて知ることができる。これによってどのような値が探されるかを予め決定することができる）。シンカブル・リファレンス・パターンは通常、市販のトランシーバには予めビルトイン・セルフテスト・ビット・エラー・レイト機能として備えられている。この機能は、第４の実施形態（４００）が必要な比較計数ロジックを行うことを可能にする。本発明の範囲内で、その他の方法並びに装置もまた可能であることが理解できる。例えば、市販の装置（例えばビット・エラー・レイト・テスタ並びにカウンタ）を本発明の構造及び手順と併せて用いても、所望の機能性を得られる。

ビット・エラー・レイト・テスタは、直接的に、同期可能にエラーをチェック並びにカウントする。市販のカウンタ（例えばイベント・カウンタ）はロジック値を比較することも、期待される値を導き出すこともできない。しかしながら、市販のカウンタは通常、カウント・イネイブルを備える。カウント・イネイブルをパルス化することにより、遅延解析に必要なカウントを作り出すことができる。ビット・エラー測定（例えば、同期可能なリファレンス・パターン発生回路）による解析技術には、マスク・テスティング、ＢＥＲ輪郭、Ｑファクタ及びジッタ測定などがある。

図５は本発明にしたがって実施された比較計数ロジック（３０）を示す概略ブロック線図である。比較計数ロジック（３０）はＤＣカップリングされたフリップ・フロップ（１４０）を備える。フリップ・フロップ（１４０）は２つのインプットＡ及びＢを備える。第１インプット（Ａ）はＤＵＴ（４２５）のアウトプット（４２５）に接続される。第２のインプット（Ｂ）はリファレンス・パターン発生回路（１５０）のアウトプット（１５１）に接続される。サンプリング・クロック信号（１２７）はＤＵＴ（４１５）のクロック（ＣＬＫ）インプット、シンカブル・リファレンス・パターン発生回路（１５０）のクロック・インプット、及びカウンタ（１３０）のクロック・インプット或いはトリガ・インプットに提供される。サンプリングされたデータ（２５）はＤＵＴに送られて、ユーザが決定する閾値信号（２９）により調整される。データ（コンパレータ（４１４）のアウトプット）は、第１インプットでの閾値にしたがって「１」或いは「０」として受け取られる。第２インプットはシンカブル・リファレンス・パターン（１５１）をリファレンス・パターン発生回路から受け取る。フリップ・フロップ（１４０）によって実行される比較の結果（この場合は第１及び第２インプットにおいて等しい信号）はカウンタ（１３０）に送られる。この結果は試験用装置のアイ・ダイアグラムを作り出すのに用いられる。このようなアイ・ダイアグラムは、変更された１若しくはそれ以上の決定ポイントからのサンプリング結果を組み入れて作られる。このようにサンプリング結果を組み入れられるのは、このようなサンプリングがメモリ要素（４１５）によって遅延されるからである。従来の測定システムでは遅延されたサンプリング・データを組み入れることは不可能である。なぜならば、従来のシステムにおいては通常、変更された決定ポイントからのサンプリング情報は取り除かれるか、さもなければカウントされないからである。

上記のようにアイ・ダイアグラムは本発明にしたがって遅延決定手順を用いて作り出される。図５に示す実施例においては、ＤＣカップリングされたフリップ・フロップ（１４０）がイメージされる。フリップ・フロップ（１４０）は回路の内部で且つ他の方法ではプローブできない場所にある。図４を参照して説明したように、このアプリケーションをイメージする方法には、外部すなわちパターン発生回路（１５０）から制御される遅延を用いる。決定閾値（２９）はＡＣカップリングのフリップ・フロップ側で制御される。本発明の回路を実施すると、結果として、以前は実現不可能と考えられていた回路領域の診断及び検査が可能となる。

つまり、本発明は遅延決定回路及び対応する機能性を開示するものである。このような機能性によって、信号特性についての高度な解析が可能となる。このような解析は試験用トランシーバ・デバイスの受信側決定回路で行われる。ビット・ウィンドウ内の決定電圧閾値及び決定タイミングを変更することによって、高度な波形解析が実行可能になる。このような波形解析はトランシーバ内の受信回路の具体的な性質をより正確に反映するものである。高度な解析技術は少なくとも以下を含む。すなわち、ビット・エラーレイト・テスト、アイ・ダイアグラム、ジッタ測定、Ｑファクタ測定、アイ・ダイアグラム・テスト、高速４コーナー・マージン・テスト、周波数応答、ステップ応答を含む。加えて、ビット・エラー或いは発生可能性情報が得られる間にデジタル決定回路の決定ポイントを操作することによって行われるその他の解析も可能である。本発明の回路は、解析装置（例えば高度なビット・エラー・レイト・テスタ或いはオシロスコープ）へのインプット（通常の場所つまりトランスミッタ或いはチャネル・テスティングのために一般的に用いられる）から、試験用装置の決定ポイントまで、決定を遅らせるものである。試験用装置によってなされる決定は計数或いはその他の解析を行う装置に送られる。このような解析装置として、試験用装置内の専用ハードウェアを例示できる。専用ハードウェアは、高度なビット・エラー・レイトテスタ或いは計数／比較機能を行うために追加される。該専用ハードウェアは、高度な解析技術のために必要な最低限のデータを収集する。これらの遅延された決定は引き続いて更なる解析を行う解析装置に伝達されてもよい。これにより、全ての解析技術が試験用装置からの決定を用いることを可能にするものである。

試験用装置及びその対応する決定回路を表す概略ブロック線図である。該決定回路は、本発明の一実施例に係る内部タイミング及びサンプリング調節要素を備える。 本発明の第２の実施例を表す概略ブロック線図である。この実施例はカスタマイズされた受信側ＤＵＴ決定回路を備える。該決定回路は、決定閾値及び／又は決定タイミング・オフセットを、本発明とともに用いられるビット周期内に制御する。 本発明の第３の実施例を表す概略ブロック線図である。この実施例はカスタマイズされた受信側ＤＵＴ決定回路を備える。該決定回路は、決定閾値及び／又は決定タイミング・オフセットを本発明とともに用いられるビット周期内に制御する。 発明の第４の実施例を表す概略ブロック線図である。この実施例はカスタマイズされた受信側ＤＵＴ決定回路を備える。該決定回路は、決定閾値及び／又は決定タイミング・オフセットを本発明とともに用いられるビット周期内に制御する。 比較計数ロジックの一実施例を表す概略ブロック線図である。該比較計数ロジックは、本発明に係る高度な解析技術に必要なカウント情報を収集するために用いられる。

Claims (11)

1. サンプリング・クロック信号に応じて、調節可能なビット・ウィンドウ内の様々なポイントでインプット信号の特性をサンプリングするサンプリング回路と、
   サンプリング制御信号に応じて前記サンプリング・クロック信号を提供し、該サンプリング・クロック信号が可変時間機能を提供することにより、ビット・ウィンドウ中のいくつかの時点で共通のインプット信号がサンプリングされるようにするサンプリング制御回路と、
   前記インプット信号が対象となる信号特性を示す回数に応じて前記サンプリング制御信号を提供する制御回路からなることを特徴とする信号解析回路。
2. プログラム可能な閾値制御信号を提供する決定閾値制御回路を更に備え、
   該プログラム可能な閾値制御信号は閾値信号に応じて対象となるサンプリング特性を調整し、
   該閾値制御信号は前記サンプリング・クロック信号から独立して用いられることを特徴とする請求項1記載の信号解析回路。
3. サンプリングされたインプット信号データがリファレンス信号パターンと等しくなる回数を決定する比較計数回路を更に備えることを特徴とする請求項1記載の信号解析回路。
4. 前記リファレンス信号パターンが前記サンプリングされたインプット信号データと同期可能であること特徴とする請求項３記載の信号解析回路。
5. プログラム可能な遅延量を前記インプット信号パス内に挿入する遅延回路を更に備えることを特徴とする請求項１記載の信号解析回路。
6. プログラム可能な遅延量を前記サンプリング・クロック・パス内に挿入する閾値遅延回路を更に備え、これにより前記インプット信号の前記サンプリングを遅延させることを特徴とする請求項１記載の信号解析回路。
7. 前記決定閾値回路及び前記サンプリング制御回路が相互から独立してプログラム可能であることを特徴とする請求項２記載の信号解析回路。
8. 前記決定閾値回路及び前記サンプリング回路の両方が前記サンプリング回路の外部にあることを特徴とする請求項７記載の信号解析回路。
9. 前記サンプリング回路がメモリ要素であって、
   前記インプット信号と前記閾値制御信号の間の比較結果を表す信号を提供するコンパレータを更に備えることを特徴とする請求項１記載の信号解析回路。
10. 前記比較計数回路が、前記サンプリング・クロック信号に応じて同期可能なリファレンス信号パターンを提供するリファレンス・パターン発生回路と、
    前記リファレンス信号パターンと同じ特性を有するサンプリングされたインプット信号に応じて信号を提供するコンパレータ回路と、
    計数信号を提供する計数回路を備え、
    該計数信号が前記サンプリングされたインプット信号及び前記リファレンス信号パターンが等しくなる回数を示すことを特徴とする請求項３記載の信号解析回路。
11. 前記計数信号に応じて前記制御回路が前記サンプリング制御信号及び前記閾値制御信号を作り出すことを特徴とする請求項１０記載の信号解析回路。

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