JP2006053140A - 2値サンプリング計測値からのアナログ波形情報 - Google Patents
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Abstract
【課題】2値サンプリングを適用して信号のアナログ特性を測定する手段を提供する。
【解決手段】信号の2値サンプリングにおいて0または1をカウントする回路(200)は、信号のアナログ特性を測定することができる。この技術によれば、BERベースの2値サンプリング技法では達成することが困難なパラメータ測定を、比較的単純な回路で行うことができる。低コストの2値サンプリング回路(200)は、また、従来、より複雑かつ高価なアナログサンプリングを必要としたであろう測定を実施することもできる。この新規な技術は、フル機能のテストシステム、低コストのテスト回路、及び、オンチップテスト回路に適用可能である。
【選択図】図2
【解決手段】信号の2値サンプリングにおいて0または1をカウントする回路(200)は、信号のアナログ特性を測定することができる。この技術によれば、BERベースの2値サンプリング技法では達成することが困難なパラメータ測定を、比較的単純な回路で行うことができる。低コストの2値サンプリング回路(200)は、また、従来、より複雑かつ高価なアナログサンプリングを必要としたであろう測定を実施することもできる。この新規な技術は、フル機能のテストシステム、低コストのテスト回路、及び、オンチップテスト回路に適用可能である。
【選択図】図2
Description
2値サンプリングとは、通常、信号を周期的にサンプリングすることにより、その信号を時間によってインデックス付けされた一連の2値の値(0又は1)に圧縮することを意味している。一方、これとは対照的に、オシロスコープにおいて通常使用されているようなアナログサンプリングの場合には、信号のサンプリング頻度は、通常、これよりも低いが、それぞれのサンプルは、サンプリングした際のその信号のアナログレベルに関する情報を保持している。それぞれのサンプルのアナログレベルをマルチビットデジタル値として記録することが可能であり、この場合には、アナログサンプリングにより、アナログ信号を近似する一連のマルチビット値が生成される。
2値サンプリングの利点は、2値サンプリングによれば、通常、アナログサンプリングによって実際に実現可能なサンプリングレートを上回るサンプリングレートを実現することができる点にある。例えば、ビット誤り率テスタ(Bit Error Rate Tester:BERT)などの2値サンプリング装置は、高データレート信号のすべてのビットをサンプリング可能であるのに対し、数GHzのアナログ帯域幅を有する現在のアナログサンプラの場合には、通常、数千サンプル/秒に制限されている。即ち、アナログサンプラが取得できるのは、高データレート信号の一部分のビットに過ぎないのである。
2値サンプリングの更なる利点は、所与の試験信号データレート用の2値サンプリング回路を、同じ信号の計測に適したアナログサンプリング回路よりも、しばしば、低コストで製造可能であるという点にある。従って、このような2値サンプリングの相対的に低いコストに鑑み、2値サンプリングシステムを使用して、アナログサンプリングシステムの機能を代替するべく試みることが望ましい。
本発明の一態様によれば、2値サンプリングシステムは、信号をサンプリングして試験データを生成することができる(この試験データを分析し、その信号のアナログ特性に関する情報を抽出する)。例えば、ビット誤りテスタ(又は、特定の値を有するサンプルの数をカウントするカウンタ)は、サンプリング閾値の範囲及び位相オフセットの範囲にわたって、信号内で計測される0又は1の割合(又は、比率)を計測することができる。この結果、この計測した比率の微分係数は、その微分係数が取得された電圧及び位相における信号波形の密度を表し、この微分係数のプロットは、オシロスコープのトレースにおいて提供されるものに類似した情報を提供する。
本発明の特定の一実施形態は、アナログ比較器、2値サンプラ、及びカウンタを含む試験システムである。アナログ比較器は、入力信号を、調節可能な閾値レベルと比較する。2値サンプラは、サンプリングの位相を決定する調節可能な位相パラメータを使用しており、アナログ比較器からの出力信号をサンプリングする。次いで、選択された2値状態を有する、2値サンプラからのサンプルをカウンタによってカウントすることができる。そして、処理システムを使用し、カウンタからのカウント/比率の組を分析し、入力信号のアナログ特性を判定することができる。この分析には、例えば、微分係数を取得するステップ、又は信号の特性電圧に対応する閾値を識別するステップを含めることができる。
本発明の別の特定の実施形態は、信号を分析する方法である。この方法は、第1範囲にわたって閾値を変化させるステップと、第2範囲にわたって位相を変化させるステップと、閾値及び位相のそれぞれの値について、その位相においてサンプリングされた際にその閾値を上回る電圧を信号が有している比率を判定するステップと、を含んでいる。この比率を分析することにより、その信号のアナログ特性を判定することができる。
本発明の更に別の特定の実施形態は、信号を分析する別の方法である。この方法は、サンプリング用の調節可能な位相と調節可能な閾値を有する2値サンプラによって信号をサンプリングするステップを含んでいる。この調節可能な閾値は、2値サンプラから出力されるサンプルの異なる2値状態に対応する信号レベルを分離する。そして、このサンプリングステップに基づいて、この方法は、2値サンプラから出力されたサンプルにおける2値状態の中の選択された1つの比率を決定する。好ましくは、この比率のそれぞれは、調節可能な閾値と調節可能な位相の値の固有の組み合わせについて決定される。次いで、これらの比率を分析することにより、その信号のアナログ特性を決定することができる。
添付の図面においては、同一の参照符号を使用して、類似又は同一の項目を示している。
本発明の一態様によれば、2値サンプリングシステムは、高周波数(又は、高データレート)信号のアナログ特性を分析することができる。この分析のために、2値サンプリングシステムは、信号の特定の位相において閾値レベルを上回る(又は、下回る)電圧レベルを有するサンプルの比率(例:値1又は0を有するサンプルの比率)を判定する。次いで、閾値レベル及び位相の所定の範囲にわたって、この比率の計測を反復し、閾値(即ち、電圧)と位相(即ち、時間)の関数として、この比率を決定する。この比率関数の微分係数は、その電圧及び時間の範囲内における信号の発生密度を示しており、従って、プロットされた場合に、これは、オシロスコープにおいて生成されるトレースをシミュレートすることになる。この結果、2値サンプリングから、信号のアナログ特性を決定することができる。
関連する計測プロセスにおいては、ビット誤り率(BER)計測値に基づいた2値サンプリング法により、被検システム(System Under Test:SUT)からのデータ信号などの信号のアナログ特性を判定する。図1は、このようなBERに基づいた技法を使用してSUT(図示されてはいない)のアナログ特性を計測するシステム100を示している。このシステム100は、差動増幅器又は比較器110、2値サンプラ120、可変遅延回路130、誤り比較回路(エラーコンパレータ)140、パターン発生器150、誤りカウンタ(エラーカウンタ)160、及びビットカウンタ170を含んでいる。
計測の際には、被検システムは、既知の一連の2値を表す信号DATAを生成し、この信号DATAは、比較器110に入力される。比較器110は、信号DATAのアナログ電圧を閾値レベルVTと比較し、信号DATAのアナログ電圧が、閾値レベルVTよりも高いか低いかに応じて、ハイ(高)電圧又はロー(低)電圧の出力信号を生成する。
2値サンプラ120は、この比較器110からの出力信号をサンプリングし、信号DATAのデータ周波数と好ましくは同一であるデータ周波数を有する2値サンプリング信号を生成する。代替的には、信号DATAのデータ周波数は、2値サンプラ120が使用するサンプリング周波数の整数倍であってもよい。そして、この図1の実施形態におけるサンプリングのタイミングを制御するべく、可変遅延回路130は、所望の周波数を有するクロック信号CLKを受信し、パラメータΦによって選択される遅延値だけ、クロック信号CLKを遅延させる。そして、この遅延したクロック信号が、2値サンプラ120をトリガし、これにより、2値サンプラ120が比較器110からの出力信号をサンプリングする周波数と位相が制御される。
誤り比較回路140は、サンプラ120からの2値サンプリング信号をパターン発生器150からの2値信号と比較する。尚、このパターン発生器150からの2値信号は、信号DATAが表すべき既知の2値の列と同一の(又は、これから導出された)データ列を表している。そして、このサンプラ120からの2値サンプルとパターン生成器150からの既知の信号間における差は、使用したパラメータVT及びΦについての信号DATA内のビット誤りを示している。誤り比較回路140により、誤りカウンタ(エラーカウンタ)160がトリガされて、この誤りをカウントし、一方、クロック信号(又は、遅延したクロック信号)により、ビットカウンタ170がトリガされて、サンプリングされたビットの合計数をカウントする。このビットカウンタ170からのビットカウントに対するカウンタ160からの誤りカウントの比率は、ビット誤り率(BER)を示している。
処理システム180は、閾値レベルVTとクロック位相Φの所定の範囲について計測されたこれらのBERを分析する。閾値レベルVTとサンプリング位相Φの変動に伴うBERの変動を観察することにより、信号データのアナログ特性を知ることができる。例えば、信号DATAがローレベル(例:2値の0)とハイレベル(例:2値の1)間において遷移し得る時点にサンプリング位相Φが対応している場合には、このサンプリング位相において、比較閾値レベルVTが信号DATAの特性電圧レベルと交差するため、BERが劇的に変化する。従って、位相Φの一連の値において、信号DATAのアナログ電圧レベルを判定することにより、オシロスコープのトレースにおいて提供されるものに類似した情報を提供することができる。
システム100において利用可能な分析法は、上述のように、誤りの識別とBERの計測を可能にする既知の2値の列を表す信号DATAを使用している。従って、このような分析法は、信号DATAの値が未知の被検システムの通常動作においては、利用することができない場合がある。
図2は、本発明の1実施形態によるシステム200を示しており、このシステムによれば、信号DTにおいて表されている特定のビット列に関する知識を必要とすることなしに、信号DTのアナログ特性を計測することができる。このシステム200は、差動増幅器又は比較器110、2値サンプラ120、可変遅延回路130、カウンタ240、及びデータプロセッサ250を含んでいる。前述のBERに基づいたシステム100と比較すると、このシステム200の場合には、システム100には存在しているパターン発生器や誤り比較器が不要となっている。代替実施形態においては、フル装備の試験システム、回路自己試験用の低コストの試験回路、又は、チップ自己試験用のオンチップ試験回路内において、このシステム200を実施することができる。又、特定の一実施形態では、このシステム200は、プリント回路アセンブリとして実施された低コストの試験回路である。
動作の際には、システム200は、信号DTの選択された位相Φにおいて、選択された閾値レベルVTを下回る(又は、上回る)電圧を有する信号DTのサンプルのカウント又は比率を判定することができる。具体的には、比較器110は、信号DTの電圧を閾値レベルVTと比較し、信号DTが閾値レベルVTよりも高い又は低い電圧を有しているかどうかに応じて、出力信号をハイ又はローに駆動する。2値サンプラ120は、信号DTのデータレートに好ましくは対応する(または一致する)周波数並びに可変遅延回路130のパラメータΦによって選択された位相において、比較器110からの出力信号をサンプリングする。そして、このサンプラ120の出力信号がカウンタ240をオン/オフし、この結果、カウンタ240は、2値サンプルが0又は1である場合に(これは、信号DTが、閾値レベルVTを下回っている、又は上回っていることに対応している)、カウントするようになっている。
このシステム200は、周知の装置を使用して実施することができる。例えば、本発明の典型的な実施形態では、比較器110は、差動増幅器であり、2値サンプラ120は、高速Dフリップフロップである。必要に応じて、デマルチプレクサ回路(図示されてはいない)を2値サンプラ120の後段に挿入することにより、2値サンプラ120からの高周波数ビットストリームを低周波数のパラレルデータストリームに効率的に変換することも可能である。この場合には、並列で動作するいくつかの低速度の回路により、カウンタ240と、データプロセッサ250の一部を実施することができよう。
遅延回路130は、好ましくは、正確に制御された遅延を提供することにより、1GHzを上回る周波数を有し得る信号DT内における位相の調節を可能にする。図3は、適切な遅延回路300の一実施形態を示している。この遅延回路300は、クロック信号CLKを中継し位相調節器320に入力するバッファ310を含んでいる。この位相調節器320は、パラメータΦによって選択される位相の広範囲の調節を提供するものであり、これは、ON Semiconductor, Inc.のMC100EP195などの市販されている位相調節器を使用して実施することができる。そして、更に精細な位相の制御を提供するべく、第2バッファ330は、この位相調節器320からの信号を、可変静電容量を提供する回路ブロック340に供給する。この回路ブロック340は、例えば、パラメータΦに依存する量だけ、信号内の遷移を遅延させる静電容量を提供する1つ又は複数のバラクター(ダイオード)を含むことができる。そして、最後のバッファ350は、この回路ブロック340からの信号の遷移速度に依存する時点において、遅延クロック信号DCLKをハイ又はローに駆動する。
データプロセッサ250は、後述する分析プロセスを実行する。尚、本発明の代替実施形態では、データプロセッサ250は、専用ハードウェア、マイクロコントローラ内において実行されるファームウェア、及び/又はコンピュータ又はその他の外部システム内において実行されるソフトウェアとして実施することができる。
図2のシステム200は、サンプラの出力を既知の波形と比較するのではなく、その代わりに、未知のデータ値を表している信号DT内の0(又は、1)の数をカウントする。従って、このシステム200は、2値サンプリングを使用してはいるが、ビット誤り率の計測を使用してはいない。但し、BER試験回路計測によれば、パターン発生器150によって生成される「予測」信号がすべて1(又は、0)であれば、0(又は、1)の比率を判定することができる。従って、後述する分析法は、サンプリング回路200又はBER試験回路が利用可能である場合に適用することができる。但し、BER試験システムにおいては、入力信号を予測パターンと比較しているため、通常動作において、BER試験システムは、ローカルパターン発生器と入力信号間の同期を維持しなければならない。従って、多くのBER回路は、BERが高い場合に(例えば、BERが約0.1を上回っている場合に)、同期サーチモードに入るように設計されている。従って、BERテスタが試験システム200のすべての機能を再現できるようにするには、BERテスタは、この同期サーチモードを無効にできるようになっていなければならない。一方、これとは対照的に、試験システム200の場合には、パターンの同期を必要としない。従って、システム200は、サンプリング条件によって高BERが生じる場合にも、動作することができる。高BER領域においても信号を試験し得る能力により、変更が加えられていないBER試験システムの場合には不可能な分析をも実現することができる。例えば、立ち上がり時間、立ち下がり時間、平均1レベル、平均0レベル、最大電圧、アイセンタ(eye−center)の外部におけるマスク試験、オーバーシュート又は1レベルリップル、アンダーシュート又は0レベルリップルなどの信号特性を計測又は判定することができるのである。
典型的な1実施形態では、システム200のカウンタ240内のカウントは、信号DTの選択された位相Φにおいて信号DTが閾値レベルVTを下回る状況が発生する比率(本明細書においては、これを「0比率」とも呼ぶ)に比例している。システム200は、望ましいパラメータVT及びΦを設定し、固定された時間にわたって0をカウントすることにより、その他の閾値レベル及び位相における対応する0比率を判定することができる。代替的には、0比率は、カウンタ240からのカウントと、これに対応したビットの合計数のカウントの比率に等しい。同様に、1比率は、閾値レベルVTを上回るサンプルの数のカウントに比例しており、1比率と0比率の合計は、信号DTのビットレート又は周波数に等しいはずである。本発明の一態様によれば、位相及び閾値の範囲を使用する信号の2値サンプリングによって検出された0比率又は1比率から、その信号のアナログ特性を抽出することができる。尚、以下においては、2値サンプリングにおいて0比率を使用して信号のアナログ特性を判定する例について説明しているが、同様にして、1比率を使用することも可能である。
図4は、固定サンプリング位相における閾値レベルVTの関数として、0比率のプロット400を示している(この固定サンプリング位相は、ハイレベルとローレベル間において遷移する信号DTに、ときどき対応している)。このプロット400は、閾値レベルVTが信号DTの最小電圧V0MINを下回っている場合には、すべてのサンプルが電圧V0MIN以上の電圧を有していることから、0比率は0であることを示している。この比率は、閾値レベルVTが最低電圧V0MINからビット値0を表す電圧である最大電圧V0MAXに向かって増大するに伴って、増大し、比率410において横ばい状態になっている(この比率は、信号DTが、2つの連続ビットにわたって、ビット値0において安定状態に留まる確率に対応するものである)。尚、2値の値が保持又は切り替わる確率が統計的に等しい一般的なデータ信号の場合には、第1プラトー比率(すなわち、第1の安定状態における比率)410は、約25%となり、これは、2つの連続ビットが値0を有する確率に対応している。但し、その他の統計的特性を有する2値の列の場合には、この第1プラトー比率410のレベルは、25%とは違ったものになろう。
このプロット400用に選択された位相は、連続ビット間における遷移に近接している。具体的には、この選択された位相においては、信号が立ち上がる際の平均電圧は、電圧VRAVEであり、信号が立ち下がる際の平均電圧は、電圧VFAVEである。プロット400は、この選択された位相が、立ち上がり又は立ち下がりにおいて早期に位置し、この結果、平均立ち上がり電圧VRAVEが、平均立ち下がり電圧VFAVEを下回っているケースを示している。
閾値VTが平均立ち上がり電圧VRAVEに接近するに伴って、電圧上昇のより多くのケースにおいて閾値レベルVTを下回ることになるため、0比率が増大する。そして、選択された位相における立ち上がり電圧の略すべてのサンプルが閾値レベルVTを下回った場合に、第2プラトー比率(すなわち、第2の安定状態における比率)420が発生することになる。尚、このプラトー比率は、値0の確率が50%である2値の列を表す信号の場合には、約50%となるが、異なる統計的特性を有する信号の場合には、このプラトー比率420は、50%とは違ったものになろう。
同様に、閾値レベルVTが平均立ち下がり電圧VFAVEに接近するに伴って、電圧降下のより多くのケースにおいて閾値レベルVTを下回ることになるため、0比率が増大する。そして、選択された位相における立ち下がり電圧の略すべてのサンプルが閾値レベルVTを下回った場合に、第3プラトー比率(すなわち、第3の安定状態における比率)430が発生することになる。尚、このプラトー比率430は、同一レベルに留まる確率がその他のレベルに遷移する確率と等しい2値の列を表す信号の場合には、約75%となるが、信号が異なる統計的特性を有している場合には、このプラトー比率430は、異なったものになろう。
0比率は、2値の値1を表す最小電圧V1MINを閾値レベルVTが超過した場合に、再度上昇する。そして、閾値レベルVTが信号DTの最大電圧V1MAXを上回った場合に、100%の最終的なプラトー比率(すなわち、最後の安定状態における比率)440が発生することになる。
選択された位相を変化させ、一連の閾値レベルVTのそれぞれごとに、この比率の計測を反復することにより、2次元ドメインの関数として、0比率を取得することができる。図5は、閾値レベルVTと位相Φのドメインを領域510、520、530、540、及び550に分割可能な方法を示している。領域510は、閾値電圧VTが信号の最小電圧を下回っているため、略0の0比率に対応している。領域520は、第1プラトー比率に対応しており、この場合には、サンプルが信号の安定したローレベルに対応しているケースの略すべてにおいて閾値レベルVTが上回っている。領域530は、第2プラトー比率に対応しており、この場合には、閾値レベルVTは、信号の平均遷移電圧の1つを上回っている。領域540は、第3プラトー比率に対応しており、この場合には、閾値レベルVTは、信号の平均遷移電圧の両方を上回っている。そして、領域550は、最後のプラトーに対応しており、この場合には、閾値レベルVTは、信号の最大電圧を上回っている。尚、領域515、525、535、及び545は、比率があるプラトーから別のものに遷移する領域である。
図5に表されているデータを処理することにより、オシロスコープ計測に匹敵する結果を提供することができる。例えば、所与のサンプリング位相において、50%の0比率が閾値V1において観察され、51%の0比率が、閾値V1を上回る閾値V2において観察された場合には、サンプリングした信号波形の1%は、そのサンプリング時点/位相において、V1とV2間における電圧を有していたに違いない。より一般的には、信号の電圧当たりのトレースの密度(オシロスコープは、これを計測する)は、サンプリング閾値に対する0比率の微分係数に等しい。そして、パラメータΦとVTの様々な選択肢において2値サンプラが生成した0比率の組が与えられれば、周知の数値的技法により、この微分係数を近似することができる。具体的には、それらの比率における有限な差は、この微分係数の簡単な近似値を提供する。尚、数値計算による微分係数には、本質的に雑音が多く含まれているため、トレース密度の推定において高精度を得るためには、長いサンプリング時間が好ましいであろう。
図6は、この比率関数の微分係数が最小の非0レベルを上回っている閾値レベルVT及び位相Φのドメインの領域610を示している。この領域610は、オシロスコープのトレースに対応するものである。具体的には、この領域610は、オシロスコープのトレースが2値信号の分析において従来形成する「アイ」パターンを形成する。アイパターンとは、0を表す最小及び最大電圧レベル、1を表す最小及び最大電圧レベル、立ち上がりエッジ持続時間、立ち下がりエッジ持続時間、並びに電圧レベルの立ち上がり及び立ち下がりの一般的な時間依存性などの信号のアナログ特性を提示するものである(尚、立ち上がりエッジ及び立ち下がりエッジ持続時間は、2値の0レベルと1レベル間における遷移に必要な時間を表す信号パラメータである)。そして、図6に示されているようなトレース密度アイが与えられた場合に、オシロスコープ分析用に開発された技法を使用して、立ち上がり及び立ち下がり時間を計測することができる。以下、この分析法に対する更なる改良(この結果、必要なサンプルデータの量が削減される)について説明する。
この図6に示されている計測結果は、0比率(又は、1比率)の微分係数(又は、傾き)にのみ依存しており、到来パターン又は2値の列に関する知識を必要とはしていない。従って、この技法を、オペレーショナルシステム(運用システムまたは実用化されているシステム)に適用することができる。又、2値サンプリング信号の0比率(又は、1比率)の評価を通じてアナログ信号特性を計測するシステムの場合には、BERテスタよりも単純な回路を採用することができる。例えば、0比率(又は、1比率)を計測することができる図2のシステム200などのシステムは、図1のシステム100などのビット誤り計測システムにおいて使用されている誤り比較器及びローカルパターン発生器を必要としない。
信号分析に0比率又は1比率を使用する利点は、電圧Vtop及びVbaseを判定する能力にある(これらは、それぞれ2値の値1及び0の平均電圧を表している)。オシロスコープは、一般に、電圧Vtop及びVbaseの組み込み計測を提供するが、サンプリング信号と既知のパターン間における同期化要件のために、そのような計測は、BERテスタを使用する場合には実際的ではないであろう。0カウント法(又は、1カウント法)を使用すれば、トレース610のアイセンター(アイの中央部)においてサンプリング位相を選択し、それぞれ75%及び25%の0比率を付与する閾値レベルVTを見いだすことにより、電圧Vtop及びVbaseを計測することができる。尚、電圧Vtop及びVbaseを判定する分析には、微分係数又はトレース密度の判定が不要であることに留意されたい。
前述のようにして判定された電圧Vtop及びVbaseを使用することにより、20%−80%立ち上がりエッジ持続時間を判定することができる。20%−80%立ち上がりエッジ持続時間を判定するプロセスにおいては、例えば、閾値レベルVTを0.8*Vbase+0.2*Vtop(*は乗算を意味する)に当初設定し、次いで、プラトー比率410の1/2に等しい0比率を付与する位相Φをアイセンターの右側においてサーチすることができる。そして、この位相Φからビット周期を減算することにより、立ち上がりエッジの最初の時点trlを取得する。次いで、このプロセスにおいては、閾値レベルVTを0.2*Vbase+0.8*Vtopに設定し、プラトー比率430とプラトー比率440の平均に等しい0比率を実現する位相Φをアイセンターの左側においてサーチすることができる。この結果、立ち上がりエッジの最後の時点tr2が識別される。立ち上がりエッジ持続時間は、これらの差(tr2−tr1)である。その他のVT値を使用して、例えば、10%−90%立ち上がりエッジ持続時間を検出することも可能である。又、これと類似した立ち下がりエッジ持続時間を検出するべく、この説明したプロセスを変更することも簡単である。尚、適正な0比率をサーチする方法は、いくつかの周知のサーチアルゴリズムの中のいずれであってもよい。このサーチアルゴリズムの使用と、微分係数の算出を必要としない0比率の直接的な分析とにより、所望の計測結果を得るためにサンプルを取らなければならない位相Φと閾値レベルVTの組み合わせの数が削減されることになる。
計測可能な別のアナログ信号特性は、オーバーシュート又はアンダーシュートである。オーバーシュートとアンダーシュートは、波形内に存在するリンギングの量を示す信号パラメータである。リンギング現象は、中央アイ領域の外部における波形の振る舞いによって特徴付けられるものであるため、BER法によるオーバーシュート及びアンダーシュートの計測は現実的ではない。しかし、0又は1カウント法によれば、これらのパラメータを計測することができる。例えば、オーバーシュートを計測するべく、本システムは、様々な位相ΦにおいてVtopを計測可能である。計測する様々な位相の数を、信号DTの帯域幅に応じて選択することができる。そして、最大Vtopを中央位相におけるVtopによって除算したものがオーバーシュートである。
マスク試験は、オシロスコープとBERテスタの更なる使用法の1つである。マスク試験には、アイの禁止された領域を通過する信号トレースの検出が必要である。一般に、BERテスタがマスクを試験可能なのは、中央アイ領域内においてのみである。Gigabit Ethernet(ギガビットイーサネット)やFibre Channel(ファイバーチャネル)などの重要な通信規格用に規定されているマスクは、アイの上方及び下方においても、マスク領域を規定している。これらのマスクに対する試験は、一般に、オシロスコープを用いてなされている。しかしながら、0又は1カウント法によれば、低コストの2値サンプリング回路を使用して中央アイ領域の内外においてマスク領域を試験することができる。0又は1カウンタを具備するシステムは、単純にアイの上方(又は、下方)のマスク領域内のポイントに対応するようにパラメータVT及びΦを設定することにより、中央アイの上方又は下方において試験を実行し、1(又は、0)の発生(これはマスク障害を示している)をカウントすることが可能である。
以上、特定の実施形態を参照して本発明について説明したが、以上の説明は、本発明の適用の一例に過ぎず、限定を意図するものではない。例えば、上述の実施形態は、主に2値データ信号の分析に関するものであるが、類似の技法及び回路により、クロック信号、return−to−zeroエンコードデータ信号、又はマルチレベルエンコードデータ信号などの他の信号を分析することも可能である。従って、開示した実施形態の特徴の様々な他の適合化及び組み合わせも、特許請求の範囲によって画定される本発明の範囲に属するものである。
本発明による、信号の2値サンプリングにおいて0または1をカウントする回路(200)は、信号のアナログ特性を測定することができる。この技術によれば、BERベースの2値サンプリング技法では達成することが困難なパラメータ測定を、比較的単純な回路で行うことができる。低コストの2値サンプリング回路(200)は、また、従来、より複雑かつ高価なアナログサンプリングを必要としたであろう測定を実施することもできる。この新規な技術は、フル機能のテストシステム、低コストのテスト回路、及び、オンチップテスト回路に適用可能である。
110 アナログ比較器
120 2値サンプラ
200 試験システム
240 カウンタ
250 処理システム(データプロセッサ)
120 2値サンプラ
200 試験システム
240 カウンタ
250 処理システム(データプロセッサ)
Claims (10)
- 入力信号を、調節可能な閾値レベルと比較するべく接続されているアナログ比較器(110)と、
前記アナログ比較器(110)からの出力信号をサンプリングするべく接続される2値サンプラ(120)であって、サンプリングする前記信号の位相を決定する調節可能な位相を有する2値サンプラ(120)と、
選択された2値状態を有する前記2値サンプラ(120)からのサンプルをカウントするべく接続されるカウンタ(240)
を備える、試験システム。 - 前記カウンタ(240)からのカウント値の組を分析し、前記入力信号のアナログ特性を決定するべく接続される処理システム(250)を更に備える、請求項1記載のシステム。
- 前記処理システム(250)は、調節可能な閾値レベルの範囲及び調節可能な位相の範囲に対応する計測されたカウントの組を分析して、前記入力信号のアナログ電圧の時間依存性の表現を生成する、請求項2記載のシステム。
- 前記処理システム(250)は、前記計測されたカウントの微分係数を決定する、請求項3記載のシステム。
- 前記入力信号は、前記試験システム(200)において未知のパターンを有する、請求項1〜4のいずれかに記載のシステム。
- 信号を分析する方法であって、
サンプリング用の調節可能な位相と調節可能な閾値を有する2値サンプラ(120)によって前記信号をサンプリングするステップであって、前記調節可能な閾値は、前記2値サンプラ(120)から出力されるサンプルの異なる2値状態に対応する前記信号のレベルを分離することからなる、ステップと、
前記2値サンプラ(120)から出力された前記サンプル中において前記2値状態の中の選択された1つの比率を決定するステップであって、前記比率のそれぞれは、前記調節可能な閾値と前記調節可能な位相の値の固有の組み合わせについて決定されることからなる、ステップと、
前記比率を分析して、前記信号のアナログ特性を決定するステップ
を含む方法。 - 比率を分析する前記ステップは、前記信号のアナログ電圧の時間依存性の表現を生成するステップを含む、請求項6記載の方法。
- 前記信号は、2値信号であり、前記表現は、前記入力信号の立ち上がりエッジ及び立ち下がりエッジを示すアイパターンを有する、請求項7記載の方法。
- 比率を分析する前記ステップは、前記調節可能な閾値に対する前記比率の微分係数を決定するステップを含む、請求項6、7、又は8のいずれかに記載の方法。
- 比率を分析する前記ステップは、前記選択された2値状態の発生のターゲット比率を提供する前記調節可能な閾値のレベルを識別することにより、前記信号の2値の値を表す平均電圧を決定するステップを含む、請求項6の方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/897,539 US20060020412A1 (en) | 2004-07-23 | 2004-07-23 | Analog waveform information from binary sampled measurements |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006053140A true JP2006053140A (ja) | 2006-02-23 |
Family
ID=35658352
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005212451A Pending JP2006053140A (ja) | 2004-07-23 | 2005-07-22 | 2値サンプリング計測値からのアナログ波形情報 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20060020412A1 (ja) |
JP (1) | JP2006053140A (ja) |
CN (1) | CN1725648B (ja) |
DE (1) | DE102005013327A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017512017A (ja) * | 2014-01-17 | 2017-04-27 | テクトロニクス・インコーポレイテッドTektronix,Inc. | パルス振幅変調(pam)ビット・エラーの試験及び測定 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4362425B2 (ja) * | 2004-09-14 | 2009-11-11 | Okiセミコンダクタ株式会社 | データスライス回路 |
US7386767B1 (en) * | 2004-10-05 | 2008-06-10 | Altera Corporation | Programmable bit error rate monitor for serial interface |
US7332916B2 (en) * | 2005-03-03 | 2008-02-19 | Semiconductor Technology Academic Research Center | On-chip signal waveform measurement apparatus for measuring signal waveforms at detection points on IC chip |
WO2010007472A1 (en) * | 2008-07-17 | 2010-01-21 | Freescale Semiconductor, Inc. | An integrated circuit die, an integrated circuit package and a method for connecting an integrated circuit die to an external device |
CN106330596A (zh) * | 2015-07-03 | 2017-01-11 | 中兴通讯股份有限公司 | 一种检测信号的方法和装置 |
JP2020155848A (ja) | 2019-03-19 | 2020-09-24 | キオクシア株式会社 | 受信装置及び受信方法 |
CN111487447B (zh) * | 2020-05-09 | 2022-06-28 | 深圳市鼎阳科技股份有限公司 | 一种用于实现快速测量的数字示波器 |
US11933823B1 (en) * | 2022-10-07 | 2024-03-19 | Texas Instruments Incorporated | Methods and apparatus to compare voltages |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0312671B1 (en) * | 1987-10-19 | 1993-01-27 | International Business Machines Corporation | Predictive clock recovery circuit |
US5757857A (en) * | 1994-07-21 | 1998-05-26 | The Regents Of The University Of California | High speed self-adjusting clock recovery circuit with frequency detection |
US6084931A (en) * | 1997-10-31 | 2000-07-04 | Motorola, Inc. | Symbol synchronizer based on eye pattern characteristics having variable adaptation rate and adjustable jitter control, and method therefor |
US6182022B1 (en) * | 1998-01-26 | 2001-01-30 | Hewlett-Packard Company | Automated adaptive baselining and thresholding method and system |
DE19914793A1 (de) * | 1999-03-31 | 2000-10-26 | Siemens Ag | Verfahren und Anordnung zur Messung der Signalqualität in einem optischen Übertragungssystem |
FR2797056B1 (fr) * | 1999-07-28 | 2001-09-07 | Inst Francais Du Petrole | Methode d'analyse de signaux acquis pour pointer automatiquement sur eux au moins un instant significatif |
US6430715B1 (en) * | 1999-09-17 | 2002-08-06 | Digital Lightwave, Inc. | Protocol and bit rate independent test system |
US6944692B2 (en) * | 2001-09-13 | 2005-09-13 | Sun Microsystems, Inc. | Automated calibration of I/O over a multi-variable eye window |
CN2586192Y (zh) * | 2002-08-26 | 2003-11-12 | 上海仪器仪表研究所 | 正弦波相角闭环控制器 |
US7146099B2 (en) * | 2002-11-05 | 2006-12-05 | Siemens Communications, Inc. | Method and apparatus for optical signal and noise analysis using pulse amplitude histogram |
US7467336B2 (en) * | 2004-02-02 | 2008-12-16 | Synthesys Research, Inc | Method and apparatus to measure and display data dependent eye diagrams |
-
2004
- 2004-07-23 US US10/897,539 patent/US20060020412A1/en not_active Abandoned
-
2005
- 2005-03-22 DE DE102005013327A patent/DE102005013327A1/de not_active Withdrawn
- 2005-07-22 CN CN2005100853128A patent/CN1725648B/zh not_active Expired - Fee Related
- 2005-07-22 JP JP2005212451A patent/JP2006053140A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017512017A (ja) * | 2014-01-17 | 2017-04-27 | テクトロニクス・インコーポレイテッドTektronix,Inc. | パルス振幅変調(pam)ビット・エラーの試験及び測定 |
Also Published As
Publication number | Publication date |
---|---|
DE102005013327A1 (de) | 2006-02-16 |
CN1725648B (zh) | 2010-05-26 |
US20060020412A1 (en) | 2006-01-26 |
CN1725648A (zh) | 2006-01-25 |
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