JP5254794B2 - デジタル信号のタイミングを試験するためのストローブ技法 - Google Patents

Description

本発明は概括的には、半導体チップの自動試験に関し、より具体的には自動試験装置のクロッキングに関する。
関連出願の参照
本出願は、全て２００５年９月２３日に出願の米国特許出願第１１／２３４，５４２号、同第１１／２３４，５９９号及び同第１１／２３４，８１４号の優先権の利益を主張し、それらの特許出願の内容は、参照により全体が本明細書に援用される。

製造中の半導体チップ及び集積回路を試験するために、自動試験装置（ＡＴＥ）が広く用いられる。通常、或る特定の接続点においてＤＵＴの出力応答を測定しながら、被試験デバイス（ＤＵＴ）上の多数の接続点に電気信号を印加するようにＡＴＥを構成することによって、機能試験が実行される。

ＡＴＥは通常、ＤＵＴの性能を評価するときに、印加される入力信号と測定される出力信号との間の相対的なタイミングを測定する。高速信号に対するＤＵＴの応答を評価するときには特に、適当なデータが確実に収集されるようにするために、多くの場合に、試験システムクロックのタイミングを極めて正確にする必要がある。

多くの場合に、ＤＵＴのシステムクロックに対するＤＵＴの性能を試験することが望ましい。したがって、ＡＴＥは典型的には、ＤＵＴの内部クロックに対する複数の時点において出力を測定するように構成することができる。しかしながら、信号のスルーイング（slewing）及びジッタが測定結果に大きく影響を及ぼすので、データ速度及びクロック速度が速くなると、ＤＵＴのシステムクロックに対する測定値が正確でなくなることがある。

現在、多数の集積回路（ＩＣ）が、データに付随する同期クロックを有するバスを含む。貴重な試験システムハードウエアチャネルと関連を持つことなく、ＤＵＴの同期内部クロックにアクセスするのは実用的ではない。また、バス上のデータは、試験システムクロックに比べて非常に高いジッタを有することがあるので、これまで、試験システムクロックを用いて、同期クロックを有するバス上でデータを試験することには問題があった。

本発明の実施の形態によれば、試験システムクロッキングを用いて被試験デバイスの同期クロックをエミュレートすることによって、試験システムが同期バスのタイミングを試験できるようになる。１つの例示的な実施の形態では、遅延値が徐々に増加していく一連の遅延部にエッジ発生器をルーティングすることによって、１組の短い間隔のストローブパルスが生成される。短い間隔のストローブパルスによってクロックを供給される１組の並列ラッチのそれぞれの入力に、データ信号又はクロック信号が印加される。それにより、１組の並列ラッチは、データ信号又はクロック信号のシングルショットの一連の短い間隔のサンプルを捕捉する。符号器（エンコーダ）が、シングルショットの一連のサンプルを、サンプリングされた信号のエッジ時間及び極性を表すワードに変換する。サンプリングされた信号がデータ信号である場合には、そのワードはＲＡＭに格納される。サンプリングされた信号がクロック信号である場合には、そのワードはクロックバスにルーティングされ、ＲＡＭをアドレス指定するために用いられる。クロックエッジ時間とデータエッジ時間との間の差を求めて、予想される値と比較することができる。

１つの例示的な実施の形態では、本発明は、被試験デバイスのデータ信号にストローブを適用することによって、同期バスのタイミングを試験するための方法を提供する。ストローブは複数のパルスを含む。そのストローブの各ストローブパルスの時間におけるデータ信号の状態が格納される。ストローブは、被試験デバイスのクロック信号にも適用される。データ信号の格納された状態が、各ストローブパルスの時間におけるクロック信号の状態と比較される。その例示的な実施の形態では、ストローブパルスは均一に、且つ等しい間隔で配置される。

本発明の特定の実施の形態は、クロック信号の状態変化が生じるストローブパルスに対応する時間において、データ信号の格納された状態を読み出す。データ信号の状態変化とクロック信号の状態変化との間のストローブパルスをカウントすることによって、その間の遅延を求めることができる。

ストローブは、従来のエッジ発生器を用いて第１のパルスを生成し、複数の遅延素子を含む遅延回路に第１のパルスを印加し、次々に遅延していく第１のパルスを遅延素子が受信するように各遅延素子間を接続することによって生成することができる。その遅延回路は遅延ロックループによって制御することができ、それらの遅延素子は、遅延線誤差を補正するために調整可能である制御可能な加算素子を備える。

１つの例示的な実施の形態では、そのストローブは、各ストローブパルスをラッチクロック信号として複数のラッチのうちの対応するラッチに印加することによって、データ又はクロック信号に適用することができる。そのデータ又はクロック信号は各ラッチの入力に印加され、そのデータ又はクロック信号の状態が、各ラッチの出力として受信される。

データ信号の格納は、データ信号の状態のストローブされたサンプルを一連のサンプルとして並列に受信し、ストローブされたサンプルを１つのデジタルワードとして符号化して、状態変化の時間及び極性を特定することによって実行することができる。１つの例示的な実施の形態では、符号化ステップの結果として、６ビットワードが生成され、そのうちの５ビットは状態変化の時間を特定し、１ビットは状態変化の極性を特定する。

１つの例示的な実施の形態では、デジタルワードの伝送は、デジタルワードを逆多重化（デマルチプレックス）して、ワードのデータ転送速度を下げることによって実行される。たとえば、或る特定の実施の形態では、２ギガバイト／秒における６ビットワードの伝送が、１／８に逆多重化されて、２５０メガバイト／秒の４８ビットワードが伝送される。４８ビットワードは、エッジ時間を表す８つの５ビットワード、及び対応する８つの極性ビットを表す。その後、逆多重化されたワードは、低い転送速度で、ランダムアクセスメモリに格納される。その例示的な実施の形態では、サンプリングされたデータ信号のエッジ時間及び極性を表すワードは、９５×４０ランダムアクセスメモリに格納される。

セット極性ビットを有するクロック信号のエッジ時間を特定する逆多重化されたワードを選択し、選択されたワードを、データエッジ時間及び極性が格納されるランダムアクセスメモリへのポインタとして用いることによって、データ信号の格納された状態又はエッジ時間が、サンプリングされたクロックのエッジ時間と比較される。選択されたワードは、バス上で複数のチャネルに供給することができ、選択されたワードは、受信側チャネル上でランダムアクセスメモリへのポインタとして用いられる。１つの例示的な実施の形態では、選択されたワードによってアドレス指定されるランダムアクセスメモリ内のデータが、予想されるデータと比較され、比較の結果として、合否指示が与えられる。選択されたワードによってアドレス指定されるランダムアクセスメモリ内のデータは、データ信号のエッジ時間を、所定の回数だけ一連の記憶位置の中に通して、クロック信号のエッジ時間のために必要とされるだけの時間をかけて、ランダムアクセスメモリに達するようにすることによって、当該技術分野において知られているようにパイプライン化してシステム経路遅延を補正することができる。

本発明の或る特定の例示的な実施の形態では、データ信号のタイミングは、第１のストローブ開始パルスを第１の複数の遅延素子に印加し、複数の遅延した第１のストローブ開始パルスを生成することによって試験することができる。第１の複数のラッチのそれぞれの入力にデータ信号が印加される。複数の遅延した第１のストローブ開始パルスがそれぞれ、ラッチクロック信号として、第１の複数のラッチのうちの対応するラッチに印加される。それにより、データ信号の複数のサンプルが得られる。データ信号の複数のサンプルは符号化されて、データ信号内の状態変化の時間及び極性を特定する第１のデジタルワードが形成される。第１のデジタルワードはランダムアクセスメモリに格納される。

第２のストローブ開始パルスが第２の複数の遅延素子に印加されて、複数の遅延した第２のストローブ開始パルスが生成される。第２の複数のラッチのそれぞれの入力にクロック信号が印加される。複数の遅延した第２のストローブ開始パルスはそれぞれ、ラッチクロック信号として、第２の複数のラッチのうちの対応するラッチに印加される。それにより、クロック信号の複数のサンプルが得られる。

クロック信号の複数のサンプルが符号化されて、クロック信号の状態変化の時間及び極性を特定する第２のデジタルワードが形成される。第２のデジタルワードを、ランダムアクセスメモリに格納される第１のデジタルワードと比較することによって、データ信号の状態変化とクロック信号の状態変化との間の遅延が求められる。複数のチャネルのタイミングを試験する際に用いるために、第２のデジタルワードをクロックバス上でルーティングすることによって第２のデジタル信号を与えることができる。

本発明の別の態様は、同期バスのタイミングを試験するための装置である。１つの例示的な実施の形態では、その装置はサンプラ（サンプリング装置）を備えており、サンプラは、短い間隔で徐々にストローブを遅延させる複数の遅延部を備える。遅延したパルスがそれぞれラッチをトリガし、そのラッチはデータ信号又は同期クロック信号をサンプリングする。

サンプラと通信する（信号伝達可能に接続される）符号器が、サンプリングされたデータ及びクロック信号を、２値ワードのエッジ時間及び極性データに変換する。サンプルが、同期クロックサンプルではなく、データ信号サンプルである場合には、符号器と通信するメモリが２値ワードを格納する。サンプルが同期クロックサンプルである場合には、符号器と通信するルーティング回路が、セット極性を有する２値ワードを選択し、複数のチャネル上で用いるために、クロックバスを介して、その２値ワードをルーティングする。

クロックバスと通信するランダムアクセスメモリアドレス線が、バス上のクロック時間データを選択し、それを用いて、ランダムアクセスメモリに格納されるデータエッジ時間及び極性をアドレス指定するように構成される。クロック時間データをランダムアクセスメモリに格納されるデータと比較するために、第１の比較回路がＲＡＭと通信可能に配置される。特定のクロック時間におけるデータの予想される値を、ランダムアクセスメモリ内のデータによって表される実際の値と比較するために、第２の比較回路が、第１の比較回路と通信可能に配置される。１つの例示的な実施の形態では、符号器と通信する逆多重化回路が、ランダムアクセスメモリへのデータ転送の速度を低下させるようになっている。

本発明の、上記の特徴及び利点並びに他の特徴及び利点は、添付の図面を参照する例示的な実施形態の以下の詳細な説明から、さらに十分に理解されるであろう。

同期クロック信号と被試験データ信号とを直接的に比較することなく、同期したクロックによって生成されるデータを試験し、評価するための１つの例示的な方法が図１を参照しながら包括的にする。

サンプリングステップ１０では、短い間隔のストローブを用いて、被試験デバイス（ＤＵＴ）のデータ信号及びクロック信号がサンプリングされて、高い速度で、その状態の２値（２進値）が得られる。これらの２値は、１組のラッチによってラッチされ、各ラッチは、短い間隔のストローブパルスのうちの対応するストローブパルスによってトリガされる。こうして、サンプリングされたデータが得られ、被試験データ信号又はクロック信号のシングルショットの一連の短い間隔のサンプルとしてラッチされる。本発明の種々の実施形態は複数のシングルショットの一連のサンプルを有することがあることは理解されるであろう。

本明細書全体を通して、一連のストローブパルス又は信号を説明するために用いられる用語「短い間隔の」は広く解釈されるべきであること、及びそのような間隔は特定の試験形態の用途に応じて異なることがあることは、当業者であれば理解されるであろう。「短い間隔の」パルス又は信号は、被試験信号又はクロック信号よりも高い周波数を有するか、又は被試験デバイスのタイミングに対して同じ周波数を有することがあることは理解されるであろう。

シングルショットの一連のサンプル内で、データ信号又はクロック信号のエッジ時間及びエッジ極性が検出される。符号化ステップ１２では、検出されたエッジ時間及び極性が２値ワードに符号化される。１つの例示的な実施形態では、符号化されたエッジ時間は、６ビットワードのうちの下位５ビットとして表され、極性は最上位ビットとして表される。

本発明の方法を用いる高速試験装置の一例では、符号化された６ビットワードは、約２ギガバイト／秒で生成される。下流の記憶ステップ及び比較ステップのためにさらに適したデータ速度を与えるために、符号化されたワードを逆多重化して、わずか２５０メガバイト／秒において４８ビットワードを与えることができる。４８ビットワードは、８つの５ビットエッジ時間と、対応する８つの１ビットエッジ極性とを表す。

セレクタステップ１４では、符号化されたデータが、サンプリングされたデータ信号のエッジ時間及び極性を表すか、又はサンプリングされたクロック信号のエッジ時間及び極性を表すかが判定される。この判定は、たとえば、クロック信号及びデータ信号が伝送されたチャネルを予め判定することによって、又は現在の入力がクロック信号であるか、又はデータ信号であるかを示すスイッチング回路に分離信号を印加することによって実行することができる。符号化されたデータがサンプリングされたデータ信号のエッジ時間及び極性を表す場合には、記憶ステップ１６が実行され、符号化されたデータがランダムアクセスメモリに格納される。その例示的な実施形態では、９６×４０ランダムアクセスメモリを用いて、符号化されたデータが格納される。符号化されたデータをそのように導くために、スイッチング回路を種々の様式で容易に構成できることは、当業者には理解されよう。

符号化されたデータがサンプリングされた同期クロック信号のエッジ時間及び極性を表す場合には、１つの極性を有する符号化されたデータだけが選択され、クロックエッジ時間として用いられる。クロック選択ステップ１８では、符号化されたクロックエッジ時間がクロックバスにルーティングされる。こうして、クロックエッジデータを、複数のチャネルにルーティングし、１つ又は複数のチップにおいて用いることができる。

メモリアクセスステップ２０では、クロックデータが、対応する符号化されたデータ信号エッジ時間のランダムアクセスメモリアドレスへのポインタとして用いられる。比較ステップ２２では、クロックアドレスにおいてメモリ内で見つけられたデータエッジ時間が、予想される値と比較され、代表データ信号エッジ時間が、代表クロックエッジ時間の所定の限度内にあるか否かが判定される。それにより、合否指示を自動的に生成することができる。データ信号のエッジ時間を、所定の回数だけ一連の記憶位置の中に通して、クロック信号のエッジ時間のために必要とされるだけの時間をかけて、ランダムアクセスメモリに達するようにすることによって、クロックデータによってアドレス指定されるランダムアクセスメモリ内のデータを、当該技術分野において知られているようにパイプライン化してシステム経路遅延を補正することができる。

サンプリングステップ１０を実行して、ＤＵＴのデータ信号及び／又はクロック信号の状態の短い間隔の読み値が得られる。図２は、被試験デバイスのデータ信号２４及びクロック信号２６の相対的なタイミングの一例を示す概略的なタイミング図である。被試験デバイス内のデータ信号２４は、エッジ２８において状態を変更する電圧／論理レベルとして示される。クロック信号２６はエッジ３０において状態を変更する。ストローブ３２、３４は、短い間隔のパルスを与え、各パルスが、被試験データ信号の状態のサンプリングをトリガする。

それにより、サンプリングの結果として、短い間隔の時間間隔において、被試験データ信号又はクロック信号の状態を示す一連のビット３６、３８が生成される。クロック信号を表す一連のビット３８内の状態４０の変化は、データ信号を表す一連のビット３６内のデータ信号の状態４２と比較するためのタイミング基準として用いることができる。その例示的な実施形態では、一連のビット３６及び３８は、図１及び図４を参照して本明細書において説明するように、その間の比較が行われる前にさらに符号化される。

被試験データ信号又はクロック信号のストローブされたサンプルを得るためのサンプリング回路６２が図３に示される。単一のストローブパルスのようなストローブ開始信号が、従来のエッジ発生器によって生成され、遅延線入力４４に印加される。一連の遅延素子が、徐々に遅延が増加していくストローブ開始信号４８を出力する。その例示される実施形態では、徐々に遅延が増加していくストローブ開始信号４８は、当該技術分野において知られているような加算回路５０の中に導かれ、遅延素子間で補間が行われ、それにより、ストローブ開始信号の間隔をさらに短くした信号５２が与えられる。

その例示的な実施形態では、加算回路５０は加算素子５４を備えており、各加算素子は、８段階の設定（すなわち、３ビット制御）を有する精細なバーニアに基づくギルバートセルを含む。その設定は、遅延線誤差を補正するために調整することができる。遅延線素子４６のための速度制御電流が、遅延ロックループ５６によって与えられる。ストローブ開始信号の間隔を短くした遅延信号はそれぞれ、対応するＤ−ラッチ５８のクロック入力に与えられる。被試験データ信号又は同期クロック信号６０が、Ｄ−ラッチのそれぞれへの入力としてルーティングされる。結果として、Ｄ−ラッチに格納されるデータは、被試験データ信号又はクロック信号の状態の２値スナップショットを表す。その例示的な実施形態では、被試験信号の３１ビット幅のストローブされた表現を得るために、１組の３１個のＤ−ラッチが用いられる。

同期クロックのストローブされた表現を用いてＤＵＴ内のデータ信号を試験するための装置を、図４を参照しながら説明する。被試験信号５９及びストローブ６１がサンプリング回路６２に印加される。その例示的な実施形態では、サンプリング回路６２は、図３を参照しながら詳細に説明したサンプリング装置である。サンプリング回路６２と通信する符号器回路６４が、サンプリング回路６２から、被試験信号の短い間隔のストローブされた表現を受信し、それを、エッジ時間及びエッジ極性（すなわち、ハイからロー、又はローからハイ）を表すデータワードに変換する。その例示的な実施形態では、符号器は、エッジ遷移の３１ビット２値スナップショットを６ビットワードに変換する。最上位ビットを用いて、エッジ極性が表され、残りの５ビットを用いて、エッジ時間が表される。本明細書において説明される符号化は、例示するために、６ビットワード及び１ビット極性表現を用いるが、本発明の範囲内で、数多くの他のワード長を用いることができ、他の方式を用いてそのようなデータ長にデータを符号化することができることは当業者には理解されよう。

本発明の例示的な実施形態では、符号器から約２ギガバイト／秒において６ビットワードが出力される。符号器６４と通信するデマルチプレクサ６６を用いて、データが、２５０メガバイト／秒のデータ速度の４８ビットワードに変換される。その４８ビットワードは、エッジ時間を表す８つの５ビットデータワードと、その対応する８つの単一の極性ビットとを含む。逆多重化は全ての事例において必ずしも必要でないことがあり、本発明の範囲内で、種々の他のビット速度及び／又は逆多重化の細部を選ぶことができることは当業者には理解されよう。

ルータ回路７０を用いて、ＤＵＴの同期クロックを表す信号が、テスタクロックバス７２上にルーティングされる。また、ルーティング回路７０は、システムクロックを表すために、１つの極性を有するクロックエッジ時間だけを選択し、すなわち、クロックセット（立ち上がり極性）を表すエッジ時間を選択し、クロックリセット（立ち下がり極性）を無視する。それによりテスタバス７２にルーティングされるクロックエッジ時間を、複数のチャネル上で用いることができる。

ＤＵＴのデータ信号を表す、デマルチプレクサ６６から出力されるワードは、クロック信号として選択されることはなく、ＲＡＭ６８にそのまま格納される。その例示的な実施形態では、データは９６×４０ＲＡＭに格納される。本発明の範囲内で、数多くの他のＲＡＭ構成を用いることができることは当業者には理解されよう。

テスタバス７２上のクロックエッジ時間は、ＲＡＭ６８内に格納されるデータをアドレス指定するためのポインタとして用いられる。ルーティング回路７４が、ポインタとして用いるバス上のクロックを選択し、そのクロックエッジ時間を比較回路７６にルーティングする。比較回路７６は、クロックエッジ時間をＲＡＭ６８へのアドレスとして与え、そのアドレスに格納されるデータエッジ時間を読み出す。それによりＲＡＭにおいてアドレス指定されたデータエッジ時間がクロックエッジ時間と比較され、その間の差が決定される。

比較回路７８が、データエッジと同期クロックエッジとの間の差の予想される値７７を、比較回路７６によって見いだされた差と比較する。比較回路７８は、予想からの差が指定された限度内にあるか否かに応じて、比較毎に合否信号８０を出力する。

したがって、本発明の種々の実施形態は、被試験信号を、その正確なエッジ時間、及び対応するエッジ時間における遷移の極性の点から表現するための手段を提供する。こうして表されるエッジ時間及び極性は、被試験デバイスの同期クロックのようなタイミング信号と比較するために格納される。そのタイミング信号も、その正確なエッジ時間に関して表される。タイミング信号エッジ時間のこの表現は、たとえば、ＲＡＭ内の対応するデータ信号エッジ時間と比較するために、試験システム全体を通して用いるためのクロックバスに与えることができる。そのような比較の結果を、予想される値とつき合わせて、被試験デバイスが試験仕様に準拠しているか否かを判定することができる。

本明細書において、本発明の例示的な実施形態を、ストローブパルスに関して包括的に説明したが、ストローブパルスは、対応するラッチをトリガするために、方形波信号、正弦波信号、三角波、インパルス等の種々の波形サイクルにおいてしきい値電圧を印加することを含むことができることは当業者には理解されよう。たとえば、本発明の例示的な実施形態では、矩形波パルスのリーディングエッジ（前縁）をストローブパルスとして用いることができるものと考えられる。

本明細書において、本発明の例示的な実施形態が、一連の順次に配列される遅延素子によって生成されるストローブに関して包括的に説明したが、本発明の範囲から逸脱することなく、遅延素子を数多くの代替的な構成において構成することができることは当業者には理解されよう。たとえば、本発明の範囲内で、直列ではなく、並列に配列される複数の遅延素子にストローブ開始パルスを印加することができるものと考えられる。また、本発明の範囲内で、１つのストローブ開始信号から、短い間隔の複数の遅延したストローブ開始信号を与えるように、直列及び並列の遅延素子の組み合わせを構成することができるものと考えられる。

本明細書において、本発明の例示的な実施形態を自動試験装置に関して包括的に説明したが、本発明は、数多くの他の信号比較演算において有用であることは当業者には理解されよう。たとえば、本発明は、数限りない高速処理の用途において、タイミング素子としての有用性を見いだすことになるものと考えられる。

本明細書において開示される実施形態に対して種々の変更を加えることができることは理解されるであろう。それゆえ、上記の説明は、限定するものと解釈されるべきではなく、単に種々の実施形態を例示するものと見なされるべきである。当業者は、特許請求の範囲の範囲内で、他の変更を思いつくであろう。

本発明の１つの例示的な実施形態による、同期クロックバスを試験するための方法の機能ブロック図である。 本発明の１つの例示的な実施形態による、データ信号及び同期クロック信号に、短い間隔のストローブを印加することを示す概略的なタイミング図である。 本発明の１つの例示的な実施形態による、マルチストローブサンプラの概略図である。 本発明の１つの例示的な実施形態による、同期クロックバスを試験するための装置の概略図である。

Claims (19)

1. 同期バスのタイミングを試験する方法であって、
   被試験デバイスのデータ信号に対して複数のパルスを有するストローブを適用し、
   前記ストローブのパルスのそれぞれの時間において前記データ信号の状態を格納し、
   前記被試験デバイスの同期クロック信号に前記ストローブを適用し、
   前記データ信号の前記格納された状態を、前記ストローブのパルスのそれぞれの時間における前記クロック信号の状態と比較する、
   ことを含み、前記ストローブは、前記データ信号の周波数及び前記同期クロック信号の周波数以上の周波数を有し、
   前記格納は、
   前記データ信号の前記状態を一連のサンプルとして並列に受信すること、及び
   前記ストローブされたサンプルをデジタルワードとして符号化して、状態変化の時間及び極性を特定すること、を含む、
   方法。
2. 前記クロック信号の状態変化が生じる、前記ストローブのストローブパルスに対応する時間において、前記データ信号の前記格納された状態を読み出すことをさらに含む、請求項１に記載の方法。
3. 前記データ信号の状態変化と前記クロック信号の状態変化との間の遅延を、その間のストローブパルスをカウントすることによって決定することをさらに含む、請求項１に記載の方法。
4. 前記ストローブは複数の等間隔のストローブパルスを含む、請求項１に記載の方法。
5. 前記ストローブは、
   第１のパルスを生成すること、
   前記第１のパルスを複数の遅延素子を含む遅延回路に印加すること、及び
   前記遅延素子のそれぞれの間を接続して、順次遅延される複数の第１のパルスのコピーを受信すること、
   を含む、請求項１に記載の方法。
6. 前記遅延回路は、一連の順次配列される前記遅延素子を含む、請求項５に記載の方法。
7. 前記遅延回路は遅延ロックループによって制御され、前記遅延素子は、遅延線誤差を補正するために調整可能な制御可能加算素子を含む、請求項５に記載の方法。
8. 前記ストローブは、
   前記ストローブの各パルスをラッチクロック信号として複数のラッチのうちの対応するラッチに印加すること、
   前記データ信号又は前記クロック信号を前記ラッチのそれぞれの入力に印加すること、及び
   前記データ信号又は前記クロック信号の状態を、前記ラッチのそれぞれの出力として受信すること、
   によって、前記データ信号又は前記クロック信号に印加される、請求項１に記載の方法。
9. 前記デジタルワードを逆多重化して、前記ワードのデータ転送速度を低下させることをさらに含む、請求項８に記載の方法。
10. 前記低下させられた転送速度における前記逆多重化されたワードをランダムアクセスメモリに格納することをさらに含む、請求項９に記載の方法。
11. 前記比較は、
    セット極性ビットを有する前記クロック信号のエッジ時間を特定する前記逆多重化されたワードを選択すること、及び
    前記逆多重化されたワードを前記ランダムアクセスメモリへのポインタとして用いること、
    によって実行される、請求項１０に記載の方法。
12. 前記選択されたワードを、バスを介して複数のチャネルに供給することをさらに含み、前記選択されたワードは、受信側チャネルにおいて、前記ランダムアクセスメモリへのポインタとして用いられる、請求項１１に記載の方法。
13. 前記選択されたワードによってアドレス指定されるランダムアクセスメモリ内のデータを予想されるデータと比較すること、及び
    前記比較の結果として合否指示を与えること、
    をさらに含む、請求項１１に記載の方法。
14. 前記選択されたワードによってアドレス指定されるランダムアクセスメモリ内のデータは、システム経路遅延を補正するようにパイプライン化される、請求項１３に記載の方法。
15. 前記符号化するステップの結果として、６ビットワードが生成され、そのうちの５ビットは前記状態変化の時間を特定し、１ビットは前記状態変化の極性を特定する、請求項８に記載の方法。
16. データ信号のタイミングを試験する方法であって、
    第１のストローブ開始パルスを第１の複数の遅延素子に印加して、複数の遅延した第１のストローブ開始パルスのコピーを生成し、
    前記データ信号を第１の複数のラッチのそれぞれの入力に印加し、
    前記複数の遅延した第１のストローブ開始パルスのコピーのそれぞれをラッチクロック信号として前記第１の複数のラッチのうちの対応するラッチに印加し、それにより前記データ信号の複数のサンプルが得られ、
    前記データ信号の前記複数のサンプルを符号化して、前記データ信号の状態変化の時間及び極性を特定する第１のデジタルワードを形成し、
    前記第１のデジタルワードをランダムアクセスメモリに格納し、
    第２のストローブ開始パルスを第２の複数の遅延素子に印加して、複数の遅延した第２のストローブ開始パルスのコピーを生成し、
    クロック信号を第２の複数のラッチのそれぞれの入力に印加し、
    前記複数の遅延した第２のストローブ開始パルスのコピーのそれぞれをラッチクロック信号として前記第２の複数のラッチのうちの対応するラッチに印加し、それにより前記クロック信号の複数のサンプルが得られ、
    前記クロック信号の前記複数のサンプルを符号化して、前記クロック信号の状態変化の時間及び極性を特定する第２のデジタルワードを形成し、
    前記第２のデジタルワードを前記第１のデジタルワードと比較することによって、前記データ信号の前記状態変化と前記クロック信号の前記状態変化との間の遅延を決定する、ことを含む方法。
17. 前記第２のデジタルワードをクロックにルーティングすることによって、複数のチャネルのタイミングを試験する際に用いるために前記第２のデジタルワードを与えることをさらに含む、請求項１６に記載の方法。
18. 同期バスのタイミングを試験するための装置であって、
    ストローブの遅延を増加させる複数の遅延部を含むサンプラであって、該遅延部はそれぞれ対応するラッチをトリガし、該ラッチは、データ信号又はクロック信号をサンプリングして、サンプリングされたデータを形成する、サンプラと、
    前記サンプラと通信し、前記サンプリングされたデータ信号又はクロック信号を２値ワードのエッジ時間データ及び極性データに変換する符号器と、
    前記符号器と通信するメモリであって、前記サンプルがデータ信号サンプルである場合、前記２値ワードをデータ２値ワードとして格納するメモリと、
    前記符号器と通信するルーティング回路であって、前記サンプルが前記サンプリングされたクロック信号である場合セット極性を有する２値ワードを選択し、該２値ワードをクロック時間データとしてクロックバスにルーティングする、ルーティング回路と、
    前記クロックバスと通信し、クロック時間データを選択すると共に、該クロック時間データを用いて、前記メモリ内に格納される前記データ２値ワードをアドレス指定するように構成されるメモリアドレス線と、
    前記メモリと通信し、前記クロック時間データを前記メモリ内に格納される前記データ２値ワードと比較する第１の比較回路と、
    前記第１の比較回路と通信する第２の比較回路であって、特定のクロック時間における前記データ２値ワードの予想される値を、前記メモリ内のデータ２値ワードによって表される実際の値と比較する、第２の比較回路と、
    を備える装置。
19. 前記符号器と通信する逆多重化回路をさらに備え、該逆多重化回路は、前記メモリへのデータ転送速度を低下させる、請求項１８に記載の装置。

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