JP4977217B2 - 半導体試験装置 - Google Patents

Description

この発明は、差動のクロック信号を出力する被試験デバイス（ＤＵＴ）を試験する半導体試験装置に関する。特に、ＤＵＴから出力される一方の差動のクロック信号ＣＬＫのクロスポイントと、ＤＵＴから出力される他方のデータ信号ＤＡＴＡに対する相対的な位相差を試験する半導体試験装置に関する。

本願に関連する背景技術を示す。特許文献１（半導体デバイス試験方法・半導体デバイス試験装置）では、データの読み出しに同期してデータの受渡しに利用される基準クロックＤＱＳを出力する半導体デバイスを短時間に高精度に試験する試験方法を解決している。
また、特許文献２（半導体デバイス試験方法・半導体デバイス試験装置）では、データの読み出しに同期してデータの受渡しに利用される基準クロックＤＱＳを出力する半導体デバイスを短時間に高精度に試験する試験方法を解決している。
また、特許文献３（半導体デバイス試験方法・半導体デバイス試験装置）では、データの読み出し出力と同期して基準クロックを出力し、この基準クロックをデータの受渡しに供する半導体デバイスにおいて、基準クロックとデータとの間の位相差によって不良と判定する試験方法を解決している。

特願２０００−１７８９１７号公報 特願２０００−００９１１３号公報 特願２０００−２０４７５７号公報

しかしながら、これら背景技術では、差動のクロック信号ＣＬＫのクロスポイントを特定できないので、他の信号間との相対的な位相差を的確に良否判定することが出来ない。
次に、本発明に係る問題点を説明する。
図６（ａ）は回路基板上等で２つのデバイス間で、平衡信号として出力される差動のクロックに同期した高速なデータ転送を行う場合の原理的な回路接続であり、ＥＣＬやＬＶＤＳといった差動伝送に使用される。

デバイス１の差動ドライバＤＲ１から差動のクロック信号ＣＬＫ（正クロック信号ＣＬＫＰ、負クロック信号ＣＬＫＮ）が出力され、伝送線路を介してデバイス２の差動のレシーバＲＣＶ２へ供給される。また、デバイス１のフリップ・フロップＦＦ１からクロックに同期した１本若しくは複数本のデータ信号ＤＡＴＡがデバイス２のフリップ・フロップＦＦ２の入力端へ供給されて、差動のレシーバＲＣＶ２によるクロックでリタイミングされて使用される例である。ところで、差動のクロック信号はＩＣの製造ばらつきに伴う出力振幅のばらつきや、回路構成に伴う差動信号間の位相ずれ等がある。更に、差動のクロック信号やデータＤＡＴＡには多少のジッタ成分が含まれる場合やコモンモードノイズを生じる場合もある。

これらを考慮して、被試験デバイス（ＤＵＴ）となるデバイス１はクロックとデータ間の出力関係が、規定の位相関係で出力されることが要求されている。半導体試験装置では差動のクロック信号とデータＤＡＴＡ間において、規定の位相関係で出力されているかを測定し良否判定できることが求められている。尚、差動ドライバＤＲ１は出力をオフしてハイ・インピーダンス状態に制御することもできるので、これに対する試験もできる必要性がある。

図６（ｂ）はＤＵＴから出力される差動のクロック信号である正クロック信号ＣＬＫＰ、負クロック信号ＣＬＫＮの個々の信号を受ける為に、シングルエンド（不平衡型）の形態で使用するコンパレータＣＰを備える構成の半導体試験装置の要部である。ここで、半導体試験装置はＤＵＴから出力される差動のクロック信号の個々の信号を測定する必要がある為に、２チャンネルのシングルエンドのコンパレータＣＰで個別に受信する構成となっている。この理由は例えば、ＤＵＴの差動のクロック信号がハイ・インピーダンス状態（Ｈｉ−Ｚモード）における試験項目があり、これを試験できる必要がある為である。

図６において、第１のコンパレータＣＰは一方の正クロック信号ＣＬＫＰを受けて、所定のスレッショルド・レベルＶｒｅｆで論理信号に変換した後、これをタイミング・コンパレータＴＣが受けて、所望タイミングのストローブ信号ＳＴＲＢでホールドした信号に基づいて良否判定が行なわれる。
第２のコンパレータＣＰも他方の負クロック信号ＣＬＫＮを受けて、所定のスレッショルド・レベルＶｒｅｆで論理信号に変換した後、これをタイミング・コンパレータＴＣが受けて、所望タイミングのストローブ信号ＳＴＲＢでホールドした信号に基づいて、個別入力のシングルエンド信号に対しての良否判定が行なわれる。

ここで、図７（ａ）の理想の差動信号の場合には、クロック信号のクロスポイント（図７Ａ点）が、振幅の１／２とした中間電圧のスレッショルド・レベルＶｒｅｆの電圧で論理信号に変換すれば良い。
しかしながら、図７（ｂ）の実際の差動信号例に示すように、スレッショルド・レベルＶｒｅｆで論理信号に変換すると、目的のクロスポイント（図７Ｂ点）に対して、ずれたクロスポイント（図７Ｃ点）として検出してしまう。この結果、両クロスポイント間でタイミングずれ（図７Ｅ差）が生じる難点があり、タイミング測定の精度悪化となってしまう。特に、クロック周波数が数百ＭＨｚ以上になってくると、測定精度の影響が大きくなってくる。半導体試験装置は高精度なタイミング測定が求められる測定装置であるからして、このことは実用上の大きな難点である。

また、図７（ｃ）は差動のクロック信号ＣＬＫと、データ信号ＤＡＴＡの両信号の同時測定において、信号間干渉ノイズ／電源ノイズ等のジッタ要因に伴って両信号間が同相変化する場合である。この場合には両信号間の瞬間の相対位相差Δｆは小さい。この瞬間的な位相差Δｆ１を測定して、正常な位相範囲内であるかの良否判定を行う必要がある。
逆に、図７（ｄ）は差動のクロック信号ＣＬＫと、データ信号ＤＡＴＡの両信号の同時測定において、ジッタ要因に伴って両信号間が逆相変化する場合である。この場合には両信号間の瞬間の相対位相差Δｆは大きくなる。前記のジッタ要因に伴う瞬間的な位相差Δｆ２を測定して、正常な位相範囲内であるかの良否判定を行う必要がある。このように、両信号間の相対的な位相差を同時刻に測定して良否判定する必要性がある。

上述説明したように、シングルエンドのコンパレータＣＰを２チャンネル適用して、差動のクロック信号ＣＬＫのクロスポイントの位置を特定することは、正クロック信号ＣＬＫＰと負クロック信号ＣＬＫＮとの位相差や振幅の違い等でクロスポイントが移動する結果、的確に特定することができない。
差動のクロック信号ＣＬＫとデータ信号ＤＡＴＡとの両信号間の位相を的確に評価する為には、同時刻に両信号をサンプリング測定し、且つ差動のクロック信号ＣＬＫのクロスポイントを特定し、特定されたクロスポイントとデータ信号ＤＡＴＡとの間の位相を評価することが求められる。

しかしながら従来技術においては、差動のクロック信号ＣＬＫのクロスポイントと、データ信号ＤＡＴＡの両信号における相対的な位相差を的確に求めて良否判定することが出来ない。半導体試験装置は高精度なタイミング測定が求められる測定装置であるからして、このことは好ましくなく実用上の難点である。

そこで、本発明が解決しようとする課題は、２チャンネルのシングルエンドのコンパレータＣＰを適用して、ＤＵＴから出力される一方の差動のクロック信号のクロスポイントのタイミングを測定して特定し、ＤＵＴから出力される他方のデータ信号ＤＡＴＡのタイミングを測定し、これから両信号間の相対的な位相差を求めることで、良好なるデバイスの良否判定が実現可能とする半導体試験装置を提供することである。

また、２チャンネルのシングルエンドのコンパレータＣＰを適用して、ＤＵＴから出力される差動のクロック信号のクロスポイントを的確に測定して求めることができる半導体試験装置を提供することである。
また、ＤＵＴから出力される差動の信号と、ＤＵＴから出力される他のシングルエンドの信号若しくは差動の信号との間における相対的な位相差を特定することができる半導体試験装置を提供することである。
また、ＤＵＴから出力される差動の信号と、ＤＵＴから出力される他の信号との相対的なジッタ量を測定することができる半導体試験装置を提供することである。

本発明の第１の解決手段を示す。ここで図４と図１は、本発明に係る解決手段を示している。
上記課題を解決するために、被試験デバイス（ＤＵＴ）から出力される一方の差動の出力信号のクロスポイントのタイミングを測定して得たクロスポイント情報Ｔｃｒｏｓｓを出力する差動信号タイミング測定手段（例えばクロスポイント測定部６００）を具備し、ＤＵＴから出力される他方の非差動（シングルエンド）の出力信号の論理が遷移する遷移タイミングを測定して得たデータ変化点情報Ｔｄａｔａを出力する非差動信号タイミング測定手段（例えばデータ測定部３００）を具備し、両出力信号を同時に測定して得たクロスポイント情報Ｔｃｒｏｓｓとデータ変化点情報Ｔｄａｔａとの両者間の相対的な位相差を求めて得た位相差ΔＴを出力する位相差算出手段（例えば位相差算出部４００）を具備し、位相差ΔＴを受けて良否判定を行う所定の上限のしきい値と下限のしきい値若しくは一方のしきい値に基づいて当該ＤＵＴの相対的な位相関係の良否を判定する良否判定手段（例えば良否判定部５００）を具備し、以上を具備することを特徴とする半導体試験装置である。

上記発明によれば、２チャンネルのシングルエンドのコンパレータＣＰを適用して、ＤＵＴから出力される一方の差動の信号のクロスポイントのタイミングを測定して特定し、ＤＵＴから出力される他方のデータ信号ＤＡＴＡのタイミングを測定し、これから両信号間の相対的な位相差を求めることで、良好なるデバイスの良否判定が実現可能とする半導体試験装置が実現できる。

次に、第２の解決手段を示す。ここで図１３は、本発明に係る解決手段を示している。
被試験デバイス（ＤＵＴ）から出力される一方の第１の差動の出力信号のクロスポイントのタイミングを測定して得た第１のクロスポイント情報Ｔｃｒｏｓｓを出力する第１の差動信号タイミング測定手段（例えばクロスポイント測定部６００）を具備し、ＤＵＴから出力される他方の第２の差動の出力信号のクロスポイントのタイミングを測定して得た第２のクロスポイント情報Ｔｃｒｏｓｓを出力する第２の差動信号タイミング測定手段（例えばクロスポイント測定部６００）を具備し、両差動の出力信号を同時に測定して得た第１のクロスポイント情報Ｔｃｒｏｓｓと第２のクロスポイント情報Ｔｃｒｏｓｓとの両者間の相対的な位相差を求めて得た位相差ΔＴを出力する位相差算出手段（例えば位相差算出部４００）を具備し、良否判定を行う当該ＤＵＴに対応した所定の上限しきい値と下限しきい値若しくは一方のしきい値に基づいて、上記位相差ΔＴを受けてＤＵＴの良否を判定する良否判定手段（例えば良否判定部５００）を具備し、以上を具備することを特徴とする半導体試験装置がある。
これにより、２系統の差動信号の相対的な位相差を特定して相対的な位相差の良否判定を行うことができる。

次に、第３の解決手段を示す。ここで図４と図５と図１は、本発明に係る解決手段を示している。
上記課題を解決するために、被試験デバイスから出力される一方の差動の出力信号のクロスポイントのタイミングを基準として、ＤＵＴから出力される他方のデータ信号ＤＡＴＡとの間の相対的な位相差を精度良く測定することが求められる半導体試験装置において、差動の出力信号における一方の信号の遷移波形に対して、クロスポイント前後で２点が測定される所定のスレッショルド・レベルＶＯＨ、ＶＯＬで論理信号に変換した後、既知タイミングの多相ストローブ信号に基づいてサンプリング測定した後、コードデータに変換した２点のタイミング情報を出力する第１の遷移情報測定手段（例えば第１遷移時間情報収集手段１００＃１）を具備し、差動の出力信号における他方の信号の遷移波形に対して、クロスポイント前後で２点が測定される所定のスレッショルド・レベルＶＯＨ、ＶＯＬで論理信号に変換した後、既知タイミングの多相ストローブ信号に基づいてサンプリング測定した後、コードデータに変換した２点のタイミング情報を出力する第２の遷移情報測定手段（例えば第２遷移時間情報収集手段１００＃２）を具備し、差動の出力信号における一方の信号の遷移波形から得られた２点のタイミング情報の間を通過する第１の直線と、差動の出力信号における他方の信号の遷移波形から得られた２点のタイミング情報の間を通過する第２の直線とにおいて、両者の直線が交差する位置をクロスポイント情報Ｔｃｒｏｓｓとして特定するクロスポイント算出手段（例えばクロスポイント算出部２００）を具備し、ＤＵＴから出力される他方のデータ信号ＤＡＴＡを受けて、所定のスレッショルド・レベルＶｒｅｆで論理信号に変換した後、既知タイミングの多相ストローブ信号に基づいてサンプリング測定した後、データ信号ＤＡＴＡの立ち上がり若しくは立下がりの何れかのタイミング情報を示すコードデータに変換したデータ変化点情報Ｔｄａｔａを出力するデータ遷移時間情報収集手段（例えばデータ測定部３００）を具備し、上記クロスポイント情報Ｔｃｒｏｓｓと上記データ変化点情報Ｔｄａｔａとの相対的な位相差ΔＴを求めて出力する位相差算出手段（例えば位相差算出部４００）を具備し、上記位相差ΔＴを受けて、当該ＤＵＴ品種に対する位相差の規格内であるか否かの良否判定を行う良否判定手段（例えば良否判定部５００）を具備し、以上を具備することを特徴とする半導体試験装置がある。

次に、第４の解決手段を示す。ここで図４と図１は、本発明に係る解決手段を示している。
上記課題を解決するために、被試験デバイスは差動の出力信号（例えば正クロック信号と負クロック信号）とこれに同期した少なくとも１つのデータ信号ＤＡＴＡを出力するデバイスであり、前記差動の出力信号の正負の信号をアナログコンパレータによりシングルエンド形態（不平衡型）で個別に受ける構成を備えて、ＤＵＴから出力される差動の出力信号の正負の両信号がクロスするクロスポイントのタイミングを基準としたときのデータ信号ＤＡＴＡの相対的な位相差を精度良く測定することが求められる半導体試験装置において、差動の出力信号の一方の信号の遷移波形に対して、クロスポイントを生ずる所定のローレベルとハイレベルの２ポイントのスレッショルド・レベルで論理信号に変換した後、既知タイミングの多相ストローブ信号に基づいてサンプリング測定してコードデータに変換した第１タイミング情報Ｔ１と第２タイミング情報Ｔ２とを出力する第１の遷移情報測定手段（例えば第１遷移時間情報収集手段１００＃１）を具備し、差動の出力信号の他方の信号の遷移波形に対して、クロスポイントを生ずる所定のハイレベルとローレベルの２ポイントのスレッショルド・レベルで論理信号に変換した後、既知タイミングの多相ストローブ信号に基づいてサンプリング測定してコードデータに変換した第３タイミング情報Ｔ３と第４タイミング情報Ｔ４とを出力する第２の遷移情報測定手段（例えば第２遷移時間情報収集手段１００＃２）を具備し、一方の遷移波形から得られた第１タイミング情報Ｔ１と第２タイミング情報Ｔ２に基づいて当該遷移波形が通過する第１の直線と、他方の遷移波形から得られた第３タイミング情報Ｔ３と第４タイミング情報Ｔ４に基づいて当該遷移波形が通過する第２の直線と、の両者の直線が交差する位置をクロスポイント情報Ｔｃｒｏｓｓとして求めるクロスポイント算出手段（例えばクロスポイント算出部２００）を具備し、ＤＵＴから出力されるデータ信号ＤＡＴＡを受けて、所定のスレッショルド・レベルＶｒｅｆで論理信号に変換した後、既知タイミングの多相ストローブ信号に基づいてサンプリング測定してデータ信号ＤＡＴＡの立ち上がり若しくは立下がりのタイミングを示すコードデータに変換したデータ変化点情報Ｔｄａｔａを出力するデータ遷移時間情報収集手段（例えばデータ測定部３００）を具備し、上記クロスポイント情報Ｔｃｒｏｓｓと上記データ変化点情報Ｔｄａｔａとの相対的な位相差ΔＴを求めて出力する位相差算出手段（例えば位相差算出部４００）を具備し、求めた上記位相差ΔＴを受けて、当該ＤＵＴ品種に対する位相差の規格内（例えば最大位相差Ｔｍａｘ、最小位相差Ｔｍｉｎ）であるか否かの良否判定を行う良否判定手段（例えば良否判定部５００）を具備し、以上を具備することを特徴とする半導体試験装置がある。

次に、第５の解決手段を示す。ここで図５は、本発明に係る解決手段を示している。
上記課題を解決するために、被試験デバイスから出力される差動の出力信号のクロスポイントのタイミングを精度良く測定することが求められる半導体試験装置において、差動の出力信号における一方の信号の遷移波形に対して、クロスポイント前後で２点が測定される所定のスレッショルド・レベルＶＯＨ、ＶＯＬで論理信号に変換した後、既知タイミングの多相ストローブ信号に基づいてサンプリング測定した後、コードデータに変換した２点のタイミング情報を出力する第１の遷移情報測定手段（例えば第１遷移時間情報収集手段１００＃１）を具備し、差動の出力信号における他方の信号の遷移波形に対して、クロスポイント前後で２点が測定される所定のスレッショルド・レベルＶＯＨ、ＶＯＬで論理信号に変換した後、既知タイミングの多相ストローブ信号に基づいてサンプリング測定した後、コードデータに変換した２点のタイミング情報を出力する第２の遷移情報測定手段（例えば第２遷移時間情報収集手段１００＃２）を具備し、差動の出力信号における一方の信号の遷移波形から得られた２点のタイミング情報の間を通過する第１の直線と、差動の出力信号における他方の信号の遷移波形から得られた２点のタイミング情報の間を通過する第２の直線とにおいて、両者の直線が交差する位置をクロスポイント情報Ｔｃｒｏｓｓとして特定するクロスポイント算出手段（例えばクロスポイント算出部２００）を具備し、以上を具備することを特徴とする半導体試験装置がある。
これにより、差動信号のクロスポイントを、正確に特定可能となる。

次に、第６の解決手段を示す。ここで図１は、本発明に係る解決手段を示している。
上述遷移情報測定手段（例えば第１遷移時間情報収集手段１００＃１、第２遷移時間情報収集手段１００＃２）の一態様は、上記第１タイミング情報Ｔ１を生成する第１のアナログコンパレータＣＰ１と第１の多相ストローブ手段１０と第１のエッジ検出部５２とを備え、上記第２タイミング情報Ｔ２を生成する第２のアナログコンパレータＣＰ２と第２の多相ストローブ手段１０と第２のエッジ検出部５１とを備え、第１のアナログコンパレータＣＰ１はＤＵＴから出力される信号を受けて所定のローレベルＶＯＬで論理信号に変換した論理信号を第１の多相ストローブ手段１０へ供給するものであり、第１の多相ストローブ手段１０は第１のアナログコンパレータＣＰ１からの論理信号を受けて、微小位相差を与えた複数ｍの多相ストローブ信号を内部で生成し、生成した複数ｍの多相ストローブ信号により論理信号を各々サンプリングした複数ｍビットのロー側ホールド信号ＬＤ＃ｉ（ここでｉ＝１〜ｍ）を出力するものであり、第１のエッジ検出部５２は複数ｍビットのロー側ホールド信号ＬＤ＃ｉを受けて、立上がり若しくは立下がりのエッジ方向を選択するエッジセレクト信号Ｓ２に基づいてｍビット入力をｎビット出力にエンコード変換した第１タイミング情報Ｔ１を出力するデータエンコーダであり、第２のアナログコンパレータＣＰ２はＤＵＴから出力される信号を受けて所定のハイレベルＶＯＨで論理信号に変換した論理信号を第２の多相ストローブ手段１０へ供給するものであり、第２の多相ストローブ手段１０は第２のアナログコンパレータＣＰ２からの論理信号を受けて、微小位相差を与えた複数ｍの多相ストローブ信号を内部で生成し、生成した複数ｍの多相ストローブ信号により論理信号を各々サンプリングした複数ｍビットのハイ側ホールド信号ＨＤ＃ｉを出力するものであり、第２のエッジ検出部５１は複数ｍビットのハイ側ホールド信号ＨＤ＃ｉを受けて、立上がり若しくは立下がりのエッジ方向を選択するエッジセレクト信号Ｓ２に基づいてｍビット入力をｎビット出力にエンコード変換した第２タイミング情報Ｔ２を出力するデータエンコーダである、ことを特徴とする上述半導体試験装置がある。

次に、第７の解決手段を示す。ここで図１は、本発明に係る解決手段を示している。
上述データ遷移時間情報収集手段（例えばデータ測定部３００）の一態様は、タイミング情報Ｔ１を生成するアナログコンパレータと多相ストローブ手段１０と第１のエッジ検出部と第２のエッジ検出部とマルチプレクサ３５０とを備え、アナログコンパレータはＤＵＴから出力される非差動信号のデータ信号ＤＡＴＡを受けて所定のスレッショルド・レベルＶｒｅｆで論理信号に変換した論理信号を多相ストローブ手段１０へ供給するものであり、多相ストローブ手段１０はアナログコンパレータからの論理信号を受けて、微小位相差を与えた複数ｍの多相ストローブ信号を内部で生成し、生成した複数ｍの多相ストローブ信号により論理信号を各々サンプリングした複数ｍビットのホールド信号Ｄ＃ｉ（ここでｉ＝１〜ｍ）を出力するものであり、第１のエッジ検出部は複数ｍビットのホールド信号Ｄ＃ｉを受けて、立上がりエッジ方向を選択するエッジセレクト信号Ｓ２に基づいてｍビット入力をｎビット出力にエンコーダ変換した一方の立ち上がり側のタイミング情報Ｔｄｈを出力するデータエンコーダであり、第２のエッジ検出部は複数ｍビットのホールド信号Ｄ＃ｉを受けて、立下がりエッジ方向を選択するエッジセレクト信号Ｓ２に基づいてｍビット入力をｎビット出力にエンコーダ変換した他方の立下がり側のタイミング情報Ｔｄｌを出力するデータエンコーダであり、マルチプレクサ３５０は一方の立ち上がり側のタイミング情報Ｔｄｈと他方の立下がり側のタイミング情報Ｔｄｌとを受けてデータエッジを選択するデータエッジ選択信号Ｓ３に基づいて何れか一方を選択してデータ変化点情報Ｔｄａｔａとして出力するものである、ことを特徴とする上述半導体試験装置がある。

次に、第８の解決手段を示す。ここで図１２は、本発明に係る解決手段を示している。
上述データ遷移時間情報収集手段（例えばデータ測定部３００）の一態様は、タイミング情報Ｔ１を生成するアナログコンパレータと多相ストローブ手段１０とエッジ検出部とを備え、アナログコンパレータはＤＵＴから出力される非差動信号のデータ信号ＤＡＴＡを受けて所定のスレッショルド・レベルＶｒｅｆで論理信号に変換した論理信号を多相ストローブ手段１０へ供給するものであり、多相ストローブ手段１０はアナログコンパレータからの論理信号を受けて、微小位相差を与えた複数ｍの多相ストローブ信号を内部で生成し、生成した複数ｍの多相ストローブ信号により論理信号を各々サンプリングした複数ｍビットのホールド信号Ｄ＃ｉを出力するものであり、エッジ検出部は複数ｍビットのホールド信号Ｄ＃ｉを受けて、立上がりエッジ方向若しくは立下がりエッジ方向のデータエッジを選択するデータエッジ選択信号Ｓ３に基づいてｍビット入力をｎビット出力にエンコード変換したデータ変化点情報Ｔｄａｔａを出力するデータエンコーダである、ことを特徴とする上述半導体試験装置がある。

次に、第９の解決手段を示す。ここで図３と図５は、本発明に係る解決手段を示している。
上述クロスポイント算出手段の一態様は、第１の遷移情報測定手段で得られた第１タイミング情報をＴ１とし、第２タイミング情報をＴ２とし、第２の遷移情報測定手段で得られた第３タイミング情報をＴ３とし、第４タイミング情報をＴ４としたとき、Ｔｃｒｏｓｓ＝｛（Ｔ２×Ｔ４）−（Ｔ１×Ｔ３）｝／｛（Ｔ２−Ｔ１）＋（Ｔ４−Ｔ３）｝の演算処理をしたクロスポイント情報Ｔｃｒｏｓｓを生成して出力するもの（例えばクロスポイント算出部２００）である、ことを特徴とする上述半導体試験装置がある。

次に、第１０の解決手段を示す。ここで図１１は、本発明に係る解決手段を示している。
上述クロスポイント算出手段の一態様は、データ変換用のクロスポイント変換メモリ２５０を備え、第１の遷移情報測定手段で得られた第１タイミング情報をＴ１とし、第２タイミング情報をＴ２とし、第２の遷移情報測定手段で得られた第３タイミング情報をＴ３とし、第４タイミング情報をＴ４としたとき、クロスポイント変換メモリ２５０は上述演算処理に対応するクロスポイント情報Ｔｃｒｏｓｓを予め当該メモリへ格納しておき、タイミング情報Ｔ１、Ｔ２、Ｔ３、Ｔ４のデータをアドレス入力端へ供給し、前記アドレスにより読み出された読出しデータをクロスポイント情報Ｔｃｒｏｓｓとして出力するものである、ことを特徴とする上述半導体試験装置がある。

次に、第１１の解決手段を示す。ここで図３は、本発明に係る解決手段を示している。
上述位相差算出手段の一態様としては、クロスポイント算出手段からのクロスポイント情報Ｔｃｒｏｓｓと、データ遷移時間情報収集手段（例えばデータ測定部３００）からのデータ変化点情報Ｔｄａｔａとを受けて、両データの差分を算出した相対的な位相差ΔＴを出力する、若しくは前記位相差ΔＴに対して所定のオフセット量（オフセット時間Ｔｏｆｆｓｅｔ）を更に加算した結果の位相差ΔＴを出力するもの（例えば位相差算出部４００）である、ことを特徴とする上述半導体試験装置がある。

次に、第１２の解決手段を示す。ここで図３は、本発明に係る解決手段を示している。
上述良否判定手段の一態様としては、位相差算出手段からの相対的な位相差ΔＴを受けて、当該ＤＵＴの良否判定を行う所定の最大位相差Ｔｍａｘから最小位相差Ｔｍｉｎの許容範囲内であるかに基づいてＤＵＴの良否判定を行うもの（例えば良否判定部５００）である、ことを特徴とする上述半導体試験装置がある。

次に、第１３の解決手段を示す。ここで図１０は、本発明に係る解決手段を示している。
上述クロスポイント算出手段と良否判定手段とに対して良否判定制御手段を追加して備え、良否判定制御手段は上記遷移情報測定手段（例えば第１遷移時間情報収集手段１００＃１、第２遷移時間情報収集手段１００＃２）から出力される４点の第１タイミング情報Ｔ１、第２タイミング情報Ｔ２、第３タイミング情報Ｔ３、第４タイミング情報Ｔ４の中の少なくとも何れか１つのデータ値が”０”のときは、正常なクロスポイントが測定されていないものとしてデータエラー信号Ｄｅｒｒをクロスポイント算出手段から発生させ、良否判定手段は前記データエラー信号Ｄｅｒｒを受けたときには良否判定を行わないように内部制御する手段を備える、ことを特徴とする上述半導体試験装置がある。

次に、第１４の解決手段を示す。ここで図９は、本発明に係る解決手段を示している。
上記課題を解決するために、被試験デバイスから出力される差動の出力信号のクロスポイントのタイミングを基準として、ＤＵＴから出力される他のデータ信号ＤＡＴＡとの間の相対的な位相差を精度良く測定することが求められる半導体試験装置において、所定のローレベルとハイレベルの２ポイントのスレッショルド・レベルで論理信号に変換した後、既知タイミングの多相ストローブ信号に基づいてサンプリング測定してコードデータに変換した第１タイミング情報Ｔ１と第２タイミング情報Ｔ２とを出力する第１の遷移情報測定手段（例えば第１遷移時間情報収集手段１００＃１）を具備し、差動の出力信号の他方の信号の遷移波形に対して、クロスポイントを生ずる所定のハイレベルとローレベルの２ポイントのスレッショルド・レベルで論理信号に変換した後、既知タイミングの多相ストローブ信号に基づいてサンプリング測定してコードデータに変換した第３タイミング情報Ｔ３と第４タイミング情報Ｔ４とを出力する第２の遷移情報測定手段（例えば第２遷移時間情報収集手段１００＃２）を具備し、ＤＵＴから出力されるデータ信号ＤＡＴＡを受けて、所定のスレッショルド・レベルＶｒｅｆで論理信号に変換した後、既知タイミングの多相ストローブ信号に基づいてサンプリング測定してデータ信号ＤＡＴＡの立ち上がり若しくは立下がりのタイミングを示すコードデータに変換したデータ変化点情報Ｔｄａｔａを出力するデータ遷移時間情報収集手段（例えばデータ測定部３００）を具備し、第１の遷移情報測定手段で測定した２点のタイミング情報と、第２の遷移情報測定手段で測定した２点のタイミング情報と、データ遷移時間情報収集手段で測定した１点のタイミング情報とを所定複数回測定して格納する、所定格納容量を備えるエッジデータ格納手段（例えばエッジデータ格納メモリ７００）を具備し、エッジデータ格納手段のデータ内容を読出して、ソフト的にクロスポイントを演算して算出したクロスポイント情報Ｔｃｒｏｓｓとデータ変化点情報Ｔｄａｔａとの相対的な位相差ΔＴを演算して算出し、前記演算処理を測定回数に対応した回数行い、得られた複数点の位相差ΔＴに対して当該ＤＵＴ品種に対する位相差の規格内であるか否かの良否判定を行うクロスポイント算出・良否判定処理手段（例えばクロスポイント算出／位相差算出／良否判定処理部６５０）を具備し、以上を具備することを特徴とする半導体試験装置がある。

次に、第１５の解決手段を示す。ここで図９は、本発明に係る解決手段を示している。
上述半導体試験装置において、上記クロスポイント算出・良否判定処理手段で求めた測定回数に対応した複数点の位相差ΔＴを受けて、複数点の位相差ΔＴの変動量を求めて両信号間におけるジッタ量を特定する機能を追加して備える、ことを特徴とする半導体試験装置がある。
これにより、両信号間の相対的なジッタ量を測定することができる。

尚、本発明は、所望により、上記解決手段における各要素手段を適宜組み合わせて、実用可能な他の構成手段としても良い。また、上記各要素に付与されている符号は、発明の実施の形態等に示されている符号に対応するものの、これに限定するものではなく、実用可能な他の均等物を適用した構成手段としても良い。

本発明によれば、同一測定時刻における差動のクロック信号ＣＬＫのクロスポイントを特定し、前記クロスポイントとデータ信号ＤＡＴＡとの両信号間の位相差を求め、求めた位相差が所定の規格内であるか否かにより良否判定する手段を具備する構成としたことにより、差動のクロック信号ＣＬＫのクロスポイントに基づいて両信号の相対的な位相差を的確に良否判定することができる優れた利点が得られる。
また、正常な位置でサンプリング測定が行われたときのみ良否判定が行われる結果、差動のクロック信号ＣＬＫと半導体試験装置の試験周期（テストレート）とが非同期関係の場合であっても、適正にサンプリング測定された測定結果に基づいて的確なる良否判定ができる利点が得られる。

図１は、ＤＵＴから出力される差動のクロック信号とシングルエンドのデータ信号ＤＡＴＡを受けて両者の相対的な位相差を求めて良否判定を行う場合の半導体試験装置の要部ブロック構成例である。 図２は、ｍ＝４ビットのときのエッジ検出部のエンコード例、及び回路構成例である。 図３は、クロスポイント算出部２００の具体的な内部構成例である。 図４は、ストローブ信号ＳＴＲＢ１〜ＳＴＲＢ４が同一の基準タイミングＴ０で発生する場合としたタイミング情報Ｔ１〜Ｔ４、Ｔｄｈを示す簡明なタイミング図である。 図５は、クロスポイント情報Ｔｃｒｏｓｓの算出説明図である。 図６は、回路基板上等で２つのデバイス間で、差動のクロックに同期した高速なデータ転送を行う場合の原理的な回路接続と、ＤＵＴから出力される差動のクロック信号である正クロック信号ＣＬＫＰ、負クロック信号ＣＬＫＮの個々の信号を受ける為に、シングルエンドのコンパレータＣＰを備える構成の半導体試験装置の要部である。 図７は、理想の差動信号の場合のクロスポイントと、実際の差動信号例のクロスポイントと、差動のクロック信号ＣＬＫとデータ信号ＤＡＴＡの両信号においてジッタ要因等に伴う同相変化と逆相変化を説明する図である。 図８は、パルス幅が狭い場合の例を示すタイミング図である。 図９は、ＤＵＴから出力される差動のクロック信号とシングルエンドのデータ信号ＤＡＴＡを受けて両者の相対的な位相差を求めて良否判定を行う場合の半導体試験装置の、他の要部ブロック構成例である。 図１０は、ＤＵＴから出力される差動のクロック信号とシングルエンドのデータ信号ＤＡＴＡを受けて両者の相対的な位相差を求めて良否判定を行う場合の半導体試験装置の、更に他の要部ブロック構成例である。 図１１は、ＤＵＴから出力される差動のクロック信号とシングルエンドのデータ信号ＤＡＴＡを受けて両者の相対的な位相差を求めて良否判定を行う場合の半導体試験装置の、更に他の要部ブロック構成例である。 図１２は、データ測定部３００の他の構成例である。 図１３は、２系統の差動信号の相対的な位相差を求めて良否判定を行う他の構成例である。

以下に本発明を適用した実施の形態の一例を図面を参照しながら説明する。また、以下の実施の形態の説明内容によって特許請求の範囲を限定するものではないし、更に、実施の形態で説明されている要素や接続関係等が解決手段に必須であるとは限らない。更に、実施の形態で説明されている要素や接続関係等の形容／形態は、一例でありその形容／形態内容のみに限定するものではない。

本発明について、図１〜図１３を参照して以下に説明する。
図１は、ＤＵＴから出力される差動のクロック信号とシングルエンドのデータ信号ＤＡＴＡを受けて両者の相対的な位相差を求めて良否判定を行う半導体試験装置の要部ブロック構成例である。尚、半導体試験装置の全体構成は特願２０００−１７８９１７号に示されているので省略する。
この構成要素は、第１遷移時間情報収集手段１００＃１と、第２遷移時間情報収集手段１００＃２と、第３遷移時間情報収集手段１００＃３と、マルチプレクサ３５０と、クロスポイント算出部２００と、位相差算出部４００と、良否判定部５００とを備える。尚、データ測定部３００は前記第３遷移時間情報収集手段１００＃３と前記マルチプレクサ３５０との構成要素で成る。

第１遷移時間情報収集手段１００＃１は、ＤＵＴから出力される差動のクロック信号の一方の正クロック信号ＣＬＫＰを受けて、ハイ側とロー側の２点のスレッショルド・レベルＶＯＨ、ＶＯＬで論理信号に変換した後、論理信号が遷移する前後のタイミング情報をストローブ信号ＳＴＲＢ２、ＳＴＲＢ１に基づく多相ＳＴＢで各々測定して、時間情報となるコードデータに変換したタイミング情報Ｔ２、Ｔ１を生成して出力するものである。この内部要素はハイ側多相ストローブ手段２１と、ロー側多相ストローブ手段２２と、エッジ検出部５１、５２とを備える。

ハイ側多相ストローブ手段２１は、ハイ側のスレッショルド・レベルＶＯＨで論理信号に変換した論理信号をストローブ信号ＳＴＲＢ２に基づく多相ＳＴＢ（多相ストローブ信号）によるｍ点の個別タイミングでサンプリングした結果のｍビットのハイ側ホールド信号ＨＤ＃１〜ＨＤ＃ｍを出力するものである。内部構成例としてはコンパレータＣＰ２と、多相ストローブ手段１０を備える。これについて、図４のタイミングチャートを参照しながら説明する。尚、図４は、ストローブ信号ＳＴＲＢ１〜ＳＴＲＢ４が同一の基準タイミングＴ０で発生する場合としたタイミング情報Ｔ１〜Ｔ４、Ｔｄｈを示す簡明なタイミング図である。

多相ストローブ手段１０は、タイミング発生器ＴＧ（図示なし）からの１本のストローブ信号ＳＴＲＢ２を受けて時系列的に微小遅延してずらしたｍ点の多相ＳＴＢ（図４Ａ参照）を生成し、生成したｍ点の多相ＳＴＢで、コンパレータＣＰ２から出力される論理信号ＣＰ２ｓをｍ個のタイミング・コンパレータＴＣで各々サンプリングし、前記でサンプリングした結果のｍビットのハイ側ホールド信号ＨＤ＃１〜ＨＤ＃ｍを出力するものである。ここで、ｍの値は例えば１６点／３２点等が適用される。また、微小遅延量は例えば２０ピコ秒ピッチが適用された場合、３２点×２０ピコ秒＝６４０ピコ秒の区間に渡って連続した細かいピッチの時間情報として取得できる。一方で、ストローブ信号ＳＴＲＢ２及び個々の多相ＳＴＢは、キャリブレーションすることにより既知のストローブタイミングとすることができる。更にストローブ信号ＳＴＲＢ２は、任意のタイミングへ移動させて発生制御することもできる。従って、図４に示すように、有限区間の多相ＳＴＢであるものの、正クロック信号ＣＬＫＰがハイ側のスレッショルド・レベルＶＯＨ前後の位置へストローブ信号ＳＴＲＢ２を移動させてサンプリングすることが可能である。

エッジ検出部５１は、立上がり若しくは立下がりエッジの選択機能を備えて、ｍビット入力をｎビット出力に変換するデータエンコーダである。これについて図２（ａ）のｍ＝４ビットのときのエッジ検出部のエンコード例、及び図２（ｂ）の回路構成例を参照しながら説明する。
図２（ａ）において第１に、エッジセレクト信号Ｓ２が”０”のときは立ち上がりエッジを対象としてエンコードする。入力データが”０１１１”の時系列データ（図２Ａ参照）のとき、エンコードした２ビットのコードデーダ”１”に変換して出力する。同様に、入力データが”００１１”の時系列データ（図２Ｂ参照）のとき、コードデータ”２”を出力する。同様に、入力データが”０００１”の時系列データ（図２Ｃ参照）のとき、コードデータ”３”を出力する。

第２に、エッジセレクト信号Ｓ２が”１”のときは立ち下がりエッジを対象としてエンコードする。上記同様にして入力データが”１０００”の時系列データ（図２Ａ参照）のとき、コードデータ”１”を出力する。同様に、入力データが”１１００”の時系列データ（図２Ｂ参照）のとき、コードデータ”２”を出力する。同様に、入力データが”１１１０”の時系列データ（図２Ｃ参照）のとき、コードデータ”３”を出力する。

図２（ｂ）の回路構成例は上記動作を実現する一例であり、一方が反転入力端の６個のＡＮＤゲートとで時系列データの立上がり変化若しくは立下がり変化を検出して出力し、３個マルチプレクサとエッジセレクト信号Ｓ２とにより立上がり変化若しくは立下がり変化の一方を選択して出力し、これら３ビットの検出データをプライオリティ・エンコーダで２ビットのコードデータに変換したタイミング情報Ｔ２として出力する。

ここで、図８のパルス幅が狭い場合について説明する。多相ＳＴＢ区間内において、正クロック信号ＣＬＫＰの立ち上がり側と立下がり側の両方が存在する場合がある。しかしながら、エッジセレクト信号Ｓ２によって図８Ａに示す立ち上がりエッジを変換対象とするか、図８Ｂに示す立ち下がりエッジを変換対象とするかを指定できるので、このような条件においても目的のコードデータを支障無く生成できる。

次に、図１に示すロー側多相ストローブ手段２２は、上述したハイ側多相ストローブ手段２１と同一であって、ロー側のスレッショルド・レベルＶＯＬで論理信号に変換した論理信号をストローブ信号ＳＴＲＢ１に基づく多相ＳＴＢによるｍ点の個別タイミングでサンプリングした結果のｍビットのロー側ホールド信号ＬＤ＃１〜ＬＤ＃ｍを出力するものである。尚、ストローブ信号ＳＴＲＢ１と上記ストローブ信号ＳＴＲＢ２とは１本のストローブ信号で共用しても良い。
エッジ検出部５２は、上述したエッジ検出部５１と同一であって、立上がり若しくは立下がりエッジの選択機能を備えて、ｍビット入力をｎビットのコードデータに変換したタイミング情報Ｔ１を出力する。

第２遷移時間情報収集手段１００＃２は、上述した第１遷移時間情報収集手段１００＃１と同一であって、ＤＵＴから出力される差動のクロック信号の他方の負クロック信号ＣＬＫＮを受けて、ハイ側とロー側の２点のスレッショルド・レベルＶＯＨ、ＶＯＬで論理信号に変換した後、ストローブ信号ＳＴＲＢ３、ＳＴＲＢ４に基づく多相ＳＴＢで各々測定して、時間情報となるコードデータに変換したタイミング情報Ｔ３、Ｔ４を生成して出力する。

第３遷移時間情報収集手段１００＃３も、上述した第１遷移時間情報収集手段１００＃１とほぼ同一であって、ＤＵＴから出力されるデータ信号ＤＡＴＡを受けて、図４下側のタイミング図に示すように、中間のスレッショルド・レベルＶｒｅｆで論理信号に変換した後、ストローブ信号ＳＴＲＢ５、ＳＴＲＢ６に基づく多相ＳＴＢで各々測定して、時間情報となるコードデータに変換したタイミング情報Ｔｄｈ、Ｔｄｌを生成して出力する。このとき、ストローブ信号ＳＴＲＢ５、ＳＴＲＢ６側と、ストローブ信号ＳＴＲＢ１〜ＳＴＲＢ４側とは基準タイミングＴ０に対して図４に示すオフセット時間Ｔｏｆｆｓｅｔが存在する場合がある。但し、このオフセット時間Ｔｏｆｆｓｅｔは、各ストローブ信号ＳＴＲＢ１〜ＳＴＲＢ６が既知タイミングであるからして、既知の時間情報である。
尚、第３遷移時間情報収集手段１００＃３は同一のスレッショルド・レベルＶｒｅｆで論理信号に変換すれば良いからして、この内部構成要素は、図１に示す一方の多相ストローブ手段１０のみを備えて、この出力信号を共用してエッジ検出部５１とエッジ検出部５２の両方へ供給するように構成しても良い。

尚、上記の第３遷移時間情報収集手段１００＃３とマルチプレクサ３５０とより成るデータ測定部３００は、同一のスレッショルド・レベルＶｒｅｆで論理信号に変換した信号を１系統の多相ＳＴＢでサンプリングすれば良いからして、図１２のデータ測定部３００の他の構成例に示すように構成可能である。即ち、ハイ側多相ストローブ手段２１とエッジ検出部５１とで実現できる。即ち、上述した一方のハイ側多相ストローブ手段２１においてスレッショルド・レベルＶｒｅｆで論理信号に変換し、これから出力されるホールド信号Ｄ＃１〜Ｄ＃ｍをエッジ検出部５１へ供給し、データエッジ選択信号Ｓ３に基づいて選択した立ち上がり側エッジ若しくは立下がり側エッジのデータ変化点情報Ｔｄａｔａを出力する。この構成例ではより安価に構成できる。

図１に示すマルチプレクサ３５０は、２入力１出力型のｎビット幅のデータセレクタであって、データエッジ選択信号Ｓ３により、上記第３遷移時間情報収集手段１００＃３で生成した立ち上がりエッジのタイミング情報Ｔｄｈか、立ち下がりエッジのタイミング情報Ｔｄｌかの何れかを選択した結果のデータ変化点情報Ｔｄａｔａを位相差算出部４００へ供給する。

クロスポイント算出部２００は、上述で得た正クロック信号ＣＬＫＰ側の２点のタイミング情報Ｔ１、Ｔ２と、負クロック信号ＣＬＫＮ側の２点のタイミング情報Ｔ３、Ｔ４とに基づいてクロスポイントを算出するものである。これについて図５のクロスポイント情報Ｔｃｒｏｓｓの算出説明図を参照しながら説明する。ここでタイミング情報Ｔ１とＴ２の波形区間、及びタイミング情報Ｔ３とＴ４の波形区間においては、ほぼ直線的に波形変化するものと仮定して算出する。

図５（ａ）のクロスポイント情報Ｔｃｒｏｓｓは、図５（ｂ）に示すように、
Ｔｃｒｏｓｓ＝｛（Ｔ２×Ｔ４）−（Ｔ１×Ｔ３）｝／｛（Ｔ２−Ｔ１）＋（Ｔ４−Ｔ３）｝
の演算式から求めることができる。
尚、図５（ｃ）の変則的なタイミング情報Ｔ１〜Ｔ４となった場合においても、上記演算式から求めることができる。このことから、クロックが遷移する波形区間の中で、直線的となる所望の波形部分を測定できることを意味する。

図３にクロスポイント算出部２００の具体的な内部構成例を示す。この構成例では上記演算式に対応して、２個の乗算器と、３個の減算器と、１個の加算器と、１個の除算器とを備える。前記で演算した結果のデータで、所望とするｎビットのクロスポイント情報Ｔｃｒｏｓｓを位相差算出部４００へ供給する。ところで、これらの演算時間は数百ナノ秒前後かかるため、ＤＵＴのサンプリング測定の周期もこれに対応した時間以上の周期で測定を行う。尚、ＤＵＴの特性によっても異なるが、実用的には例えば数千回以上のサンプリング測定とＰＡＳＳ／ＦＡＩＬ判定を繰り返せば、ＤＵＴの評価が実用的に行える。

図１に示す位相差算出部４００は、差動のクロック信号ＣＬＫのクロスポイントと、データ信号ＤＡＴＡの両信号における相対的な位相差ΔＴを求めるものである。即ち、上述で求めたクロスポイント情報Ｔｃｒｏｓｓとデータ変化点情報Ｔｄａｔａとを受けて、両者の位相差ΔＴを算出して良否判定部５００へ供給する。実際の半導体試験装置の測定では個別タイミングのストローブ信号が使用されるので、ストローブ信号間の時間差であるオフセット時間Ｔｏｆｆｓｅｔを付与して位相差ΔＴを算出する。従って位相差ΔＴは、
ΔＴ＝（Ｔｄａｔａ＋Ｔｏｆｆｓｅｔ）−Ｔｃｒｏｓｓ
の演算処理を行う。尚、オフセット時間Ｔｏｆｆｓｅｔは、ＤＵＴ品種の規格に依存して異なるので、正の値、負の値、又はゼロ値となり得る。

良否判定部５００は、当該ＤＵＴ品種に対する位相差の規格内であればＰＡＳＳとして判定し、範囲外にあればＦＡＩＬとして判定するものである。即ち、ＤＵＴの規格である最大位相差Ｔｍａｘと最小位相差Ｔｍｉｎに基づいて、上記で求めた位相差ΔＴを比較し、Ｔｍｉｎ≦ΔＴ≦ＴｍａｘならばＰＡＳＳとして判定し、それ以外はＦＡＩＬとして判定を行う。

上述した図１の発明構成例によれば、同一測定時刻における差動のクロック信号ＣＬＫのクロスポイントを特定し、前記クロスポイントとデータ信号ＤＡＴＡとの両信号間の位相差を求め、求めた位相差が所定の規格内であるか否かにより良否判定する手段を具備する構成としたことにより、差動のクロック信号ＣＬＫのクロスポイントに基づいて両信号の相対的な位相差を的確に良否判定することができる優れた利点が得られる。無論、両信号間において瞬間的なジッタや揺らぎ等が存在していても、的確に良否判定することができる。

尚、本発明の技術的思想は、上述実施の形態の具体構成例、接続形態例に限定されるものではない。更に、本発明の技術的思想に基づき、上述実施の形態を適宜変形して広汎に応用してもよい。
上述図１の構成例では、差動のクロック信号ＣＬＫとした具体例で説明していたが、クロック信号ＣＬＫ以外の他の差動信号にも適用できる。

また、上述図１の構成例では１チャンネルの差動のクロック信号ＣＬＫと、１チャンネルのデータ信号ＤＡＴＡとした信号条件での位相差を試験する具体例で説明していたが、他の信号条件に適用しても良い。第１例としては、図１３に示す２系統の差動信号の相対的な位相差を求めて良否判定を行う他の構成例がある。これは２系統の差動信号の両者間の位相差を試験できるように、図１に示すクロスポイント測定部６００を２系統備える構成とすることで、２系統の差動信号間の位相差を良否判定することができる。第２例としては、図１の構成例に示すデータ信号ＤＡＴＡを測定するデータ測定部３００を複数系統備え、これに対応する位相差算出部４００と、良否判定部５００とすることで、複数系統のデータ信号ＤＡＴＡに対して相対的な位相差を一度に良否判定できる。

また、ＤＵＴのデバイス品種によって異なるが、試験対象の差動のクロック信号ＣＬＫ等の差動信号は、通常は１チャンネル若しくは数チャンネル程度の特定の信号であるからして、半導体試験装置に備える上述構成のチャンネル数は、ＤＵＴに対応したチャンネル数備えるように構成すれば足りる。
また、１チャンネルの差動のクロック信号ＣＬＫと、複数チャンネルのデータ信号ＤＡＴＡを同時に試験する場合には、これに対応して複数チャンネルのデータ測定部３００と、前記複数チャンネルのデータ測定部３００に対応した位相差算出部４００と良否判定部５００とを備えるように構成すれば良い。

また、上述図１の構成例では、全てを回路で実現した具体例であったが、これに限らない。例えば図９に示す他の構成例でも実現可能である。これは図１のクロスポイント算出部２００と位相差算出部４００と良否判定部５００を削除し、代りにエッジデータ格納メモリ７００と、アドレス発生部６２０と、クロスポイント算出／位相差算出／良否判定処理部６５０を追加して備える構成例である。

エッジデータ格納メモリ７００は、所望容量のメモリであり、サンプリング測定の都度、タイミング情報Ｔ１〜Ｔ４、及びデータ変化点情報Ｔｄａｔａを一括して格納する。これにより、多数回のサンプリング測定結果を格納できる。
アドレス発生部６２０は、メモリへのアドレス発生用であり、サンプリング測定の都度、ＩＮＣ信号によりアドレス値を＋１したアドレス信号を発生してエッジデータ格納メモリ７００へ供給する。

クロスポイント算出／位相差算出／良否判定処理部６５０は、ソフト的にクロスポイントを算出して判定するものであり、上記エッジデータ格納メモリ７００へ格納されたエッジデータを順次読み出して、図１の構成例と同様にして、ソフト的にクロスポイント情報Ｔｃｒｏｓｓを算出し、ソフト的に位相差□Ｔを算出し、期待値の最大位相差Ｔｍａｘと最小位相差Ｔｍｉｎとに基づいて位相差□Ｔの良否判定処理を行い、ＰＡＳＳ／ＦＡＩＬの判定結果を出力する。

これによれば、図１の構成例よりも、回路規模を低減できる利点が得られる。
また、図３に示すクロスポイント算出部２００において、所望によりクロックに同期して演算するパイプライン回路構成やインターリーブ構成を備えても良い。この場合には、繰り返しサンプリング測定するサンプリング周期を大幅に短縮できる。

また、図１１に他の構成例を示す。これは上述した図１構成のクロスポイント算出部２００の代わりに、データ変換用のクロスポイント変換メモリ２５０を備える構成例である。クロスポイント変換メモリ２５０は、タイミング情報Ｔ１〜Ｔ４の入力データをアドレス入力端へ供給し、これにより指定されたアドレスの内容を読み出してクロスポイント情報Ｔｃｒｏｓｓとして出力する。ｎ＝５ビットの場合、５×４＝２０ビットのアドレス空間のメモリ（ＲＡＭ／ＲＯＭ）を備える。ここで、メモリの内容は上述したクロスポイント情報Ｔｃｒｏｓｓが読み出されるように、予め格納して備えておく。これによっても、上述したクロスポイント算出部２００と同様の機能が実現できる。

また、図１０に他の構成例を示す。これは上述した図１構成のクロスポイント算出部２００と良否判定部５００とを、クロスポイント算出部２０１と良否判定部５０１とに変更した構成である。クロスポイント算出部２０１は入力されるタイミング情報Ｔ１〜Ｔ４の何れかが”０”の場合にはクロスポイントが検出されなかったので、正常な位置でサンプリング測定できなかったものとしてデータエラー信号Ｄｅｒｒを発生させる。良否判定部５０１は前記データエラー信号Ｄｅｒｒをうけたときは良否判定を行わないように内部制御する。

これによれば、正常な位置でサンプリング測定が行われたときのみ良否判定が行われる結果、例えば、差動のクロック信号ＣＬＫと半導体試験装置の試験周期（テストレート）とが非同期関係の場合であったり、差動のクロック信号ＣＬＫのクロック周波数が大きな揺らぎを有する場合であっても、一定の確率頻度で正常にサンプリング測定できるからして、正常にサンプリング測定できたときに的確なる良否判定ができる大きな利点が得られる。

また、上述構成要素若しくは実現する機能手段に対して実用的に適用可能な部位に対しては、ソフトウエア若しくはマイクロプログラムとハードウエアロジックの両方に基づいて実現する構成手段としても良いし、ソフトウエアに基づいて実現する構成手段としても良い。

本発明は、上述の説明内容からして、下記に記載される効果を奏する。
上述説明したように本発明によれば、同一測定時刻における差動のクロック信号ＣＬＫのクロスポイントを特定し、前記クロスポイントとデータ信号ＤＡＴＡとの両信号間の位相差を求め、求めた位相差が所定の規格内であるか否かにより良否判定する手段を具備する構成としたことにより、差動のクロック信号ＣＬＫのクロスポイントに基づいて両信号の相対的な位相差を的確に良否判定することができる優れた利点が得られる。
また図１０の構成例によれば、正常な位置でサンプリング測定が行われたときのみ良否判定が行われる結果、差動のクロック信号ＣＬＫと半導体試験装置の試験周期（テストレート）とが非同期関係の場合であっても、適正にサンプリング測定された測定結果に基づいて的確なる良否判定ができる利点が得られる。
従って、本発明の技術的効果は大であり、産業上の経済効果も大である。

１０ 多相ストローブ手段
２１ ハイ側多相ストローブ手段
２２ ロー側多相ストローブ手段
５１，５２ エッジ検出部
１００＃１ 第１遷移時間情報収集手段
１００＃２ 第２遷移時間情報収集手段
１００＃３ 第３遷移時間情報収集手段
２００，２０１ クロスポイント算出部
２５０ クロスポイント変換メモリ
３００ データ測定部
３５０ マルチプレクサ
４００ 位相差算出部
５００，５０１ 良否判定部
６００ クロスポイント測定部
６２０ アドレス発生部
６５０ クロスポイント算出／位相差算出／良否判定処理部
７００ エッジデータ格納メモリ
ＤＵＴ 被試験デバイス

Claims (1)

1. 被試験デバイス（ＤＵＴ）から出力される差動の出力信号のクロスポイントのタイミングを測定する半導体試験装置において、
   該差動の出力信号における一方の信号の遷移波形に対して、クロスポイント前後で２点が測定される所定のスレッショルド・レベルで論理信号に変換した後、多相ストローブ信号に基づいてサンプリング測定した後、コードデータに変換した２点のタイミング情報を出力する第１の遷移情報測定手段と、
   該差動の出力信号における他方の信号の遷移波形に対して、クロスポイント前後で２点が測定される所定のスレッショルド・レベルで論理信号に変換した後、多相ストローブ信号に基づいてサンプリング測定した後、コードデータに変換した２点のタイミング情報を出力する第２の遷移情報測定手段と、
   該差動の出力信号における一方の信号の遷移波形から得られた２点のタイミング情報の間を通過する第１の直線と、該差動の出力信号における他方の信号の遷移波形から得られた２点のタイミング情報の間を通過する第２の直線とにおいて、両者の直線が交差する位置をクロスポイント情報Ｔｃｒｏｓｓとして特定するクロスポイント算出手段と、
   を具備することを特徴とする半導体試験装置。
   

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