JP4628096B2 - 半導体試験装置 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims description 82
- 239000004065 semiconductor Substances 0.000 title claims description 65
- 230000007704 transition Effects 0.000 claims description 90
- 238000005259 measurement Methods 0.000 claims description 57
- 238000004364 calculation method Methods 0.000 claims description 51
- 238000005070 sampling Methods 0.000 claims description 29
- 230000008859 change Effects 0.000 claims description 26
- 230000000630 rising effect Effects 0.000 claims description 20
- 238000012545 processing Methods 0.000 claims description 13
- 238000006243 chemical reaction Methods 0.000 claims description 12
- 238000013500 data storage Methods 0.000 claims description 9
- 230000006870 function Effects 0.000 claims description 5
- 238000003708 edge detection Methods 0.000 description 10
- 239000013256 coordination polymer Substances 0.000 description 9
- 238000010998 test method Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R25/00—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
- G01R31/3191—Calibration
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
Description
この発明は、差動のクロック信号を出力する被試験デバイス(DUT)を試験する半導体試験装置に関する。特に、DUTから出力される一方の差動のクロック信号CLKのクロスポイントと、DUTから出力される他方のデータ信号DATAに対する相対的な位相差を試験する半導体試験装置に関する。
背景技術
本願に関連する背景技術を示す。特願2000−178917号(半導体デバイス試験方法・半導体デバイス試験装置)では、データの読み出しに同期してデータの受渡しに利用される基準クロックDQSを出力する半導体デバイスを短時間に高精度に試験する試験方法を解決している。
また、特願2000−9113号(半導体デバイス試験方法・半導体デバイス試験装置)では、データの読み出しに同期してデータの受渡しに利用される基準クロックDQSを出力する半導体デバイスを短時間に高精度に試験する試験方法を解決している。
また、特願2000−204757号(半導体デバイス試験方法・半導体デバイス試験装置)では、データの読み出し出力と同期して基準クロックを出力し、この基準クロックをデータの受渡しに供する半導体デバイスにおいて、基準クロックとデータとの間の位相差によって不良と判定する試験方法を解決している。
しかしながら、これら背景技術では、差動のクロック信号CLKのクロスポイントを特定できないので、他の信号間との相対的な位相差を的確に良否判定することが出来ない。
次に、本発明に係る問題点を説明する。
第6図(a)は回路基板上等で2つのデバイス間で、平衡信号として出力される差動のクロックに同期した高速なデータ転送を行う場合の原理的な回路接続であり、ECLやLVDSといった差動伝送に使用される。
デバイス1の差動ドライバDR1から差動のクロック信号CLK(正クロック信号CLKP、負クロック信号CLKN)が出力され、伝送線路を介してデバイス2の差動のレシーバRCV2へ供給される。また、デバイス1のフリップ・フロップFF1からクロックに同期した1本若しくは複数本のデータ信号DATAがデバイス2のフリップ・フロップFF2の入力端へ供給されて、差動のレシーバRCV2によるクロックでリタイミングされて使用される例である。ところで、差動のクロック信号はICの製造ばらつきに伴う出力振幅のばらつきや、回路構成に伴う差動信号間の位相ずれ等がある。更に、差動のクロック信号やデータDATAには多少のジッタ成分が含まれる場合やコモンモードノイズを生じる場合もある。
これらを考慮して、被試験デバイス(DUT)となるデバイス1はクロックとデータ間の出力関係が、規定の位相関係で出力されることが要求されている。半導体試験装置では差動のクロック信号とデータDATA間において、規定の位相関係で出力されているかを測定し良否判定できることが求められている。尚、差動ドライバDR1は出力をオフしてハイ・インピーダンス状態に制御することもできるので、これに対する試験もできる必要性がある。
第6図(b)はDUTから出力される差動のクロック信号である正クロック信号CLKP、負クロック信号CLKNの個々の信号を受ける為に、シングルエンド(不平衡型)の形態で使用するコンパレータCPを備える構成の半導体試験装置の要部である。ここで、半導体試験装置はDUTから出力される差動のクロック信号の個々の信号を測定する必要がある為に、2チャンネルのシングルエンドのコンパレータCPで個別に受信する構成となっている。この理由は例えば、DUTの差動のクロック信号がハイ・インピーダンス状態(Hi−Zモード)における試験項目があり、これを試験できる必要がある為である。
第6図において、第1のコンパレータCPは一方の正クロック信号CLKPを受けて、所定のスレッショルド・レベルVrefで論理信号に変換した後、これをタイミング・コンパレータTCが受けて、所望タイミングのストローブ信号STRBでホールドした信号に基づいて良否判定が行なわれる。
第2のコンパレータCPも他方の負クロック信号CLKNを受けて、所定のスレッショルド・レベルVrefで論理信号に変換した後、これをタイミング・コンパレータTCが受けて、所望タイミングのストローブ信号STRBでホールドした信号に基づいて、個別入力のシングルエンド信号に対しての良否判定が行なわれる。
ここで、第7図(a)の理想の差動信号の場合には、クロック信号のクロスポイント(第7図A点)が、振幅の1/2とした中間電圧のスレッショルド・レベルVrefの電圧で論理信号に変換すれば良い。
しかしながら、第7図(b)の実際の差動信号例に示すように、スレッショルド・レベルVrefで論理信号に変換すると、目的のクロスポイント(第7図B点)に対して、ずれたクロスポイント(第7図C点)として検出してしまう。この結果、両クロスポイント間でタイミングずれ(第7図E差)が生じる難点があり、タイミング測定の精度悪化となってしまう。特に、クロック周波数が数百MHz以上になってくると、測定精度の影響が大きくなってくる。半導体試験装置は高精度なタイミング測定が求められる測定装置であるからして、このことは実用上の大きな難点である。
また、第7図(c)は差動のクロック信号CLKと、データ信号DATAの両信号の同時測定において、信号間干渉ノイズ/電源ノイズ等のジッタ要因に伴って両信号間が同相変化する場合である。この場合には両信号間の瞬間の相対位相差Δfは小さい。この瞬間的な位相差Δf1を測定して、正常な位相範囲内であるかの良否判定を行う必要がある。
逆に、第7図(d)は差動のクロック信号CLKと、データ信号DATAの両信号の同時測定において、ジッタ要因に伴って両信号間が逆相変化する場合である。この場合には両信号間の瞬間の相対位相差Δfは大きくなる。前記のジッタ要因に伴う瞬間的な位相差Δf2を測定して、正常な位相範囲内であるかの良否判定を行う必要がある。このように、両信号間の相対的な位相差を同時刻に測定して良否判定する必要性がある。
上述説明したように、シングルエンドのコンパレータCPを2チャンネル適用して、差動のクロック信号CLKのクロスポイントの位置を特定することは、正クロック信号CLKPと負クロック信号CLKNとの位相差や振幅の違い等でクロスポイントが移動する結果、的確に特定することができない。
差動のクロック信号CLKとデータ信号DATAとの両信号間の位相を的確に評価する為には、同時刻に両信号をサンプリング測定し、且つ差動のクロック信号CLKのクロスポイントを特定し、特定されたクロスポイントとデータ信号DATAとの間の位相を評価することが求められる。
しかしながら従来技術においては、差動のクロック信号CLKのクロスポイントと、データ信号DATAの両信号における相対的な位相差を的確に求めて良否判定することが出来ない。半導体試験装置は高精度なタイミング測定が求められる測定装置であるからして、このことは好ましくなく実用上の難点である。
そこで、本発明が解決しようとする課題は、2チャンネルのシングルエンドのコンパレータCPを適用して、DUTから出力される一方の差動のクロック信号のクロスポイントのタイミングを測定して特定し、DUTから出力される他方のデータ信号DATAのタイミングを測定し、これから両信号間の相対的な位相差を求めることで、良好なるデバイスの良否判定が実現可能とする半導体試験装置を提供することである。
また、2チャンネルのシングルエンドのコンパレータCPを適用して、DUTから出力される差動のクロック信号のクロスポイントを的確に測定して求めることができる半導体試験装置を提供することである。
また、DUTから出力される差動の信号と、DUTから出力される他のシングルエンドの信号若しくは差動の信号との間における相対的な位相差を特定することができる半導体試験装置を提供することである。また、DUTから出力される差動の信号と、DUTから出力される他の信号との相対的なジッタ量を測定することができる半導体試験装置を提供することである。
発明の開示
本発明の第1の解決手段を示す。ここで第4図と第1図は、本発明に係る解決手段を示している。
上記課題を解決するために、被試験デバイス(DUT)から出力される一方の差動の出力信号のクロスポイントのタイミングを測定して得たクロスポイント情報Tcrossを出力する差動信号タイミング測定手段(例えばクロスポイント測定部600)を具備し、
DUTから出力される他方の非差動(シングルエンド)の出力信号の論理が遷移する遷移タイミングを測定して得たデータ変化点情報Tdataを出力する非差動信号タイミング測定手段(例えばデータ測定部300)を具備し、
両出力信号を同時に測定して得たクロスポイント情報Tcrossとデータ変化点情報Tdataとの両者間の相対的な位相差を求めて得た位相差ΔTを出力する位相差算出手段(例えば位相差算出部400)を具備し、
位相差ΔTを受けて良否判定を行う所定の上限のしきい値と下限のしきい値若しくは一方のしきい値に基づいて当該DUTの相対的な位相関係の良否を判定する良否判定手段(例えば良否判定部500)を具備し、
以上を具備することを特徴とする半導体試験装置である。
上記発明によれば、2チャンネルのシングルエンドのコンパレータCPを適用して、DUTから出力される一方の差動の信号のクロスポイントのタイミングを測定して特定し、DUTから出力される他方のデータ信号DATAのタイミングを測定し、これから両信号間の相対的な位相差を求めることで、良好なるデバイスの良否判定が実現可能とする半導体試験装置が実現できる。
次に、第2の解決手段を示す。ここで第13図は、本発明に係る解決手段を示している。
被試験デバイス(DUT)から出力される一方の第1の差動の出力信号のクロスポイントのタイミングを測定して得た第1のクロスポイント情報Tcrossを出力する第1の差動信号タイミング測定手段(例えばクロスポイント測定部600)を具備し、
DUTから出力される他方の第2の差動の出力信号のクロスポイントのタイミングを測定して得た第2のクロスポイント情報Tcrossを出力する第2の差動信号タイミング測定手段(例えばクロスポイント測定部600)を具備し、
両差動の出力信号を同時に測定して得た第1のクロスポイント情報Tcrossと第2のクロスポイント情報Tcrossとの両者間の相対的な位相差を求めて得た位相差ΔTを出力する位相差算出手段(例えば位相差算出部400)を具備し、
良否判定を行う当該DUTに対応した所定の上限しきい値と下限しきい値若しくは一方のしきい値に基づいて、上記位相差ΔTを受けてDUTの良否を判定する良否判定手段(例えば良否判定部500)を具備し、
以上を具備することを特徴とする半導体試験装置がある。
これにより、2系統の差動信号の相対的な位相差を特定して相対的な位相差の良否判定を行うことができる。
次に、第3の解決手段を示す。ここで第4図と第5図と第1図は、本発明に係る解決手段を示している。
上記課題を解決するために、被試験デバイスから出力される一方の差動の出力信号のクロスポイントのタイミングを基準として、DUTから出力される他方のデータ信号DATAとの間の相対的な位相差を精度良く測定することが求められる半導体試験装置において、
差動の出力信号における一方の信号の遷移波形に対して、クロスポイント前後で2点が測定される所定のスレッショルド・レベルVOH、VOLで論理信号に変換した後、既知タイミングの多相ストローブ信号に基づいてサンプリング測定した後、コードデータに変換した2点のタイミング情報を出力する第1の遷移情報測定手段(例えば第1遷移時間情報収集手段100#1)を具備し、
差動の出力信号における他方の信号の遷移波形に対して、クロスポイント前後で2点が測定される所定のスレッショルド・レベルVOH、VOLで論理信号に変換した後、既知タイミングの多相ストローブ信号に基づいてサンプリング測定した後、コードデータに変換した2点のタイミング情報を出力する第2の遷移情報測定手段(例えば第2遷移時間情報収集手段100#2)を具備し、
差動の出力信号における一方の信号の遷移波形から得られた2点のタイミング情報の間を通過する第1の直線と、差動の出力信号における他方の信号の遷移波形から得られた2点のタイミング情報の間を通過する第2の直線とにおいて、両者の直線が交差する位置をクロスポイント情報Tcrossとして特定するクロスポイント算出手段(例えばクロスポイント算出部200)を具備し、
DUTから出力される他方のデータ信号DATAを受けて、所定のスレッショルド・レベルVrefで論理信号に変換した後、既知タイミングの多相ストローブ信号に基づいてサンプリング測定した後、データ信号DATAの立ち上がり若しくは立下がりの何れかのタイミング情報を示すコードデータに変換したデータ変化点情報Tdataを出力するデータ遷移時間情報収集手段(例えばデータ測定部300)を具備し、
上記クロスポイント情報Tcrossと上記データ変化点情報Tdataとの相対的な位相差ΔTを求めて出力する位相差算出手段(例えば位相差算出部400)を具備し、
上記位相差ΔTを受けて、当該DUT品種に対する位相差の規格内であるか否かの良否判定を行う良否判定手段(例えば良否判定部500)を具備し、
以上を具備することを特徴とする半導体試験装置がある。
次に、第4の解決手段を示す。ここで第4図と第1図は、本発明に係る解決手段を示している。
上記課題を解決するために、被試験デバイスは差動の出力信号(例えば正クロック信号と負クロック信号)とこれに同期した少なくとも1つのデータ信号DATAを出力するデバイスであり、前記差動の出力信号の正負の信号をアナログコンパレータによりシングルエンド形態(不平衡型)で個別に受ける構成を備えて、DUTから出力される差動の出力信号の正負の両信号がクロスするクロスポイントのタイミングを基準としたときのデータ信号DATAの相対的な位相差を精度良く測定することが求められる半導体試験装置において、
差動の出力信号の一方の信号の遷移波形に対して、クロスポイントを生ずる所定のローレベルとハイレベルの2ポイントのスレッショルド・レベルで論理信号に変換した後、既知タイミングの多相ストローブ信号に基づいてサンプリング測定してコードデータに変換した第1タイミング情報T1と第2タイミング情報T2とを出力する第1の遷移情報測定手段(例えば第1遷移時間情報収集手段100#1)を具備し、
差動の出力信号の他方の信号の遷移波形に対して、クロスポイントを生ずる所定のハイレベルとローレベルの2ポイントのスレッショルド・レベルで論理信号に変換した後、既知タイミングの多相ストローブ信号に基づいてサンプリング測定してコードデータに変換した第3タイミング情報T3と第4タイミング情報T4とを出力する第2の遷移情報測定手段(例えば第2遷移時間情報収集手段100#2)を具備し、
一方の遷移波形から得られた第1タイミング情報T1と第2タイミング情報T2に基づいて当該遷移波形が通過する第1の直線と、他方の遷移波形から得られた第3タイミング情報T3と第4タイミング情報T4に基づいて当該遷移波形が通過する第2の直線と、の両者の直線が交差する位置をクロスポイント情報Tcrossとして求めるクロスポイント算出手段(例えばクロスポイント算出部200)を具備し、
DUTから出力されるデータ信号DATAを受けて、所定のスレッショルド・レベルVrefで論理信号に変換した後、既知タイミングの多相ストローブ信号に基づいてサンプリング測定してデータ信号DATAの立ち上がり若しくは立下がりのタイミングを示すコードデータに変換したデータ変化点情報Tdataを出力するデータ遷移時間情報収集手段(例えばデータ測定部300)を具備し、 上記クロスポイント情報Tcrossと上記データ変化点情報Tdataとの相対的な位相差ΔTを求めて出力する位相差算出手段(例えば位相差算出部400)を具備し、
求めた上記位相差ΔTを受けて、当該DUT品種に対する位相差の規格内(例えば最大位相差Tmax、最小位相差Tmin)であるか否かの良否判定を行う良否判定手段(例えば良否判定部500)を具備し、
以上を具備することを特徴とする半導体試験装置がある。
次に、第5の解決手段を示す。ここで第5図は、本発明に係る解決手段を示している。
上記課題を解決するために、被試験デバイスから出力される差動の出力信号のクロスポイントのタイミングを精度良く測定することが求められる半導体試験装置において、
差動の出力信号における一方の信号の遷移波形に対して、クロスポイント前後で2点が測定される所定のスレッショルド・レベルVOH、VOLで論理信号に変換した後、既知タイミングの多相ストローブ信号に基づいてサンプリング測定した後、コードデータに変換した2点のタイミング情報を出力する第1の遷移情報測定手段(例えば第1遷移時間情報収集手段100#1)を具備し、
差動の出力信号における他方の信号の遷移波形に対して、クロスポイント前後で2点が測定される所定のスレッショルド・レベルVOH、VOLで論理信号に変換した後、既知タイミングの多相ストローブ信号に基づいてサンプリング測定した後、コードデータに変換した2点のタイミング情報を出力する第2の遷移情報測定手段(例えば第2遷移時間情報収集手段100#2)を具備し、
差動の出力信号における一方の信号の遷移波形から得られた2点のタイミング情報の間を通過する第1の直線と、差動の出力信号における他方の信号の遷移波形から得られた2点のタイミング情報の間を通過する第2の直線とにおいて、両者の直線が交差する位置をクロスポイント情報Tcrossとして特定するクロスポイント算出手段(例えばクロスポイント算出部200)を具備し、
以上を具備することを特徴とする半導体試験装置がある。
これにより、差動信号のクロスポイントを、正確に特定可能となる。
次に、第6の解決手段を示す。ここで第1図は、本発明に係る解決手段を示している。
上述遷移情報測定手段(例えば第1遷移時間情報収集手段100#1、第2遷移時間情報収集手段100#2)の一態様は、上記第1タイミング情報T1を生成する第1のアナログコンパレータCP1と第1の多相ストローブ手段10と第1のエッジ検出部52とを備え、上記第2タイミング情報T2を生成する第2のアナログコンパレータCP2と第2の多相ストローブ手段10と第2のエッジ検出部51とを備え、
第1のアナログコンパレータCP1はDUTから出力される信号を受けて所定のローレベルVOLで論理信号に変換した論理信号を第1の多相ストローブ手段10へ供給するものであり、
第1の多相ストローブ手段10は第1のアナログコンパレータCP1からの論理信号を受けて、微小位相差を与えた複数mの多相ストローブ信号を内部で生成し、生成した複数mの多相ストローブ信号により論理信号を各々サンプリングした複数mビットのロー側ホールド信号LD#i(ここでi=1〜m)を出力するものであり、
第1のエッジ検出部52は複数mビットのロー側ホールド信号LD#iを受けて、立上がり若しくは立下がりのエッジ方向を選択するエッジセレクト信号S2に基づいてmビット入力をnビット出力にエンコード変換した第1タイミング情報T1を出力するデータエンコーダであり、
第2のアナログコンパレータCP2はDUTから出力される信号を受けて所定のハイレベルVOHで論理信号に変換した論理信号を第2の多相ストローブ手段10へ供給するものであり、
第2の多相ストローブ手段10は第2のアナログコンパレータCP2からの論理信号を受けて、微小位相差を与えた複数mの多相ストローブ信号を内部で生成し、生成した複数mの多相ストローブ信号により論理信号を各々サンプリングした複数mビットのハイ側ホールド信号HD#iを出力するものであり、
第2のエッジ検出部51は複数mビットのハイ側ホールド信号HD#iを受けて、立上がり若しくは立下がりのエッジ方向を選択するエッジセレクト信号S2に基づいてmビット入力をnビット出力にエンコード変換した第2タイミング情報T2を出力するデータエンコーダである、ことを特徴とする上述半導体試験装置がある。
次に、第7の解決手段を示す。ここで第1図は、本発明に係る解決手段を示している。
上述データ遷移時間情報収集手段(例えばデータ測定部300)の一態様は、タイミング情報T1を生成するアナログコンパレータと多相ストローブ手段10と第1のエッジ検出部と第2のエッジ検出部とマルチプレクサ350とを備え、
アナログコンパレータはDUTから出力される非差動信号のデータ信号DATAを受けて所定のスレッショルド・レベルVrefで論理信号に変換した論理信号を多相ストローブ手段10へ供給するものであり、
多相ストローブ手段10はアナログコンパレータからの論理信号を受けて、微小位相差を与えた複数mの多相ストローブ信号を内部で生成し、生成した複数mの多相ストローブ信号により論理信号を各々サンプリングした複数mビットのホールド信号D#i(ここでi=1〜m)を出力するものであり、
第1のエッジ検出部は複数mビットのホールド信号D#iを受けて、立上がりエッジ方向を選択するエッジセレクト信号S2に基づいてmビット入力をnビット出力にエンコーダ変換した一方の立ち上がり側のタイミング情報Tdhを出力するデータエンコーダであり、
第2のエッジ検出部は複数mビットのホールド信号D#iを受けて、立下がりエッジ方向を選択するエッジセレクト信号S2に基づいてmビット入力をnビット出力にエンコーダ変換した他方の立下がり側のタイミング情報Tdlを出力するデータエンコーダであり、
マルチプレクサ350は一方の立ち上がり側のタイミング情報Tdhと他方の立下がり側のタイミング情報Tdlとを受けてデータエッジを選択するデータエッジ選択信号S3に基づいて何れか一方を選択してデータ変化点情報Tdataとして出力するものである、ことを特徴とする上述半導体試験装置がある。
次に、第8の解決手段を示す。ここで第12図は、本発明に係る解決手段を示している。
上述データ遷移時間情報収集手段(例えばデータ測定部300)の一態様は、タイミング情報T1を生成するアナログコンパレータと多相ストローブ手段10とエッジ検出部とを備え、
アナログコンパレータはDUTから出力される非差動信号のデータ信号DATAを受けて所定のスレッショルド・レベルVrefで論理信号に変換した論理信号を多相ストローブ手段10へ供給するものであり、
多相ストローブ手段10はアナログコンパレータからの論理信号を受けて、微小位相差を与えた複数mの多相ストローブ信号を内部で生成し、生成した複数mの多相ストローブ信号により論理信号を各々サンプリングした複数mビットのホールド信号D#iを出力するものであり、
エッジ検出部は複数mビットのホールド信号D#iを受けて、立上がりエッジ方向若しくは立下がりエッジ方向のデータエッジを選択するデータエッジ選択信号S3に基づいてmビット入力をnビット出力にエンコード変換したデータ変化点情報Tdataを出力するデータエンコーダである、ことを特徴とする上述半導体試験装置がある。
次に、第9の解決手段を示す。ここで第3図と第5図は、本発明に係る解決手段を示している。
上述クロスポイント算出手段の一態様は、第1の遷移情報測定手段で得られた第1タイミング情報をT1とし、第2タイミング情報をT2とし、第2の遷移情報測定手段で得られた第3タイミング情報をT3とし、第4タイミング情報をT4としたとき、
Tcross={(T2×T4)−(T1×T3)}/{(T2−T1)+(T4−T3)}
の演算処理をしたクロスポイント情報Tcrossを生成して出力するもの(例えばクロスポイント算出部200)である、ことを特徴とする上述半導体試験装置がある。
次に、第10の解決手段を示す。ここで第11図は、本発明に係る解決手段を示している。
上述クロスポイント算出手段の一態様は、データ変換用のクロスポイント変換メモリ250を備え、
第1の遷移情報測定手段で得られた第1タイミング情報をT1とし、第2タイミング情報をT2とし、第2の遷移情報測定手段で得られた第3タイミング情報をT3とし、第4タイミング情報をT4としたとき、
クロスポイント変換メモリ250は上述演算処理に対応するクロスポイント情報Tcrossを予め当該メモリへ格納しておき、タイミング情報T1、T2、T3、T4のデータをアドレス入力端へ供給し、前記アドレスにより読み出された読出しデータをクロスポイント情報Tcrossとして出力するものである、ことを特徴とする上述半導体試験装置がある。
次に、第11の解決手段を示す。ここで第3図は、本発明に係る解決手段を示している。
上述位相差算出手段の一態様としては、クロスポイント算出手段からのクロスポイント情報Tcrossと、データ遷移時間情報収集手段(例えばデータ測定部300)からのデータ変化点情報Tdataとを受けて、両データの差分を算出した相対的な位相差ΔTを出力する、若しくは前記位相差ΔTに対して所定のオフセット量(オフセット時間Toffset)を更に加算した結果の位相差ΔTを出力するもの(例えば位相差算出部400)である、ことを特徴とする上述半導体試験装置がある。
次に、第12の解決手段を示す。ここで第3図は、本発明に係る解決手段を示している。
上述良否判定手段の一態様としては、位相差算出手段からの相対的な位相差ΔTを受けて、当該DUTの良否判定を行う所定の最大位相差Tmaxから最小位相差Tminの許容範囲内であるかに基づいてDUTの良否判定を行うもの(例えば良否判定部500)である、ことを特徴とする上述半導体試験装置がある。
次に、第13の解決手段を示す。ここで第10図は、本発明に係る解決手段を示している。
上述クロスポイント算出手段と良否判定手段とに対して良否判定制御手段を追加して備え、
良否判定制御手段は上記遷移情報測定手段(例えば第1遷移時間情報収集手段100#1、第2遷移時間情報収集手段100#2)から出力される4点の第1タイミング情報T1、第2タイミング情報T2、第3タイミング情報T3、第4タイミング情報T4の中の少なくとも何れか1つのデータ値が”0”のときは、正常なクロスポイントが測定されていないものとしてデータエラー信号Derrをクロスポイント算出手段から発生させ、良否判定手段は前記データエラー信号Derrを受けたときには良否判定を行わないように内部制御する手段を備える、ことを特徴とする上述半導体試験装置がある。
次に、第14の解決手段を示す。ここで第9図は、本発明に係る解決手段を示している。
上記課題を解決するために、被試験デバイスから出力される差動の出力信号のクロスポイントのタイミングを基準として、DUTから出力される他のデータ信号DATAとの間の相対的な位相差を精度良く測定することが求められる半導体試験装置において、
所定のローレベルとハイレベルの2ポイントのスレッショルド・レベルで論理信号に変換した後、既知タイミングの多相ストローブ信号に基づいてサンプリング測定してコードデータに変換した第1タイミング情報T1と第2タイミング情報T2とを出力する第1の遷移情報測定手段(例えば第1遷移時間情報収集手段100#1)を具備し、
差動の出力信号の他方の信号の遷移波形に対して、クロスポイントを生ずる所定のハイレベルとローレベルの2ポイントのスレッショルド・レベルで論理信号に変換した後、既知タイミングの多相ストローブ信号に基づいてサンプリング測定してコードデータに変換した第3タイミング情報T3と第4タイミング情報T4とを出力する第2の遷移情報測定手段(例えば第2遷移時間情報収集手段100#2)を具備し、
DUTから出力されるデータ信号DATAを受けて、所定のスレッショルド・レベルVrefで論理信号に変換した後、既知タイミングの多相ストローブ信号に基づいてサンプリング測定してデータ信号DATAの立ち上がり若しくは立下がりのタイミングを示すコードデータに変換したデータ変化点情報Tdataを出力するデータ遷移時間情報収集手段(例えばデータ測定部300)を具備し、
第1の遷移情報測定手段で測定した2点のタイミング情報と、第2の遷移情報測定手段で測定した2点のタイミング情報と、データ遷移時間情報収集手段で測定した1点のタイミング情報とを所定複数回測定して格納する、所定格納容量を備えるエッジデータ格納手段(例えばエッジデータ格納メモリ700)を具備し、
エッジデータ格納手段のデータ内容を読出して、ソフト的にクロスポイントを演算して算出したクロスポイント情報Tcrossとデータ変化点情報Tdataとの相対的な位相差ΔTを演算して算出し、前記演算処理を測定回数に対応した回数行い、得られた複数点の位相差ΔTに対して当該DUT品種に対する位相差の規格内であるか否かの良否判定を行うクロスポイント算出・良否判定処理手段(例えばクロスポイント算出/位相差算出/良否判定処理部650)を具備し、
以上を具備することを特徴とする半導体試験装置がある。
次に、第15の解決手段を示す。ここで第9図は、本発明に係る解決手段を示している。
上述半導体試験装置において、上記クロスポイント算出・良否判定処理手段で求めた測定回数に対応した複数点の位相差ΔTを受けて、複数点の位相差ΔTの変動量を求めて両信号間におけるジッタ量を特定する機能を追加して備える、ことを特徴とする半導体試験装置がある。
これにより、両信号間の相対的なジッタ量を測定することができる。
尚、本発明は、所望により、上記解決手段における各要素手段を適宜組み合わせて、実用可能な他の構成手段としても良い。また、上記各要素に付与されている符号は、発明の実施の形態等に示されている符号に対応するものの、これに限定するものではなく、実用可能な他の均等物を適用した構成手段としても良い。
発明を実施するための最良の形態
以下に本発明を適用した実施の形態の一例を図面を参照しながら説明する。また、以下の実施の形態の説明内容によって特許請求の範囲を限定するものではないし、更に、実施の形態で説明されている要素や接続関係等が解決手段に必須であるとは限らない。更に、実施の形態で説明されている要素や接続関係等の形容/形態は、一例でありその形容/形態内容のみに限定するものではない。
【0025】
本発明について、第1図〜第13図を参照して以下に説明する。
第1図は、DUTから出力される差動のクロック信号とシングルエンドのデータ信号DATAを受けて両者の相対的な位相差を求めて良否判定を行う半導体試験装置の要部ブロック構成例である。尚、半導体試験装置の全体構成は特願2000−178917号に示されているので省略する。
この構成要素は、第1遷移時間情報収集手段100#1と、第2遷移時間情報収集手段100#2と、第3遷移時間情報収集手段100#3と、マルチプレクサ350と、クロスポイント算出部200と、位相差算出部400と、良否判定部500とを備える。尚、データ測定部300は前記第3遷移時間情報収集手段100#3と前記マルチプレクサ350との構成要素で成る。
第1遷移時間情報収集手段100#1は、DUTから出力される差動のクロック信号の一方の正クロック信号CLKPを受けて、ハイ側とロー側の2点のスレッショルド・レベルVOH、VOLで論理信号に変換した後、論理信号が遷移する前後のタイミング情報をストローブ信号STRB2、STRB1に基づく多相STBで各々測定して、時間情報となるコードデータに変換したタイミング情報T2、T1を生成して出力するものである。この内部要素はハイ側多相ストローブ手段21と、ロー側多相ストローブ手段22と、エッジ検出部51、52とを備える。
ハイ側多相ストローブ手段21は、ハイ側のスレッショルド・レベルVOHで論理信号に変換した論理信号をストローブ信号STRB2に基づく多相STB(多相ストローブ信号)によるm点の個別タイミングでサンプリングした結果のmビットのハイ側ホールド信号HD#1〜HD#mを出力するものである。内部構成例としてはコンパレータCP2と、多相ストローブ手段10を備える。これについて、第4図のタイミングチャートを参照しながら説明する。尚、第4図は、ストローブ信号STRB1〜STRB4が同一の基準タイミングT0で発生する場合としたタイミング情報T1〜T4、Tdhを示す簡明なタイミング図である。
多相ストローブ手段10は、タイミング発生器TG(図示なし)からの1本のストローブ信号STRB2を受けて時系列的に微小遅延してずらしたm点の多相STB(第4図A参照)を生成し、生成したm点の多相STBで、コンパレータCP2から出力される論理信号CP2sをm個のタイミング・コンパレータTCで各々サンプリングし、前記でサンプリングした結果のmビットのハイ側ホールド信号HD#1〜HD#mを出力するものである。ここで、mの値は例えば16点/32点等が適用される。また、微小遅延量は例えば20ピコ秒ピッチが適用された場合、32点×20ピコ秒=640ピコ秒の区間に渡って連続した細かいピッチの時間情報として取得できる。一方で、ストローブ信号STRB2及び個々の多相STBは、キャリブレーションすることにより既知のストローブタイミングとすることができる。更にストローブ信号STRB2は、任意のタイミングへ移動させて発生制御することもできる。従って、第4図に示すように、有限区間の多相STBであるものの、正クロック信号CLKPがハイ側のスレッショルド・レベルVOH前後の位置へストローブ信号STRB2を移動させてサンプリングすることが可能である。
エッジ検出部51は、立上がり若しくは立下がりエッジの選択機能を備えて、mビット入力をnビット出力に変換するデータエンコーダである。これについて第2図(a)のm=4ビットのときのエッジ検出部のエンコード例、及び第2図(b)の回路構成例を参照しながら説明する。
第2図(a)において第1に、エッジセレクト信号S2が”0”のときは立ち上がりエッジを対象としてエンコードする。入力データが”0111”の時系列データ(第2図A参照)のとき、エンコードした2ビットのコードデーダ”1”に変換して出力する。同様に、入力データが”0011”の時系列データ(第2図B参照)のとき、コードデータ”2”を出力する。同様に、入力データが”0001”の時系列データ(第2図C参照)のとき、コードデータ”3”を出力する。
第2に、エッジセレクト信号S2が”1”のときは立ち下がりエッジを対象としてエンコードする。上記同様にして入力データが”1000”の時系列データ(第2図A参照)のとき、コードデータ”1”を出力する。同様に、入力データが”1100”の時系列データ(第2図B参照)のとき、コードデータ”2”を出力する。同様に、入力データが”1110”の時系列データ(第2図C参照)のとき、コードデータ”3”を出力する。
第2図(b)の回路構成例は上記動作を実現する一例であり、一方が反転入力端の6個のANDゲートとで時系列データの立上がり変化若しくは立下がり変化を検出して出力し、3個マルチプレクサとエッジセレクト信号S2とにより立上がり変化若しくは立下がり変化の一方を選択して出力し、これら3ビットの検出データをプライオリティ・エンコーダで2ビットのコードデータに変換したタイミング情報T2として出力する。
ここで、第8図のパルス幅が狭い場合について説明する。多相STB区間内において、正クロック信号CLKPの立ち上がり側と立下がり側の両方が存在する場合がある。しかしながら、エッジセレクト信号S2によって第8図Aに示す立ち上がりエッジを変換対象とするか、第8図Bに示す立ち下がりエッジを変換対象とするかを指定できるので、このような条件においても目的のコードデータを支障無く生成できる。
次に、第1図に示すロー側多相ストローブ手段22は、上述したハイ側多相ストローブ手段21と同一であって、ロー側のスレッショルド・レベルVOLで論理信号に変換した論理信号をストローブ信号STRB1に基づく多相STBによるm点の個別タイミングでサンプリングした結果のmビットのロー側ホールド信号LD#1〜LD#mを出力するものである。尚、ストローブ信号STRB1と上記ストローブ信号STRB2とは1本のストローブ信号で共用しても良い。
エッジ検出部52は、上述したエッジ検出部51と同一であって、立上がり若しくは立下がりエッジの選択機能を備えて、mビット入力をnビットのコードデータに変換したタイミング情報T1を出力する。
第2遷移時間情報収集手段100#2は、上述した第1遷移時間情報収集手段100#1と同一であって、DUTから出力される差動のクロック信号の他方の負クロック信号CLKNを受けて、ハイ側とロー側の2点のスレッショルド・レベルVOH、VOLで論理信号に変換した後、ストローブ信号STRB3、STRB4に基づく多相STBで各々測定して、時間情報となるコードデータに変換したタイミング情報T3、T4を生成して出力する。
第3遷移時間情報収集手段100#3も、上述した第1遷移時間情報収集手段100#1とほぼ同一であって、DUTから出力されるデータ信号DATAを受けて、第4図下側のタイミング図に示すように、中間のスレッショルド・レベルVrefで論理信号に変換した後、ストローブ信号STRB5、STRB6に基づく多相STBで各々測定して、時間情報となるコードデータに変換したタイミング情報Tdh、Tdlを生成して出力する。このとき、ストローブ信号STRB5、STRB6側と、ストローブ信号STRB1〜STRB4側とは基準タイミングT0に対して第4図に示すオフセット時間Toffsetが存在する場合がある。但し、このオフセット時間Toffsetは、各ストローブ信号STRB1〜STRB6が既知タイミングであるからして、既知の時間情報である。
尚、第3遷移時間情報収集手段100#3は同一のスレッショルド・レベルVrefで論理信号に変換すれば良いからして、この内部構成要素は、第1図に示す一方の多相ストローブ手段10のみを備えて、この出力信号を共用してエッジ検出部51とエッジ検出部52の両方へ供給するように構成しても良い。
尚、上記の第3遷移時間情報収集手段100#3とマルチプレクサ350とより成るデータ測定部300は、同一のスレッショルド・レベルVrefで論理信号に変換した信号を1系統の多相STBでサンプリングすれば良いからして、第12図のデータ測定部300の他の構成例に示すように構成可能である。即ち、ハイ側多相ストローブ手段21とエッジ検出部51とで実現できる。即ち、上述した一方のハイ側多相ストローブ手段21においてスレッショルド・レベルVrefで論理信号に変換し、これから出力されるホールド信号D#1〜D#mをエッジ検出部51へ供給し、データエッジ選択信号S3に基づいて選択した立ち上がり側エッジ若しくは立下がり側エッジのデータ変化点情報Tdataを出力する。この構成例ではより安価に構成できる。
第1図に示すマルチプレクサ350は、2入力1出力型のnビット幅のデータセレクタであって、データエッジ選択信号S3により、上記第3遷移時間情報収集手段100#3で生成した立ち上がりエッジのタイミング情報Tdhか、立ち下がりエッジのタイミング情報Tdlかの何れかを選択した結果のデータ変化点情報Tdataを位相差算出部400へ供給する。
クロスポイント算出部200は、上述で得た正クロック信号CLKP側の2点のタイミング情報T1、T2と、負クロック信号CLKN側の2点のタイミング情報T3、T4とに基づいてクロスポイントを算出するものである。これについて第5図のクロスポイント情報Tcrossの算出説明図を参照しながら説明する。ここでタイミング情報T1とT2の波形区間、及びタイミング情報T3とT4の波形区間においては、ほぼ直線的に波形変化するものと仮定して算出する。
第5図(a)のクロスポイント情報Tcrossは、第5図(b)に示すように、
Tcross={(T2×T4)−(T1×T3)}/{(T2−T1)+(T4−T3)}
の演算式から求めることができる。
尚、第5図(c)の変則的なタイミング情報T1〜T4となった場合においても、上記演算式から求めることができる。このことから、クロックが遷移する波形区間の中で、直線的となる所望の波形部分を測定できることを意味する。
第3図にクロスポイント算出部200の具体的な内部構成例を示す。この構成例では上記演算式に対応して、2個の乗算器と、3個の減算器と、1個の加算器と、1個の除算器とを備える。前記で演算した結果のデータで、所望とするnビットのクロスポイント情報Tcrossを位相差算出部400へ供給する。ところで、これらの演算時間は数百ナノ秒前後かかるため、DUTのサンプリング測定の周期もこれに対応した時間以上の周期で測定を行う。尚、DUTの特性によっても異なるが、実用的には例えば数千回以上のサンプリング測定とPASS/FAIL判定を繰り返せば、DUTの評価が実用的に行える。
第1図に示す位相差算出部400は、差動のクロック信号CLKのクロスポイントと、データ信号DATAの両信号における相対的な位相差ΔTを求めるものである。即ち、上述で求めたクロスポイント情報Tcrossとデータ変化点情報Tdataとを受けて、両者の位相差ΔTを算出して良否判定部500へ供給する。実際の半導体試験装置の測定では個別タイミングのストローブ信号が使用されるので、ストローブ信号間の時間差であるオフセット時間Toffsetを付与して位相差ΔTを算出する。従って位相差ΔTは、
ΔT=(Tdata+Toffset)−Tcross
の演算処理を行う。尚、オフセット時間Toffsetは、DUT品種の規格に依存して異なるので、正の値、負の値、又はゼロ値となり得る。
良否判定部500は、当該DUT品種に対する位相差の規格内であればPASSとして判定し、範囲外にあればFAILとして判定するものである。即ち、DUTの規格である最大位相差Tmaxと最小位相差Tminに基づいて、上記で求めた位相差ΔTを比較し、Tmin≦ΔT≦TmaxならばPASSとして判定し、それ以外はFAILとして判定を行う。
上述した第1図の発明構成例によれば、同一測定時刻における差動のクロック信号CLKのクロスポイントを特定し、前記クロスポイントとデータ信号DATAとの両信号間の位相差を求め、求めた位相差が所定の規格内であるか否かにより良否判定する手段を具備する構成としたことにより、差動のクロック信号CLKのクロスポイントに基づいて両信号の相対的な位相差を的確に良否判定することができる優れた利点が得られる。無論、両信号間において瞬間的なジッタや揺らぎ等が存在していても、的確に良否判定することができる。
尚、本発明の技術的思想は、上述実施の形態の具体構成例、接続形態例に限定されるものではない。更に、本発明の技術的思想に基づき、上述実施の形態を適宜変形して広汎に応用してもよい。
上述第1図の構成例では、差動のクロック信号CLKとした具体例で説明していたが、クロック信号CLK以外の他の差動信号にも適用できる。
また、上述第1図の構成例では1チャンネルの差動のクロック信号CLKと、1チャンネルのデータ信号DATAとした信号条件での位相差を試験する具体例で説明していたが、他の信号条件に適用しても良い。第1例としては、第13図に示す2系統の差動信号の相対的な位相差を求めて良否判定を行う他の構成例がある。これは2系統の差動信号の両者間の位相差を試験できるように、第1図に示すクロスポイント測定部600を2系統備える構成とすることで、2系統の差動信号間の位相差を良否判定することができる。第2例としては、第1図の構成例に示すデータ信号DATAを測定するデータ測定部300を複数系統備え、これに対応する位相差算出部400と、良否判定部500とすることで、複数系統のデータ信号DATAに対して相対的な位相差を一度に良否判定できる。
また、DUTのデバイス品種によって異なるが、試験対象の差動のクロック信号CLK等の差動信号は、通常は1チャンネル若しくは数チャンネル程度の特定の信号であるからして、半導体試験装置に備える上述構成のチャンネル数は、DUTに対応したチャンネル数備えるように構成すれば足りる。
また、1チャンネルの差動のクロック信号CLKと、複数チャンネルのデータ信号DATAを同時に試験する場合には、これに対応して複数チャンネルのデータ測定部300と、前記複数チャンネルのデータ測定部300に対応した位相差算出部400と良否判定部500とを備えるように構成すれば良い。
また、上述第1図の構成例では、全てを回路で実現した具体例であったが、これに限らない。例えば第9図に示す他の構成例でも実現可能である。これは第1図のクロスポイント算出部200と位相差算出部400と良否判定部500を削除し、代りにエッジデータ格納メモリ700と、アドレス発生部620と、クロスポイント算出/位相差算出/良否判定処理部650を追加して備える構成例である。
エッジデータ格納メモリ700は、所望容量のメモリであり、サンプリング測定の都度、タイミング情報T1〜T4、及びデータ変化点情報Tdataを一括して格納する。これにより、多数回のサンプリング測定結果を格納できる。
アドレス発生部620は、メモリへのアドレス発生用であり、サンプリング測定の都度、INC信号によりアドレス値を+1したアドレス信号を発生してエッジデータ格納メモリ700へ供給する。
クロスポイント算出/位相差算出/良否判定処理部650は、ソフト的にクロスポイントを算出して判定するものであり、上記エッジデータ格納メモリ700へ格納されたエッジデータを順次読み出して、第1図の構成例と同様にして、ソフト的にクロスポイント情報Tcrossを算出し、ソフト的に位相差□Tを算出し、期待値の最大位相差Tmaxと最小位相差Tminとに基づいて位相差□Tの良否判定処理を行い、PASS/FAILの判定結果を出力する。
これによれば、第1図の構成例よりも、回路規模を低減できる利点が得られる。
また、第3図に示すクロスポイント算出部200において、所望によりクロックに同期して演算するパイプライン回路構成やインターリーブ構成を備えても良い。この場合には、繰り返しサンプリング測定するサンプリング周期を大幅に短縮できる。
また、第11図に他の構成例を示す。これは上述した第1図構成のクロスポイント算出部200の代わりに、データ変換用のクロスポイント変換メモリ250を備える構成例である。クロスポイント変換メモリ250は、タイミング情報T1〜T4の入力データをアドレス入力端へ供給し、これにより指定されたアドレスの内容を読み出してクロスポイント情報Tcrossとして出力する。n=5ビットの場合、5×4=20ビットのアドレス空間のメモリ(RAM/ROM)を備える。ここで、メモリの内容は上述したクロスポイント情報Tcrossが読み出されるように、予め格納して備えておく。これによっても、上述したクロスポイント算出部200と同様の機能が実現できる。
また、第10図に他の構成例を示す。これは上述した第1図構成のクロスポイント算出部200と良否判定部500とを、クロスポイント算出部201と良否判定部501とに変更した構成である。クロスポイント算出部201は入力されるタイミング情報T1〜T4の何れかが”0”の場合にはクロスポイントが検出されなかったので、正常な位置でサンプリング測定できなかったものとしてデータエラー信号Derrを発生させる。良否判定部501は前記データエラー信号Derrをうけたときは良否判定を行わないように内部制御する。
これによれば、正常な位置でサンプリング測定が行われたときのみ良否判定が行われる結果、例えば、差動のクロック信号CLKと半導体試験装置の試験周期(テストレート)とが非同期関係の場合であったり、差動のクロック信号CLKのクロック周波数が大きな揺らぎを有する場合であっても、一定の確率頻度で正常にサンプリング測定できるからして、正常にサンプリング測定できたときに的確なる良否判定ができる大きな利点が得られる。
また、上述構成要素若しくは実現する機能手段に対して実用的に適用可能な部位に対しては、ソフトウエア若しくはマイクロプログラムとハードウエアロジックの両方に基づいて実現する構成手段としても良いし、ソフトウエアに基づいて実現する構成手段としても良い。
産業上の利用可能性
本発明は、上述の説明内容からして、下記に記載される効果を奏する。
上述説明したように本発明によれば、同一測定時刻における差動のクロック信号CLKのクロスポイントを特定し、前記クロスポイントとデータ信号DATAとの両信号間の位相差を求め、求めた位相差が所定の規格内であるか否かにより良否判定する手段を具備する構成としたことにより、差動のクロック信号CLKのクロスポイントに基づいて両信号の相対的な位相差を的確に良否判定することができる優れた利点が得られる。
また第10図の構成例によれば、正常な位置でサンプリング測定が行われたときのみ良否判定が行われる結果、差動のクロック信号CLKと半導体試験装置の試験周期(テストレート)とが非同期関係の場合であっても、適正にサンプリング測定された測定結果に基づいて的確なる良否判定ができる利点が得られる。
従って、本発明の技術的効果は大であり、産業上の経済効果も大である。
【図面の簡単な説明】
第1図は、DUTから出力される差動のクロック信号とシングルエンドのデータ信号DATAを受けて両者の相対的な位相差を求めて良否判定を行う場合の半導体試験装置の要部ブロック構成例である。
第2図は、m=4ビットのときのエッジ検出部のエンコード例、及び回路構成例である。
第3図は、クロスポイント算出部200の具体的な内部構成例である。
第4図は、ストローブ信号STRB1〜STRB4が同一の基準タイミングT0で発生する場合としたタイミング情報T1〜T4、Tdhを示す簡明なタイミング図である。
第5図は、クロスポイント情報Tcrossの算出説明図である。
第6図は、回路基板上等で2つのデバイス間で、差動のクロックに同期した高速なデータ転送を行う場合の原理的な回路接続と、DUTから出力される差動のクロック信号である正クロック信号CLKP、負クロック信号CLKNの個々の信号を受ける為に、シングルエンドのコンパレータCPを備える構成の半導体試験装置の要部である。
第7図は、理想の差動信号の場合のクロスポイントと、実際の差動信号例のクロスポイントと、差動のクロック信号CLKとデータ信号DATAの両信号においてジッタ要因等に伴う同相変化と逆相変化を説明する図である。
第8図は、パルス幅が狭い場合の例を示すタイミング図である。
第9図は、DUTから出力される差動のクロック信号とシングルエンドのデータ信号DATAを受けて両者の相対的な位相差を求めて良否判定を行う場合の半導体試験装置の、他の要部ブロック構成例である。
第10図は、DUTから出力される差動のクロック信号とシングルエンドのデータ信号DATAを受けて両者の相対的な位相差を求めて良否判定を行う場合の半導体試験装置の、更に他の要部ブロック構成例である。
第11図は、DUTから出力される差動のクロック信号とシングルエンドのデータ信号DATAを受けて両者の相対的な位相差を求めて良否判定を行う場合の半導体試験装置の、更に他の要部ブロック構成例である。
第12図は、データ測定部300の他の構成例である。
第13図は、2系統の差動信号の相対的な位相差を求めて良否判定を行う他の構成例である。
Claims (9)
- 被試験デバイス(DUT)から出力される一方の差動の出力信号のクロスポイントのタイミングを測定して得たクロスポイント情報Tcrossを出力する差動信号タイミング測定手段と、
該DUTから出力される他方の非差動の出力信号の論理が遷移する遷移タイミングを測定して得たデータ変化点情報Tdataを出力する非差動信号タイミング測定手段と、
両出力信号を同時に測定して得た該クロスポイント情報Tcrossとデータ変化点情報Tdataとの両者間の相対的な位相差を求めて得た位相差ΔTを出力する位相差算出手段と、
該位相差ΔTを受けて良否判定を行う所定の上限のしきい値と下限のしきい値若しくは一方のしきい値に基づいて当該DUTの相対的な位相関係の良否を判定する良否判定手段と、
を具備することを特徴とする半導体試験装置。 - 被試験デバイス(DUT)から出力される一方の第1の差動の出力信号のクロスポイントのタイミングを測定して得た第1のクロスポイント情報Tcrossを出力する第1の差動信号タイミング測定手段と、
該DUTから出力される他方の第2の差動の出力信号のクロスポイントのタイミングを測定して得た第2のクロスポイント情報Tcrossを出力する第2の差動信号タイミング測定手段と、
両差動の出力信号を同時に測定して得た該第1のクロスポイント情報Tcrossと該第2のクロスポイント情報Tcrossとの両者間の相対的な位相差を求めて得た位相差ΔTを出力する位相差算出手段と、
良否判定を行う当該DUTに対応した所定の上限しきい値と下限しきい値若しくは一方のしきい値に基づいて、該位相差ΔTを受けて該DUTの良否を判定する良否判定手段と、
を具備することを特徴とする半導体試験装置。 - 上記差動信号タイミング測定手段は、
該差動の出力信号における一方の信号の遷移波形に対して、クロスポイント前後で2点が測定される所定のスレッショルド・レベルで論理信号に変換した後、多相ストローブ信号に基づいてサンプリング測定した後、コードデータに変換した2点のタイミング情報を出力する第1の遷移情報測定手段と、
該差動の出力信号における他方の信号の遷移波形に対して、クロスポイント前後で2点が測定される所定のスレッショルド・レベルで論理信号に変換した後、多相ストローブ信号に基づいてサンプリング測定した後、コードデータに変換した2点のタイミング情報を出力する第2の遷移情報測定手段と、
該差動の出力信号における一方の信号の遷移波形から得られた2点のタイミング情報の間を通過する第1の直線と、該差動の出力信号における他方の信号の遷移波形から得られた2点のタイミング情報の間を通過する第2の直線とにおいて、両者の直線が交差する位置をクロスポイント情報Tcrossとして特定するクロスポイント算出手段と、で構成され、
上記非差動信号タイミング測定手段は、
DUTから出力される他方のデータ信号DATAを受けて、所定のスレッショルド・レベルで論理信号に変換した後、多相ストローブ信号に基づいてサンプリング測定した後、該データ信号DATAの立ち上がり若しくは立下がりの何れかのタイミング情報を示すコードデータに変換したデータ変化点情報Tdataを出力するデータ遷移時間情報収集手段、で構成されることを特徴とする請求項1記載の半導体試験装置。 - 上記第1の遷移情報測定手段は、
所定のローレベルとハイレベルの2ポイントのスレッショルド・レベルで論理信号に変換した後、多相ストローブ信号に基づいてサンプリング測定してコードデータに変換した第1タイミング情報と第2タイミング情報とを出力し、
上記第2の遷移情報測定手段は、
所定のハイレベルとローレベルの2ポイントのスレッショルド・レベルで論理信号に変換した後、多相ストローブ信号に基づいてサンプリング測定してコードデータに変換した第3タイミング情報と第4タイミング情報とを出力し、
上記クロスポイント算出手段は、
一方の遷移波形から得られた該第1タイミング情報と該第2タイミング情報に基づいて当該遷移波形が通過する第1の直線と、他方の遷移波形から得られた該第3タイミング情報と該第4タイミング情報に基づいて当該遷移波形が通過する第2の直線と、の両者の直線が交差する位置をクロスポイント情報Tcrossとして求める、ことを特徴とする請求項3記載の半導体試験装置。 - 上記クロスポイント算出手段は、データ変換用のクロスポイント変換メモリを備え、
該クロスポイント変換メモリは、演算処理に対応するクロスポイント情報Tcrossを予め当該メモリへ格納しておき、該タイミング情報T1、T2、T3、T4のデータをアドレス入力端へ供給し、前記アドレスにより読み出された読出しデータをクロスポイント情報Tcrossとして出力する、ことを特徴とする請求項4記載の半導体試験装置。 - 上記位相差算出手段は、該クロスポイント算出手段からのクロスポイント情報Tcrossと、該データ遷移時間情報収集手段からのデータ変化点情報Tdataとを受けて、両データの差分を算出した相対的な位相差ΔTを出力する、若しくは前記位相差ΔTに対して所定のオフセット量を更に演算した結果の位相差ΔTを出力する、ことを特徴とする請求項3記載の半導体試験装置。
- 良否判定制御手段を追加して備え、
該良否判定制御手段は該遷移情報測定手段から出力される4点の該第1タイミング情報、該第2タイミング情報、該第3タイミング情報、該第4タイミング情報の中の少なくとも何れか1つのデータ値が”0”のときはデータエラー信号Derrを該クロスポイント算出手段から発生させ、該良否判定手段は前記データエラー信号Derrを受けたときには良否判定を行わないように内部制御する手段を備える、ことを特徴とする請求項4記載の半導体試験装置。 - 被試験デバイス(DUT)から出力される差動の出力信号のクロスポイントのタイミングを基準として、該DUTから出力される他のデータ信号DATAとの間の相対的な位相差を測定する半導体試験装置において、
所定のローレベルとハイレベルの2ポイントのスレッショルド・レベルで論理信号に変換した後、多相ストローブ信号に基づいてサンプリング測定してコードデータに変換した第1タイミング情報と第2タイミング情報とを出力する第1の遷移情報測定手段と、
該差動の出力信号の他方の信号の遷移波形に対して、所定のハイレベルとローレベルの2ポイントのスレッショルド・レベルで論理信号に変換した後、多相ストローブ信号に基づいてサンプリング測定してコードデータに変換した第3タイミング情報と第4タイミング情報とを出力する第2の遷移情報測定手段と、
DUTから出力されるデータ信号DATAを受けて、所定のスレッショルド・レベルで論理信号に変換した後、多相ストローブ信号に基づいてサンプリング測定して該データ信号DATAの立ち上がり若しくは立下がりのタイミングを示すコードデータに変換したデータ変化点情報Tdataを出力するデータ遷移時間情報収集手段と、
該第1の遷移情報測定手段で測定した2点のタイミング情報と、該第2の遷移情報測定手段で測定した2点のタイミング情報と、該データ遷移時間情報収集手段で測定した1点のタイミング情報とを所定複数回測定して格納するエッジデータ格納手段と、を備え、
該エッジデータ格納手段のデータ内容を読出して、クロスポイントを演算して算出したクロスポイント情報Tcrossと該データ変化点情報Tdataとの相対的な位相差ΔTを演算して算出し、前記演算処理を測定回数に対応した回数行い、得られた複数点の位相差ΔTに対して当該DUT品種に対する位相差の規格内であるか否かの良否判定を行う、ことを特徴とする半導体試験装置。 - 上記クロスポイント算出・良否判定処理手段で求めた測定回数に対応した複数点の位相差ΔTを受けて、複数点の位相差ΔTの変動量を求めて両信号間におけるジッタ量を特定する機能を追加して備える、ことを特徴とする請求項8記載の半導体試験装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002168304 | 2002-06-10 | ||
JP2002168304 | 2002-06-10 | ||
PCT/JP2003/007315 WO2003104826A1 (ja) | 2002-06-10 | 2003-06-10 | 半導体試験装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010008199A Division JP4977217B2 (ja) | 2002-06-10 | 2010-01-18 | 半導体試験装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2003104826A1 JPWO2003104826A1 (ja) | 2005-10-06 |
JP4628096B2 true JP4628096B2 (ja) | 2011-02-09 |
Family
ID=29727683
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004511845A Expired - Fee Related JP4628096B2 (ja) | 2002-06-10 | 2003-06-10 | 半導体試験装置 |
JP2010008199A Expired - Fee Related JP4977217B2 (ja) | 2002-06-10 | 2010-01-18 | 半導体試験装置 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010008199A Expired - Fee Related JP4977217B2 (ja) | 2002-06-10 | 2010-01-18 | 半導体試験装置 |
Country Status (4)
Country | Link |
---|---|
US (2) | US7126366B2 (ja) |
JP (2) | JP4628096B2 (ja) |
KR (1) | KR101035184B1 (ja) |
WO (1) | WO2003104826A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8522894B2 (en) | 2000-06-15 | 2013-09-03 | Robert Bosch Gmbh | Hand machine tool comprising at least one handle |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4446892B2 (ja) * | 2002-12-20 | 2010-04-07 | 株式会社アドバンテスト | 半導体試験装置 |
US20060267605A1 (en) * | 2005-05-27 | 2006-11-30 | Yang Kei-Wean C | Differential measurement probe having a ground clip system for the probing tips |
US7346880B2 (en) * | 2005-06-30 | 2008-03-18 | Intel Corporation | Differential clock ganging |
JP4895551B2 (ja) * | 2005-08-10 | 2012-03-14 | 株式会社アドバンテスト | 試験装置および試験方法 |
CN101258453B (zh) * | 2005-09-13 | 2011-07-27 | 爱德万测试株式会社 | 生产系统、生产方法、管理装置、管理方法以及程序 |
KR100995812B1 (ko) * | 2005-12-28 | 2010-11-23 | 가부시키가이샤 어드밴티스트 | 시험 장치, 시험 방법, 및 프로그램 |
US7671602B1 (en) * | 2007-01-24 | 2010-03-02 | Integrated Device Technology, Inc. | Method and apparatus for cross-point detection |
US7783452B2 (en) | 2007-03-08 | 2010-08-24 | Advantest Corporation | Signal measurement apparatus and test apparatus |
US7797121B2 (en) * | 2007-06-07 | 2010-09-14 | Advantest Corporation | Test apparatus, and device for calibration |
US7834615B2 (en) * | 2007-07-02 | 2010-11-16 | Texas Instruments Incorporated | Bist DDR memory interface circuit and method for self-testing the same using phase relationship between a data signal and a data strobe signal |
US7756654B2 (en) * | 2007-08-15 | 2010-07-13 | Advantest Corporation | Test apparatus |
JP5446112B2 (ja) * | 2008-03-31 | 2014-03-19 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の動作監視方法 |
JP5274550B2 (ja) * | 2008-05-09 | 2013-08-28 | 株式会社アドバンテスト | デジタル変調信号の試験装置、ならびにデジタル変調器、変調方法およびそれを用いた半導体装置 |
JP5359570B2 (ja) * | 2009-06-03 | 2013-12-04 | 富士通株式会社 | メモリ試験制御装置およびメモリ試験制御方法 |
JP2014017807A (ja) * | 2012-06-11 | 2014-01-30 | Denso Corp | 半導体装置 |
JP2014109453A (ja) * | 2012-11-30 | 2014-06-12 | Renesas Electronics Corp | 半導体装置 |
US9891277B2 (en) * | 2014-09-30 | 2018-02-13 | Nxp Usa, Inc. | Secure low voltage testing |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3331109B2 (ja) * | 1996-01-23 | 2002-10-07 | 株式会社アドバンテスト | 半導体試験装置の比較器 |
JPH1138086A (ja) * | 1997-07-16 | 1999-02-12 | Advantest Corp | 半導体試験装置 |
JP4495308B2 (ja) | 2000-06-14 | 2010-07-07 | 株式会社アドバンテスト | 半導体デバイス試験方法・半導体デバイス試験装置 |
JP4394789B2 (ja) | 2000-01-18 | 2010-01-06 | 株式会社アドバンテスト | 半導体デバイス試験方法・半導体デバイス試験装置 |
US6789224B2 (en) * | 2000-01-18 | 2004-09-07 | Advantest Corporation | Method and apparatus for testing semiconductor devices |
WO2001095075A1 (fr) * | 2000-06-02 | 2001-12-13 | Hitachi,Ltd | Circuit integre a semi-conducteur et circuit de distribution du signal d'horloge |
JP4443728B2 (ja) | 2000-06-09 | 2010-03-31 | 株式会社ルネサステクノロジ | クロック発生回路 |
JP4782271B2 (ja) | 2000-07-06 | 2011-09-28 | 株式会社アドバンテスト | 半導体デバイス試験方法・半導体デバイス試験装置 |
JP4429625B2 (ja) * | 2003-04-25 | 2010-03-10 | 株式会社アドバンテスト | 測定装置、及びプログラム |
-
2003
- 2003-06-10 KR KR1020047020030A patent/KR101035184B1/ko active IP Right Grant
- 2003-06-10 US US10/516,093 patent/US7126366B2/en not_active Expired - Fee Related
- 2003-06-10 WO PCT/JP2003/007315 patent/WO2003104826A1/ja active Application Filing
- 2003-06-10 JP JP2004511845A patent/JP4628096B2/ja not_active Expired - Fee Related
-
2006
- 2006-07-14 US US11/486,825 patent/US7332926B2/en active Active
-
2010
- 2010-01-18 JP JP2010008199A patent/JP4977217B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8522894B2 (en) | 2000-06-15 | 2013-09-03 | Robert Bosch Gmbh | Hand machine tool comprising at least one handle |
Also Published As
Publication number | Publication date |
---|---|
JP4977217B2 (ja) | 2012-07-18 |
JP2010096770A (ja) | 2010-04-30 |
KR20050007601A (ko) | 2005-01-19 |
KR101035184B1 (ko) | 2011-05-17 |
WO2003104826A1 (ja) | 2003-12-18 |
JPWO2003104826A1 (ja) | 2005-10-06 |
US20050231227A1 (en) | 2005-10-20 |
US7332926B2 (en) | 2008-02-19 |
US20070024311A1 (en) | 2007-02-01 |
US7126366B2 (en) | 2006-10-24 |
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WO2011033588A1 (ja) | 試験装置および試験方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060406 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101109 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131119 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131119 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |