JP5274550B2 - デジタル変調信号の試験装置、ならびにデジタル変調器、変調方法およびそれを用いた半導体装置 - Google Patents

Description

本発明は、デジタルデータ伝送技術に関する。

デジタル有線通信は従来、時間分割多重（ＴＤＭ）方式による２値伝送が主流であり、大容量伝送を行う場合は、パラレル伝送、高速伝送によって実現してきた。パラレル伝送の物理的な限界に直面すると、シリアル伝送つまり、高速インタフェース（Ｉ／Ｆ）回路による数Ｇｂｐｓ〜１０Ｇｂｐｓ以上のデータレートでの高速伝送が行われる。しかしながら、データレートの高速化にも限界があり、伝送線路の高周波損失や反射によるＢＥＲ（Bit Error Rate）の劣化が問題となる。

一方、デジタル無線通信方式は、キャリア信号に多ビットの情報をのせて送受信する。つまり、データレートはキャリア周波数に直接的に制限されない。例えば、最も基本的な直交変復調方式であるＱＡＭ（Quadrature Amplitude Modulation）伝送方式は４値伝送を一つのチャネルで実現することが出来る。６４ＱＡＭにいたっては、６４値伝送がワンキャリアで実現できる。つまり、キャリア周波数を高めなくてもこのような多値変調方式によって、転送容量を向上させることが出来る。

このような変復調方式は、無線通信に限らず有線通信でも可能であり、ＰＡＭ（Pulse Amplitude Modulation）やＱＰＳＫ(Quadrature Phase Shift Keying)あるいはＤＱＰＳＫ（Differential QPSK）方式として既に適用され始めている。特に、光通信分野においては、１本の光ファイバにどれだけ多くの情報をのせられるかがコスト的にも重要であり、２値ＴＤＭからこれらのデジタル変調を利用した伝送へと技術トレンドがシフトしている。

近い将来、このようなデジタル多値変復調方式が、メモリやＳｏＣ（System On a Chip）をはじめとするデバイス間の有線インタフェースに適用される可能性があるところ、現状ではそのようなデバイスを量産試験できる多チャンネルの試験装置は存在しない。

従来の無線通信デバイスを試験するミクスド試験装置やＲＦ（Radio Frequency）試験モジュールは存在するが、そもそも従来の無線通信デバイスは、Ｉ／Ｏ（入出力）用の通信ポート（Ｉ／Ｏポート）が通常ひとつ、または数個に限られるため、これまでの試験装置や試験モジュールも、数個の通信ポートしか備えていない。したがってこれらの試験装置や試験モジュールを、メモリなどの数十〜百チャンネル以上のＩ／Ｏポートを有するデバイスの試験に使用することは困難である。

また、従来のＲＦ信号の試験装置では、ＤＵＴ（Device Under Test）から出力された信号をＡ／Ｄ（アナログデジタル）変換して、その結果得られる膨大なデータを信号処理(ソフトウェア処理も含む)することで期待値判定する。よって、試験時間が長くなる。

さらに従来の試験装置のデジタルピンは、基本的には、２値(場合によってはこれにハイインピーダンス状態Hi-Zが加わった３値)の信号の試験しか想定しておらず、デジタル変調信号の復調機能を有していない。

メモリやＭＰＵ（Micro Processing Unit）のようなデバイスのＩ／Ｏがすべてデジタル多値変調方式に置き換わったとすれば、数十〜百チャネル以上のＩ／Ｏがひとつのデバイスに存在し、それを数百個同時に試験することが求められる。つまり、デジタル多値変復調信号の入出力を数千チャネル有する試験装置が必要であり、試験装置のＣＰＵリソースにも限界があるので、全てハードウェアレベルでのリアルタイム試験が求められる。

本発明はかかる状況に鑑みてなされたものであり、その目的のひとつは、デジタル多値変調機能もしくはデジタル多値復調機能を搭載した試験装置の提供にある。

本発明のある態様は、被試験デバイスにデジタル多値変調された試験信号を供給する試験装置に関する。この試験装置は、送信すべき試験データを生成するパターン発生器と、試験データに対応する被変調信号波形を示すデータを、所定期間を単位として、当該所定期間内の複数のサンプリング点ごとの複数の振幅データとして並列的に生成する符号化回路と、符号化回路により生成される複数の振幅データを受け、各振幅データを対応するサンプリングタイミングでラッチし、順次出力するデータレート設定部と、データレート設定部から順次出力される振幅データを受け、その値に応じたレベルを有する試験信号を生成する多値ドライバと、を備える。

一般的な試験装置には、任意のパターン信号を生成可能なパターン発生器と、任意の周波数、位相特性を有するタイミング信号を生成可能なタイミング発生器が搭載されるため、これらのアーキテクチャに加えて、符号化回路およびデータレート設定部、多値ドライバを設けることにより、ハードウェアの構成の巨大化を抑制しつつ、デジタル多値変調されたデータを被試験デバイスに供給できる。この態様では、所望の形式の被変調信号を、同相キャリア信号と直交キャリア信号を振幅変調して合成する直交変調方式ではなく、ダイレクトに生成することができる。

符号化回路は、振幅データとともにサンプリング点の時間間隔を示すタイミングデータを出力し、データレート設定部は、タイミングデータの値に応じたサンプリングタイミングごとに、振幅データをラッチしてもよい。
この場合、サンプリングレートを任意に設定することができる。

ある態様の試験装置は、タイミングデータを受け、所定期間を周期とする複数のパルスエッジ列であって、それぞれがタイミングデータに応じた位相遅延を有する複数のパルスエッジ列を生成するタイミング発生器をさらに備えてもよい。データレート設定部は、タイミング発生器からのパルスエッジ列を利用して各振幅データをラッチしてもよい。

タイミング発生器は、パルスエッジ列の周波数および各エッジのタイミングを任意に設定可能に構成されてもよい。
この場合、キャリア周波数に任意のジッタを与えることができ、試験を多様化できる。

多値ドライバは、その出力レベルが調節可能に構成されてもよい。
多値ドライバの出力レベルを調節可能とすることにより、さまざまなデジタル多値変調方式に対応することができる。また、試験信号（被変調信号）に任意のエラーを与えることができ、あるいは、プレディストーションを与えることにより、後段のブロックにおいて発生する非線形歪みをキャリブレートすることができる。

多値ドライバは、Ｎビット（Ｎは整数）の振幅データを差動形式で受けるＭ値（Ｍ＝２^Ｎ）のドライバであって、Ｎ個の差動増幅器を含み、各差動増幅器はそれぞれ、振幅データの各ビットが差動形式で入力される差動対と、差動対をバイアスするテール電流源と、差動対に対する出力負荷回路と、を含んでもよい。Ｎ個の差動増幅器の出力負荷回路は共有されており、Ｎ個の差動増幅器のテール電流源により生成されるテール電流は、独立に制御可能に構成されてもよい。

ある態様の試験装置は、多値ドライバの出力信号をフィルタリングするフィルタを更に備えてもよい。フィルタを設けることにより、量子化された波形をなめらかな理想波形に近づけることができる。

所定期間は、１シンボル時間の整数倍または整数分の１であってもよい。

所定期間は、キャリア信号の周期の整数倍または整数分の１であってもよい。

本発明の別の態様は、デジタル多値変調された被変調信号を生成する変調器に関する。この変調器は、送信すべきデータに対応した被変調信号波形を示すデータを、所定期間を単位として、当該所定期間内の複数のサンプリング点ごとの複数の振幅データとして並列的に生成する符号化回路と、符号化回路により生成される複数の振幅データを受け、各振幅データを対応するサンプリングタイミングでラッチし、順次出力するデータレート設定部と、データレート設定部から順次出力される振幅データを受け、その値に応じたレベルを有する被変調信号を生成する多値ドライバと、を備える。

この態様によると、試験装置に搭載されるタイミング発生器のアーキテクチャを転用することにより、ハードウェアの構成の巨大化を抑制しつつ、デジタル多値変調されたデータを生成できる。この態様では、所望の形式の被変調信号を、同相キャリア信号と直交キャリア信号を振幅変調して合成する直交変調ではなく、ダイレクトに生成される。

本発明のさらに別の態様は、半導体装置である。この装置は、複数の入出力ポートを有する機能デバイスと、機能デバイスの入出力ポートから出力されるデータをデジタル変調し、外部へと出力する複数の上述の変調器と、を備える。

本発明のさらに別の態様は、デジタル多値変調された被変調信号を生成する変調方法に関する。この方法は、送信すべきデータを生成するステップと、データに対応した被変調信号波形を示すデータを、所定期間を単位として、当該所定期間内の複数のサンプリング点ごとの複数の振幅データとして並列的に生成するステップと、複数の振幅データのそれぞれを、対応するサンプリングタイミングでラッチし、シリアル形式のデータに変換するステップと、シリアル形式の振幅データの値に応じたレベルを有する被変調信号を生成するステップと、を備える。

なお、以上の構成要素の任意の組み合わせ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、デジタル多値変調機能もしくはデジタル多値復調機能を搭載した試験装置が提供できる。

本発明の実施の形態に係る試験装置の全体構成を示すブロック図である。 実施の形態に係るデジタル変調器を含む送信回路の構成を示すブロック図である。 １６ＱＡＭの場合の各シンボルに対応する被変調信号波形を示す図である。 １６ＱＡＭの場合の被変調信号の量子化規則を示す図である。 多値ドライバの構成例を示す回路図である。 実施の形態に係る試験装置の動作状態を示すタイムチャートである。 実施の形態に係る試験装置により生成される被変調信号の波形を示す図である。 関連技術に係る試験装置の構成を示すブロック図である。 実施の形態に係るデジタル変調器を備えた半導体装置の構成を示すブロック図である。 第２の実施の形態に係るデジタル復調器を含む受信回路の構成を示すブロック図である。 図１０のデジタル復調器の具体的な構成例を示す回路図である。 判定部における、振幅期待値データと判定データの比較処理を概念的に示す図である。 試験装置とＤＵＴの接続形態の一例を示すブロック図である。

符号の説明

１００…試験装置、１０２…Ｉ／Ｏ端子、１１０…ＤＵＴ、ＢＵＦ１…出力バッファ、ＢＵＦ２…入力バッファ、１０…データ送受信部、１２…判定部、１４…パターン発生器、１６…タイミング発生器、２０…デジタル変調器、２２…パターン発生器、２４…タイミング発生器、２６…符号化回路、２７…データレート設定部、３０…多値ドライバ、３２…ドライバレベル制御部、３５…フィルタ、４０…基準信号源、６０…デジタル復調器、６２…多値コンパレータ、６４…しきい値レベル設定部、６６…ラッチアレイ、６８…リタイミング処理部、７０…タイミング発生器、７２…期待値パターン発生器、７４…符号化回路、７６…振幅期待値データ生成部、７８…判定部、２００…半導体装置、２１０…機能デバイス。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

実施の形態に係る試験装置は、デジタル多値変調（以下、単にデジタル変調という）されたデジタルデータの送受信インタフェースを備える被試験デバイス（ＤＵＴ）を試験対象とする。つまりパターン信号をデジタル変調してＤＵＴに供給し、またＤＵＴから出力されるデジタル変調されたデータを期待値と比較し、良否判定を行う。試験装置は、良否判定の他、デジタル変調されたデータの波形解析、コンスタレーションマップの生成機能等を備えてもよい。

デジタル変調は、ＡＰＳＫ（振幅位相偏移変調）、ＱＡＭ（直交振幅変調）、ＱＰＳＫ（４値位相偏移変調）、ＢＰＳＫ（２値位相偏移変調）などを含む。ＤＵＴは、たとえばメモリやＭＰＵをはじめとする多チャンネルのＩ／Ｏポートを有するデバイスが想定されるが、特に限定されるものではない。

図１は、本発明の実施の形態に係る試験装置１００の全体構成を示すブロック図である。図１の試験装置１００は、ＤＵＴのＩ／Ｏポートごとに設けられた複数のＩ／Ｏ端子１０２ａ、１０２ｂ、１０２ｃ、…を備える。Ｉ／Ｏポートの個数は任意であるが、メモリやＭＰＵの場合、数十〜百個以上設けられる。試験装置１００の複数のＩ／Ｏ端子１０２はそれぞれ、ＤＵＴ１１０の対応するＩ／Ｏポートと伝送路を介して接続されている。

試験装置１００は、複数のＩ／Ｏ端子１０２ａ、１０２ｂ、１０２ｃ、…ごとに設けられた複数のデータ送受信部１０ａ、１０ｂ、１０ｃ…および判定部１２ａ、１２ｂ、１２ｃ、…を備える。複数のデータ送受信部１０および判定部１２は同一の構成であるため、データ送受信部１０ａおよび判定部１２ａの構成のみが詳細に示される。

各データ送受信部１０は、ＤＵＴ１１０に供給すべきパターンデータを変調信号として、キャリア信号（搬送波）をデジタル変調し、ＤＵＴ１１０の対応するＩ／Ｏポートへと出力する機能と、ＤＵＴ１１０から出力される被変調データを受け、これを復調する機能と、を備える。復調されたデータは、期待値と比較され、ＤＵＴ１１０の良否が判定される。

データ送受信部１０は、パターン発生器１４、タイミング発生器１６、出力バッファＢＵＦ１、入力バッファＢＵＦ２、デジタル変調器２０、デジタル復調器６０を備える。

パターン発生器１４は、ＤＵＴ１１０に対して供給すべき試験パターンを生成する。試験パターンの各データ（パターンデータともいう）は、ＤＵＴ１１０と試験装置１００の間のデータ伝送に使用されるデジタル変復調のフォーマットに応じたビット数を有している。たとえば１６ＱＡＭの場合、各データは４ビットであり、６４ＱＡＭの場合６ビット、ＱＰＳＫの場合２ビット、ＢＰＳＫの場合１ビットである。以下では理解の容易化のために１６ＱＡＭを例に説明する。つまりパターン発生器１４は４ビットのパターンデータを生成する。

タイミング発生器１６は、タイミング信号を生成し、デジタル変調器２０へと出力する。タイミング発生器１６は、パターンデータのサイクルごとにタイミング信号の位相を細かく、たとえば数ｐｓ〜数ｎｓのオーダーで調節可能である。タイミング発生器１６およびパターン発生器１４は、従来の２値伝送を行うシステムに使用される試験装置に使用される公知の回路を利用することができる。

デジタル変調器２０は、パターンデータに応じて、直交振幅変調（たとえば１６ＱＡＭ）された被変調信号を生成し、試験信号として出力する。試験信号は、出力バッファＢＵＦ１によってＤＵＴ１１０へと出力される。

入力バッファＢＵＦ２はＤＵＴ１１０から出力される被試験信号を受け、デジタル復調器６０へと出力する。デジタル復調器６０は被変調データを復調し、デジタルのデータを抽出する。判定部１２ａは、デジタル復調器６０により復調されたデータを、パターン発生器１４から出力される期待値データと比較する。出力バッファＢＵＦ１および入力バッファＢＵＦ２は、双方向バッファとして構成されてもよい。

以上が試験装置１００の全体の構成と動作の概略である。上述したように、試験装置１００は数十〜百以上のデータを処理する必要があり、入出力ポートごとにデータ送受信部１０が設けられる。したがってデータ送受信部１０はＣＭＯＳプロセスあるはその他のプロセスを用いて半導体基板上に集積化可能に設計することが必要である。
以下、デジタル変調器２０を第１の実施の形態として、デジタル復調器６０を第２の実施の形態として詳細に説明する。

（第１の実施の形態）
図２は、実施の形態に係るデジタル変調器２０を含む送信回路の構成を示すブロック図である。試験装置１００の送信回路は、デジタル変調器２０、パターン発生器２２、リアルタイムタイミング発生器（以下、単にタイミング発生器という）２４、基準信号源４０を備える。パターン発生器２２は図１のパターン発生器１４に、タイミング発生器２４は図１のタイミング発生器１６に対応する。

基準信号源４０は、基準クロックＲＥＦＣＬＫを生成する。パターン発生器２２は、この基準クロックＲＥＦＣＬＫに応じた周波数で、ＤＵＴ１１０に供給すべきパターンデータＰＤ［３：０］を生成する。図２に示される信号線のビット数は、１６ＱＡＭを例としたものであるが、本発明はそのビット数に限定されるものではない。デジタル変調器２０は、パターンデータＰＤ［３：０］のシンボルに応じた被変調信号波形を生成する。

図３は、１６ＱＡＭの場合の各シンボルに対応する被変調信号波形を示す図である。１６ＱＡＭの場合、同相成分Ｉのデータは、（００）、（０１）、（１０）、（１１）のいずれかの値をとり、それぞれの波形は、ｃｏｓωｔ、−ｃｏｓωｔ、２ｃｏｓωｔ、−２ｃｏｓωｔのいずれかとなる。同様に直交成分Ｑのデータは、（００）、（０１）、（１０）、（１１）のいずれかの値をとり、それぞれの波形は、ｓｉｎωｔ、−ｓｉｎωｔ、２ｓｉｎωｔ、−２ｓｉｎωｔのいずれかとなる。データと波形の対応関係は、符号化形式に応じて決定される。１６ＱＡＭの被変調信号は、同相成分Ｉと直交成分Ｑを加算して得られ、すなわちＩ−Ｑのデータの組み合わせに応じて４×４＝１６通りの波形が規定される。図３には、４つのシンボル（００００）、（０００１）、（００１０）、（１１０１）に対応する４通りの合成波形（被変調信号波形）が示される。

各シンボルに対応する被変調信号波形は所定の規則にしたがって量子化される。図４は、１６ＱＡＭの場合の被変調信号の量子化規則を示す図である。図４には、１６ＱＡＭの被変調信号の波形のアイダイアグラムが示される。１６個のシンボルは三角関数の線形和で表現されるため、いずれも三角関数となる。被変調信号の波形は、時間軸方向に対して、シンボルレートのｎ倍（ｎは整数）のサンプリングレートで、レベル方向（振幅方向）に対してｋ値で量子化される。図４は、ｎ＝８、ｋ＝１３の場合を示す。ｋ＝１３の場合、各サンプリング点のデータは、４ビット以下で表現することができる。

振幅方向の量子化のしきい値レベルは、等間隔でなくてもよく、図４に示すように、サンプリング点（サンプリングタイミング）と期待されるアイパターンとのクロスポイントに設定してもよい。アイパターンは一見すると複雑であるが、おのおのは三角関数の振幅と位相が異なったものであり、直交変調の場合は９０度ずれた三角関数の加算信号なので、レベル設定ポイントの数、つまり分解能はそれほど高くする必要がない。回路規模の観点から、振幅方向の分解能（階調数）は、多くても６ビット（つまりｋ≦３２）が望ましい。

図２に戻る。デジタル変調器２０は、符号化回路２６、データレート設定部２７、多値ドライバ３０、ドライバレベル制御部３２、フィルタ３５を含む。
符号化回路２６は、パターンデータＰＤ［３：０］を受ける。符号化回路２６は、所定期間Ｔｐを単位として動作する。所定時間Ｔｐは、シンボル周期とすることが好ましいが、その１／２倍、あるいは２倍であってもよい。符号化回路２６は、パターンデータＰＤ［３：０］に対応する被変調信号波形（被変調信号波形）の各サンプリング点の振幅を示すデータ（振幅データ）ＤＡＴＡ＿１［ｍ：０］〜ＤＡＴＡ＿ｎ［ｍ：０］を並列的に生成する。

整数ｍは、サンプリング波形の振幅の分解能に応じて設定される。たとえばサンプリング波形が振幅方向に１３階調で量子化される場合、４ビットの振幅データＤＡＴＡ［３：０］が生成される。また、整数ｎは、所定期間Ｔｐ内の時間軸方向のサンプリング点の個数を示す。つまり、所定期間Ｔｐが８つのサンプリング点（サンプリングタイミング）ｔ１〜ｔ８を含む場合、サンプリングタイミングｔ１〜ｔ８ごとの振幅データＤＡＴＡ＿１［３：０］〜ＤＡＴＡ＿８［３：０］は同時並列的に生成される。

データレート設定部２７は、符号化回路２６により生成されるサンプリングタイミングｔ１〜ｔ８ごとの複数の振幅データＤＡＴＡ＿１〜ＤＡＴＡ＿８を受ける。データレート設定部２７は、各振幅データＤＡＴＡ＿１〜ＤＡＴＡ＿８を、対応するサンプリングタイミングでラッチし、順次出力する。つまり、所定時間Ｔｐごとにシンボルレートでパラレル入力される８個のデータを、サンプリングレートでシリアル形式にて出力する。データレート設定部２７の出力データを、波形データＷＤ［３：０］という。

符号化回路２６は、振幅データＤＡＴＡ＿１〜ＤＡＴＡ＿８とともに、サンプリング点の時間間隔を示すタイミングデータＴＤを出力する。タイミング発生器２４は、複数のサンプリングタイミングｔ１〜ｔ８を示す複数のパルスエッジ列ＥＤＧＥ＿１〜ＥＤＧＥ＿８を生成する。タイミング発生器２４は、パルスエッジ列ＥＤＧＥ＿１〜ＥＤＧＥ＿８の周波数および各エッジのタイミングを任意に設定可能に構成される。複数のパルスエッジ列ＥＤＧＥ＿１〜ＥＤＧＥ＿８はそれぞれ、所定時間Ｔｐを周期としており、ｉ番目のパルスエッジ列ＥＤＧＥ＿ｉは、ｉ−１番目のパルスエッジ列ＥＤＧＥ＿（ｉ−１）に対して、タイミングデータＴＤに応じた位相遅延を有している。

データレート設定部２７は、タイミング発生器２４からのパルスエッジ列ＥＤＧＥ＿１〜ＥＤＧＥ＿８を利用して、対応する各振幅データＤＡＴＡ＿１〜ＤＡＴＡ＿８をラッチするラッチアレイ（不図示）と、ラッチアレイからパラレル出力される振幅データＯＵＴ＿ＤＡＴＡ＿１〜ＯＵＴ＿ＤＡＴＡ＿８をシリアル変換するパラレルシリアル変換部（不図示）を含んでもよい。かくしてデータレート設定部２７は、シリアル形式の波形データＷＤ［３：０］を生成する。

多値ドライバ３０は、データレート設定部２７からサンプリングタイミングｔ１〜ｔ８ごとに順次出力される波形データＷＤ［３：０］を受ける。多値ドライバ３０は、波形データＷＤ［３：０］の値に応じた信号レベル（たとえば電圧値）を有する試験信号を生成する。波形データＷＤの値と信号レベルの関係は、図４の量子化規則に応じて設定される。

多値ドライバ３０は、ある波形データの値に対する信号レベルの関係が、任意に調節可能に構成されることが望ましい。図５は、多値ドライバ３０の構成例を示す回路図である。多値ドライバ３０は複数の差動増幅器を含む。Ｍ値ドライバはｎ個（ここでＭ＝２^ｎである）の入力データＤＡＴＡを差動信号として受ける。図５のデータＤＡＴＡ［０：ｎ］は、図２における波形データＷＤ［０：３］に対応する。

複数の差動増幅器は、出力負荷回路Ｒ１、Ｒ２が共通となるように並列に接続されている。抵抗負荷Ｒ１、Ｒ２に代えてカレントミラー回路が出力負荷回路として設けられてもよい。ｉ番目の差動増幅器は、差動対Ｍｉｐ、Ｍｉｎおよびテール電流源ＣＳｉおよび負荷抵抗Ｒ１、Ｒ２を含んでいる。差動対を構成する複数のトランジスタのドレインは共通に接続されており、共通接続されたドレインの信号が差動信号として後段へと出力される。なお、多値ドライバはシングルエンドで構成されてもよく、またＰチャンネルＭＯＳＦＥＴを用いて構成されてもよく、公知の任意の回路が利用できる。

各テール電流源ＣＳ１〜ＣＳｎは電流Ｄ／Ａコンバータである。つまりテール電流源ＣＳ１〜ＣＳｎは、それぞれに入力される制御信号に応じたテール電流（バイアス電流）を、対応する差動対に供給する。テール電流源ＣＳ１〜ＣＳｎにより生成されるテール電流を変化させることにより、多値ドライバ３０ｃの出力のレベルを任意に調節することができる。ドライバレベル制御部３２は、テール電流源ＣＳ１〜ＣＳｎの値をデジタル制御する。つまりドライバレベル制御部３２およびテール電流源ＣＳ１〜ＣＳｎは、電流Ｄ／Ａコンバータを構成する。多値ドライバとしてＤ／Ａコンバータを用いてもよい。

図２に戻る。多値ドライバ３０から出力される被変調信号Ｓｍｏｄは、振幅値（レベル）が離散的に設定されたアナログ信号となる。このアナログ信号からキャリア周波数帯以外の周波数成分を除去することにより、目的とする被変調信号Ｓｍｏｄ’が生成される。そこで多値ドライバ３０の後段には、被変調信号Ｓｍｏｄをフィルタリングするためのフィルタ３５が設けられる。フィルタ３５は、ローパスフィルタやトムソンフィルタ等であってもよく、そのカットオフ周波数は、被変調信号Ｓｍｏｄのキャリア周波数に応じて設定される。

なお、多値ドライバ３０の出力に配線や寄生容量等による寄生フィルタが形成される場合、この寄生フィルタを積極的に利用することにより多値ドライバ３０の出力を試験信号としてＤＵＴ１１０に供給してもよい。

以上が試験装置１００の構成である。続いて、試験装置１００の動作を説明する。
図６は、実施の形態に係る試験装置１００の動作状態を示すタイムチャートである。図６のタイムチャートは、基準クロックＲＥＦＣＬＫ、振幅データＤＡＴＡ＿１［ｍ：０］〜ＤＡＴＡ＿ｎ［３：０］、ＯＵＴ＿ＤＡＴＡ＿１［３：０］〜ＯＵＴ＿ＤＡＴＡ＿ｎ［３：０］、パルスエッジ列ＥＤＧＥ＿１〜ＥＤＧＥ＿８、波形データＷＤ［３：０］を示す。

パターン発生器２２および符号化回路２６は、基準クロックＲＥＦＣＬＫの周波数ドメインで動作し、基準クロックＲＥＦＣＬＫの所定のエッジごとに、パターンデータＰＤ［３：０］を生成する。符号化回路２６はパターンデータＰＤ［３：０］を受け、これを符号化して、サンプリング点ｔ１〜ｔ８それぞれの振幅データＤＡＴＡ＿１〜ＤＡＴＡ＿８を各４ビットで生成する。

タイミング発生器２４は、基準クロックＲＥＦＣＬＫと同期して、タイミングデータＴＤの値に応じた位相遅延τを有する複数のパルスエッジ列ＥＤＧＥ＿１〜ＥＤＧＥ＿８を生成する。位相遅延τは、サンプリング点の時間間隔である。データレート設定部２７は、振幅データＤＡＴＡ＿１〜ＤＡＴＡ＿８をそれぞれ、対応するパルスエッジ列ＥＤＧＥ＿１〜ＥＤＧＥ＿８を利用してラッチする。ラッチされた各振幅データＯＵＴ＿ＤＡＴＡ＿１〜ＯＵＴ＿ＤＡＴＡ＿８は、シリアル形式の波形データＷＤ［３：０］に変換される。

図７は、実施の形態に係る試験装置１００により生成される被変調信号Ｓｍｏｄの波形を示す図である。図７は、図４に示した１６ＱＡＭの量子化規則を用いた場合のシンボル（００００）、（０００１）、（００１０）、（１１０１）に対応する被変調信号波形を示す。

以上、実施の形態に係るデジタル変調器２０を備える試験装置１００の構成および動作を説明した。実施の形態に係るデジタル変調器２０によれば、１６ＱＡＭのフォーマット、もしくはこれに類するさまざまな変調方式で変調された試験データを簡易な構成で生成することができる。

この試験装置１００の従来技術に対する利点や優れた効果は、従来アーキテクチャを利用した試験装置との対比によって明らかになる。図８は、関連技術に係る試験装置４００の構成を示すブロック図である。試験装置４００は、任意波形発生器として構成される。

試験装置４００は、波形データメモリ４０２、Ｄ／Ａコンバータ４０４、周波数シンセサイザ４０６、フィルタ４０８を備える。波形データメモリ４０２には、ＤＵＴ１１０に供給すべき波形がデジタル値にて記録される。Ｄ／Ａコンバータ４０４は、波形データメモリから読み出されるデジタル値を逐次、アナログ信号に変換する。周波数シンセサイザ４０６によってＤ／Ａコンバータの動作周波数が制御される。フィルタ４０８はＤ／Ａコンバータ４０４の出力をフィルタリングする。

つまり従来のアーキテクチャを利用して同じ機能を有する試験装置を構成しようとすれば、１６ＱＡＭのデジタルデータをＤＳＰ（Digital Signal Processor）を用いて生成し、あるいは波形データメモリに格納しておき、これをＤ／Ａコンバータによってアナログ電圧に変換する必要がある。試験装置ではＤＵＴ１１０のポートごとに被変調信号を生成する必要があるところ、ＤＳＰをポートごとに設けると、膨大なリソースが必要となってしまい現実的ではない。さらにキャリア周波数がＧＨｚ帯となると、非常に高速なＤ／Ａコンバータが必要になるという問題がある。

ＤＳＰの代わりに波形データメモリを用いる場合、被変調信号波形を振幅方向に少なくとも８ビット、好ましくは１０ビット以上で量子化する必要があり、さらに波形データがシンボルの個数分必要であるため、膨大なメモリ領域が必要とされる。またＤ／Ａコンバータ４０４を、数ＧＨｚの高速かつ高精度に設計する必要がある。これらの事情から、メモリやＭＰＵなどの多チャンネルＩ／Ｏごとに、同様の構成を用いることは回路規模や消費電力の観点から現実的ではない。

これに対して実施の形態に係る試験装置１００では、多値ドライバにはせいぜい１６値、あるいは３２値程度の分解能しか必要とされず、Ｄ／Ａコンバータに換算すると、４ビット、あるいは５ビットの精度しか必要とされない。その代わりに、キャリア周波数の１周期、あるいはシンボル時間内に、８個、あるいはそれ以上のサンプリング点を設けて、時間軸方向の分解能を高めている。

その結果、非常に簡易な構成の試験装置が提供でき、あるいは試験装置の消費電力を低減することができる。多チャンネルのＩ／Ｏポートを有するＤＵＴ１１０を検査対象とする場合、ピンごとに図２のデジタル変調器２０を設けることが可能であり、ＣＭＯＳプロセスを用いて数百チャンネルにもおよぶデジタル変調器を単一、もしくは複数の半導体基板上に容易に集積化することができる。したがって、ＤＵＴ１１０の複数のＩ／Ｏポートに、高速で並列的に試験データを供給できる。

実施の形態では、１６ＱＡＭを例に説明したが、図２の回路によれば、ＱＰＳＫ、ＢＰＳＫ、オフセットＱＰＳＫ、ＤＰＳＫ、シフトＰＳＫなどのフォーマットで変調されたデータを生成できる。この場合変調方式に応じて符号化回路２６の処理を変更すればよい。

続いて、デジタル変調器２０の変形例を説明する。
実施の形態では、所定期間Ｔｐは、１シンボル時間であったが、本発明はこれに限定されない。たとえば、符号化回路２６は、１シンボル時間を時分割し、分割された時間単位を所定期間Ｔｐとして、振幅データＤＡＴＡ＿１〜ＤＡＴＡ＿ｎを生成してもよい。つまり所定時間Ｔｐは、シンボル時間の整数分の１であってもよい。

反対に、符号化回路２６は、複数のシンボル時間を所定期間Ｔｐとして、振幅データＤＡＴＡ＿１〜ＤＡＴＡ＿ｎを生成してもよい。つまり所定時間Ｔｐは、シンボル時間の整数倍であってもよい。

また実施の形態では、キャリア周波数がシンボルレートに等しい場合を説明したが、キャリア周波数はシンボルレートの整数倍であってもよい。

別の観点から見れば、実施の形態では、所定時間Ｔｐがキャリア信号の周期に等しい場合を説明したが、所定時間Ｔｐは、キャリア信号の周期の整数倍、もしくは整数分の１であってもよい。なお、所定時間Ｔｐがキャリア信号の周期の整数倍である場合、所定時間Ｔｐ内に被変調信号波形が同じ波形が繰り返し現れるため、同じ１周期分の振幅データＤＡＴＡ＿１〜ＤＡＴＡ＿ｎを生成して繰り返し利用してもよい。

実施の形態では、図２のデジタル変調器２０を試験装置１００に実装する場合を説明したが、これを半導体装置のインタフェースとして実装してもよい。図９は、実施の形態に係るデジタル変調器２０を備えた半導体装置２００の構成を示すブロック図である。

半導体装置２００は、その内部に機能デバイス２１０および複数のデジタル変調器２０および複数のデジタル復調器６０を備え、さらに外部と信号伝送を行うための入出力ピンＰｉｏ１、Ｐｉｏ２、…を備える。機能デバイス２１０は、メモリやＭＰＵなどであって、複数の入出力ポートＰ１、Ｐ２、Ｐ３、Ｐ４…を有し、各ポートを介して２値のデータを入出力する。

デジタル変調器２０およびデジタル復調器６０は、いくつかの入出力ポートごとに、図９では２つの入出力ポートごとに設けられる。各デジタル変調器２０は、機能デバイス２１０の複数の入出力ポートから出力されるデータをデジタル変調し、外部へと出力する。また、各デジタル復調器６０は、外部から入力されたデータを復調し、機能デバイス２１０の対応するポートに出力する。

ある態様において複数のデジタル変調器２０および複数のデジタル復調器６０は機能デバイス２１０に集積化されてもよい。
別の態様において、複数のデジタル変調器２０および複数のデジタル復調器６０が機能デバイス２１０とは別の半導体基板に、インタフェースモジュール２２０（Ｉ／Ｏモジュール）として集積化されてもよい。

（第２の実施の形態）
図１０は、第２の実施の形態に係るデジタル復調器６０を含む受信回路の構成を示すブロック図である。受信回路は、ＤＵＴ１１０からのデジタル多値変調された被試験信号Ｓｔを試験する。

試験装置１００の受信回路は、デジタル復調器６０、タイミング発生器７０、振幅期待値データ生成部７６、判定部７８を備える。図１０の振幅期待値データ生成部７６および判定部７８は、それぞれ図１のパターン発生器１４およびタイミング発生器１６に対応する。

振幅期待値データ生成部７６は、ＤＵＴ１１０からのデータの期待値（以下、期待値データという）に対応する被変調信号波形を示す振幅期待値データＡＥＤを生成する。

まず、振幅期待値データＡＥＤについて説明する。受信回路においては、被変調信号波形は、仮想的に振幅（レベル）方向に量子化、つまりセグメント化され、さらに時間軸方向にも所定のサンプリングレートでサンプリングされる。振幅セグメントの個数ｎは任意でよいが、回路規模の観点から、ｎは十数個程度、多くても３２個以下が望ましい。その代わりに、サンプリングレートを、キャリア周波数よりも十分に高く、たとえば１６倍、あるいは３２倍以上に設定することが望ましい。

振幅期待値データＡＥＤは、期待値データに対応する被変調信号波形のサンプリング点ごとの振幅が、複数の振幅セグメントＳＥＧ１〜ＳＥＧｎのいずれに属するかを示すデータである。

デジタル復調器６０は、ＤＵＴ１１０からの被試験信号波形Ｓｔを所定のサンプリングレートでサンプリングし、サンプリング点ごとの振幅が、複数の振幅セグメントＳＥＧ１〜ＳＥＧｎのいずれに属するかを示す判定データＤＤを生成する。

判定部７８は、サンプリング点ごとの振幅期待値データＡＥＤと判定データＤＤを比較する。

以上が受信回路の全体構成である。直交復調を行ってベースバンドデータを抽出し、ベースバンドの期待値と比較する従来手法と、実施の形態に係る受信回路の処理は大きく異なっている点に着目すべきである。直交復調を行う代わりに、被試験信号を振幅方向に粗く、時間軸方向に密に、たとえば数ｐｓの時間分解能でサンプリングし、期待値データに応じた振幅期待値データと一致するかを判定する。その結果、キャリア周波数をダウンコンバージョンし、Ｉ成分とＱ成分に分解する処理が不要となるため、高周波アナログ回路が不要となり、フルデジタルで信号処理を行うことができる。

以下、受信回路の詳細な構成例を説明する。

振幅期待値データ生成部７６は、期待値パターン発生器７２および符号化回路７４を含む。
期待値パターン発生器７２は、ＤＵＴ１１０からの期待値データを示す期待値パターンＥＰを生成する。期待値パターンＥＰは、１シンボルに相当するデータであり、１６ＱＡＭの場合４ビットとなる。期待値パターンＥＰのビット数は、変調方式に応じて設定される。

符号化回路７４は、期待値パターンＥＰ［３：０］を符号化する。符号化処理は、以下のように実行される。

１． 期待値パターンＥＰに応じた被変調信号波形をサンプリング点ごとに量子化する。この量子化は仮想的なものであり、符号化回路７４において被変調信号波形が生成されるものではない。

２． 被変調信号波形のサンプリング点ごと振幅レベルが、複数の振幅セグメントＳＥＧ１〜ＳＥＧｎのいずれに属するかを示す振幅期待値データＡＥＤを生成する。

符号化処理は、期待値パターンＥＰの値ごとに予め用意された振幅期待値データＡＥＤをメモリから読み出すことにより行ってもよい。あるいは、数値的な演算処理によって行ってもよい。

デジタル復調器６０は、被試験信号Ｓｔを、振幅期待値データＡＥＤと比較可能な信号形式に変換する。本明細書では、この変換処理を復調と呼んでおり、周波数ミキシングによってベースバンド信号を抽出する一般的な復調処理とは異なっている。

デジタル復調器６０は、多値コンパレータ６２、しきい値レベル設定部６４、ラッチアレイ６６、リタイミング処理部６８を備える。

多値コンパレータ６２は、被試験信号Ｓｔを、複数の振幅セグメントＳＥＧ１〜ＳＥＧｎに応じたしきい値と比較し、複数の判定データＤＤ１〜ＤＤｎを生成する。ｉ（ｉは整数）番目の判定データＤＤｉは、被試験信号Ｓｔがｉ番目の振幅セグメントＳＥＧｉに含まれるかを示すデータである。

しきい値レベル設定部６４は、振幅セグメント数ｎ、入力される被試験信号Ｓｔの電圧範囲やデジタル変調方式に応じて、多値コンパレータ６２のしきい値レベルを設定する。

ラッチアレイ６６は、多値コンパレータ６２から出力される振幅セグメントＳＥＧ１〜ＳＥＧｎごとの判定データＤＤ１〜ＤＤｎを所定のサンプリングタイミングごとにラッチする。サンプリングレートは、被試験信号のキャリア周波数（もしくはシンボルレート）よりも十分に高く設定される。ラッチアレイ６６は、複数の判定データＤＤ１〜ＤＤｎそれぞれを、サンプリングレートのデータを所定のレートにシリアル／パラレル変換する。所定のレートは、シンボルレートであってもよいしその整数倍、または整数分の１であってもよい。パラレル形式の判定データを、ＤＤ１ｐ〜ＤＤｎｐと称する。

リタイミング処理部６８は、後段の判定部７８との同期処理のために、判定データＤＤ１ｐ〜ＤＤｎｐをリタイミング処理し、振幅期待値データＡＥＤのレートと一致させる。

図１１は、図１０のデジタル復調器６０の具体的な構成例を示す回路図である。
多値コンパレータ６２は、セグメントごとに設けられた複数のウィンドウコンパレータＣＭＰ１〜ＣＭＰｎを含む。ｉ番目のウィンドウコンパレータＣＭＰｉは、被試験信号Ｓｔを上側しきい値電圧ＶＩＨｉと比較するハイサイドコンパレータＣＭＰＨｉと、被試験信号Ｓｔを下側しきい値電圧ＶＩＬｉと比較するローサイドコンパレータＣＭＰＬｉと、を含む。

したがって、ｉ番目のセグメントの判定データＤＤｉは、ハイサイドコンパレータＣＭＰＨｉの出力データＤＤｉＨと、ローサイドコンパレータＣＭＰＬｉの出力データＤＤｉＬの２ビットで構成される。

しきい値レベル設定部６４は、Ｄ／Ａコンバータであって、セグメントごとのハイサイド、ローサイドコンパレータＣＭＰＨ、ＣＭＰＬに供給すべきしきい値電圧を生成する。しきい値レベル設定部６４によって多値コンパレータ６２のしきい値レベルが調節される。

なお、隣接する振幅セグメントの上側しきい値電圧ＶＩＨと下側しきい値電圧ＶＩＬが等しい場合、同じ電圧を共有することができる。

ラッチアレイ６６は、デマルチプレクサもしくはシリアルパラレル変換回路として機能し、コンパレータＣＭＰＨ、ＣＭＰＬごとに、複数のラッチ回路Ｌ１〜Ｌｍを備える。ｍはシンボル当たりのサンプリング点の個数であってもよい。複数のラッチ回路Ｌ１〜Ｌｍには、対応するコンパレータＣＭＰＨ（もしくはＣＭＰＬ）の出力信号が入力される。ｉ番目のラッチ回路Ｌｉは、シンボル期間内のｉ番目のサンプリングタイミングにて、対応するコンパレータの出力信号をラッチする。つまり、複数のラッチ回路Ｌ１〜Ｌｍのクロック端子には、互いにサンプリング間隔に応じた位相遅延を有する複数のパルスエッジ列が入力される
ラッチアレイ６６によって、パラレル形式の判定データＤＤ１ｐ〜ＤＤｎｐが生成される。

リタイミング処理部６８は、ラッチ回路ごとに設けられた複数のＦＩＦＯ（First In First Out）を含んでもよい。リタイミング処理部６８によってリタイミングされた判定データＤＤは、後段の判定部７８に供給され、振幅期待値データＡＥＤと比較されて論理判定される。

図１０に戻る。符号化回路７４は、振幅期待値データＡＥＤとともに、サンプリング点の時間間隔を示すタイミングデータＴＤを出力する。タイミング発生器７０は、タイミングデータＴＤに応じた間隔を有する第１パルスエッジ列ＰＥ１を生成する。第１パルスエッジ列ＰＥ１は、図１１の各ラッチ回路Ｌ１〜Ｌｍのクロック端子に供給される。タイミング発生器７０は、第１パルスエッジ列ＰＥ１の周波数および各エッジのタイミングを任意に設定可能に構成される。

符号化回路７４は、振幅期待値データＡＥＤのレートを示すレート設定データＲＡＴＥを出力する。タイミング発生器７０は、レート設定データＲＡＴＥを受け、その値に応じた周波数を有する第２パルスエッジ列ＰＥ２を生成する。リタイミング処理部６８は、ラッチアレイ６６からの複数の判定データＤＤ１ｐ〜ＤＤｎを、第２パルスエッジ列ＰＥ２のタイミングに同期させる。

以上が試験装置１００の受信回路の構成である。続いて試験装置１００の動作を説明する。

図１２は、判定部７８における、振幅期待値データＡＥＤと判定データＤＤの比較処理を概念的に示す図である。図１２において、実線の波形は被試験信号Ｓｔを示す。振幅は複数のセグメントＳＥＧ１〜ＳＥＧｎに分割されている。
セグメントＳＥＧごとに、判定データＤＤが生成される。ｉ番目の判定データＤＤｉは、パルスエッジＰＥ１の各エッジタイミングにおいて、被試験信号Ｓｔがｉ番目のセグメントＳＥＧｉに含まれるか否かを示す。

一点鎖線は、期待されるシンボルの被変調信号波形に応じたウィンドウを示すものであり、振幅期待値データＡＥＤによって定義される。１６ＱＡＭの場合、１６個のシンボルに応じたウィンドウを定義する振幅期待値データＡＥＤが、符号化回路７４から出力される。シンボルごとのウィンドウは、変調方式、グレイコーディングなどの符号化方式、予期される振幅エラー、位相エラーに応じて設定すればよい。

判定部７８は、ウィンドウを定義する振幅期待値データＡＥＤと、判定データＤＤ１〜ＤＤｎを比較する。その結果、被試験信号Ｓｔのシンボルが、期待値と一致するかどうかを判定することができる。

たとえば振幅期待値データＡＥＤは、行が振幅セグメントに、列がサンプリングタイミングに対応したマトリクス状のデータであってもよい。マトリクス状のデータのうち、ウィンドウに囲まれるデータに１を格納し、それ以外のデータに０を格納して生成してもよい。同様に、複数の判定データＤＤ１〜ＤＤｎは、それぞれが列方向にサンプリングタイミングに対応した複数のデータを含み、したがって判定データＤＤ全体として、マトリクス状のデータを形成してもよい。この場合、マトリクス状の振幅期待値データＡＥＤと、マトリクス状の判定データＤＤの対応しあう各ビットを比較することにより、パス／フェイルが判定できる。

パルスエッジＰＥ１ａに示すように、サンプリングタイミングは、ウィンドウの時間幅Ｔｗの中央に１個配置されてもよい。あるいはパルスエッジＰＥ１ｂに示すように、ウィンドウの両端に配置されてもよい。この場合、文字通りのウィンドウ試験を実施することができる。また、ＰＥ１で示されるように、パルスエッジの周波数をなるべく高く設定し、被試験信号Ｓｔを高度にデジタイジングしてもよい。

以上が試験装置１００の動作である。

また、本実施の形態に係る試験装置１００の受信回路には、以下の変形例が認められる。

（第１の変形例）
ラッチアレイ６６は、期待値パターンＥＰの値に応じて、判定データＤＤ１〜ＤＤｎをラッチするタイミングを変化させる。図１１のラッチアレイ６６は、コンパレータＣＭＰＨ、ＣＭＰＬごとに単一、もしくは複数のラッチ回路を含む。

具体的には、以下の処理を行ってもよい。
１． 期待値パターンＥＰに対応する被変調信号波形にもとづいて図１２のウィンドウを定義する。
２． 各ウィンドウに囲まれるセグメントの判定データＤＤを、そのウィンドウに対応するパルスエッジでラッチする。

つまりｉ番目のセグメントＳＥＧｉに対応する判定データＤＤｉを、その判定データＤＤｉが被変調信号波形を包含すべきタイミングでラッチする。ラッチされたすべての判定データが、被変調信号を含む値を示す場合、被変調信号波形がウィンドウに含まれることを意味するから、パス判定がなされる。つまり判定データＤＤそのものが、期待値との比較結果を示すデータとなり、判定部７８での比較処理を省略もしくは簡略化できる。またこの変形例によれば、すべての判定データを同じタイミングでラッチしなくてもよいため、ラッチアレイの構成を簡略化できる。

（第２の変形例）
多値コンパレータ６２は、期待値パターンＥＰの値に応じて、しきい値電圧ＶＩＨ、ＶＩＬの値を変化させる。図１１のラッチアレイ６６は、コンパレータＣＭＰＨ、ＣＭＰＬごとに単一、もしくは複数のラッチ回路を含む。ｉ番目のコンパレータＣＭＰＨｉおよびＣＭＰＬｉに対応するラッチＬｉは、シンボル内のｉ番目のサンプリングタイミングのエッジを受ける。

ｉ番目のコンパレータＣＭＰＨｉ、ＣＭＰＬｉのしきい値電圧ＶＩＨｉ、ＶＩＬｉは、以下のように設定する。
１． 期待値パターンＥＰに対応する被変調信号波形にもとづいて図１２のウィンドウを定義する。

２． ｉ番目のエッジのタイミングに対応するウィンドウの上限レベルをしきい値電圧ＶＩＨｉに、ウィンドウの下限レベルをしきい値電圧ＶＩＬｉに設定する。

第２の変形例においても、ラッチされたすべての判定データが、被変調信号を含む値を示す場合、被変調信号波形がウィンドウに含まれることを意味するから、パス判定がなされる。つまり判定データＤＤそのものが、期待値との比較結果を示すデータとなり、判定部７８での比較処理を省略もしくは簡略化できる。またこの変形例によれば、すべての判定データを同じタイミングでラッチしなくてもよいため、ラッチアレイの構成を簡略化できる。

以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

実施の形態では、試験装置１００とＤＵＴ１１０が信号ラインで接続される場合を説明したが、本発明はこれに限定されない。試験装置１００とＤＵＴ１１０の端子（ポート）間を電気的に接触させずに、図１３に示すように容量結合や誘導結合によって非接触試験することも可能である。たとえば、試験装置１００とＤＵＴ１１０の間でキャリア変調信号が送受信される場合、そのキャリア変調信号の直流成分は無視しうるほど十分に小さいため、試験装置１００とＤＵＴ１１０の間をＡＣ結合させることができる。

本明細書には、特許請求の範囲に記載された技術的思想に加えて、以下の技術的思想が開示されている。

本発明の別の態様は、被試験デバイスからのデジタル多値変調された被試験信号を試験する試験装置に関する。この試験装置は、被試験デバイスからのデータの期待値に対応する被変調信号波形のサンプリング点ごとの振幅が、複数の振幅セグメントのいずれに属するかを示す振幅期待値データを生成する振幅期待値データ生成部と、被試験デバイスからの被試験信号波形をサンプリングし、サンプリング点ごとの振幅が、複数の振幅セグメントのいずれに属するかを示す判定データを生成する復調器と、サンプリング点ごとの振幅期待値データと判定データを比較する判定部と、を備える。

振幅期待値データ生成部は、被試験デバイスからのデータの期待値を示す期待値パターンを生成する期待値パターン発生器と、期待値パターンを、それに対応する被変調信号波形のサンプリング点ごと振幅が複数の振幅セグメントのいずれに属するかを示す振幅期待値データに符号化する符号化回路と、を含んでもよい。

復調器は、被試験信号を複数の振幅セグメントに応じたしきい値と比較して複数の判定データを生成する多値コンパレータと、多値コンパレータからの複数の判定データを、所定のサンプリングタイミングごとにラッチするラッチアレイと、を含んでもよい。

復調器は、ラッチアレイによりラッチされたサンプリング点ごとの複数の判定データを、振幅期待値データと同期させるリタイミング処理部をさらに含んでもよい。

振幅期待値データ生成部は、被試験デバイスからのデータの期待値を示す期待値パターンを生成する期待値パターン発生器と、期待値パターンを、それに対応する被変調信号波形のサンプリング点ごと振幅が複数の振幅セグメントのいずれに属するかを示す振幅期待値データに符号化するとともに、サンプリング点の時間間隔を示すタイミングデータを出力する符号化回路と、を含んでもよい。復調器は、被試験信号を複数の振幅セグメントに応じたしきい値と比較して複数の判定データを生成する多値コンパレータと、多値コンパレータからの複数の判定データを、タイミングデータの値に応じたサンプリングタイミングごとにラッチするラッチアレイと、を含んでもよい。

試験装置は、タイミングデータを受け、当該タイミングデータに応じた間隔を有する第１パルスエッジ列を生成するタイミング発生器をさらに備えてもよい。ラッチアレイは、タイミング発生器からの第１パルスエッジ列を利用して各判定データをラッチしてもよい。

タイミング発生器は、第１パルスエッジ列の周波数および各エッジのタイミングを任意に設定可能に構成されてもよい。

振幅期待値データ生成部は、被試験デバイスからのデータの期待値を示す期待値パターンを生成する期待値パターン発生器と、期待値パターンを、それに対応する被変調信号波形のサンプリング点ごと振幅が複数の振幅セグメントのいずれに属するかを示す振幅期待値データに符号化するとともに、振幅期待値データのレートを示すレート設定データを出力する符号化回路と、を含んでもよい。復調器は、被試験信号を複数の振幅セグメントに応じたしきい値と比較して複数の判定データを生成する多値コンパレータと、多値コンパレータからの複数の判定データを、所定のサンプリングタイミングごとにラッチするラッチアレイと、ラッチアレイによりラッチされたサンプリング点ごとの複数の判定データを、前記レート設定データの値に応じたタイミングでラッチし、振幅期待値データと同期させるリタイミング処理部と、を含んでもよい。

試験装置は、レート設定データを受け、当該レート設定データに応じた周波数を有する第２パルスエッジ列を生成するタイミング発生器をさらに備えてもよい。リタイミング処理部は、ラッチアレイからの複数の判定データを、第２パルスエッジ列のタイミングに同期させてもよい。

多値コンパレータは、しきい値レベルが調節可能に構成されてもよい。
多値コンパレータのしきい値レベルを調節可能とすることにより、さまざまなデジタル多値変調方式に対応することができる。あるいは、被試験デバイスからのデータを受信するデバイスをエミュレートすることができる。

本発明の別の態様は、被試験デバイスからのデジタル多値変調された被試験信号を試験する方法に関する。この試験方法は、被試験デバイスからのデータの期待値に対応する被変調信号波形のサンプリング点ごとの振幅が、複数の振幅セグメントのいずれに属するかを示す振幅期待値データを生成するステップと、被試験デバイスからのデータに対応する被試験信号波形をサンプリングし、サンプリング点ごとの振幅が、複数の振幅セグメントのいずれに属するかを示す判定データを生成するステップと、サンプリング点ごとの振幅期待値データと判定データを比較するステップと、を備える。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

本発明は、半導体デバイスの試験に利用できる。

Claims (12)

1. 被試験デバイスにデジタル多値変調された試験信号を供給する試験装置であって、
   送信すべき試験データを生成するパターン発生器と、
   前記試験データに対応する被変調信号波形を示すデータを、所定期間を単位として、当該所定期間内の複数のサンプリング点ごとの複数の振幅データとして並列的に生成する符号化回路と、
   前記符号化回路により生成される前記複数の振幅データを受け、各振幅データを対応するサンプリングタイミングでラッチし、順次出力するデータレート設定部と、
   前記データレート設定部から順次出力される振幅データを受け、その値に応じたレベルを有する試験信号を生成する多値ドライバと、
   を備えることを特徴とする試験装置。
2. 前記符号化回路は、前記振幅データとともにサンプリング点の時間間隔を示すタイミングデータを出力し、
   前記データレート設定部は、前記タイミングデータの値に応じたサンプリングタイミングごとに、前記振幅データをラッチすることを特徴とする請求項１に記載の試験装置。
3. 前記タイミングデータを受け、前記所定期間を周期とする複数のパルスエッジ列であって、それぞれが前記タイミングデータに応じた位相遅延を有する複数のパルスエッジ列を生成するタイミング発生器をさらに備え、
   前記データレート設定部は、前記タイミング発生器からの複数のパルスエッジ列を利用して各振幅データをラッチすることを特徴とする請求項２に記載の試験装置。
4. 前記タイミング発生器は、前記パルスエッジ列の周波数および各エッジのタイミングを任意に設定可能に構成されることを特徴とする請求項３に記載の試験装置。
5. 前記多値ドライバは、その出力レベルが調節可能に構成されることを特徴とする請求項１から４のいずれかに記載の試験装置。
6. 前記多値ドライバは、Ｎビット（Ｎは整数）の振幅データを差動形式で受けるＭ値（Ｍ＝２^Ｎ）のドライバであって、Ｎ個の差動増幅器を含み、各差動増幅器はそれぞれ、
   前記振幅データの各ビットが差動形式で入力される差動対と、
   前記差動対をバイアスするテール電流源と、
   前記差動対に対する出力負荷回路と、
   を含み、Ｎ個の差動増幅器の出力負荷回路は共有されており、
   Ｎ個の差動増幅器のテール電流源により生成されるテール電流は、独立に制御可能に構成されることを特徴とする請求項５に記載の試験装置。
7. 前記多値ドライバの出力信号をフィルタリングするフィルタを更に備えることを特徴とする請求項１から６のいずれかに記載の試験装置。
8. 前記所定期間は、１シンボル時間の整数倍または整数分の１であることを特徴とする請求項１から６のいずれかに記載の試験装置。
9. 前記所定期間は、キャリア信号の周期の整数倍または整数分の１であることを特徴とする請求項１から６のいずれかに記載の試験装置。
10. デジタル多値変調された被変調信号を生成する変調器であって、
    送信すべきデータに対応した被変調信号波形を示すデータを、所定期間を単位として、当該所定期間内の複数のサンプリング点ごとの複数の振幅データとして並列的に生成する符号化回路と、
    前記符号化回路により生成される前記複数の振幅データを受け、各振幅データを対応するサンプリングタイミングでラッチし、順次出力するデータレート設定部と、
    前記データレート設定部から順次出力される振幅データを受け、その値に応じたレベルを有する被変調信号を生成する多値ドライバと、
    を備えることを特徴とする変調器。
11. 複数の入出力ポートを有する機能デバイスと、
    前記機能デバイスの入出力ポートから出力されるデータをデジタル変調し、外部へと出力する複数の請求項１０に記載の変調器と、
    を備えることを特徴とする半導体装置。
12. デジタル多値変調された被変調信号を生成する変調方法であって、
    送信すべきデータを生成するステップと、
    前記データに対応した被変調信号波形を示すデータを、所定期間を単位として、当該所定期間内の複数のサンプリング点ごとの複数の振幅データとして並列的に生成するステップと、
    前記複数の振幅データのそれぞれを、対応するサンプリングタイミングでラッチし、シリアル形式のデータに変換するステップと、
    シリアル形式の振幅データの値に応じたレベルを有する被変調信号を生成するステップと、
    を備えることを特徴とする変調方法。

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