WO2003104826A1 - 半導体試験装置 - Google Patents

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WO2003104826A1
WO2003104826A1 PCT/JP2003/007315 JP0307315W WO03104826A1 WO 2003104826 A1 WO2003104826 A1 WO 2003104826A1 JP 0307315 W JP0307315 W JP 0307315W WO 03104826 A1 WO03104826 A1 WO 03104826A1
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signal
data
information
timing
phase difference
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正俊 大橋
岡安　俊幸
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株式会社アドバンテスト
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    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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    • G01R31/317—Testing of digital circuits
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    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
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    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31922—Timing generation or clock distribution

Definitions

  • the present invention relates to a semiconductor test apparatus for testing a device under test (DUT) that outputs a differential clock signal.
  • the present invention relates to a semiconductor test apparatus for testing a cross point of one differential clock signal CLK output from a DUT and a relative phase difference with respect to another data signal DATA output from the DUT.
  • a reference clock is output in synchronization with data read-out, and the reference clock is used as a reference in a semiconductor device used for data transfer. It solves a test method that determines a failure based on the phase difference between the cook and the data.
  • the cross point of the differential clock signal CLK cannot be specified, the quality of the relative phase difference between other signals cannot be determined accurately.
  • Fig. 6 (a) shows the principle circuit connection for high-speed data transfer between two devices on a circuit board or the like in synchronization with a differential clock output as a balanced signal.
  • ECL or LVDS Used for differential transmission.
  • the differential clock signal CLK (positive clock signal CLKP, negative clock signal CLKN) is output from the differential driver DR 1 of the device 1 and supplied to the differential receiver RCV 2 of the device 2 via the transmission line.
  • one or more data signals D ATA synchronized with the clock are supplied from the flip-flop FF 1 of the device 1 to the input terminal of the flip-flop FF 2 of the device 2, and the differential receiver RCV This is an example of being used after being retimed by the clock according to 2.
  • differential clock signals have variations in output amplitude due to manufacturing variations of ICs, and phase shift between differential signals due to circuit configuration.
  • the differential clock signal and the data DATA may include some jitter components or generate common mode noise.
  • device 1 to be the device under test is required to output the clock and data in a specified phase relationship.
  • the semiconductor test equipment is required to be able to determine whether the output is in a specified phase relationship between the differential feedback signal and the data DATA and determine the quality.
  • the differential driver DR1 can also turn off the output and control it to a high-impedance state, so it is necessary to be able to test this.
  • Fig. 6 (b) shows a single-ended (unbalanced) type for receiving the positive clock signal CLKP and the negative clock signal CLKN, which are the differential clock signals output from the DUT.
  • This is the main part of the semiconductor test equipment configured to include the comparator CP.
  • the semiconductor test equipment since the semiconductor test equipment needs to measure each of the differential clock signals output from the DUT, it is configured to receive the signals individually with a 2-channel single-ended comparator CP. The reason for this is, for example, that there is a test item when the differential clock signal of the DUT is in the high-impedance state (Hi-Z mode), and it is necessary to be able to test this.
  • a first comparator CP receives one positive clock signal CLKP, converts it into a logic signal at a predetermined threshold 'level Vref, and then receives this signal by a timing comparator TC to obtain a strobe at a desired timing.
  • a pass / fail judgment is made based on the signal held by the signal STRB.
  • the second comparator CP also receives the other negative feedback signal CL KN, converts it into a logic signal at a predetermined threshold level Vre e, and then converts this into a timing signal. Based on the signal received by the comparator TC and held by the strobe signal STRB at the desired timing, pass / fail judgment is performed on the single-ended signal of the individual input.
  • the cross point of the clock signal (point A in Fig. 7) is the threshold of the intermediate voltage, which is 1/2 the amplitude.
  • the voltage may be converted into a logic signal.
  • Fig. 7 (c) shows the simultaneous measurement of both the differential clock signal CLK and the data signal DATA, and the simultaneous measurement of both signals due to inter-signal interference noise / power noise etc. This is the case where the phase changes. In this case, the instantaneous relative phase difference ⁇ between the two signals is small. It is necessary to measure the instantaneous phase difference ⁇ 1 to determine whether the phase is within the normal phase range.
  • FIG. 7 (d) shows the case where simultaneous measurement of both the differential clock signal CLK and the data signal DATA results in a phase change between the two signals due to the jitter factor.
  • the instantaneous relative phase difference ⁇ f between the two signals becomes large. It is necessary to measure the instantaneous phase difference ⁇ : f2 due to the above-mentioned jitter factor, and determine whether the phase is within a normal phase range. Thus, it is necessary to determine the pass / fail by measuring the relative phase difference between the two signals at the same time.
  • the problem to be solved by the present invention is to apply a two-channel single-ended comparator CP to measure and specify the cross-point timing of one differential clock signal output from the DUT. And a semiconductor test apparatus capable of measuring the timing of the other data signal DATA output from the DUT and determining the relative phase difference between the two signals, thereby realizing good device pass / fail judgment. That is.
  • Another object of the present invention is to provide a semiconductor test apparatus capable of accurately measuring and finding a cross point of a differential clock signal output from a DUT by applying a two-channel single-ended comparator CP.
  • FIGS. 4 and 1 show a solution according to the present invention.
  • a differential signal timing measuring means for outputting crosspoint information Tcross obtained by measuring a crosspoint timing of one differential output signal output from a device under test (DUT).
  • DUT device under test
  • a non-differential signal timing measuring means for example, a data measuring section 300 for outputting data change point information Tdata obtained by measuring a transition timing to be shifted;
  • Phase difference calculation means (eg, phase difference) that outputs a phase difference ⁇ ⁇ obtained by calculating a relative phase difference between the cross-point information Tcross obtained by simultaneously measuring both output signals and the data change point information Tdata.
  • Pass / fail judgment means for judging pass / fail based on the phase difference ⁇ , and judging pass / fail of the relative phase relationship of the DUT based on a predetermined upper threshold and / or lower threshold.
  • a pass / fail determination unit 500 for judging pass / fail based on the phase difference ⁇ , and judging pass / fail of the relative phase relationship of the DUT based on a predetermined upper threshold and / or lower threshold.
  • a semiconductor test apparatus comprising the above.
  • the cross-point timing of one differential signal output from the DUT is measured and specified by applying the two-channel single-ended comparator CP, and the other is output from the DUT.
  • FIG. 13 shows a solution according to the present invention.
  • the first differential signal that outputs the first cross-point information Tcross obtained by measuring the timing of the cross point of one of the first differential output signals output from the device under test (DUT)
  • a timing measuring means for example, a cross point measuring section 600
  • a second differential signal timing measuring means for outputting second cross point information Tcross obtained by measuring the cross point evening of the other second differential output signal output from the DUT ( For example, a cross point measuring section 600) is provided, and the relative position between the first cross point information Tcross and the second cross point information Tcross obtained by simultaneously measuring both differential output signals is provided.
  • a phase difference calculating means for example, a phase difference calculating section 400 for outputting a phase difference ⁇ obtained by obtaining a phase difference is provided, and a predetermined upper limit threshold value and a lower limit value corresponding to the DUT for performing pass / fail determination are set.
  • a pass / fail judging unit for example, pass / fail judging unit 500 for judging pass / fail of the DUT by receiving the phase difference ⁇ based on the threshold value or one of the threshold values;
  • FIG. 4, FIG. 5, and FIG. 1 show a solution according to the present invention.
  • a first transition information measuring means for example, a first transition time information collecting means 100 # 1 for outputting two timing information converted into code data after sampling measurement based on the signal;
  • a second transition information measuring means for example, a second transition time information collecting means 100 # 2 for outputting timing information of two points converted into code data after performing sampling measurement based on
  • Cross-point calculation means for example, a cross-point calculation unit 200 for specifying, as cross-point information Tcross, a position where the two straight lines intersect with a second straight line passing between the timing information of the points;
  • the data signal D Data transition time information collection means (for example, a data measurement unit 300) for outputting the change point information Tdata converted into a code data indicating either ATA rising or falling timing information is provided.
  • phase difference calculating unit for example, a phase difference calculating unit 400 for obtaining and outputting the phase difference ⁇ ;
  • a quality judgment means for example, a quality judgment unit 500 0 for receiving the phase difference ⁇ and judging whether or not the phase difference is within the specification of the phase difference with respect to the DUT type is provided.
  • a semiconductor test apparatus that is a feature.
  • FIGS. 4 and 1 show a solution according to the present invention.
  • the device under test is a device that outputs a differential output signal (for example, a positive clock signal and a negative clock signal) and at least one data signal DA ⁇ synchronized therewith,
  • a differential output signal for example, a positive clock signal and a negative clock signal
  • DA ⁇ data signal
  • the positive and negative differential output signals output from the DUT cross each other.
  • the transition waveform of one of the differential output signals is converted to a logic signal at a predetermined low-level and high-level two-point threshold level that generates a cross point, and then a polyphase strobe signal of known timing
  • the first transition information measuring means (for example, the first transition time information collecting means 10) which outputs the first timing information T1 and the second evening timing information T2, which have been sampled and converted into code data based on the 0 # 1)
  • the second transition information measuring means (for example, the second transition time information collecting means 1) which outputs the third evening information T3 and the fourth evening information T4, which are sampled and converted to code data based on the signal. 0 0 # 2)
  • a data transition time information collecting means for example, a data measuring section 300 for outputting data transition point information Tdata converted into a code data indicating a fall timing is provided, and the cross-point information Tcross and the data are provided.
  • Phase difference calculation means for example, a phase difference calculation section 400 for obtaining and outputting a relative phase difference ⁇ with the change point information Tdata.
  • the pass / fail judgment unit for example, pass / fail judgment unit for judging whether or not the phase difference for the DUT type is within the specification (for example, the maximum phase difference Tmax and the minimum phase difference Tmin). 5 0 0)
  • FIG. 5 shows a solution according to the present invention.
  • a first transition information measuring means for example, a first transition time information collecting means 100 # 1 for outputting timing information of two points converted into a code data after performing sampling measurement based on the
  • a predetermined threshold level where two points are measured before and after the cross point with respect to the transition waveform of the other signal in the differential output signal.
  • a polyphase strobe with known timing A second transition information measuring means (for example, second transition time information collecting means 100 # 2) for outputting two timing information converted into code data after sampling measurement based on the signal;
  • Cross-point calculation means for example, a cross-point calculation unit 200 for specifying the position where the intersections occur as cross-point information Tcross;
  • the cross point of the differential signal can be accurately specified.
  • FIG. 1 shows a solution according to the present invention.
  • transition information measuring means for example, the first transition time information collecting means 100 # 1, the second transition time information collecting means 100 # 2 generates the first evening timing information T1.
  • a second analog comparator CP that includes a first analog comparator CP 1 and a first polyphase storage unit 10 and a first edge detector 52 that generates the second timing information T 2. 2 and a second polyphase strobe means 10 and a second edge detection unit 51,
  • the first analog comparator CP1 receives a signal output from the DUT and converts the logic signal converted into a logic signal at a predetermined bit level VOL into a first polyphase strobe means.
  • the first edge detection section 52 receives a plurality of m-bit mouth-to-mouth hold signals LD # i and outputs m-bit input to n-bit based on an edge select signal S2 for selecting a rising or falling edge direction.
  • a data encoder that outputs the first timing information T1 encoded and converted to
  • the second analog comparator CP2 receives the signal output from the DUT and supplies a logic signal converted to a logic signal at a predetermined high level VOH to the second polyphase strobe means 10.
  • the second polyphase strobe means 10 is based on the second analog comparator CP2.
  • the multi-level multi-phase strobe signal with a small phase difference is generated internally in response to the logical signal, and the logical signal is sampled by the generated multi-phase multi-phase strobe signal. HD #i.
  • the second edge detector 51 receives the m-bit high-side hold signal HD # i and converts the m-bit input to the n-bit output based on the edge select signal S2 for selecting the rising or falling edge direction.
  • the semiconductor test apparatus described above is a data encoder that outputs encoded second timing information T2.
  • FIG. 1 shows a solution according to the present invention.
  • One mode of the data transition time information collecting means is an analog comparator that generates timing information T1, polyphase strobe means 10, a first edge detecting section, and a second phase detecting section.
  • the analog comparator receives the data signal DATA of the non-differential signal output from the DUT and converts it into a logic signal at a predetermined threshold level Vref. To supply the signal to the polyphase strobe means 10.
  • the polyphase strobe means 10 receives a logic signal from the analog comparator, generates a plurality of m multiphase strobe signals having a small phase difference internally, and performs logic based on the generated m multiphase strobe signals.
  • a plurality of m-bit hold signals D # i (where i l to m), each of which is sampled, is output.
  • the first edge detection unit receives a plurality of m-bit hold signals D # i and rises. One of the rising edges of an m-bit input converted to an n-bit output based on an edge select signal S2 for selecting a rising edge direction.
  • This is a data encoder that outputs timing information T dh on the
  • the second edge detector receives a plurality of m-bit hold signals D # i, and based on an edge select signal S2 for selecting a falling edge direction, converts the m-bit input into an n-bit output using the other rising edge.
  • a data encoder that outputs falling timing information T d 1
  • the multiplexer 350 receives the timing information T dh on one rising side and the timing information T d1 on the other falling side to select a data edge.
  • the semiconductor test apparatus is characterized in that one of them is selected based on the edge selection signal S3 and is output as data change point information Tdata.
  • FIG. 12 shows a solution according to the present invention.
  • One aspect of the data transition time information collecting means includes an analog comparator for generating timing information T1, polyphase strobe means 10 and an edge detecting section,
  • the analog comparator receives the non-differential signal DATA of the non-differential signal output from the DUT and supplies a logic signal converted to a logic signal at a predetermined threshold 'level Vref to the polyphase strobe means 10. Things,
  • the polyphase strobe means 10 receives a logic signal from the analog comparator, generates a plurality of m multiphase strobe signals having a small phase difference internally, and performs logic based on the generated m multiphase strobe signals. It outputs a plurality of m-bit hold signals D # i, each of which is sampled.
  • the edge detector receives a plurality of m-bit hold signals D # i and outputs n-bit m-bit input based on the data edge selection signal S3 that selects the rising edge or the falling edge in the edge direction.
  • the semiconductor test device described above is a data encoder that outputs data change point information Tdata obtained by encoding conversion.
  • FIGS. 3 and 5 show a solution according to the present invention.
  • One aspect of the above-described crosspoint calculation means is that the first timing information obtained by the first transition information measurement means is T1, the second timing information is T2, and the second timing information is obtained by the second transition information measurement means.
  • the third timing information is T3 and the fourth timing information is T4
  • Tc ⁇ (T 2xT4) one (T lxT 3) ⁇ / ⁇ (T 2 -T 1) + (T4 -T 3) ⁇
  • Tcross cross-point information
  • FIG. 11 shows a solution according to the present invention. Is shown.
  • One embodiment of the cross-point calculation means includes a cross-point conversion memory 250 for data conversion,
  • the first timing information obtained by the first transition information measuring means is T1
  • the second timing information is T2
  • the third timing information obtained by the second transition information measuring means is T3
  • the fourth timing information is T4
  • the cross-point conversion memory 250 stores the cross-point information Tcross corresponding to the above-described arithmetic processing in the memory in advance, and supplies the timing information Tl, ⁇ 2, ⁇ 3, ⁇ 4 data to the address input terminal.
  • the readout data read by the address is output as crosspoint information Tcross.
  • FIG. 3 shows a solution according to the present invention.
  • phase difference calculating means As one mode of the phase difference calculating means, the cross point information Tcross from the cross point calculating means and the data change point information Tdata from the data transition time information collecting means (for example, the data measuring section 300) are received, A relative phase difference ⁇ calculated from the difference between the two is output, or a phase difference ⁇ obtained by further adding a predetermined offset amount (offset time Toffset) to the phase difference ⁇ is output.
  • offset time Toffset offset amount
  • FIG. 3 shows a solution according to the present invention.
  • the relative phase difference ⁇ T from the phase difference calculation means is received, and the pass / fail judgment of the DUT is performed within a permissible range of a predetermined maximum phase difference Tmax to a minimum phase difference Tmin.
  • the semiconductor test apparatus described above is characterized by performing a pass / fail judgment of the DUT based on whether or not (for example, pass / fail judgment section 500).
  • FIG. 10 shows a solution according to the present invention.
  • a pass / fail judgment control means is added to the above-mentioned cross point calculation means and pass / fail judgment means.
  • the pass / fail judgment control means includes four points of first timing information T output from the transition information measuring means (for example, the first transition time information collecting means 100 # 1, the second transition time information collecting means 100 # 2). l, the second timing information ⁇ 2, the third timing information ⁇ 3, and the fourth timing information ⁇ 4, when at least one of the data values is “0”, a normal crosspoint is not measured.
  • the data error signal Derr is generated from the cross point calculating means, and the pass / fail judgment means includes internal control means for not performing the pass / fail judgment when receiving the data error signal Derr.
  • FIG. 9 shows a solution according to the present invention.
  • a first transition information measuring means for example, first transition time information collecting means 100 # 1 for outputting the second evening timing information T2;
  • the second transition information measuring means (for example, the second transition time information collecting means 1) which outputs the third evening information T3 and the fourth evening information T4 which have been sampled and converted into code data based on the 0 0 # 2)
  • the data signal D AT A After receiving the data signal D ATA output from the DUT and converting it to a logic signal at a predetermined threshold level Vref, the data signal D AT A Outputs data change point information Tdata converted to code data indicating the rise or fall timing.
  • Data transition time information collecting means for example, data measuring section 300
  • Edge data storage means for example, edge data storage memory 700 having a predetermined storage capacity for measuring and storing the timing information of a single point and the timing information of one point measured by the data transition time information collecting means a plurality of times.
  • the data contents of the edge data storage means are read out, and the relative phase difference ⁇ between the cross point information Tcross calculated by calculating the cross point by software and the data change point information Tdata is calculated.
  • the above-mentioned arithmetic processing is performed a number of times corresponding to the number of measurements.
  • Bovine comprising a cross-point calculation and quality determination processing unit (e.g., the cross point calculating Roh phase difference calculation / quality judgment processing section 6 5 0), there is a semiconductor testing apparatus according to Toku ⁇ by comprising more.
  • FIG. 9 shows a solution according to the present invention.
  • the amount of change in the phase difference ⁇ at the plurality of points is obtained, and A semiconductor test apparatus characterized by adding a function of specifying the amount of jitter in the above.
  • the present invention may be embodied as other practical means by appropriately combining the respective element means in the above-described solving means as required. Further, the reference numerals given to the respective elements correspond to the reference numerals shown in the embodiments of the invention, but are not limited thereto, and other practical equivalents are applied. It may be used as a means.
  • Fig. 1 shows the requirements of a semiconductor test device for receiving a differential clock signal output from the DUT and a single-ended data signal DATA and determining the relative phase difference between them to determine pass / fail.
  • 3 is an example of a unit block configuration.
  • FIG. 3 is a specific internal configuration example of the cross point calculation unit 200.
  • Fig. 4 shows the reference timing signal which is the same as the strobe signal STRB 1 to 3 18 4
  • FIG. 9 is a simple timing diagram showing timing information T1 to T4 and Tdh, which are assumed to be generated at 0.
  • FIG. 5 is an explanatory diagram for calculating the cross point information Tcross.
  • Fig. 6 shows the basic circuit connection for high-speed data transfer synchronized with a differential clock between two devices on a circuit board, etc., and the differential clock signal output from the DUT. This is the main part of the semiconductor test equipment that has a single-ended comparator CP to receive the positive clock signal CLKP and the negative clock signal CL KN.
  • Figure 7 shows the crosspoints in the case of an ideal differential signal, the cross points in the actual differential signal example, and the jitter in both the differential peak signal CLK and the data signal DATA. It is a figure explaining the common mode change and the negative phase change accompanying the evening factor etc.
  • FIG. 8 is a timing chart showing an example when the pulse width is narrow.
  • Fig. 9 shows a semiconductor test device that uses a differential clock signal output from the DUT and a single-ended data signal DATA to determine the relative phase difference between the two to determine pass / fail. It is another example of a main part block configuration.
  • FIG. 10 shows a semiconductor test apparatus in which a differential clock signal output from the DUT and a single-ended data signal DATA are received and the relative phase difference between them is determined to determine pass / fail.
  • 12 is a block diagram showing still another example of a main part.
  • Fig. 11 shows a semiconductor test apparatus in the case of receiving a differential clock signal output from the DUT and a single-ended data signal DATA to determine the relative phase difference between the two to determine pass / fail.
  • Fig. 13 is a block diagram showing still another example of a main part block configuration.
  • FIG. 12 shows another example of the configuration of the data measuring section 300.
  • FIG. 13 shows another configuration example in which a pass / fail judgment is made by obtaining a relative phase difference between two systems of differential signals.
  • Fig. 1 is a block diagram of the main part of a semiconductor test device that receives a differential clock signal output from the DUT and a single-ended data signal DATA and obtains the relative phase difference between them to determine pass / fail. It is an example.
  • the overall configuration of the semiconductor test apparatus is described in Japanese Patent Application No. 2000-178917, and a description thereof will be omitted.
  • This component includes the first transition time information collecting means 100 # 1, the second transition time information collecting means 100 # 2, the third transition time information collecting means 100 # 3, the multiplexer 350, and the cross point calculation.
  • a section 200, a phase difference calculating section 400, and a pass / fail determination section 500 are provided.
  • the data measuring section 300 is composed of the third transition time information collecting means 100 # 3 and the multiplexer 350.
  • the first transition time information collection means 100 # 1 receives one positive clock signal C LKP of one of the differential clock signals output from the DUT, and receives two thresholds on the high side and the mouth side. 'After converting to a logic signal at levels V ⁇ H and VOL, the timing information before and after the transition of the logic signal is measured with the polyphase STB based on the strobe signals STRB2 and STRB1, respectively, and the It generates and outputs timing information T 2 and T 1 converted into one-time data.
  • This internal element includes high-side multi-phase strobe means 21, low-side multi-phase strobe means 22, and edge detection units 51 and 52.
  • the high-side polyphase strobe means 21 samples the logic signal converted to a logic signal at the high-side threshold 'level VOH at the m-point individual timing by the polyphase STB (polyphase strobe signal) based on the strobe signal STRB2. And outputs the m-bit high-side hold signal HD # l to HD # m.
  • An internal configuration example includes a comparator CP 2 and a polyphase strobe means 10. This will be described with reference to the timing chart of FIG. FIG. 4 is a simple timing chart showing timing information T1 to T4 and Tdh when the strobe signals STRB1 to STRB4 are generated at the same reference timing T0.
  • the polyphase strobe means 10 receives a single strobe signal STRB2 from a timing generator TG (not shown) and performs a small delay in time series to shift the polyphase STB at point m (FIG. 4A). ), And the generated m-point polyphase STBs sample the logic signal CP 2 s output from the comparator CP 2 with m timing comparators TC, respectively. It outputs the high side hold signals HD # l to HD # m.
  • m for example, 16 points and 32 points are applied.
  • the strobe signal STRB 2 and the individual polyphase STBs can be set to a known strobe timing by performing calibration. Further, generation of the strobe signal STRB 2 can be controlled by moving it to an arbitrary timing. Therefore, as shown in Fig. 4, although the polyphase STB is in a finite section, the positive clock signal CLKP moves the strobe signal STRB 2 to a position before and after the high-side threshold 'level VOH, and sampling is performed. It is possible to
  • the circuit configuration example shown in Fig. 2 (b) is an example of realizing the above operation.
  • One of the circuit configurations detects the rising or falling transition of the time series data and outputs the result with the six AND gates at the inverting input terminal.
  • the rising edge or falling edge is selected and output by the three multiplexers and the edge select signal S2, and these three bits of detected data are converted to 2-bit code data by the priority encoder. Output as information T2.
  • both the rising side and the falling side of the positive clock signal CLKP may exist.
  • the target code data can be generated without any problem.
  • the low-side polyphase strobe means 22 shown in FIG. 1 is the same as the above-mentioned eight-side polyphase strobe means 21, and has a logic value converted into a logical signal at the threshold 'level VOL on the side of the mouth.
  • the strobe signal STRB 1 and the strobe signal STRB 2 may be shared by one strobe signal.
  • the edge detection unit 52 is the same as the above-described edge detection unit 51, and has a function of selecting a rising edge or a falling edge, and converts timing information obtained by converting an m-bit input into an n-bit code data. Output T1.
  • the second transition time information collecting means 100 # 2 is the first transition time information collecting means described above.
  • the timing information T 3 and T 4 which are each measured by a polyphase STB based on RB4 and converted into code data serving as time information, are generated and output.
  • the third transition time information collecting means 100 # 3 is almost the same as the first transition time information collecting means 100 # 1 described above, and receives the data signal DATA output from the DUT. Then, as shown in the timing diagram at the bottom of Fig. 4, after converting to a logic signal at the intermediate threshold 'level Vref, the measurement is performed using the polyphase STB based on the strobe signals STRB5 and STRB6, and the time is measured. It generates and outputs evening information Tdh and Td1 converted to information code data.
  • the strobe signals STRB5 and STRB6 and the strobe signals STRB1 to STRB4 may have an offset time Toffset shown in FIG. 4 with respect to the reference timing T0. However, the offset time Toffset is known time information because each of the strobe signals STRB1 to STRB6 has a known timing.
  • this internal component is composed of one polyphase strobe means shown in FIG. 10 may be provided so that the output signal is shared and supplied to both the edge detection unit 51 and the edge detection unit 52.
  • the data measuring unit 300 composed of the third transition time information collecting means 100 # 3 and the multiplexer 350 described above converts a signal converted into a logical signal at the same threshold level Vref into a single polyphase STB. Since sampling is sufficient, the data measuring unit 300 can be configured as shown in another configuration example of FIG. That is, it can be realized by the high-side multi-phase strobe means 21 and the edge detection unit 51. That is, the one high-side polyphase strobe means 21 converts the logic signal into a logic signal at the threshold 'level Vref, and supplies the hold signals D # 1 to D # m output from this to the edge detection unit 51, It outputs data transition point information Tdata of the rising edge or the falling edge selected based on the edge selection signal S3. In this configuration example, it can be configured at a lower cost.
  • the multiplexer 350 shown in FIG. 1 is a 2-input, 1-output data selector having an n-bit width, and the rising edge generated by the third transition time information collecting means 100 # 3 according to the data edge selection signal S3.
  • the data change point information Tdata obtained as a result of selecting one of the timing information Tdh and the falling edge timing information Td 1 is supplied to the phase difference calculation unit 400.
  • the cross point calculation unit 200 calculates the cross point based on the timing information Tl, ⁇ 2 of the two points on the positive clock signal CLKP side obtained above and the timing information ⁇ 3, ⁇ 4 of the two points on the negative clock signal CLKN side. Is what you do. About this This will be described with reference to FIG. 5 which is a diagram for explaining the calculation of the cross point information Tcross.
  • the calculation is performed on the assumption that the waveform changes substantially linearly.
  • FIG. 3 shows an example of a specific internal configuration of the cross point calculation section 200.
  • two multipliers, three subtractors, one adder, and one divider are provided in correspondence with the above arithmetic expression.
  • the desired cross point information Tcross of the ⁇ bit is supplied to the phase difference calculator 400.
  • the DUT sampling measurement period is also measured at a period longer than the corresponding period.
  • DUT can be evaluated practically, for example, by repeating sampling measurement and PAS S / FAIL judgment several thousand times or more.
  • the phase difference calculation section 400 shown in FIG. 1 calculates a relative phase difference ⁇ between the cross point of the differential clock signal CLK and the data signal DATA. That is, upon receiving the cross point information Tcross and the data change point information Tdata determined above, the phase difference ⁇ between the two is calculated and supplied to the pass / fail determination unit 500. In the actual measurement of the semiconductor test equipment, the strobe signal at the individual timing is used, so the offset time Toffset, which is the time difference between the strobe signals, is added to calculate the phase difference ⁇ . Therefore, the phase difference ⁇ is
  • the offset time Toffset differs depending on the standard of the DUT type, it can be a positive value, a negative value, or a zero value.
  • the pass / fail judgment unit 500 judges as PASSS if the phase difference is within the standard of the DUT type, and judges as FAIL if out of range. That is, based on the maximum phase difference Tmax and the minimum phase difference Tmin which are the specifications of the DUT, The phase difference ⁇ ⁇ is compared, and if Tmin ⁇ AT Tmax, it is judged as PASS, otherwise, it is judged as FAIL.
  • the cross point of the differential clock signal CLK at the same measurement time is specified, and the phase difference between the cross point and the data signal DATA is obtained.
  • a relative phase difference between the two signals based on the cross point of the differential clock signal CLK is provided. This provides an excellent advantage that the quality can be determined accurately. Of course, even if there is instantaneous jitter or fluctuation between the two signals, it is possible to accurately judge the quality.
  • a specific example of testing the phase difference under the signal conditions of one-channel differential clock signal CLK and one-channel data signal DATA was described. May be applied to the above signal conditions.
  • a pass / fail judgment is made by obtaining a relative phase difference between two systems of differential signals shown in FIG. This is because the cross-point measurement unit 600 shown in Fig. 1 is provided with two systems so that the phase difference between the two systems can be tested. The quality of the phase difference can be determined.
  • a plurality of data measurement units 300 for measuring the data signal DATA shown in the configuration example of FIG. 1 are provided, and a corresponding phase difference calculation unit 400 and a pass / fail judgment unit 5 are provided. By setting it to 0, it is possible to judge the pass / fail of the relative phase difference with respect to the data signals DATA of multiple systems at once.
  • the differential signal such as the differential clock signal CLK to be tested is usually a specific signal of about one channel or several channels. It is sufficient that the number of channels provided in the above-described configuration is such that the number of channels corresponding to the DUT is provided.
  • the data of multiple channels is correspondingly tested.
  • An evening measurement section 300, a phase difference calculation section 400 corresponding to the data measurement section 300 for the plurality of channels, and a pass / fail judgment section 500 may be provided.
  • FIG. 9 Another configuration example shown in FIG. 9 can be realized. This eliminates the cross point calculation unit 200, the phase difference calculation unit 400, and the pass / fail judgment unit 500 in FIG. 1, and replaces it with the edge data storage memory 700, the address generation unit 62, and the like. This is a configuration example in which a cross point calculation Z phase difference calculation Z pass / fail judgment processing unit 650 is additionally provided.
  • the edge data storage memory 700 is a memory having a desired capacity, and collectively stores timing information T1 to T4 and data change point information Tdata every time a sampling measurement is performed. As a result, a large number of sampling measurement results can be stored.
  • the address generator 620 is for generating an address to the memory, generates an address signal whose address value is +1 by the INC signal and supplies it to the edge data storage memory 700 at every sampling measurement.
  • Cross point calculation / phase difference calculation The Z pass / fail judgment processing section 650 is for calculating and judging the cross point by software, and sequentially reads the edge data stored in the edge data storage memory 700.
  • the crosspoint information TCTOSS is calculated softly
  • the phase difference is calculated softly, and based on the maximum phase difference Tmax and the minimum phase difference Tmin of the expected value.
  • the circuit scale can be reduced as compared with the configuration example of FIG.
  • the cross point calculation unit 200 shown in FIG. 3 may have a pipeline circuit configuration or an interleave configuration for performing calculations in synchronization with the clock as required. The period can be greatly reduced.
  • FIG. 11 shows another configuration example.
  • This is an example of a configuration including a cross-point conversion memory 250 for data conversion, instead of the cross-point calculation unit 200 of the configuration shown in FIG.
  • the crosspoint conversion memory 250 supplies the input data of the timing information T1 to T4 to the address input terminal, reads out the contents of the designated address, and outputs it as the crosspoint information Tcross.
  • n 5 bits
  • the contents of the memory are stored and prepared in advance so that the above-mentioned cross point information Tcross can be read out. According to this, the same function as that of the above-described crosspoint calculation unit 200 can be realized.
  • FIG. 10 shows another configuration example. This is a configuration in which the cross point calculation unit 200 and the pass / fail determination unit 500 of the configuration shown in FIG. 1 are changed to a cross point calculation unit 201 and a pass / fail determination unit 501. If any of the input timing information T 1 to T 4 is “0”, the cross point calculation unit 201 determines that the sampling measurement was not possible at a normal position because no cross point was detected. Generates a data error signal Derr. The pass / fail determination unit 501 performs internal control so as not to perform pass / fail determination when receiving the data error signal Derr.
  • the pass / fail judgment is performed only when the sampling measurement is performed at a normal position. For example, when the differential clock signal CLK and the test cycle (test rate) of the semiconductor test device are asynchronous, the pass / fail judgment is performed. Even if the clock frequency of the differential clock signal CLK has a large fluctuation, the sampling can be measured correctly with a certain probability frequency. A great advantage is obtained.
  • the realizing means may be realized based on both software or a microprogram and 81-one hardware, It may be a configuration means that is realized based on.
  • the present invention has the following advantages based on the above description.
  • the cross point of the differential clock signal CLK at the same measurement time is specified, and the phase difference between the cross point and the data signal DATA is determined.
  • An excellent advantage that can be judged good or bad is obtained.
  • the pass / fail judgment is performed only when sampling measurement is performed at a normal position.
  • the differential clock signal CLK and the test cycle (test rate) of the semiconductor test apparatus are asynchronous. Even in the case of a relationship, there is an advantage that accurate pass / fail judgment can be made based on a measurement result obtained by properly sampling. Therefore, the technical effect of the present invention is great, and the industrial economic effect is also great.

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Abstract

　ＤＵＴから出力される差動のクロック信号ＣＬＫのクロスポイントと、データ信号ＤＡＴＡの両信号のタイミングを測定し、両信号間の相対的な位相差を求めることで、良好なデバイスの良否判定が実現可能とする。被試験デバイスから出力される一方の差動の出力信号のクロスポイントのタイミングを測定して得たクロスポイント情報Ｔcrossを出力する差動信号タイミング測定手段と、ＤＵＴから出力される他方の非差動の出力信号の論理が遷移する遷移タイミングを測定して得たデータ変化点情報Ｔdataを出力する非差動信号タイミング測定手段と、両出力信号を同時に測定して得たクロスポイント情報Ｔcrossとデータ変化点情報Ｔdataとの両者間の相対的な位相差を求めて得た位相差ΔＴを出力する位相差算出手段と、位相差ΔＴを受けて良否判定を行う所定のしきい値に基づいてＤＵＴの相対的な位相関係の良否を判定する良否判定手段とを備える。

Description

技術分野
この発明は、 差動のクロック信号を出力する被試験デバイス （DUT) を試験 する半導体試験装置に関する。 特に、 DUTから出力される一方の差動のクロッ ク信号 C L Kのクロスポイントと、 D UTから出力される他方のデータ信号 D A TAに対する相対的な位相差を試験明する半導体試験装置に関する。 背景技術 書
本願に関連する背景技術を示す。 特願 2000— 178917号 （半導体デバ イス試験方法 '半導体デバイス試験装置） では、 データの読み出しに同期してデ 一夕の受渡しに利用される基準クロック D Q Sを出力する半導体デパイスを短時 間に高精度に試験する試験方法を解決している。
また、 特願 2000— 9113号 （半導体デバイス試験方法 ·半導体デバイス 試験装置） では、 データの読み出しに同期してデータの受渡しに利用される基準 クロック D Q Sを出力する半導体デバイスを短時間に高精度に試験する試験方法 を解決している。
また、 特願 2000— 204757号 （半導体デバイス試験方法 ·半導体デバ イス試験装置） では、 データの読み出し出力と同期して基準クロックを出力し、 この基準クロックをデータの受渡しに供する半導体デバイスにおいて、 基準ク口 ックとデータとの間の位相差によって不良と判定する試験方法を解決している。 しかしながら、 これら背景技術では、 差動のクロック信号 CLKのクロスボイ ントを特定できないので、 他の信号間との相対的な位相差を的確に良否判定する ことが出来ない。
次に、 本発明に係る問題点を説明する。
第 6図 （a) は回路基板上等で 2つのデバイス間で、 平衡信号として出力され る差動のクロックに同期した高速なデータ転送を行う場合の原理的な回路接続で あり、 ECLや LVDSといった差動伝送に使用される。 デバイス 1の差動ドライバ DR 1から差動のクロック信号 CLK (正クロック 信号 CLKP、 負クロック信号 CLKN) が出力され、 伝送線路を介してデバイ ス 2の差動のレシーバ RCV 2へ供給される。 また、 デバイス 1のフリップ'フ ロップ F F 1からクロックに同期した 1本若しくは複数本のデータ信号 D ATA がデバイス 2のフリップ'フロップ F F 2の入力端へ供給されて、 差動のレシ一 パ RCV 2によるクロックでリタイミングされて使用される例である。 ところで、 差動のクロック信号は I Cの製造ばらつきに伴う出力振幅のばらつきや、 回路構 成に伴う差動信号間の位相ずれ等がある。 更に、 差動のクロック信号やデータ D AT Aには多少のジッ夕成分が含まれる場合やコモンモードノイズを生じる場合 もある。
これらを考慮して、 被試験デバイス （DUT) となるデバイス 1はクロックと データ間の出力関係が、 規定の位相関係で出力されることが要求されている。 半 導体試験装置では差動のク口ック信号とデータ DAT A間において、 規定の位相 関係で出力されているかを測定し良否判定できることが求められている。 尚、 差 動ドライバ DR 1は出力をオフしてハイ 'インピーダンス状態に制御することも できるので、 これに対する試験もできる必要性がある。
第 6図 （b) は DUTから出力される差動のクロック信号である正クロック信 号 CLKP、 負クロック信号 CLKNの個々の信号を受ける為に、 シングルェン ド （不平衡型） の形態で使用するコンパレータ CPを備える構成の半導体試験装 置の要部である。 ここで、 半導体試験装置は DUTから出力される差動のクロッ ク信号の個々の信号を測定する必要がある為に、 2チャンネルのシングルエンド のコンパレータ CPで個別に受信する構成となっている。 この理由は例えば、 D UTの差動のクロック信号がハイ 'インピーダンス状態 （H i— Zモード） にお ける試験項目があり、 これを試験できる必要がある為である。
第 6図において、 第 1のコンパレータ CPは一方の正クロック信号 CLKPを 受けて、 所定のスレツショルド'レベル V r e fで論理信号に変換した後、 これ をタイミング ·コンパレータ TCが受けて、 所望タイミングのストローブ信号 S TRBでホールドした信号に基づいて良否判定が行なわれる。
第 2のコンパレー夕 C Pも他方の負ク口ック信号 C L KNを受けて、 所定のス レツショルド ·レベル Vr e ίで論理信号に変換した後、 これをタイミング'コ ンパレー夕 T Cが受けて、 所望タイミングのストロープ信号 S T R Bでホールド した信号に基づいて、 個別入力のシングルェンド信号に対しての良否判定が行な われる。
ここで、 第 7図 （a ) の理想の差動信号の場合には、 クロック信号のクロスポ イント （第 7図 A点） が、 振幅の 1 / 2とした中間電圧のスレツショルド 'レベ ル V r e f の電圧で論理信号に変換すれば良い。
しかしながら、 第 7図 （b ) の実際の差動信号例に示すように、 スレツショル ド-レベル V r e fで論理信号に変換すると、 目的のクロスポイント （第 7図 B 点） に対して、 ずれたクロスポイント （第 7図 C点） として検出してしまう。 こ の結果、 両クロスポイント間でタイミングずれ （第 7図 E差） が生じる難点があ り、 タイミング測定の精度悪ィ匕となってしまう。 特に、 クロック周波数が数百 M H z以上になってくると、 測定精度の影響が大きくなつてくる。 半導体試験装置 は高精度なタイミング測定が求められる測定装置であるからして、 このことは実 用上の大きな難点である。
また、 第 7図 （c ) は差動のクロック信号 C L Kと、 データ信号 D AT Aの両 信号の同時測定において、 信号間干渉ノィズ /電源ノィズ等のジッ夕要因に伴つ て両信号間が同相変化する場合である。 この場合には両信号間の瞬間の相対位相 差 Δ ίは小さい。 この瞬間的な位相差 Δ ί 1を測定して、 正常な位相範囲内で あるかの良否判定を行う必要がある。
逆に、 第 7図 （d) は差動のクロック信号 C L Kと、 データ信号 D ATAの両 信号の同時測定において、 ジッタ要因に伴って両信号間が逆相変化する場合であ る。 この場合には両信号間の瞬間の相対位相差 Δ f は大きくなる。 前記のジッ 夕要因に伴う瞬間的な位相差△： f 2を測定して、 正常な位相範囲内であるかの 良否判定を行う必要がある。 このように、 両信号間の相対的な位相差を同時刻に 測定して良否判定する必要性がある。
上述説明したように、 シングルェンドのコンパレータ C Pを 2チヤンネル適用 して、 差動のクロック信号 C L Kのクロスポイントの位置を特定することは、 正 クロック信号 C L K Pと負クロック信号 C L KNとの位相差や振幅の違い等でク ロスボイン卜が移動する結果、 的確に特定することができない。
差動のクロック信号 C L Kとデータ信号 DAT Aとの両信号間の位相を的確に 評価する為には、 同時刻に両信号をサンプリング測定し、 且つ差動のクロック信 号 C LKのクロスボイントを特定し、 特定されたクロスボイントとデ一タ信号 D A T Aとの間の位相を評価することが求められる。
しかしながら従来技術においては、 差動のクロック信号 C L Kのクロスポイン トと、 データ信号 DATAの両信号における相対的な位相差を的確に求めて良否 判定することが出来ない。 半導体試験装置は高精度なタイミング測定が求められ • る測定装置であるからして、 このことは好ましくなく実用上の難点である。
そこで、 本発明が解決しょうとする課題は、 2チャンネルのシングルエンドの コンパレ一夕 CPを適用して、 DUTから出力される一方の差動のクロック信号 のクロスボイントのタイミングを測定して特定し、 DUTから出力される他方の データ信号 DAT Aのタイミングを測定し、 これから両信号間の相対的な位相差 を求めることで、 良好なるデバイスの良否判定が実現可能とする半導体試験装置 を提供することである。
また、 2チヤンネルのシングルェンドのコンパレータ C Pを適用して、 DUT から出力される差動のクロック信号のクロスポイントを的確に測定して求めるこ とができる半導体試験装置を提供することである。
また、 DUTから出力される差動の信号と、 DUTから出力される他のシング ルェンドの信号若しくは差動の信号との間における相対的な位相差を特定するこ とができる半導体試験装置を提供することである。 また、 DUTから出力される 差動の信号と、 DUTから出力される他の信号との相対的なジッタ量を測定する ことができる半導体試験装置を提供することである。 発明の開示
本発明の第 1の解決手段を示す。 ここで第 4図と第 1図は、 本発明に係る解決 手段を示している。
上記課題を解決するために、 被試験デバイス （DUT) から出力される一方の 差動の出力信号のクロスボイントのタイミングを測定して得たクロスボイント情 報 Tcross を出力する差動信号タイミング測定手段 （例えばクロスポイント測定 部 6 0 0) を具備し、
DUTから出力される他方の非差動 （シングルエンド） の出力信号の論理が遷 移する遷移タイミングを測定して得たデータ変ィヒ点情報 Tdata を出力する非差 動信号タイミング測定手段 （例えばデータ測定部 3 0 0 ) を具備し、
両出力信号を同時に測定して得たクロスボイント情報 Tcross とデータ変化点 情報 Tdata との両者間の相対的な位相差を求めて得た位相差 Δ Τを出力する位 相差算出手段 （例えば位相差算出部 4 0 0 ) を具備し、
位相差 Δ Τを受けて良否判定を行う所定の上限のしきい値と下限のしきい値 若しくは一方のしきい値に基づいて当該 D UTの相対的な位相関係の良否を判定 する良否判定手段 （例えば良否判定部 5 0 0 ) を具備し、
以上を具備することを特徴とする半導体試験装置である。
上記発明によれば、 2チャンネルのシングルエンドのコンパレータ C Pを適用 して、 D UTから出力される一方の差動の信号のクロスボイントのタイミングを 測定して特定し、 D U Tから出力される他方のデータ信号 D A T Aのタイミング を測定し、 これから両信号間の相対的な位相差を求めることで、 良好なるデバイ スの良否判定が実現可能とする半導体試験装置が実現できる。
次に、 第 2の解決手段を示す。 ここで第 1 3図は、 本発明に係る解決手段を示 している。
被試験デバイス （D UT) から出力される一方の第 1の差動の出力信号のクロ スポィントのタイミングを測定して得た第 1のクロスボイン卜情報 Tcross を出 力する第 1の差動信号タイミング測定手段 （例えばクロスポイント測定部 6 0 0 ) を具備し、
D UTから出力される他方の第 2の差動の出力信号のクロスポイントの夕イミ ングを測定して得た第 2のクロスボイント情報 Tcross を出力する第 2の差動信 号タイミング測定手段 （例えばクロスポイント測定部 6 0 0 ) を具備し、 両差動の出力信号を同時に測定して得た第 1のクロスボイント情報 Tcross と 第 2のクロスポイント情報 Tcross との両者間の相対的な位相差を求めて得た位 相差 Δ Τを出力する位相差算出手段 （例えば位相差算出部 4 0 0 ) を具備し、 良否判定を行う当該 D UTに対応した所定の上限しきい値と下限しきい値若し くは一方のしきい値に基づいて、 上記位相差 Δ Τを受けて D UTの良否を判定 する良否判定手段 （例えば良否判定部 5 0 0 ) を具備し、
以上を具備することを特徴とする半導体試験装置がある。 これにより、 2系統の差動信号の相対的な位相差を特定して相対的な位相差の 良否判定を行うことができる。
次に、 第 3の解決手段を示す。 ここで第 4図と第 5図と第 1図は、 本発明に係 る解決手段を示している。
上記課題を角?決するために、 被試験デバイスから出力される一方の差動の出力 信号のクロスポイントのタイミングを基準として、 D UTから出力される他方の データ信号 D A T Aとの間の相対的な位相差を精度良く測定することが求められ る半導体試験装置において、
差動の出力信号における一方の信号の遷移波形に対して、 クロスボイント前後 で 2点が測定される所定のスレツショルド ·レベル V〇H、 V O Lで論理信号に 変換した後、 既知タイミングの多相ストローブ信号に基づいてサンプリング測定 した後、 コードデータに変換した 2点のタイミング情報を出力する第 1の遷移情 報測定手段 （例えば第 1遷移時間情報収集手段 1 0 0 # 1 ) を具備し、
差動の出力信号における他方の信号の遷移波形に対して、 クロスポイント前後 で 2点が測定される所定のスレツショルド ·レベル V OH、 V O Lで論理信号に 変換した後、 既知タイミングの多相ストローブ信号に基づいてサンプリング測定 した後、 コ―ドデータに変換した 2点のタイミング情報を出力する第 2の遷移情 報測定手段 （例えば第 2遷移時間情報収集手段 1 0 0 # 2 ) を具備し、
差動の出力信号における一方の信号の遷移波形から得られた 2点のタイミング 情報の間を通過する第 1の直線と、 差動の出力信号における他方の信号の遷移波 形から得られた 2点のタイミング情報の間を通過する第 2の直線とにおいて、 両 者の直線が交差する位置をクロスボイント情報 Tcross として特定するクロスポ イント算出手段 （例えばクロスポイント算出部 2 0 0 ) を具備し、
D U Tから出力される他方のデータ信号 D A T Aを受けて、 所定のスレツショ ルド ·レベル V r e fで論理信号に変換した後、 既知夕イミングの多相ストロー ブ信号に基づいてサンプリング測定した後、 データ信号 D ATAの立ち上がり若 しくは立下がりの何れかのタイミング情報を示すコードデ一夕に変換したデ一夕 変化点情報 Tdata を出力するデータ遷移時間情報収集手段 （例えばデータ測定 部 3 0 0 ) を具備し、
上記クロスポイント情報 Tcrossと上記データ変ィ匕点情報 Tdataとの相対的な 位相差 Δ Τを求めて出力する位相差算出手段 （例えば位相差算出部 4 0 0 ) を 具備し、 .
上記位相差 Δ Τを受けて、 当該 D U T品種に対する位相差の規格内であるか 否かの良否判定を行う良否判定手段 （例えば良否判定部 5 0 0 ) を具備し、 以上を具備することを特徴とする半導体試験装置がある。
次に、 第 4の解決手段を示す。 ここで第 4図と第 1図は、 本発明に係る解決手 段を示している。
上記課題を解決するために、 被試験デバイスは差動の出力信号 （例えば正クロ ック信号と負クロック信号） とこれに同期した少なくとも 1つのデータ信号 D A Τ Αを出力するデバイスであり、 前記差動の出力信号の正負の信号をアナログコ ンパレー夕によりシングルエンド形態 （不平衡型） で個別に受ける構成を備えて、 D UTから出力される差動の出力信号の正負の両信号がクロスするクロスポイン トのタイミングを基準としたときのデータ信号 D A T Aの相対的な位相差を精度 良く測定することが求められる半導体試験装置において、
差動の出力信号の一方の信号の遷移波形に対して、 クロスポイントを生ずる所 定のローレベルとハイレベルの 2ポイントのスレツショルド'レベルで論理信号 に変換した後、 既知タイミングの多相ストローブ信号に基づいてサンプリング測 定してコードデータに変換した第 1タイミング情報 T 1と第 2夕イミング情幸 T 2とを出力する第 1の遷移情報測定手段 （例えば第 1遷移時間情報収集手段 1 0 0 # 1 ) を具備し、
差動の出力信号の他方の信号の遷移波形に対して、 クロスボイントを生ずる所 定のハイレベルと口一レベルの 2ポイントのスレツショルド'レベルで論理信号 に変換した後、 既知タイミングの多相ストローブ信号に基づいてサンプリング測 定してコードデータに変換した第 3夕イミング情報 T 3と第 4夕イミング情報 T 4とを出力する第 2の遷移情報測定手段 （例えば第 2遷移時間情報収集手段 1 0 0 # 2 ) を具備し、
一方の遷移波形から得られた第 1夕イミング情報 T 1と第 2タイミング情報 T 2に基づいて当該遷移波形が通過する第 1の直線と、 他方の遷移波形から得られ た第 3夕イミング情報 T 3と第 4夕イミング情報 T 4に基づいて当該遷移波形が 通過する第 2の直線と、 の両者の直線が交差する位置をクロスポイント情報 T cross として求めるクロスポイント算出手段 （例えばクロスポイント算出部 2 0 0 ) を具備し、
D UTから出力されるデータ信号 D AT Aを受けて、 所定のスレツショルド - レベル V r e fで論理信号に変換した後、 既知タイミングの多相ストローブ信号 に基づいてサンプリング測定してデータ信号 D ATAの立ち上がり若しくは立下 がりのタイミングを示すコードデ一夕に変換したデータ変化点情報 Tdata を出 力するデータ遷移時間情報収集手段 （例えばデータ測定部 3 0 0 ) を具備し、 上記クロスボイント情報 Tcrossと上記データ変化点情報 Tdata.との相対的な 位相差 Δ Τを求めて出力する位相差算出手段 （例えば位相差算出部 4 0 0 ) を 具備し、
求めた上記位相差 Δ Τを受けて、 当該 D U T品種に対する位相差の規格内 (例えば最大位相差 Tmax、 最小位相差 Tmin) であるか否かの良否判定を行う 良否判定手段 （例えば良否判定部 5 0 0 ) を具備し、
以上を具備することを特徴とする半導体試験装置がある。
次に、 第 5の解決手段を示す。 ここで第 5図は、 本発明に係る解決手段を示し ている。
上記課題を解決するために、 被試験デバイスから出力される差動の出力信号の クロスポイントのタイミングを精度良く測定することが求められる半導体試験装 置において、
差動の出力信号における一方の信号の遷移波形に対して、 クロスポイント前後 で 2点が測定される所定のスレツショルド ·レベル V O H、 V O Lで論理信号に 変換した後、 既知タイミングの多相ストローブ信号に基づいてサンプリング測定 した後、 コードデ一夕に変換した 2点のタイミング情報を出力する第 1の遷移情 報測定手段 （例えば第 1遷移時間情報収集手段 1 0 0 # 1 ) を具備し、
差動の出力信号における他方の信号の遷移波形に対して、 クロスポイント前後 で 2点が測定される所定のスレツショルド ·レベル V 0 H、 V O Lで論理信号に 変換した後、 既知タイミングの多相ストローブ信号に基づいてサンプリング測定 した後、 コ一ドデータに変換した 2点のタイミング情報を出力する第 2の遷移情 報測定手段 （例えば第 2遷移時間情報収集手段 1 0 0 # 2 ) を具備し、
差動の出力信号における一方の信号の遷移波形から得られた 2点のタイミング 情報の間を通過する第 1の直線と、 差動の出力信号における他方の信号の遷移波 形から得られた 2点のタイミング情報の間を通過する第 2の直線とにおいて、 両 者の直線が交差する位置をクロスボイント情報 Tcross として特定するクロスポ イント算出手段 （例えばクロスポイント算出部 2 0 0 ) を具備し、
以上を具備することを特徴とする半導体試験装置がある。
これにより、 差動信号のクロスポイントを、 正確に特定可能となる。
次に、 第 6の解決手段を示す。 ここで第 1図は、 本発明に係る解決手段を示し ている。
上述遷移情報測定手段 （例えば第 1遷移時間情報収集手段 1 0 0 # 1、 第 2遷 移時間情報収集手段 1 0 0 # 2 ) の一態様は、 上記第 1夕イミング情報 T 1を生 成する第 1のアナログコンパレータ C P 1と第 1の多相スト口一ブ手段 1 0と第 1のエッジ検出部 5 2とを備え、 上記第 2タイミング情報 T 2を生成する第 2の アナログコンパレータ C P 2と第 2の多相ストローブ手段 1 0と第 2のエッジ検 出部 5 1とを備え、
第 1のアナログコンパレータ C P 1は D UTから出力される信号を受けて所定 の口一レベル VO Lで論理信号に変換した論理信号を第 1の多相ストローブ手段
1 0へ供給するものであり、
第 1の多相ストローブ手段 1 0は第 1のアナログコンパレータ C P 1からの論 理信号を受けて、 微小位相差を与えた複数 mの多相ストローブ信号を内部で生成 し、 生成した複数 mの多相ストローブ信号により論理信号を各々サンプリングし た複数 mビットのロー側ホ一ルド信号 L D # i (ここで i = l〜！ n) を出力する ものであり、
第 1のエツジ検出部 5 2は複数 mビットの口一側ホールド信号 L D # iを受け て、 立上がり若しくは立下がりのエッジ方向を選択するエッジセレクト信号 S 2 に基づいて mビット入力を nビット出力にエンコード変換した第 1タイミング情 報 T 1を出力するデータエンコーダであり、
第 2のアナログコンパレ一夕 C P 2は D UTから出力される信号を受けて所定 のハイレベル VOHで論理信号に変換した論理信号を第 2の多相ストローブ手段 1 0へ供給するものであり、
第 2の多相ストローブ手段 1 0は第 2のアナログコンパレータ C P 2からの論 理信号を受けて、 微小位相差を与えた複数 mの多相ストローブ信号を内部で生成 し、 生成した複数 mの多相ストローブ信号により論理信号を各々サンプリングし た複数 mビットのハイ側ホールド信号 HD # iを出力するものであり、
第 2のエッジ検出部 5 1は複数 mビットのハイ側ホールド信号 HD # iを受け て、 立上がり若しくは立下がりのエッジ方向を選択するエッジセレクト信号 S 2 に基づいて mビット入力を nビット出力にエンコード変換した第 2タイミング情 報 T 2を出力するデータエンコーダである、 ことを特徴とする上述半導体試験装 置がある。
次に、 第 7の解決手段を示す。 ここで第 1図は、 本発明に係る解決手段を示し ている。
上述データ遷移時間情報収集手段 （例えばデ一夕測定部 3 0 0 ) の一態様は、 タイミング情報 T 1を生成するアナログコンパレー夕と多相ストローブ手段 1 0 と第 1のエッジ検出部と第 2のエッジ検出部とマルチプレクサ 3 5 0とを備え、 アナログコンパレータは D UTから出力される非差動信号のデータ信号 D AT Aを受けて所定のスレツショルド'レベル V r e fで論理信号に変換した論理信 号を多相ストローブ手段 1 0へ供給するものであり、
多相ストローブ手段 1 0はアナログコンパレー夕からの論理信号を受けて、 微 小位相差を与えた複数 mの多相ストローブ信号を内部で生成し、 生成した複数 m の多相ストローブ信号により論理信号を各々サンプリングした複数 mビットのホ 一ルド信号 D # i (ここで i = l〜m) を出力するものであり、
第 1のエッジ検出部は複数 mビッ卜のホールド信号 D # iを受けて、 立上がり エッジ方向を選択するエッジセレクト信号 S 2に基づいて mビット入力を nビッ ト出力にエンコーダ変換した一方の立ち上がり側のタイミング情報 T d hを出力 するデ一夕エンコーダであり、
第 2のエッジ検出部は複数 mビットのホールド信号 D # iを受けて、 立下がり エッジ方向を選択するエッジセレクト信号 S 2に基づいて mビット入力を nビッ ト出力にエンコーダ変換した他方の立下がり側のタイミング情報 T d 1を出力す るデータエンコーダであり、
マルチプレクサ 3 5 0は一方の立ち上がり側のタイミング情報 T d hと他方の 立下がり側のタイミング情報 T d 1とを受けてデータエッジを選択するデータェ ッジ選択信号 S 3に基づいて何れか一方を選択してデータ変化点情報 Tdata と して出力するものである、 ことを特徴とする上述半導体試験装置がある。
次に、 第 8の解決手段を示す。 ここで第 1 2図は、 本発明に係る解決手段を示 している。
上述データ遷移時間情報収集手段 （例えばデータ測定部 3 0 0 ) の一態様は、 タイミング情報 T 1を生成するアナログコンパレ一夕と多相ストローブ手段 1 0 とエッジ検出部とを備え、
アナログコンパレータは D UTから出力される非差動信号のデ一夕信号 D AT Aを受けて所定のスレツショルド'レベル V r e fで論理信号に変換した論理信 号を多相ストローブ手段 1 0へ供給するものであり、
多相ストローブ手段 1 0はアナログコンパレー夕からの論理信号を受けて、 微 小位相差を与えた複数 mの多相ストローブ信号を内部で生成し、 生成した複数 m の多相ストローブ信号により論理信号を各々サンプリングした複数 mビットのホ —ルド信号 D # iを出力するものであり、
エッジ検出部は複数 mビットのホールド信号 D # iを受けて、 立上がりエッジ 方向若しくは立下がりエツジ方向のデ一夕エッジを選択するデータエツジ選択信 号 S 3に基づいて mビッ卜入力を nビット出力にェンコ一ド変換したデータ変化 点情報 Tdata を出力するデータエンコーダである、 ことを特徴とする上述半導 体試験装置がある。
次に、 第 9の解決手段を示す。 ここで第 3図と第 5図は、 本発明に係る解決手 段を示している。
上述クロスボイント算出手段の一態様は、 第 1の遷移情報測定手段で得られた 第 1タイミング情報を T 1とし、 第 2タイミング情報を T 2とし、 第 2の遷移情 報測定手段で得られた第 3タイミング情報を T 3とし、 第 4タイミング情報を T 4としたとき、
Tc薩 = { (T 2xT4) 一 (T lxT 3) } / { (T 2 -T 1) + (T4 -T 3) } の演算処理をしたクロスポイント情報 Tcross を生成して出力するもの （例え ばクロスポイント算出部 2 0 0 ) である、 ことを特徴とする上述半導体試験装置 がある。
次に、 第 1 0の解決手段を示す。 ここで第 1 1図は、 本発明に係る解決手段を 示している。
i述クロスボイント算出手段の一態様は、 データ変換用のクロスボイント変換 メモリ 2 5 0を備え、
第 1の遷移情報測定手段で得られた第 1タイミング情報を T 1とし、 第 2タイ ミング情報を T 2とし、 第 2の遷移情報測定手段で得られた第 3タイミング情報 を T 3とし、 第 4タイミング情報を T 4としたとき、
クロスポイント変換メモリ 2 5 0は上述演算処理に対応するクロスポイント情 報 Tcrossを予め当該メモリへ格納しておき、 タイミング情報 T l、 Τ 2、 Τ 3、 Τ 4のデータをァドレス入力端へ供給し、 前記ァドレスにより読み出された読出 しデータをクロスポイント情報 Tcross として出力するものである、 ことを特徴 とする上述半導体試験装置がある。
次に、 第 1 1の解決手段を示す。 ここで第 3図は、 本発明に係る解決手段を示 している。
上述位相差算出手段の一態様としては、 クロスボイント算出手段からのクロス ポイント情報 Tcross と、 データ遷移時間情報収集手段 （例えばデータ測定部 3 0 0 ) からのデータ変化点情報 Tdata とを受けて、 両デ一夕の差分を算出した 相対的な位相差 Δ Τを出力する、 若しくは前記位相差 Δ Τに対して所定のオフ セット量 （オフセット時間 Toffset) を更に加算した結果の位相差 Δ Τを出力す るもの （例えば位相差算出部 4 0 0 ) である、 ことを特徴とする上述半導体試験 装置がある。
次に、 第 1 2の解決手段を示す。 ここで第 3図は、 本発明に係る解決手段を示 している。
上述良否判定手段の一態様としては、 位相差算出手段からの相対的な位相差 △ Tを受けて、 当該 D UTの良否判定を行う所定の最大位相差 Tmax から最小 位相差 Tmin の許容範囲内であるかに基づいて D U Tの良否判定を行うもの (例えば良否判定部 5 0 0 ) である、 ことを特徴とする上述半導体試験装置があ る。
次に、 第 1 3の解決手段を示す。 ここで第 1 0図は、 本発明に係る解決手段を 示している。
上述クロスボイント算出手段と良否判定手段とに対して良否判定制御手段を追 加して備え、
良否判定制御手段は上記遷移情報測定手段 （例えば第 1遷移時間情報収集手段 1 0 0 # 1、 第 2遷移時間情報収集手段 1 0 0 # 2 ) から出力される 4点の第 1 タイミング情報 T l、 第 2タイミング情報 Τ 2、 第 3タイミング情報 Τ 3、 第 4 タイミング情報 Τ 4の中の少なくとも何れか 1つのデータ値が" 0 "のときは、 正 常なクロスポイントが測定されていないものとしてデータエラー信号 Derr をク ロスポイント算出手段から発生させ、 良否判定手段は前記データエラ一信号 D err を受けたときには良否判定を行わないように内部制御する手段を備える、 こ とを特徴とする上述半導体試験装置がある。
次に、 第 1 4の解決手段を示す。 ここで第 9図は、 本発明に係る解決手段を示 している。
上記課題を解決するために、 被試験デバイスから出力される差動の出力信号の クロスボイントのタイミングを基準として、 D UTから出力される他のデ一夕信 号 D AT Aとの間の相対的な位相差を精度良く測定することが求められる半導体 試験装置において、
所定の口―レベルとハイレベルの 2ポイントのスレツショルド'レベルで論理 信号に変換した後、 既知タイミングの多相ストローブ信号に基づいてサンプリン グ測定してコードデータに変換した第 1タイミング情報 T 1と第 2夕イミング情 報 T 2とを出力する第 1の遷移情報測定手段 （例えば第 1遷移時間情報収集手段 1 0 0 # 1 ) を具備し、
差動の出力信号の他方の信号の遷移波形に対して、 クロスボイントを生ずる所 定のハイレベルとローレベルの 2ポイントのスレツショルド'レベルで論理信号 に変換した後、 既知タイミングの多相ストローブ信号に基づいてサンプリング測 定してコ一ドデータに変換した第 3夕イミング情報 T 3と第 4夕イミング情報 T 4とを出力する第 2の遷移情報測定手段 （例えば第 2遷移時間情報収集手段 1 0 0 # 2 ) を具備し、
D UTから出力されるデータ信号 D AT Aを受けて、 所定のスレツショルド- レベル V r e fで論理信号に変換した後、 既知タイミングの多相ストローブ信号 に基づいてサンプリング測定してデータ信号 D AT Aの立ち上がり若しくは立下 がりのタイミングを示すコードデータに変換したデータ変化点情報 Tdata を出 力するデータ遷移時間情報収集手段 （例えばデータ測定部 3 0 0 ) を具備し、 第 1の遷移情報測定手段で測定した 2点のタイミング情報と、 第 2の遷移情報 測定手段で測定した 2点のタイミング情報と、 データ遷移時間情報収集手段で測 定した 1点のタイミング情報とを所定複数回測定して格納する、 所定格納容量を 備えるエッジデータ格納手段 （例えばエッジデータ格納メモリ 7 0 0 ) を具備し、 エツジデータ格納手段のデ一タ内容を読出して、 ソフト的にクロスポイントを 演算して算出したクロスポイント情報 Tcrossとデータ変化点情報 Tdataとの相 対的な位相差 Δ Τを演算して算出し、 前記演算処理を測定回数に対応した回数 行い、 得られた複数点の位相差 Δ Τに対して当該 D U T品種に対する位相差の 規格内であるか否かの良否判定を行うクロスポイント算出 ·良否判定処理手段 (例えばクロスポイント算出ノ位相差算出/良否判定処理部 6 5 0 ) を具備し、 以上を具備することを特徵とする半導体試験装置がある。
次に、 第 1 5の解決手段を示す。 ここで第 9図は、 本発明に係る解決手段を示 している。
上述半導体試験装置において、 上記クロスポイント算出 ·良否判定処理手段で 求めた測定回数に対応した複数点の位相差 Δ Τを受けて、 複数点の位相差 Δ Τ の変動量を求めて両信号間におけるジッタ量を特定する機能を追加して備える、 ことを特徴とする半導体試験装置がある。
これにより、 両信号間の相対的なジッタ量を測定することができる。
尚、 本発明は、 所望により、 上記解決手段における各要素手段を適宜組み合わ せて、 実用可能な他の構成手段としても良い。 また、 上記各要素に付与されてい る符号は、 発明の実施の形態等に示されている符号に対応するものの、 これに限 定するものではなく、 実用可能な他の均等物を適用した構成手段としても良い。 図面の簡単な説明
第 1図は、 D U Tから出力される差動のクロック信号とシングルェンドのデ一 夕信号 D AT Aを受けて両者の相対的な位相差を求めて良否判定を行う場合の半 導体試験装置の要部ブロック構成例である。
第 2図は、 m= 4ビットのときのエッジ検出部のエンコード例、 及び回路構成 例である。 第 3図は、 クロスポイント算出部 2 0 0の具体的な内部構成例である。
第 4図は、 スト口一ブ信号 S T R B 1 ~ 3丁1 8 4が同ーの基準タィミング丁
0で発生する場合としたタイミング情報 T 1〜T 4、 T d hを示す簡明なタイミ ング図である。
第 5図は、 クロスポイント情報 Tcrossの算出説明図である。
第 6図は、 回路基板上等で 2つのデバイス間で、 差動のクロックに同期した高 速なデータ転送を行う場合の原理的な回路接続と、 D UTから出力される差動の クロック信号である正ク口ック信号 C L K P、 負クロック信号 C L KNの個々の 信号を受ける為に、 シングルエンドのコンパレータ C Pを備える構成の半導体試 験装置の要部である。
第 7図は、 理想の差動信号の場合のクロスポイントと、 実際の差動信号例のク ロスボイントと、 差動のク口ック信号 C L Kとデータ信号 D AT Aの両信号にお いてジッ夕要因等に伴う同相変化と逆相変化を説明する図である。
第 8図は、 パルス幅が狭い場合の例を示すタイミング図である。
第 9図は、 D UTから出力される差動のクロック信号とシングルエンドのデー 夕信号 DAT Aを受けて両者の相対的な位相差を求めて良否判定を行う場合の半 導体試験装置の、 他の要部ブロック構成例である。
第 1 0図は、 D UTから出力される差動のクロック信号とシングルエンドのデ —夕信号 D ATAを受けて両者の相対的な位相差を求めて良否判定を行う場合の 半導体試験装置の、 更に他の要部ブロック構成例である。
第 1 1図は、 D UTから出力される差動のクロック信号とシングルエンドのデ 一夕信号 D ATAを受けて両者の相対的な位相差を求めて良否判定を行う場合の 半導体試験装置の、 更に他の要部プロック構成例である。
第 1 2図は、 データ測定部 3 0 0の他の構成例である。
第 1 3図は、 2系統の差動信号の相対的な位相差を求めて良否判定を行う他の 構成例である。 発明を実施するための最良の形態
以下に本発明を適用した実施の形態の一例を図面を参照しながら説明する。 ま た、 以下の実施の形態の説明内容によって特許請求の範囲を限定するものではな いし、 更に、 実施の形態で説明されている要素や接続関係等が解決手段に必須で あるとは限らない。 更に、 実施の形態で説明されている要素や接続関係等の形容 Z形態は、 一例でありその形容ノ形態内容のみに限定するものではない。
【0025】
本発明について、 第 1図〜第 13図を参照して以下に説明する。
第 1図は、 D U Tから出力される差動のクロック信号とシングルェンドのデ一 夕信号 DAT Aを受けて両者の相対的な位相差を求めて良否判定を行う半導体試 験装置の要部ブロック構成例である。 尚、 半導体試験装置の全体構成は特願 20 00 - 178917号に示されているので省略する。
この構成要素は、 第 1遷移時間情報収集手段 100 # 1と、 第 2遷移時間情報 収集手段 100 # 2と、 第 3遷移時間情報収集手段 100 # 3と、 マルチプレク サ 350と、 クロスポイント算出部 200と、 位相差算出部 400と、 良否判定 部 500とを備える。 尚、 データ測定部 300は前記第 3遷移時間情報収集手段 100 # 3と前記マルチプレクサ 350との構成要素で成る。
第 1遷移時間情報収集手段 100 # 1は、 DUTから出力される差動のクロッ ク信号の一方の正ク口ック信号 C LKPを受けて、 ハイ側と口一側の 2点のスレ ッショルド'レベル V〇H、 VOLで論理信号に変換した後、 論理信号が遷移す る前後のタイミング情報をストローブ信号 STRB 2、 STRB 1に基づく多相 S TBで各々測定して、 時間情報となるコ一ドデ一夕に変換したタイミング情報 T 2、 T1を生成して出力するものである。 この内部要素はハイ側多相ストロー ブ手段 21と、 ロー側多相ストローブ手段 22と、 エッジ検出部 51、 52とを 備える。
ハイ側多相ストローブ手段 21は、 ハイ側のスレツショルド 'レベル VOHで 論理信号に変換した論理信号をストローブ信号 S T R B 2に基づく多相 S T B (多相ストローブ信号） による m点の個別タイミングでサンプリングした結果の mビットのハイ側ホールド信号 HD# l〜HD#mを出力するものである。 内部 構成例としてはコンパレータ CP 2と、 多相ストローブ手段 10を備える。 これ について、 第 4図のタイミングチャートを参照しながら説明する。 尚、 第 4図は、 ストローブ信号 STRB 1〜STRB4が同一の基準タイミング T 0で発生する 場合としたタイミング情報 T 1〜T 4、 Tdhを示す簡明なタイミング図である。 多相ストローブ手段 10は、 タイミング発生器 TG (図示なし） からの 1本の ストローブ信号 S TR B 2を受けて時系列的に微小遅延してずらした m点の多相 STB (第 4図 A参照） を生成し、 生成した m点の多相 STBで、 コンパレータ CP 2から出力される論理信号 CP 2 sを m個のタイミング ·コンパレータ TC で各々サンプリングし、 前記でサンプリングした結果の mビットのハイ側ホール ド信号 HD# l〜HD#mを出力するものである。 ここで、 mの値は例えば 16 点 Z32点等が適用される。 また、 微小遅延量は例えば 20ピコ秒ピッチが適用 された場合、 32点 X 20ピコ秒 = 640ピコ秒の区間に渡って連続した細かい ピッチの時間情報として取得できる。 一方で、 ストローブ信号 STRB 2及び 個々の多相 STBは、 キャリブレーションすることにより既知のストローブタイ ミングとすることができる。 更にストローブ信号 STRB 2は、 任意のタイミン グへ移動させて発生制御することもできる。 従って、 第 4図に示すように、 有限 区間の多相 STBであるものの、 正クロック信号 CLKPがハイ側のスレツショ ルド'レベル VOH前後の位置へスト口一ブ信号 STRB 2を移動させてサンプ リングすることが可能である。
エッジ検出部 51は、 立上がり若しくは立下がりエッジの選択機能を備えて、 mビット入力を nビット出力に変換するデータエンコーダである。 これについて 第 2図 （a) の m=4ビットのときのエッジ検出部のエンコード例、 及び第 2図 (b) の回路構成例を参照しながら説明する。
第 2図 （a) において第 1に、 エッジセレクト信号 S 2が" 0"のときは立ち上 がりエッジを対象としてエンコードする。 入力デ一夕が" 0111"の時系列デ一 夕 （第 2図 A参照） のとき、 エンコードした 2ビットのコードデ一夕" 1"に変換 して出力する。 同様に、 入力データが" 001 1"の時系列データ （第 2図 B参 照） のとき、 コ一ドデータ" 2"を出力する。 同様に、 入力デ一夕が" 0001"の 時系列データ （第 2図 C参照） のとき、 コードデータ" 3"を出力する。
第 2に、 エッジセレクト信号 S 2が"：！"のときは立ち下がりエッジを対象とし てエンコードする。 上記同様にして入力データが" 1000"の時系列データ （第 2図 A参照） のとき、 コードデータ" 1"を出力する。 同様に、 入力データが" 1 100"の時系列データ （第 2図 B参照） のとき、 コードデータ" 2"を出力する。 同様に、 入力デ一夕が，，1110"の時系列データ （第 2図 C参照） のとき、 コ一 ドデ一夕" 3"を出力する。
第 2図 （b) の回路構成例は上記動作を実現する一例であり、 一方が反転入力 端の 6個の ANDゲートとで時系列データの立上がり変化若しくは立下がり変ィ匕 を検出して出力し、 3個マルチプレクサとェッジセレクト信号 S 2とにより立上 がり変化若しくは立下がり変化の一方を選択して出力し、 これら 3ビットの検出 データをプライオリティ ·エンコーダで 2ビットのコードデータに変換したタイ ミング情報 T 2として出力する。
ここで、 第 8図のパルス幅が狭い場合について説明する。 多相 STB区間内に おいて、 正クロック信号 C L K Pの立ち上がり側と立下がり側の両方が存在する 場合がある。 しかしながら、 エッジセレクト信号 S 2によって第 8図 Aに示す立 ち上がりエツジを変換対象とするか、 第 8図 Bに示す立ち下がりエツジを変換対 象とするかを指定できるので、 このような条件においても目的のコードデータを 支障無く生成できる。
次に、 第 1図に示すロー側多相ストローブ手段 22は、 上述した八ィ側多相ス トローブ手段 21と同一であって、 口一側のスレツショルド'レベル VOLで論 理信号に変換した論理信号をストローブ信号 S T R B 1に基づく多相 S T Bによ る m点の個別タイミングでサンプリングした結果の mビットのロー側ホールド信 号 LD# 1〜： LD#mを出力するものである。 尚、 ストローブ信号 S TR B 1と 上記ストローブ信号 STRB 2とは 1本のストローブ信号で共用しても良い。 エッジ検出部 52は、 上述したエッジ検出部 51と同一であって、 立上がり若 しくは立下がりエツジの選択機能を備えて、 mビット入力を nビットのコ一ドデ 一夕に変換したタイミング情報 T 1を出力する。
第 2遷移時間情報収集手段 100 # 2は、 上述した第 1遷移時間情報収集手段
100 # 1と同一であって、 DUTから出力される差動のクロック信号の他方の 負クロック信号 CLKNを受けて、 ハイ側とロー側の 2点のスレツショルド 'レ ベル VOH、 VOLで論理信号に変換した後、 ストローブ信号 STRB 3、 ST
RB4に基づく多相 S TBで各々測定して、 時間情報となるコードデータに変換 したタイミング情報 T 3、 T 4を生成して出力する。
第 3遷移時間情報収集手段 100 # 3も、 上述した第 1遷移時間情報収集手段 100 # 1とほぼ同一であって、 DUTから出力されるデ一夕信号 DATAを受 けて、 第 4図下側のタイミング図に示すように、 中間のスレツショルド 'レベル Vr e fで論理信号に変換した後、 ストローブ信号 STRB 5、 STRB6に基 づく多相 S T Bで各々測定して、 時間情報となるコードデータに変換した夕イミ ング情報 Tdh、 Td 1を生成して出力する。 このとき、 ストローブ信号 STR B 5、 STRB 6側と、 ストローブ信号 STRB 1〜STRB4側とは基準タイ ミング T 0に対して第 4図に示すオフセット時間 Toffsetが存在する場合がある。 但し、 このオフセット時間 Toffset は、 各ストローブ信号 STRB 1〜STRB 6が既知タイミングであるからして、 既知の時間情報である。
尚、 第 3遷移時間情報収集手段 100 # 3は同一のスレツショルド ·レベル V r e fで論理信号に変換すれば良いからして、 この内部構成要素は、 第 1図に示 す一方の多相ストローブ手段 10のみを備えて、 この出力信号を共用してエッジ 検出部 51とエッジ検出部 52の両方へ供給するように構成しても良い。
尚、 上記の第 3遷移時間情報収集手段 100 # 3とマルチプレクサ 350とよ り成るデータ測定部 300は、 同一のスレツショルド ·レベル V r e fで論理信 号に変換した信号を 1系統の多相 STBでサンプリングすれば良いからして、 第 12図のデータ測定部 300の他の構成例に示すように構成可能である。 即ち、 ハイ側多相ストローブ手段 21とエッジ検出部 51とで実現できる。 即ち、 上述 した一方のハイ側多相ストローブ手段 21においてスレツショルド'レベル V r e fで論理信号に変換し、 これから出力されるホールド信号 D# l〜D#mをェ ッジ検出部 51へ供給し、 データエッジ選択信号 S 3に基づいて選択した立ち上 がり側エツジ若しくは立下がり側ェッジのデータ変ィ匕点情報 Tdataを出力する。 この構成例ではより安価に構成できる。
第 1図に示すマルチプレクサ 350は、 2入力 1出力型の nビット幅のデータ セレクタであって、 データエッジ選択信号 S 3により、 上記第 3遷移時間情報収 集手段 100# 3で生成した立ち上がりエッジのタイミング情報 Tdh力、、 立ち 下がりエッジのタイミング情報 Td 1かの何れかを選択した結果のデータ変化点 情報 Tdataを位相差算出部 400へ供給する。
クロスポイント算出部 200は、 上述で得た正クロック信号 CLKP側の 2点 のタイミング情報 Tl、 Τ2と、 負クロック信号 CLKN側の 2点のタイミング 情報 Τ3、 Τ 4とに基づいてクロスポイントを算出するものである。 これについ て第 5図のクロスボイント情報 Tcross の算出説明図を参照しながら説明する。 ここで夕イミング情報 T 1と T 2の波形区間、 及びタイミング情報 T 3と T 4の 波形区間においては、 ほぼ直線的に波形変ィヒするものと仮定して算出する。
第 5図 （a) のクロスポイント情報 Tcrossは、 第 5図 （b) に示すように、 Tcross= { (T2xT4) - (TlxT3) } / { (T2 - T1) + (T4一 T3) } の演算式から求めることができる。
尚、 第 5図 （c) の変則的なタイミング情報 Τ1〜Τ 4となった場合において も、 上記演算式から求めることができる。 このことから、 クロックが遷移する波 形区間の中で、 直線的となる所望の波形部分を測定できることを意味する。
第 3図にクロスポイント算出部 200の具体的な内部構成例を示す。 この構成 例では上記演算式に対応して、 2個の乗算器と、 3個の減算器と、 1個の加算器 と、 1個の除算器とを備える。 前記で演算した結果のデータで、 所望とする ηビ ッ卜のクロスポイント情報 Tcrossを位相差算出部 400へ供給する。 ところで、 これらの演算時間は数百ナノ秒前後かかるため、 DUTのサンプリング測定の周 期もこれに対応した時間以上の周期で測定を行う。 尚、 DUTの特性によっても 異なるが、 実用的には例えば数千回以上のサンプリング測定と PAS S/FAI L判定を繰り返せば、 D U Tの評価が実用的に行える。
第 1図に示す位相差算出部 400は、 差動のクロック信号 CLKのクロスボイ ントと、 データ信号 DAT Aの両信号における相対的な位相差 ΔΤを求めるも のである。 即ち、 上述で求めたクロスポイント情報 Tcross とデータ変化点情報 Tdataとを受けて、 両者の位相差 ΔΤを算出して良否判定部 500へ供給する。 実際の半導体試験装置の測定では個別タイミングのストローブ信号が使用される ので、 ストローブ信号間の時間差であるオフセット時間 Toffset を付与して位相 差 ΔΤを算出する。 従って位相差 ΔΤは、
Δ Ί = ( T data + Γ offset) ― Ί cross
の演算処理を行う。 尚、 オフセット時間 Toffsetは、 DUT品種の規格に依存し て異なるので、 正の値、 負の値、 又はゼロ値となり得る。
良否判定部 500は、 当該 DUT品種に対する位相差の規格内であれば PAS Sとして判定し、 範囲外にあれば FA I Lとして判定するものである。 即ち、 D UTの規格である最大位相差 Tmax と最小位相差 Tmin に基づいて、 上記で求 めた位相差 Δ Τを比較し、 Tmin^ A T Tmaxならば P A S Sとして判定し、 それ以外は F A I Lとして判定を行う。
上述した第 1図の発明構成例によれば、 同一測定時刻における差動のクロック 信号 C L Kのクロスポイントを特定し、 前記クロスポイントとデータ信号 D AT Aとの両信号間の位相差を求め、 求めた位相差が所定の規格内であるか否かによ り良否判定する手段を具備する構成としたことにより、 差動のクロック信号 C L Kのクロスポイントに基づいて両信号の相対的な位相差を的確に良否判定するこ とができる優れた利点が得られる。 無論、 両信号間において瞬間的なジッ夕や揺 らぎ等が存在していても、 的確に良否判定することができる。
尚、 本発明の技術的思想は、 上述実施の形態の具体構成例、 接続形態例に限定 されるものではない。 更に、 本発明の技術的思想に基づき、 上述実施の形態を適 宜変形して広汎に応用してもよい。
上述第 1図の構成例では、 差動のクロック信号 C L Kとした具体例で説明して いたが、 クロック信号 C L K以外の他の差動信号にも適用できる。
また、 上述第 1図の構成例では 1チャンネルの差動のクロック信号 C L Kと、 1チヤンネルのデータ信号 D AT Aとした信号条件での位相差を試験する具体例 で説明していたが、 他の信号条件に適用しても良い。 第 1例としては、 第 1 3図 に示す 2系統の差動信号の相対的な位相差を求めて良否判定を行う他の構成例が ある。 これは 2系統の差動信号の両者間の位相差を試験できるように、 第 1図に 示すクロスポイント測定部 6 0 0を 2系統備える構成とすることで、 2系統の差 動信号間の位相差を良否判定することができる。 第 2例としては、 第 1図の構成 例に示すデータ信号 D ATAを測定するデータ測定部 3 0 0を複数系統備え、 こ れに対応する位相差算出部 4 0 0と、 良否判定部 5 0 0とすることで、 複数系統 のデータ信号 D AT Aに対して相対的な位相差を一度に良否判定できる。
また、 D UTのデバイス品種によって異なるが、 試験対象の差動のクロック信 号 C L K等の差動信号は、 通常は 1チャンネル若しくは数チヤンネル程度の特定 の信号であるからして、 半導体試験装置に備える上述構成のチャンネル数は、 D U Tに対応したチヤンネル数備えるように構成すれば足りる。
また、 1チャンネルの差動のクロック信号 C L Kと、 複数チャンネルのデ一夕 信号 D AT Aを同時に試験する場合には、 これに対応して複数チャンネルのデー 夕測定部 3 0 0と、 前記複数チャンネルのデータ測定部 3 0 0に対応した位相差 算出部 4 0 0と良否判定部 5 0 0とを備えるように構成すれば良い。
また、 上述第 1図の構成例では、 全てを回路で実現した具体例であつたが、 こ れに限らない。 例えば第 9図に示す他の構成例でも実現可能である。 これは第 1 図のクロスポイント算出部 2 0 0と位相差算出部 4 0 0と良否判定部 5 0 0を削 除し、 代りにエツジデータ格納メモリ 7 0 0と、 アドレス発生部 6 2 0と、 クロ スポイント算出 Z位相差算出 Z良否判定処理部 6 5 0を追加して備える構成例で ある。
エッジデ一夕格納メモリ 7 0 0は、 所望容量のメモリであり、 サンプリング測 定の都度、 タイミング情報 T 1〜T 4、 及びデータ変化点情報 Tdata を一括し て格納する。 これにより、 多数回のサンプリング測定結果を格納できる。
ァドレス発生部 6 2 0は、 メモリへのァドレス発生用であり、 サンプリング測 定の都度、 I N C信号によりアドレス値を + 1したアドレス信号を発生してエツ ジデータ格納メモリ 7 0 0へ供給する。
クロスポイント算出/位相差算出 Z良否判定処理部 6 5 0は、 ソフト的にクロ スポイントを算出して判定するものであり、 上記エッジデータ格納メモリ 7 0 0 へ格納されたエッジデータを順次読み出して、 第 1図の構成例と同様にして、 ソ フト的にクロスポイント情報 TCTOSSを算出し、 ソフト的に位相差 を算出し、 期待値の最大位相差 Tmax と最小位相差 Tmin とに基づいて位相差 ロ丁の良否 判定処理を行い、 P A S S /F A I Lの判定結果を出力する。
これによれば、 第 1図の構成例よりも、 回路規模を低減できる利点が得られる。 また、 第 3図に示すクロスポイント算出部 2 0 0において、 所望によりクロッ クに同期して演算するパイプライン回路構成やインターリーブ構成を備えても良 レ^ この場合には、 繰り返しサンプリング測定するサンプリング周期を大幅に短 縮できる。
また、 第 1 1図に他の構成例を示す。 これは上述した第 1図構成のクロスボイ ント算出部 2 0 0の代わりに、 データ変換用のクロスポイント変換メモリ 2 5 0 を備える構成例である。 クロスポイント変換メモリ 2 5 0は、 タイミング情報 T 1〜T 4の入力データをァドレス入力端へ供給し、 これにより指定されたァドレ スの内容を読み出してクロスポイント情報 Tcross として出力する。 n = 5ビッ トの場合、 5 x 4 = 2 0ビットのアドレス空間のメモリ （RAMZR OM) を備 える。 ここで、 メモリの内容は上述したクロスポイント情報 Tcrossが読み出さ れるように、 予め格納して備えておく。 これによつても、 上述したクロスポイン ト算出部 2 0 0と同様の機能が実現できる。
また、 第 1 0図に他の構成例を示す。 これは上述した第 1図構成のクロスボイ ント算出部 2 0 0と良否判定部 5 0 0とを、 クロスポイント算出部 2 0 1と良否 判定部 5 0 1とに変更した構成である。 クロスポイント算出部 2 0 1は入力され るタイミング情報 T 1〜T 4の何れかが" 0 "の場合にはクロスボイントが検出さ れなかったので、 正常な位置でサンプリング測定できなかったものとしてデータ エラ一信号 Derr を発生させる。 良否判定部 5 0 1は前記データエラ一信号 D errをうけたときは良否判定を行わないように内部制御する。
これによれば、 正常な位置でサンプリング測定が行われたときのみ良否判定が 行われる結果、 例えば、 差動のクロック信号 C L Kと半導体試験装置の試験周期 (テストレート） とが非同期関係の場合であったり、 差動のクロック信号 C L K のクロック周波数が大きな揺らぎを有する場合であっても、 一定の確率頻度で正 常にサンプリング測定できるからして、 正常にサンプリング測定できたときに的 確なる良否判定ができる大きな利点が得られる。
また、 上述構成要素若しくは実現する機能手段に対して実用的に適用可能な部 位に対しては、 ソフトウェア若しくはマイクロプログラムと八一ドウエアロジッ クの両方に基づいて実現する構成手段としても良いし、 ソフトウェアに基づいて 実現する構成手段としても良い。 産業上の利用可能性
本発明は、 上述の説明内容からして、 下記に記載される効果を奏する。
上述説明したように本発明によれば、 同一測定時刻における差動のクロック信 号 C L Kのクロスボイントを特定し、 前記クロスボイントとデータ信号 D AT A との両信号間の位相差を求め、 求めた位相差が所定の規格内であるか否かにより 良否判定する手段を具備する構成としたことにより、 差動のクロック信号 C L K のクロスボイントに基づいて両信号の相対的な位相差を的確に良否判定すること ができる優れた利点が得られる。 また第 1 0図の構成例によれば、 正常な位置でサンプリング測定が行われたと きのみ良否判定が行われる結果、 差動のクロック信号 C L Kと半導体試験装置の 試験周期 （テストレート） とが非同期関係の場合であっても、 適正にサンプリン グ測定された測定結果に基づいて的確なる良否判定ができる利点が得られる。 従って、 本発明の技術的効果は大であり、 産業上の経済効果も大である。

Claims

請 求 の 範 囲
1 . 被試験デバイス （D UT) から出力される一方の差動の出力信号のクロスポ イントのタイミングを測定して得たクロスボイント情報 Tcross を出力する差動 信号タイミング測定手段と、
該 D UTから出力される他方の非差動の出力信号の論理が遷移する遷移夕イミ ングを測定して得たデータ変化点情報 Tdata を出力する非差動信号タイミング 測定手段と、
両出力信号を同時に測定して得た該クロスボイント情報 Tcross とデータ変化 点情報 Tdata との両者間の相対的な位相差を求めて得た位相差 Δ Τを出力する 位相差算出手段と、
該位相差 Δ Τを受けて良否判定を行う所定の上限のしきい値と下限のしきい 値若しくは一方のしきい値に基づいて当該 D UTの相対的な位相関係の良否を判 定する良否判定手段と、
を具備することを特徴とする半導体試験装置。
2 . 被試験デバイス （DUT) から出力される一方の第 1の差動の出力信号のク ロスボイントのタイミングを測定して得た第 1のクロスボイント情報 Tcross を 出力する第 1の差動信号タイミング測定手段と、
該 D UTから出力される他方の第 2の差動の出力信号のクロスポイントのタイ ミングを測定して得た第 2のクロスボイント情報 Tcross を出力する第 2の差動 信号タイミング測定手段と、
両差動の出力信号を同時に測定して得た該第 1のクロスボイント情報 Tcross と該第 2のクロスボイント情報 Tcross との両者間の相対的な位相差を求めて得 た位相差 Δ Τを出力する位相差算出手段と、
良否判定を行う当該 D UTに対応した所定の上限しきい値と下限しきい値若し くは一方のしきい値に基づいて、 該位相差 Δ Τを受けて該 D UTの良否を判定 する良否判定手段と、
を具備することを特徴とする半導体試験装置。
3 . 上記差動信号タイミング測定手段は、
該差動の出力信号における一方の信号の遷移波形に対して、 クロスポイント前 後で 2点が測定される所定のスレツショルド ·レベルで論理信号に変換した後、 多相ストローブ信号に基づいてサンプリング測定した後、 コードデータに変換し た 2点のタイミング情報を出力する第 1の遷移情報測定手段と、
該差動の出力信号における他方の信号の遷移波形に対して、 クロスボイント前 後で 2点が測定される所定のスレツショルド ·レベルで論理信号に変換した後、 多相ストローブ信号に基づいてサンプリング測定した後、 コ一ドデータに変換し た 2点のタイミング情報を出力する第 2の遷移情報測定手段と、
該差動の出力信号における一方の信号の遷移波形から得られた 2点のタイミン グ情報の間を通過する第 1の直線と、 該差動の出力信号における他方の信号の遷 移波形から得られた 2点のタイミング情報の間を通過する第 2の直線とにおいて、 両者の直線が交差する位置をクロスボイント情報 Tcross として特定するクロス ポイント算出手段と、 で構成され、
上記非差動信号タイミング測定手段は、
D U Tから出力される他方のデータ信号 D ATAを受けて、 所定のスレツショ ルド 'レベルで論理信号に変換した後、 多相ストローブ信号に基づいてサンプリ ング測定した後、 該データ信号 D A T Aの立ち上がり若しくは立下がりの何れか のタイミング情報を示すコードデータに変換したデータ変化点情報 Tdata を出 力するデ一夕遷移時間情報収集手段、 で構成されることを特徴とする請求の範囲 第 1項記載の半導体試験装置。
4. 上記第 1の遷移情報測定手段は、
所定の口一レベルとハイレベルの 2ポイントのスレツショルド'レベルで論理 信号に変換した後、 多相ストローブ信号に基づいてサンプリング測定してコード データに変換した第 1タイミング情報と第 2タイミング情報とを出力し、
上記第 2の遷移情報測定手段は、
所定のハイレベルと口―レベルの 2ポイントのスレツショルド'レベルで論理 信号に変換した後、 多相ストローブ信号に基づいてサンプリング測定してコード データに変換した第 3タイミング情報と第 4タイミング情報とを出力し、 上記クロスボイン卜算出手段は、
一方の遷移波形から得られた該第 1タイミング情報と該第 2夕イミング情報に 基づいて当該遷移波形が通過する第 1の直線と、 他方の遷移波形から得られた該 第 3タイミング情報と該第 4タイミング情報に基づいて当該遷移波形が通過する 第 2の直線と、 の両者の直線が交差する位置をクロスポイント情報 Tcross とし て求める、 ことを特徴とする請求の範囲第 3項記載の半導体試験装置。
5 . 被試験デバイス （D UT) から出力される差動の出力信号のクロスポイント のタイミングを測定する半導体試験装置において、
該差動の出力信号における一方の信号の遷移波形に対して、 クロスポイント前 後で 2点が測定される所定のスレツショルド ·レベルで論理信号に変換した後、 多相ストローブ信号に基づいてサンプリング測定した後、 コードデ一夕に変換し た 2点のタイミング情報を出力する第 1の遷移情報測定手段と、
該差動の出力信号における他方の信号の遷移波形に対して、 クロスボイント前 後で 2点が測定される所定のスレツショルド ·レベルで論理信号に変換した後、 多相ストローブ信号に基づいてサンプリング測定した後、 コードデ一夕に変換し た 2点のタイミング情報を出力する第 2の遷移情報測定手段と、
該差動の出力信号における一方の信号の遷移波形から得られた 2点のタイミン グ情報の間を通過する第 1の直線と、 該差動の出力信号における他方の信号の遷 移波形から得られた 2点のタイミング情報の間を通過する第 2の直線とにおいて、 両者の直線が交差する位置をクロスボイント情報 Tcross.として特定するクロス ポイント算出手段と、
を具備することを特徴とする半導体試験装置。
6 . 上記クロスポイント算出手段は、 データ変換用のクロスポイント変換メモリ を備え、
該クロスボイント変換メモリは、 演算処理に対応するクロスボイント情報 T cross を予め当該メモリへ格納しておき、 該タイミング情報 T l、 Τ 2、 Τ 3、 Τ 4のデータをァドレス入力端へ供給し、 前記ァドレスにより読み出された読出 しデータをクロスポイント情報 Tcross として出力する、 ことを特徴とする請求 の範囲第 4項記載の半導体試験装置。
7 . 上記位相差算出手段は、 該クロスポイント算出手段からのクロスポイント情 報 Tcrossと、 該データ遷移時間情報収集手段からのデータ変化点情報 Tdataと を受けて、 両データの差分を算出した相対的な位相差 Δ Τを出力する、 若しく は前記位相差 Δ Τに対して所定のオフセット量を更に演算した結果の位相差△ Tを出力する、 ことを特徴とする請求の範囲第 3項記載の半導体試験装置。
8 . 良否判定制御手段を追加して備え、
該良否判定制御手段は該遷移情報測定手段から出力される 4点の該第 1夕イミ ング情報、 該第 2タイミング情報、 該第 3タイミング情報、 該第 4タイミング情 報の中の少なくとも何れか 1つのデー夕値が" 0 "のときはデータエラ一信号 D err を該クロスポイント算出手段から発生させ、 該良否判定手段は前記データェ ラー信号 Derr を受けたときには良否判定を行わないように内部制御する手段を 備える、 ことを特徴とする請求の範囲第 4項記載の半導体試験装置。
9 . 被試験デバイス （D UT) から出力される差動の出力信号のクロスポイント のタイミングを基準として、 該 D UTから出力される他のデ一夕信号 D ATAと の間の相対的な位相差を測定する半導体試験装置において、
所定の口一レベルとハイレベルの 2ポイントのスレツショルド'レベルで論理 信号に変換した後、 多相ストローブ信号に基づいてサンプリング測定してコ一ド データに変換した第 1タイミング情報と第 2タイミング情報とを出力する第 1の 遷移情報測定手段と、
該差動の出力信号の他方の信号の遷移波形に対して、 所定のハイレベルとロー レベルの 2ポイントのスレツショルド ·レベルで論理信号に変換した後、 多相ス トローブ信号に基づいてサンプリング測定してコ一ドデータに変換した第 3タイ ミング情報と第 4タイミング情報とを出力する第 2の遷移情報測定手段と、
D U Tから出力されるデータ信号 D A T Aを受けて、 所定のスレツショルド - レベルで論理信号に変換した後、 多相ストローブ信号に基づいてサンプリング測 定して該デ一夕信号 D ATAの立ち上がり若しくは立下がりのタイミングを示す コードデータに変換したデータ変化点情報 Tdata を出力するデ一夕遷移時間情 報収集手段と、
該第 1の遷移情報測定手段で測定した 2点のタイミング情報と、 該第 2の遷移 情報測定手段で測定した 2点のタイミング情報と、 該データ遷移時間情報収集手 段で測定した 1点のタイミング情報とを所定複数回測定して格納するエッジデー 夕格納手段と、 を備え、
該エッジデータ格納手段のデータ内容を読出して、 クロスポイントを演算して 算出したクロスポイント情報 Tcrossと該データ変化点情報 Tdataとの相対的な 位相差 Δ Τを演算して算出し、 前記演算処理を測定回数に対応した回数行い、 得られた複数点の位相差 Δ Τに対して当該 D U T品種に対する位相差の規格内 であるか否かの良否判定を行う、 ことを特徴とする半導体試験装置。
1 0 . 上記クロスボイント算出 ·良否判定処理手段で求めた測定回数に対応した 複数点の位相差 Δ Τを受けて、 複数点の位相差 Δ Τの変動量を求めて両信号間 におけるジッタ量を特定する機能を追加して備える、 ことを特徴とする請求の範 囲第 9項記載の半導体試験装置。
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