JP2002025294A - 半導体デバイス試験方法・半導体デバイス試験装置 - Google Patents
半導体デバイス試験方法・半導体デバイス試験装置Info
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Abstract
(57)【要約】
【課題】データの読み出し出力と同期して基準クロック
を出力し、この基準クロックをデータの受渡しに供する
半導体デバイスにおいて、基準クロックとデータとの間
の位相差が所定の条件の満たすとき不良と判定する試験
方法を提案する。 【解決手段】基準クロックとデータの発生タイミングを
タイミング比較器１１Ａ、１１Ｂでタイミング比較し、
そのタイミング比較結果を論理比較器１２Ａ、１２Ｂで
論理比較し、その論理比較結果が所定の条件を満たすか
否かを相対比較器１３で比較し、所定の条件を満たした
状態を検出して基準クロックとデータとの位相差が所定
値以上と判定し、または、データの持続時間が所定の時
間以上継続したと判定する半導体デバイス試験方法。
を出力し、この基準クロックをデータの受渡しに供する
半導体デバイスにおいて、基準クロックとデータとの間
の位相差が所定の条件の満たすとき不良と判定する試験
方法を提案する。 【解決手段】基準クロックとデータの発生タイミングを
タイミング比較器１１Ａ、１１Ｂでタイミング比較し、
そのタイミング比較結果を論理比較器１２Ａ、１２Ｂで
論理比較し、その論理比較結果が所定の条件を満たすか
否かを相対比較器１３で比較し、所定の条件を満たした
状態を検出して基準クロックとデータとの位相差が所定
値以上と判定し、または、データの持続時間が所定の時
間以上継続したと判定する半導体デバイス試験方法。
Description
【０００１】
【発明の属する技術分野】この発明は高速で書き込み、
及び読み出しが可能な半導体デバイスを試験する場合に
用いて好適な半導体デバイス試験方法及びこの試験方法
を用いて動作する半導体デバイス試験装置に関する。
及び読み出しが可能な半導体デバイスを試験する場合に
用いて好適な半導体デバイス試験方法及びこの試験方法
を用いて動作する半導体デバイス試験装置に関する。
【０００２】
【従来の技術】半導体で構成されるメモリの品種の中に
はクロックと共にデータを入力し、クロックに同期して
半導体デバイスへデータを書き込み、クロックと共にク
ロックに同期したデータが半導体デバイスから出力さ
れ、このクロックのタイミングを利用して他のデバイス
にデータの受渡しを行うメモリが存在する。図１３にこ
の種のメモリの読み出し時の様子を示す。図１４Ａに示
すＤＡ、ＤＢ、ＤＣ…は半導体デバイスから出力される
データ（ある１つのピンから出力されたデータ）を示
す。ＴＤ１、ＴＤ２…は各テストサイクルを示す。図１
４Ｂに示すＤＱＳはメモリから出力されるクロックを示
す。データＤＡ、ＤＢ、ＤＣ…はこのクロックＤＱＳに
同期して半導体デバイスから出力される。このクロック
は実用されている状態では他のデバイスにデータＤＡ、
ＤＢ、ＤＣ…を受け渡す際の同期信号（データストロー
ブ）として利用される。
はクロックと共にデータを入力し、クロックに同期して
半導体デバイスへデータを書き込み、クロックと共にク
ロックに同期したデータが半導体デバイスから出力さ
れ、このクロックのタイミングを利用して他のデバイス
にデータの受渡しを行うメモリが存在する。図１３にこ
の種のメモリの読み出し時の様子を示す。図１４Ａに示
すＤＡ、ＤＢ、ＤＣ…は半導体デバイスから出力される
データ（ある１つのピンから出力されたデータ）を示
す。ＴＤ１、ＴＤ２…は各テストサイクルを示す。図１
４Ｂに示すＤＱＳはメモリから出力されるクロックを示
す。データＤＡ、ＤＢ、ＤＣ…はこのクロックＤＱＳに
同期して半導体デバイスから出力される。このクロック
は実用されている状態では他のデバイスにデータＤＡ、
ＤＢ、ＤＣ…を受け渡す際の同期信号（データストロー
ブ）として利用される。
【０００３】この種の半導体デバイスを試験する場合の
試験項目の一つに、各クロックＤＱＳ（以下このクロッ
クを基準クロックと称す）の前縁又は後縁のタイミング
から、データの変化点までの時間差（位相差）ｄＩ１、
ｄＩ２、ｄＩ３…が例えば極力短い程応答が速く優れた
特性を持つデバイスとして評価される。また、基準クロ
ックＤＱＳの前縁からデータＤＱの後縁までの時間ｄＪ
１及びｄＪ２が長い程データの持続性が良いデバイスと
評価される。これらの時間の長短によって被試験半導体
デバイスのグレードが決定される。
試験項目の一つに、各クロックＤＱＳ（以下このクロッ
クを基準クロックと称す）の前縁又は後縁のタイミング
から、データの変化点までの時間差（位相差）ｄＩ１、
ｄＩ２、ｄＩ３…が例えば極力短い程応答が速く優れた
特性を持つデバイスとして評価される。また、基準クロ
ックＤＱＳの前縁からデータＤＱの後縁までの時間ｄＪ
１及びｄＪ２が長い程データの持続性が良いデバイスと
評価される。これらの時間の長短によって被試験半導体
デバイスのグレードが決定される。
【０００４】被試験半導体デバイスから出力される基準
クロックＤＱＳは実用されている状態ではクロック源で
生成されたクロックが半導体デバイスに印加され、この
クロックが半導体デバイスの内部の回路に配給され、こ
のクロックに同期してデータが出力される。従って、試
験装置で試験を行う場合にも試験装置側から被試験半導
体デバイスにクロックを印加し、そのクロックが被試験
半導体デバイスの内部を通り、データと共にデータ受渡
しのための基準クロックとして出力される。従って、こ
の基準クロックの一般的には前縁又は後縁のタイミング
を測定し、この計測した前縁又は後縁のタイミングから
データＤＡ、ＤＢ、ＤＣ…の変化点までの時間ｄＩ１、
ｄＩ２、ｄＩ３…又はｄＪ１、ｄＪ２…を測定すること
になる。
クロックＤＱＳは実用されている状態ではクロック源で
生成されたクロックが半導体デバイスに印加され、この
クロックが半導体デバイスの内部の回路に配給され、こ
のクロックに同期してデータが出力される。従って、試
験装置で試験を行う場合にも試験装置側から被試験半導
体デバイスにクロックを印加し、そのクロックが被試験
半導体デバイスの内部を通り、データと共にデータ受渡
しのための基準クロックとして出力される。従って、こ
の基準クロックの一般的には前縁又は後縁のタイミング
を測定し、この計測した前縁又は後縁のタイミングから
データＤＡ、ＤＢ、ＤＣ…の変化点までの時間ｄＩ１、
ｄＩ２、ｄＩ３…又はｄＪ１、ｄＪ２…を測定すること
になる。
【０００５】上述したように半導体デバイスから出力さ
れる基準クロックはその半導体デバイスの内部を通過し
て出力されるため、その発生タイミングはこの半導体デ
バイスの内部の温度等の外的環境の影響を大きく受け、
図１４に示すように各半導体デバイスごとに基準クロッ
クＤＱＳ１、ＤＱＳ２、ＤＱＳ３…の位相に差が発生す
る現象が見られる。さらに位相の差は各半導体デバイス
の違いによるものに加えて、半導体デバイスの内部でも
アクセスするメモリのアドレスの違い、時間の経過（熱
的な変化）に従って変動するいわゆるジッタＪが発生す
る現象も見られる。
れる基準クロックはその半導体デバイスの内部を通過し
て出力されるため、その発生タイミングはこの半導体デ
バイスの内部の温度等の外的環境の影響を大きく受け、
図１４に示すように各半導体デバイスごとに基準クロッ
クＤＱＳ１、ＤＱＳ２、ＤＱＳ３…の位相に差が発生す
る現象が見られる。さらに位相の差は各半導体デバイス
の違いによるものに加えて、半導体デバイスの内部でも
アクセスするメモリのアドレスの違い、時間の経過（熱
的な変化）に従って変動するいわゆるジッタＪが発生す
る現象も見られる。
【０００６】従って、基準クロックＤＱＳの前縁のタイ
ミング又は後縁のタイミングからデータＤＡ、ＤＢ、Ｄ
Ｃ…の変化点までの時間ｄＩ１、ｄＩ２、ｄＩ３…又は
ｄＪ１、ｄＪ２…を測定するためには、先ず各半導体デ
バイスから出力される基準クロックＤＱＳの前縁のタイ
ミング又は後縁のタイミングが既知の値として与えられ
なければならない。基準クロックＤＱＳの発生タイミン
グを既知の値として取得するには予め試験に使用する全
ての試験パターン（全てのテストサイクル）を順次被試
験デバイスに印加し、その各試験パターンの読み出し時
に発生する基準クロックＤＱＳの発生タイミングを測定
し、その測定値を予めメモリ等に記憶させ、全てのテス
トサイクルに渡って基準クロックＤＱＳの発生タイミン
グのデータを取得した状態で実際の試験を行う方法が考
えられる。
ミング又は後縁のタイミングからデータＤＡ、ＤＢ、Ｄ
Ｃ…の変化点までの時間ｄＩ１、ｄＩ２、ｄＩ３…又は
ｄＪ１、ｄＪ２…を測定するためには、先ず各半導体デ
バイスから出力される基準クロックＤＱＳの前縁のタイ
ミング又は後縁のタイミングが既知の値として与えられ
なければならない。基準クロックＤＱＳの発生タイミン
グを既知の値として取得するには予め試験に使用する全
ての試験パターン（全てのテストサイクル）を順次被試
験デバイスに印加し、その各試験パターンの読み出し時
に発生する基準クロックＤＱＳの発生タイミングを測定
し、その測定値を予めメモリ等に記憶させ、全てのテス
トサイクルに渡って基準クロックＤＱＳの発生タイミン
グのデータを取得した状態で実際の試験を行う方法が考
えられる。
【０００７】実際の試験ではメモリに記憶した基準クロ
ックＤＱＳの発生タイミングを各テストサイクル毎に読
み出し、その読み出された基準クロックＤＱＳの発生タ
イミングから各データの前縁のタイミング又は後縁のタ
イミングとの位相差を測定し、データＤＱの前縁側のタ
イミングを試験する場合はこの位相差が所定の値を越え
なければ良と判定し、位相差が所定の時間を越えた場合
を不良と判定し、データＤＱの後縁側の持続時間を試験
する場合はデータの後縁までの位相差が所定の時間以上
継続したかを判定すればよい。
ックＤＱＳの発生タイミングを各テストサイクル毎に読
み出し、その読み出された基準クロックＤＱＳの発生タ
イミングから各データの前縁のタイミング又は後縁のタ
イミングとの位相差を測定し、データＤＱの前縁側のタ
イミングを試験する場合はこの位相差が所定の値を越え
なければ良と判定し、位相差が所定の時間を越えた場合
を不良と判定し、データＤＱの後縁側の持続時間を試験
する場合はデータの後縁までの位相差が所定の時間以上
継続したかを判定すればよい。
【０００８】
【発明が解決しようとする課題】上述したように、基準
クロックＤＱＳの発生タイミングを全てのテストサイク
ル毎に測定し、その測定値を取得した状態で実際の試験
を行うとすると、実質的に試験に要する時間は通常の倍
の時間を必要とし、試験に要する時間が長くなってしま
う欠点がある。また、図１４で説明したように、基準ク
ロックＤＱＳの発生タイミングにはジッタＪを含むもの
となるため、一度全てのテストサイクルに渡ってその発
生タイミングを測定したとしても、その測定値の信頼性
は低い。従ってその測定値を利用して行う試験の制度も
信頼性が低いものとなる。
クロックＤＱＳの発生タイミングを全てのテストサイク
ル毎に測定し、その測定値を取得した状態で実際の試験
を行うとすると、実質的に試験に要する時間は通常の倍
の時間を必要とし、試験に要する時間が長くなってしま
う欠点がある。また、図１４で説明したように、基準ク
ロックＤＱＳの発生タイミングにはジッタＪを含むもの
となるため、一度全てのテストサイクルに渡ってその発
生タイミングを測定したとしても、その測定値の信頼性
は低い。従ってその測定値を利用して行う試験の制度も
信頼性が低いものとなる。
【０００９】この発明の目的は自己が発生する基準クロ
ックを基準に各データの位相が所定の位相差の範囲に入
っているか否かを判定しなければならない半導体デバイ
スの試験方法において、初めからリアルタイムで試験を
行うことができ、従って短時間に試験を完了することが
でき、然も試験結果の信頼性も高い半導体デバイス試験
方法を提案しようとするものである。
ックを基準に各データの位相が所定の位相差の範囲に入
っているか否かを判定しなければならない半導体デバイ
スの試験方法において、初めからリアルタイムで試験を
行うことができ、従って短時間に試験を完了することが
でき、然も試験結果の信頼性も高い半導体デバイス試験
方法を提案しようとするものである。
【００１０】
【課題を解決するための手段】この発明の請求項１で
は、被試験デバイスから出力されるデータ及びこのデー
タと同期してデータの受渡に供する基準クロックの発生
タイミングをストローブパルスのサーチ動作でそれぞれ
タイミング比較し、このタイミング比較結果を論理比較
器でそれぞれ期待値と比較し、期待値と一致するか否か
により被試験デバイスの良、不良を判定する半導体デバ
イス試験装置において、被試験デバイスから出力される
各データの各論理判定結果と、基準クロックの論理判定
結果とをそれぞれ比較し、これらの論理判定結果が所定
の条件を満たしたことを検出してデータのタイミングが
基準クロックのタイミングに対して所定の位相関係を満
たしていると判定する半導体デバイス試験方法を提案す
る。
は、被試験デバイスから出力されるデータ及びこのデー
タと同期してデータの受渡に供する基準クロックの発生
タイミングをストローブパルスのサーチ動作でそれぞれ
タイミング比較し、このタイミング比較結果を論理比較
器でそれぞれ期待値と比較し、期待値と一致するか否か
により被試験デバイスの良、不良を判定する半導体デバ
イス試験装置において、被試験デバイスから出力される
各データの各論理判定結果と、基準クロックの論理判定
結果とをそれぞれ比較し、これらの論理判定結果が所定
の条件を満たしたことを検出してデータのタイミングが
基準クロックのタイミングに対して所定の位相関係を満
たしていると判定する半導体デバイス試験方法を提案す
る。
【００１１】この発明の請求項２では、請求項１記載の
半導体デバイス試験方法において、基準クロックの基準
エッジのタイミングをタイミング比較するストローブパ
ルスのタイミングから、各データの前縁のタイミングを
タイミング比較するストローブパルスのタイミングを予
め所定の時間遅延した関係に設定し、基準クロックの論
理判定結果が良で、各データの論理判定結果が不良と判
定されたことを検出してその不良と判定されたデータが
基準クロックより所定の時間以上遅延して発生している
と判定する半導体デバイス試験方法を提案する。
半導体デバイス試験方法において、基準クロックの基準
エッジのタイミングをタイミング比較するストローブパ
ルスのタイミングから、各データの前縁のタイミングを
タイミング比較するストローブパルスのタイミングを予
め所定の時間遅延した関係に設定し、基準クロックの論
理判定結果が良で、各データの論理判定結果が不良と判
定されたことを検出してその不良と判定されたデータが
基準クロックより所定の時間以上遅延して発生している
と判定する半導体デバイス試験方法を提案する。
【００１２】この発明の請求項３では、請求項１記載の
半導体デバイス試験方法において、基準クロックの基準
エッジのタイミングをタイミング比較するストローブパ
ルスのタイミングから、各データの後縁のタイミングを
タイミング比較するストローブパルスのタイミングを予
め所定の時間遅延した関係に設定し、基準クロックの論
理判定結果が不良で、各データの論理判定結果が不良と
判定されたことを検出してその不良と判定されたデータ
の後縁のタイミングが基準クロックの前縁のタイミング
から所定の時間以上継続していないと判定する半導体デ
バイス試験方法を提案する。
半導体デバイス試験方法において、基準クロックの基準
エッジのタイミングをタイミング比較するストローブパ
ルスのタイミングから、各データの後縁のタイミングを
タイミング比較するストローブパルスのタイミングを予
め所定の時間遅延した関係に設定し、基準クロックの論
理判定結果が不良で、各データの論理判定結果が不良と
判定されたことを検出してその不良と判定されたデータ
の後縁のタイミングが基準クロックの前縁のタイミング
から所定の時間以上継続していないと判定する半導体デ
バイス試験方法を提案する。
【００１３】この発明の請求項４では、被試験デバイス
のクロック出力端子から出力される基準クロックのタイ
ミングをストローブパルスの発生タイミングでタイミン
グ比較する第１タイミング比較器と、被試験デバイスの
各出力端子から出力される各データのタイミングをそれ
ぞれストローブパルスの発生タイミングでタイミング比
較する複数の第２タイミング比較器と、第１タイミング
比較器のタイミング比較結果を所定の期待値と比較する
第１論理比較器と、第２タイミング比較器の各タイミン
グ比較結果をそれぞれ所定の期待値と比較する複数の第
２論理比較器と、第１論理比較器の論理比較結果と第２
論理比較器の論理比較結果のそれぞれを比較し、第１論
理に比較器の比較結果と、第２論理比較器の論理比較結
果が所定の条件を満たしたことを検出する相対比較器
と、によって構成した半導体デバイス試験装置を提案す
る。
のクロック出力端子から出力される基準クロックのタイ
ミングをストローブパルスの発生タイミングでタイミン
グ比較する第１タイミング比較器と、被試験デバイスの
各出力端子から出力される各データのタイミングをそれ
ぞれストローブパルスの発生タイミングでタイミング比
較する複数の第２タイミング比較器と、第１タイミング
比較器のタイミング比較結果を所定の期待値と比較する
第１論理比較器と、第２タイミング比較器の各タイミン
グ比較結果をそれぞれ所定の期待値と比較する複数の第
２論理比較器と、第１論理比較器の論理比較結果と第２
論理比較器の論理比較結果のそれぞれを比較し、第１論
理に比較器の比較結果と、第２論理比較器の論理比較結
果が所定の条件を満たしたことを検出する相対比較器
と、によって構成した半導体デバイス試験装置を提案す
る。
【００１４】この発明の請求項５では、被試験デバイス
のクロック出力端子から出力される基準クロックの基準
エッジのタイミングをストローブパルスの発生タイミン
グでタイミング比較する第１タイミング比較器と、被試
験デバイスの各出力端子から出力される各データの前縁
のタイミングをそれぞれストローブパルスの発生タイミ
ングでタイミング比較する複数の第２タイミング比較器
と、第１タイミング比較器のタイミング比較結果を所定
の期待値と比較する第１論理比較器と、第２タイミング
比較器の各タイミング比較結果をそれぞれ所定の期待値
と比較する複数の第２論理比較器と、第１論理比較器の
論理比較結果と第２論理比較器の比較結果のそれぞれを
比較し、第１論理に比較器の比較結果が良、第２論理比
較器の比較結果が不良である条件を検出してデータの前
縁のタイミングが基準クロックの前縁から所定の時間以
上遅れていると判定する相対比較器と、によって構成し
た半導体デバイス試験装置を提案する。
のクロック出力端子から出力される基準クロックの基準
エッジのタイミングをストローブパルスの発生タイミン
グでタイミング比較する第１タイミング比較器と、被試
験デバイスの各出力端子から出力される各データの前縁
のタイミングをそれぞれストローブパルスの発生タイミ
ングでタイミング比較する複数の第２タイミング比較器
と、第１タイミング比較器のタイミング比較結果を所定
の期待値と比較する第１論理比較器と、第２タイミング
比較器の各タイミング比較結果をそれぞれ所定の期待値
と比較する複数の第２論理比較器と、第１論理比較器の
論理比較結果と第２論理比較器の比較結果のそれぞれを
比較し、第１論理に比較器の比較結果が良、第２論理比
較器の比較結果が不良である条件を検出してデータの前
縁のタイミングが基準クロックの前縁から所定の時間以
上遅れていると判定する相対比較器と、によって構成し
た半導体デバイス試験装置を提案する。
【００１５】この発明の請求項６では、被試験デバイス
のクロック出力端子から出力される基準クロックの基準
エッジのタイミングをストローブパルスの発生タイミン
グでタイミング比較する第１タイミング比較器と、被試
験デバイスの各出力端子から出力される各データの後縁
のタイミングをそれぞれストローブパルスの発生タイミ
ングでタイミング比較する複数の第２タイミング比較器
と、第１タイミング比較器のタイミング比較結果を所定
の期待値と比較する第１論理比較器と、第２タイミング
比較器の各タイミング比較結果をそれぞれ所定の期待値
と比較する複数の第２論理比較器と、第１論理比較器の
論理比較結果と第２論理比較器の論理比較結果のそれぞ
れを比較し、第１論理に比較器の論理比較結果が不良、
第２論理比較器の比較結果が不良である条件を検出して
データの後縁のタイミングが基準クロックの前縁から所
定の継続時間に満たないと判定する相対比較器と、によ
って構成した半導体デバイス試験装置を提案する。
のクロック出力端子から出力される基準クロックの基準
エッジのタイミングをストローブパルスの発生タイミン
グでタイミング比較する第１タイミング比較器と、被試
験デバイスの各出力端子から出力される各データの後縁
のタイミングをそれぞれストローブパルスの発生タイミ
ングでタイミング比較する複数の第２タイミング比較器
と、第１タイミング比較器のタイミング比較結果を所定
の期待値と比較する第１論理比較器と、第２タイミング
比較器の各タイミング比較結果をそれぞれ所定の期待値
と比較する複数の第２論理比較器と、第１論理比較器の
論理比較結果と第２論理比較器の論理比較結果のそれぞ
れを比較し、第１論理に比較器の論理比較結果が不良、
第２論理比較器の比較結果が不良である条件を検出して
データの後縁のタイミングが基準クロックの前縁から所
定の継続時間に満たないと判定する相対比較器と、によ
って構成した半導体デバイス試験装置を提案する。
【００１６】
【作用】この発明で提案した半導体デバイス試験方法及
び半導体デバイス試験装置によれば、通常の半導体デバ
イス試験装置の論理判定結果を相対的に比較判定し、基
準クロックに対する判定結果と各データに対する判定結
果の条件が所定の条件を満たしたことを検出してデータ
の発生タイミングが基準クロックの発生タイミングより
所定時間以上遅れていないと判定する試験方法及び基準
クロックの基準エッジのタイミングからデータの後縁ま
での持続時間が所定時間以上を満たしたかを判定する試
験方法を提案するものである。
び半導体デバイス試験装置によれば、通常の半導体デバ
イス試験装置の論理判定結果を相対的に比較判定し、基
準クロックに対する判定結果と各データに対する判定結
果の条件が所定の条件を満たしたことを検出してデータ
の発生タイミングが基準クロックの発生タイミングより
所定時間以上遅れていないと判定する試験方法及び基準
クロックの基準エッジのタイミングからデータの後縁ま
での持続時間が所定時間以上を満たしたかを判定する試
験方法を提案するものである。
【００１７】ここで各データの発生タイミングをタイミ
ング比較するためのストローブパルスの位相を、基準ク
ロックの発生タイミングをタイミング比較するためのス
トローブパルスの位相より所定の時間遅れ位相に設定す
ることにより、基準クロックの論理判定結果と、各デー
タの論理判定結果との組合せが所定の条件を満たした場
合は各データの発生タイミングが設定した遅延位相より
遅れていないと判定することができる。またデータの持
続時間が所定の時間以上継続したと判定することができ
る。
ング比較するためのストローブパルスの位相を、基準ク
ロックの発生タイミングをタイミング比較するためのス
トローブパルスの位相より所定の時間遅れ位相に設定す
ることにより、基準クロックの論理判定結果と、各デー
タの論理判定結果との組合せが所定の条件を満たした場
合は各データの発生タイミングが設定した遅延位相より
遅れていないと判定することができる。またデータの持
続時間が所定の時間以上継続したと判定することができ
る。
【００１８】従って、この発明によれば通常の半導体デ
バイス試験装置の各論理比較器の後段に相対比較器を設
けるだけの比較的簡単な構成で基準クロックを出力する
半導体デバイスの試験を短時間に済ますことができ、ま
た試験の信頼性も高い半導体デバイス試験方法及び半導
体デバイス試験装置を提供することができる利点が得ら
れる。
バイス試験装置の各論理比較器の後段に相対比較器を設
けるだけの比較的簡単な構成で基準クロックを出力する
半導体デバイスの試験を短時間に済ますことができ、ま
た試験の信頼性も高い半導体デバイス試験方法及び半導
体デバイス試験装置を提供することができる利点が得ら
れる。
【００１９】
【発明の実施の形態】図１にこの発明により半導体デバ
イス試験方法により基準クロックＤＱＳを発生する半導
体デバイスを試験する半導体デバイス試験装置の一実施
例を示す。図１において、ＤＵＴは被試験半導体デバイ
スを示す。この被試験半導体デバイスＤＵＴはデータＤ
Ｑを出力するデータ出力端子ＴＤと、基準クロックＤＱ
Ｓを出力する出力端子ＴＱＳとを有する。図１ではデー
タ出力端子ＴＤを１本として示しているが、現実には１
６本程度の出力端子ＴＤが存在する。クロック出力端子
ＴＱＳにはレベル比較器１０Ａと、第１タイミング比較
器１１Ａと、第１論理比較器１２Ａの縦続回路を接続す
る。
イス試験方法により基準クロックＤＱＳを発生する半導
体デバイスを試験する半導体デバイス試験装置の一実施
例を示す。図１において、ＤＵＴは被試験半導体デバイ
スを示す。この被試験半導体デバイスＤＵＴはデータＤ
Ｑを出力するデータ出力端子ＴＤと、基準クロックＤＱ
Ｓを出力する出力端子ＴＱＳとを有する。図１ではデー
タ出力端子ＴＤを１本として示しているが、現実には１
６本程度の出力端子ＴＤが存在する。クロック出力端子
ＴＱＳにはレベル比較器１０Ａと、第１タイミング比較
器１１Ａと、第１論理比較器１２Ａの縦続回路を接続す
る。
【００２０】またデータ出力端子ＴＤにも同様にレベル
比較器１０Ｂと、タイミング比較器１１Ｂと、第２論理
比較器１２Ｂからなる縦続回路を接続する。これらの縦
続回路は従来の半導体デバイス試験装置の構成と同じも
のでよい。この発明の特徴とする構成は基準クロックＤ
ＱＳの論理比較結果を出力する第１論理比較器１２の論
理判定結果と、各データＤＱの論理比較結果を出力する
第２論理比較器１２の論理判定結果を相対的に比較する
相対比較器１３を設けた構成とした点である。
比較器１０Ｂと、タイミング比較器１１Ｂと、第２論理
比較器１２Ｂからなる縦続回路を接続する。これらの縦
続回路は従来の半導体デバイス試験装置の構成と同じも
のでよい。この発明の特徴とする構成は基準クロックＤ
ＱＳの論理比較結果を出力する第１論理比較器１２の論
理判定結果と、各データＤＱの論理比較結果を出力する
第２論理比較器１２の論理判定結果を相対的に比較する
相対比較器１３を設けた構成とした点である。
【００２１】先ずレベル比較器１０Ａ、１０Ｂと第１、
第２タイミング比較器１１Ａ、１１Ｂと第１、第２論理
比較器１２Ａ、１２Ｂの各動作について説明する。レベ
ル比較器１０Ａ、１０Ｂは共に図２に示すように一対の
電圧比較器ＣＰ１とＣＰ２によって構成され、これら一
対の電圧比較器ＣＰ１とＣＰ２により被試験半導体デバ
イスＤＵＴが出力する基準クロックＤＱＳ又は各データ
ＤＡ、ＤＢ、ＤＣ…（図８参照）の論理値が正規の電圧
条件を満たしているか否かを判定する。電圧比較器ＣＰ
１は基準クロックＤＱＳ又は各データＤＡ、ＤＢ、ＤＣ
…のＨ論理の電圧値が正規の電圧値ＶＯＨ以上であるか
否かを判定する。また電圧比較器ＣＰ２は基準クロック
ＤＱＳ又は各データＤＡ、ＤＢ、ＤＣ…のＬ論理側の電
圧値が正規の電圧ＶＯＬ以下であるか否かを判定する。
第２タイミング比較器１１Ａ、１１Ｂと第１、第２論理
比較器１２Ａ、１２Ｂの各動作について説明する。レベ
ル比較器１０Ａ、１０Ｂは共に図２に示すように一対の
電圧比較器ＣＰ１とＣＰ２によって構成され、これら一
対の電圧比較器ＣＰ１とＣＰ２により被試験半導体デバ
イスＤＵＴが出力する基準クロックＤＱＳ又は各データ
ＤＡ、ＤＢ、ＤＣ…（図８参照）の論理値が正規の電圧
条件を満たしているか否かを判定する。電圧比較器ＣＰ
１は基準クロックＤＱＳ又は各データＤＡ、ＤＢ、ＤＣ
…のＨ論理の電圧値が正規の電圧値ＶＯＨ以上であるか
否かを判定する。また電圧比較器ＣＰ２は基準クロック
ＤＱＳ又は各データＤＡ、ＤＢ、ＤＣ…のＬ論理側の電
圧値が正規の電圧ＶＯＬ以下であるか否かを判定する。
【００２２】これらの判定結果をタイミング比較器１１
Ａ、１１Ｂに入力しストローブパルスＳＴＢが印加され
たタイミングで電圧比較器ＣＰ１及びＣＰ２の出力の状
態を読み取る。つまり、タイミング比較器１１Ａ、１１
ＢはストローブパルスＳＴＢの印加タイミング毎にその
ときの入力されている基準クロックＤＱＳ及びデータＤ
Ｑの論理値を読み取る動作を実行する。論理比較器１２
Ａ、１２Ｂはタイミング比較器１１Ａ、１１Ｂがストロ
ーブパルスＳＴＢのタイミングで読み取った結果と予め
テストサイクル毎に定めた期待値（図２の例ではＨ論
理）とを比較しテストサイクル毎にパス（良）、フェイ
ル（不良）判定を行い結果をＰＡに出力する。
Ａ、１１Ｂに入力しストローブパルスＳＴＢが印加され
たタイミングで電圧比較器ＣＰ１及びＣＰ２の出力の状
態を読み取る。つまり、タイミング比較器１１Ａ、１１
ＢはストローブパルスＳＴＢの印加タイミング毎にその
ときの入力されている基準クロックＤＱＳ及びデータＤ
Ｑの論理値を読み取る動作を実行する。論理比較器１２
Ａ、１２Ｂはタイミング比較器１１Ａ、１１Ｂがストロ
ーブパルスＳＴＢのタイミングで読み取った結果と予め
テストサイクル毎に定めた期待値（図２の例ではＨ論
理）とを比較しテストサイクル毎にパス（良）、フェイ
ル（不良）判定を行い結果をＰＡに出力する。
【００２３】判定は、期待値がＨ論理のときは電圧比較
器ＣＰ１からの論理値を見て電圧比較器ＣＰ１の論理値
がＨ論理のときパス（良）、電圧比較器ＣＰ１の論理値
がＬ論理のときフェイル（不良）と判定する。期待値が
Ｌ論理のときは電圧比較器ＣＰ２からの論理値を見て電
圧比較器ＣＰ２の論理値がＨ論理のときパス（良）、電
圧比較器ＣＰ２の論理値がＬ論理のときフェイル（不
良）と判定する。この時の、判定の結果をＰＡに出力す
る。
器ＣＰ１からの論理値を見て電圧比較器ＣＰ１の論理値
がＨ論理のときパス（良）、電圧比較器ＣＰ１の論理値
がＬ論理のときフェイル（不良）と判定する。期待値が
Ｌ論理のときは電圧比較器ＣＰ２からの論理値を見て電
圧比較器ＣＰ２の論理値がＨ論理のときパス（良）、電
圧比較器ＣＰ２の論理値がＬ論理のときフェイル（不
良）と判定する。この時の、判定の結果をＰＡに出力す
る。
【００２４】図３を用いて基準クロックＤＱＳの立上り
の発生タイミングを検出する動作を説明する。基準クロ
ックＤＱＳの立上りのタイミングを検出するテストサイ
クルにおいて、ストローブパルスＳＴＢをτＴずつ遅延
して同じテストを繰り返す（図３参照）。つまり、スト
ローブパルスＳＴＢをτＴずつ遅延して同じテストを繰
り返すことで、テスト毎にストローブパルスＳＴＢがτ
Ｔずつ遅延されて第１タイミング比較器１１Ａに与えら
れ電圧比較器ＣＰ１及びＣＰ２の出力の状態を読み取
る。第１論理比較器１２Ａは第１タイミング比較器１１
ＡがストローブパルスＳＴＢのタイミング比較結果を出
力する毎にその比較結果と期待値とを比較しパス
（良）、フェイル（不良）を判定し結果をＰＡに出力す
る。
の発生タイミングを検出する動作を説明する。基準クロ
ックＤＱＳの立上りのタイミングを検出するテストサイ
クルにおいて、ストローブパルスＳＴＢをτＴずつ遅延
して同じテストを繰り返す（図３参照）。つまり、スト
ローブパルスＳＴＢをτＴずつ遅延して同じテストを繰
り返すことで、テスト毎にストローブパルスＳＴＢがτ
Ｔずつ遅延されて第１タイミング比較器１１Ａに与えら
れ電圧比較器ＣＰ１及びＣＰ２の出力の状態を読み取
る。第１論理比較器１２Ａは第１タイミング比較器１１
ＡがストローブパルスＳＴＢのタイミング比較結果を出
力する毎にその比較結果と期待値とを比較しパス
（良）、フェイル（不良）を判定し結果をＰＡに出力す
る。
【００２５】この場合、第１論理比較器１２Ａの出力が
フェイル（不良）からパス（良）に変わったことによ
り、第１レベル比較器１０Ａの出力がＨ論理に反転した
ことを読み取ったストローブパルスＳＴＢｎ（図３Ｂ参
照）を知り基準クロックＤＱＳの立上りのタイミングＴ
ｎを決定する。また、基準クロックＤＱＳの立下りのタ
イミング検出する場合は、期待値をＬ論理にし立上りの
検出と同様に第１論理比較器１２Ａの出力がフェイル
（不良）からパス（良）に変わったストローブパルスに
より立下りのタイミングを決定する。
フェイル（不良）からパス（良）に変わったことによ
り、第１レベル比較器１０Ａの出力がＨ論理に反転した
ことを読み取ったストローブパルスＳＴＢｎ（図３Ｂ参
照）を知り基準クロックＤＱＳの立上りのタイミングＴ
ｎを決定する。また、基準クロックＤＱＳの立下りのタ
イミング検出する場合は、期待値をＬ論理にし立上りの
検出と同様に第１論理比較器１２Ａの出力がフェイル
（不良）からパス（良）に変わったストローブパルスに
より立下りのタイミングを決定する。
【００２６】第２レベル比較器１０Ｂと、第２タイミン
グ比較器１１Ｂと、第２論理比較器１２Ｂにおいても、
第１レベル比較器１０Ａと、第１タイミング比較器１１
Ａと、第１論理比較器１２Ａと同様の動作をし、データ
ＤＱの立上り、立下りのタイミングも、基準クロックＤ
ＱＳの立上り、立下りのタイミングの検出と同様にタイ
ミングを決定する。以上により、レベル比較器１０Ａ、
１０Ｂと、タイミング比較器１１Ａ、１１Ｂと、論理比
較器１２Ａ、１２Ｂの従来と同じ部分の動作が理解され
よう。
グ比較器１１Ｂと、第２論理比較器１２Ｂにおいても、
第１レベル比較器１０Ａと、第１タイミング比較器１１
Ａと、第１論理比較器１２Ａと同様の動作をし、データ
ＤＱの立上り、立下りのタイミングも、基準クロックＤ
ＱＳの立上り、立下りのタイミングの検出と同様にタイ
ミングを決定する。以上により、レベル比較器１０Ａ、
１０Ｂと、タイミング比較器１１Ａ、１１Ｂと、論理比
較器１２Ａ、１２Ｂの従来と同じ部分の動作が理解され
よう。
【００２７】次にこの発明に係わるタイミング比較器１
１Ａ、１１Ｂの動作について説明する。基準クロックＤ
ＱＳの発生タイミングを比較する第１タイミング比較器
１１ＡにはストローブパルスＳＴＢ１を印加し、データ
ＤＱの発生タイミングを比較する第２タイミング比較器
１１ＢにはストローブパルスＳＴＢ２を印加する。これ
らのストローブパルスＳＴＢ１とＳＴＢ２には位相差Ｔ
ｄｑを与える。この位相差ＴｄｑはデータＤＱが基準ク
ロックＤＱＳのこの例では前縁のタイミングより位相差
Ｔｄｑ以上遅延した場合は、そのデータ端子は不良であ
ると判定するために付した遅延時間である。
１Ａ、１１Ｂの動作について説明する。基準クロックＤ
ＱＳの発生タイミングを比較する第１タイミング比較器
１１ＡにはストローブパルスＳＴＢ１を印加し、データ
ＤＱの発生タイミングを比較する第２タイミング比較器
１１ＢにはストローブパルスＳＴＢ２を印加する。これ
らのストローブパルスＳＴＢ１とＳＴＢ２には位相差Ｔ
ｄｑを与える。この位相差ＴｄｑはデータＤＱが基準ク
ロックＤＱＳのこの例では前縁のタイミングより位相差
Ｔｄｑ以上遅延した場合は、そのデータ端子は不良であ
ると判定するために付した遅延時間である。
【００２８】これらのストローブパルスＳＴＢ１とＳＴ
Ｂ２は図１４で説明した基準クロックＤＱＳのジッタの
範囲内を少しずつ位相をずらしながら基準クロックＤＱ
Ｓの例えば立ち上がりのタイミング及びデータＤＱの変
化点を検出する動作を実行する。以下この動作をサーチ
と呼ぶことにする。図４を用いてサーチ動作の範囲につ
いて説明する。基準クロックＤＱＳのジッタは被試験デ
バイスＤＵＴの動作を規定するクロックＣＬＫの前縁の
タイミングを中心に発生する。良品のデバイスであれば
データＤＱも基準クロックＤＱＳに発生するジッタの範
囲で変化点が変動する。従って、ジッタの発生量を（図
４Ｂ）とすると、ストローブパルスＳＴＢ１は−Ｔｄ〜
＋Ｔｄまでの間を少しずつ（例えば図 に示したτＴ）
位相をずらしながらサーチさせ、またストローブパルス
ＳＴＢ２は−Ｔｄ＋Ｔｄｑ〜＋Ｔｄ＋Ｔｄｑの範囲をサ
ーチさせる。
Ｂ２は図１４で説明した基準クロックＤＱＳのジッタの
範囲内を少しずつ位相をずらしながら基準クロックＤＱ
Ｓの例えば立ち上がりのタイミング及びデータＤＱの変
化点を検出する動作を実行する。以下この動作をサーチ
と呼ぶことにする。図４を用いてサーチ動作の範囲につ
いて説明する。基準クロックＤＱＳのジッタは被試験デ
バイスＤＵＴの動作を規定するクロックＣＬＫの前縁の
タイミングを中心に発生する。良品のデバイスであれば
データＤＱも基準クロックＤＱＳに発生するジッタの範
囲で変化点が変動する。従って、ジッタの発生量を（図
４Ｂ）とすると、ストローブパルスＳＴＢ１は−Ｔｄ〜
＋Ｔｄまでの間を少しずつ（例えば図 に示したτＴ）
位相をずらしながらサーチさせ、またストローブパルス
ＳＴＢ２は−Ｔｄ＋Ｔｄｑ〜＋Ｔｄ＋Ｔｄｑの範囲をサ
ーチさせる。
【００２９】このサーチ動作の間にストローブパルスＳ
ＴＢ１は基準クロックＤＱＳの発生タイミングを検出
し、ストローブパルスＳＴＢ２はデータＤＱの発生タイ
ミングをタイミング比較することになる。基準クロック
ＤＱＳとデータＤＱとの位相差Ｔａとストローブパルス
ＳＴＢ１とストローブパルスＳＴＢ２との位相差Ｔｄｑ
との大小関係で相対比較器１３は判定結果を出力する。
ＴＢ１は基準クロックＤＱＳの発生タイミングを検出
し、ストローブパルスＳＴＢ２はデータＤＱの発生タイ
ミングをタイミング比較することになる。基準クロック
ＤＱＳとデータＤＱとの位相差Ｔａとストローブパルス
ＳＴＢ１とストローブパルスＳＴＢ２との位相差Ｔｄｑ
との大小関係で相対比較器１３は判定結果を出力する。
【００３０】以下、基準クロックＤＱＳの立上りとデー
タＤＱの有効データが“Ｈ”の場合に期待値がＨ論理の
時を例に説明する。第１論理比較器１２Ａと第２論理比
較器１２ＢはそれぞれストローブパルスＳＴＢ１及びＳ
ＴＢ２がそれぞれ基準クロックＤＱＳ及びデータＤＱの
１論理の区間を打ち抜いた場合に０論理（パス）を出力
し、０論理の区間を打ち抜いた場合は１論理（フェイ
ル）を出力する。
タＤＱの有効データが“Ｈ”の場合に期待値がＨ論理の
時を例に説明する。第１論理比較器１２Ａと第２論理比
較器１２ＢはそれぞれストローブパルスＳＴＢ１及びＳ
ＴＢ２がそれぞれ基準クロックＤＱＳ及びデータＤＱの
１論理の区間を打ち抜いた場合に０論理（パス）を出力
し、０論理の区間を打ち抜いた場合は１論理（フェイ
ル）を出力する。
【００３１】図５Ａは基準クロックＤＱＳとデータＤＱ
の変化点までの位相差ＴａとストローブパルスＳＴＢ１
とＳＴＢ２の位相差Ｔｄｑの関係がＴａ＝Ｔｄｑの場合
のタイミングチャートを示す。この場合にはストローブ
パルスＳＴＢ１とＳＴＢ２が基準クロックＤＱＳとデー
タＤＱの変化点（１論理に立ち上がる変化点）より前の
０論理の期間を打ち抜いている状態では図５Ｂの比較タ
イミングＴ１とＴ２に示すように第１及び第２論理比較
器１２Ａと１２Ｂは共に１論理（フェイル）を出力す
る。ストローブパルスＳＴＢ１とＳＴＢ２のサーチ動作
が進み、ストローブパルスＳＴＢ１が基準クロックＤＱ
Ｓの前縁のエッジに達すると、Ｔａ＝Ｔｄｑであるか
ら、ストローブパルスＳＴＢ２もデータＤＱの変化点に
達する。この結果、第１論理比較器１２Ａ及び第２論理
比較器１２Ｂは比較タイミングＴ３、Ｔ４に示すように
共に０論理（パス）を出力する。
の変化点までの位相差ＴａとストローブパルスＳＴＢ１
とＳＴＢ２の位相差Ｔｄｑの関係がＴａ＝Ｔｄｑの場合
のタイミングチャートを示す。この場合にはストローブ
パルスＳＴＢ１とＳＴＢ２が基準クロックＤＱＳとデー
タＤＱの変化点（１論理に立ち上がる変化点）より前の
０論理の期間を打ち抜いている状態では図５Ｂの比較タ
イミングＴ１とＴ２に示すように第１及び第２論理比較
器１２Ａと１２Ｂは共に１論理（フェイル）を出力す
る。ストローブパルスＳＴＢ１とＳＴＢ２のサーチ動作
が進み、ストローブパルスＳＴＢ１が基準クロックＤＱ
Ｓの前縁のエッジに達すると、Ｔａ＝Ｔｄｑであるか
ら、ストローブパルスＳＴＢ２もデータＤＱの変化点に
達する。この結果、第１論理比較器１２Ａ及び第２論理
比較器１２Ｂは比較タイミングＴ３、Ｔ４に示すように
共に０論理（パス）を出力する。
【００３２】次にＴａ＜Ｔｄｑの場合を検証するＴａ＜
Ｔｄｑの場合はストローブパルスＳＴＢ１とＳＴＢ２の
サーチ動作により図６Ａに示すようにストローブパルス
ＳＴＢ２ガスとローブパルスＳＴＢ１より先にデータＤ
Ｑの変化点に達する。この結果、第２論理比較器１２Ｂ
は図６Ｂに示すように比較タイミングＴ３で速くも０論
理のパスを出力するが、第１論理比較器１２Ａは未だ１
論理のフェイルを出力し続ける。ストローブパルスＳＴ
Ｂ１とＳＴＢ２のサーチ動作が進み、論理比較タイミン
グＴ５に達した時点でストローブパルスＳＴＢ１が基準
クロックＤＱＳの前縁のタイミングに到達する。この結
果第１論理比較器１２Ａは比較タイミングＴ５で０論理
のパスを出力する。
Ｔｄｑの場合はストローブパルスＳＴＢ１とＳＴＢ２の
サーチ動作により図６Ａに示すようにストローブパルス
ＳＴＢ２ガスとローブパルスＳＴＢ１より先にデータＤ
Ｑの変化点に達する。この結果、第２論理比較器１２Ｂ
は図６Ｂに示すように比較タイミングＴ３で速くも０論
理のパスを出力するが、第１論理比較器１２Ａは未だ１
論理のフェイルを出力し続ける。ストローブパルスＳＴ
Ｂ１とＳＴＢ２のサーチ動作が進み、論理比較タイミン
グＴ５に達した時点でストローブパルスＳＴＢ１が基準
クロックＤＱＳの前縁のタイミングに到達する。この結
果第１論理比較器１２Ａは比較タイミングＴ５で０論理
のパスを出力する。
【００３３】一方、Ｔａ＞Ｔｄｑの場合には、ストロー
ブパルスＳＴＢ１とＳＴＢ２のサーチ動作により図７Ａ
に示すようにストローブパルスＳＴＢ１がＳＴＢ２より
先に基準クロックＤＱＳの前縁のタイミングに達する。
この結果図７Ｂに示すように比較タイミングＴ３で第１
論理比較器１２Ａは０論理のパスを出力するが、第２論
理比較器１２Ｂの論理比較出力は１論理を出しつづけ
る。ストローブパルスＳＴＢ１とＳＴＢ２のサーチ動作
が進み、比較タイミングＴ５に達すると、ストローブパ
ルスＳＴＢ２がデータＤＱの変化点に到達し、その論理
比較出力は図７Ｂに示すように０論理に反転する。
ブパルスＳＴＢ１とＳＴＢ２のサーチ動作により図７Ａ
に示すようにストローブパルスＳＴＢ１がＳＴＢ２より
先に基準クロックＤＱＳの前縁のタイミングに達する。
この結果図７Ｂに示すように比較タイミングＴ３で第１
論理比較器１２Ａは０論理のパスを出力するが、第２論
理比較器１２Ｂの論理比較出力は１論理を出しつづけ
る。ストローブパルスＳＴＢ１とＳＴＢ２のサーチ動作
が進み、比較タイミングＴ５に達すると、ストローブパ
ルスＳＴＢ２がデータＤＱの変化点に到達し、その論理
比較出力は図７Ｂに示すように０論理に反転する。
【００３４】以上の組合せから解ることは図７Ｂに示し
た比較タイミングＴ３とＴ４の状態を検出すれば基準ク
ロックＤＱＳとデータＤＱの位相差Ｔａが所定値Ｔｄｑ
を越えていることを検出することができる。従って、相
対比較器１３の真理値表を図１１Ａに示すように設定す
ればＴａ＞Ｔｄｑの状態のとき１論理のフェイルを出力
させることができる。以上の説明はデータＤＱの前縁側
のタイミングが基準クロックＤＱＳの立ち上がりのタイ
ミングから所定の時間Ｔｄｑの範囲内に存在するか否か
を判定した例を説明したが、試験を行う利用者によって
はデータＤＱの後縁側のタイミングが基準クロックＤＱ
Ｓの立上りのタイミングから所定の時間以上維持されて
いるか否かを試験したい要求もある。
た比較タイミングＴ３とＴ４の状態を検出すれば基準ク
ロックＤＱＳとデータＤＱの位相差Ｔａが所定値Ｔｄｑ
を越えていることを検出することができる。従って、相
対比較器１３の真理値表を図１１Ａに示すように設定す
ればＴａ＞Ｔｄｑの状態のとき１論理のフェイルを出力
させることができる。以上の説明はデータＤＱの前縁側
のタイミングが基準クロックＤＱＳの立ち上がりのタイ
ミングから所定の時間Ｔｄｑの範囲内に存在するか否か
を判定した例を説明したが、試験を行う利用者によって
はデータＤＱの後縁側のタイミングが基準クロックＤＱ
Ｓの立上りのタイミングから所定の時間以上維持されて
いるか否かを試験したい要求もある。
【００３５】図８乃至図１０にデータＤＱの後縁側のタ
イミングが基準クロックＤＱＳの前縁のタイミングから
所定の時間以上維持されたか否かを試験する様子を示
す。図８乃至図１０に示すＴｂは基準クロックＤＱＳの
前縁のタイミングからデータＤＱの後縁のタイミングま
での時間を示す。また、ＴｄｒはストローブパルスＳＴ
Ｂ１とストローブパルスＳＴＢ２に与えた位相差を示
す。この場合もストローブパルスＳＴＢ１とＳＴＢ２は
基準クロックＤＱＳ及びデータＤＱに発生するジッタの
範囲に相当するタイミングの範囲をサーチさせる。
イミングが基準クロックＤＱＳの前縁のタイミングから
所定の時間以上維持されたか否かを試験する様子を示
す。図８乃至図１０に示すＴｂは基準クロックＤＱＳの
前縁のタイミングからデータＤＱの後縁のタイミングま
での時間を示す。また、ＴｄｒはストローブパルスＳＴ
Ｂ１とストローブパルスＳＴＢ２に与えた位相差を示
す。この場合もストローブパルスＳＴＢ１とＳＴＢ２は
基準クロックＤＱＳ及びデータＤＱに発生するジッタの
範囲に相当するタイミングの範囲をサーチさせる。
【００３６】図８はＴｂ＝Ｔｄｒの場合を示す。この場
合には第２論理比較器にＢの出力は０論理のパスを出力
している期間（図８Ｂに示す比較タイミングＴ１、Ｔ２
では第１論理比較器１２Ａは１論理のフェイルを出力す
る。ストローブパルスＳＴＢ１が基準クロックＤＱＳの
前縁のタイミングを検出すると、第１論理比較器１２Ａ
は比較タイミングＴ３に示すように０論理のパスを出力
する。サーチが進みストローブパルスＳＴＢ２がデータ
ＤＱの後縁を検出すると第２論理比較器１２Ｂは比較タ
イミングＴ４に示すように１論理のフェイルを出力す
る。
合には第２論理比較器にＢの出力は０論理のパスを出力
している期間（図８Ｂに示す比較タイミングＴ１、Ｔ２
では第１論理比較器１２Ａは１論理のフェイルを出力す
る。ストローブパルスＳＴＢ１が基準クロックＤＱＳの
前縁のタイミングを検出すると、第１論理比較器１２Ａ
は比較タイミングＴ３に示すように０論理のパスを出力
する。サーチが進みストローブパルスＳＴＢ２がデータ
ＤＱの後縁を検出すると第２論理比較器１２Ｂは比較タ
イミングＴ４に示すように１論理のフェイルを出力す
る。
【００３７】図９にＴｂ＞Ｔｄｒの場合の動作を示す。
この場合には図９Ｂに示す比較タイミングＴ３、Ｔ４、
Ｔ５に示すようにＴｂ−Ｔｄｒの時間差に相当する時間
の範囲で第１論理比較器１２Ａと第２論理比較器１２Ｂ
は共に０論理のパスを出力し、その後、ストローブパル
スＳＴＢ２がデータＤＱの後縁を検出するから第２論理
比較器１２Ｂは１論理のフェイルを出力する。図１０に
Ｔｂ＜Ｔｄｒの場合の動作を示す。この場合には図１０
Ｂの比較タイミングＴ３、Ｔ４に示すように、第１論理
比較器１２Ａと第２論理比較器１２Ｂは必ず１論理のフ
ェイルを同時に出力する状態が発生する。
この場合には図９Ｂに示す比較タイミングＴ３、Ｔ４、
Ｔ５に示すようにＴｂ−Ｔｄｒの時間差に相当する時間
の範囲で第１論理比較器１２Ａと第２論理比較器１２Ｂ
は共に０論理のパスを出力し、その後、ストローブパル
スＳＴＢ２がデータＤＱの後縁を検出するから第２論理
比較器１２Ｂは１論理のフェイルを出力する。図１０に
Ｔｂ＜Ｔｄｒの場合の動作を示す。この場合には図１０
Ｂの比較タイミングＴ３、Ｔ４に示すように、第１論理
比較器１２Ａと第２論理比較器１２Ｂは必ず１論理のフ
ェイルを同時に出力する状態が発生する。
【００３８】従って、データＤＱが基準クロックＤＱＳ
の前縁のタイミングから所定の時間以上継続したか否か
を試験する場合には、相対比較器１３の真理値表は図１
１Ｂに示すように入力の双方が共に１論理の状態で１論
理のフェイルを出力するように設定すればよい。図１２
に相対比較器１３の具体的な実施例を示す。この実施例
では４個のレジスタＲＧ１、ＲＧ２、ＲＧ３、ＲＧ４
と、これら４個のレジスタＲＧ１〜ＲＧ４に設定したデ
ータを２ビットの選択信号ＦＬ１、ＦＬ２で選択して取
り出すマルチプレクサＭＵＸとによって相対比較器１３
を構成した場合を示す。
の前縁のタイミングから所定の時間以上継続したか否か
を試験する場合には、相対比較器１３の真理値表は図１
１Ｂに示すように入力の双方が共に１論理の状態で１論
理のフェイルを出力するように設定すればよい。図１２
に相対比較器１３の具体的な実施例を示す。この実施例
では４個のレジスタＲＧ１、ＲＧ２、ＲＧ３、ＲＧ４
と、これら４個のレジスタＲＧ１〜ＲＧ４に設定したデ
ータを２ビットの選択信号ＦＬ１、ＦＬ２で選択して取
り出すマルチプレクサＭＵＸとによって相対比較器１３
を構成した場合を示す。
【００３９】レジスタＲＧ１〜ＲＧ４には試験の内容に
従って利用者が任意にパスとフェイルの論理値を設定す
ればよい。例えば前縁側の試験を行う場合はレジスタＲ
Ｇ１〜ＲＧ４に図１１Ａに示した真理値表の判定結果に
従って０、０、１、０を設定し、選択信号ＦＬ１、ＦＬ
２として第１論理比較器１２Ａの出力と、第２論理比較
器１２Ｂの出力を割当てる。従って、１２Ａ、１２Ｂの
出力ＦＬ１とＦＬ２が０、０であればマルチプレクサＭ
ＵＸはレジスタＲＧ１に設定したパスを表わす０論理を
選択して出力し、ＦＬ１とＦＬ２が１、０であればマル
チプレクサＭＵＸはレジスタＲＧ２に設定したパスを表
わす０論理を選択して出力し、ＦＬ１とＦＬ２が０、１
であればマルチプレクサＭＵＸはレジスタＲＧ３に設定
したフェイルを表わす１論理を選択して出力し、ＦＬ１
とＦＬ２が１、１であればマルチプレクサＭＵＸはレジ
スタＲＧ４に設定したパスを表わす０論理を出力する。
従って利用者が任意にパスとフェイルの論理値を設定す
ればよい。例えば前縁側の試験を行う場合はレジスタＲ
Ｇ１〜ＲＧ４に図１１Ａに示した真理値表の判定結果に
従って０、０、１、０を設定し、選択信号ＦＬ１、ＦＬ
２として第１論理比較器１２Ａの出力と、第２論理比較
器１２Ｂの出力を割当てる。従って、１２Ａ、１２Ｂの
出力ＦＬ１とＦＬ２が０、０であればマルチプレクサＭ
ＵＸはレジスタＲＧ１に設定したパスを表わす０論理を
選択して出力し、ＦＬ１とＦＬ２が１、０であればマル
チプレクサＭＵＸはレジスタＲＧ２に設定したパスを表
わす０論理を選択して出力し、ＦＬ１とＦＬ２が０、１
であればマルチプレクサＭＵＸはレジスタＲＧ３に設定
したフェイルを表わす１論理を選択して出力し、ＦＬ１
とＦＬ２が１、１であればマルチプレクサＭＵＸはレジ
スタＲＧ４に設定したパスを表わす０論理を出力する。
【００４０】一方、データＤＱの後縁側の試験を行う場
合はレジスタＲＧ１〜ＲＧ４には図１１Ｂに示す真理値
表の判定結果に従って０、０、０、１を設定すればよ
い。このように、相対比較器１３を構成することにより
利用者は希望する試験を自由に選択して行うことができ
る。またデータＤＱの前縁と後縁のタイミングに限らず
他の試験にも利用できる利点が得られる。尚、相対比較
器１３の構成としては図１２に示した構成に限らず、例
えば書き替え可能なメモリによって構成することもで
き、その選択は自由である。
合はレジスタＲＧ１〜ＲＧ４には図１１Ｂに示す真理値
表の判定結果に従って０、０、０、１を設定すればよ
い。このように、相対比較器１３を構成することにより
利用者は希望する試験を自由に選択して行うことができ
る。またデータＤＱの前縁と後縁のタイミングに限らず
他の試験にも利用できる利点が得られる。尚、相対比較
器１３の構成としては図１２に示した構成に限らず、例
えば書き替え可能なメモリによって構成することもで
き、その選択は自由である。
【００４１】上述したように、ストローブパルスＳＴＢ
１とＳＴＢ２をサーチ動作させた場合に相対比較器１３
から１回でも１論理のフェイルが発生すればその出力ピ
ンは不良と判定することができる。つまり、位相差Ｔｄ
ｑを短く設定すればグレードの高い半導体デバイスを選
別することができ、位相差Ｔｄｑを長目に設定すれば良
品の判定率を高めることができる。また、位相差Ｔｄｑ
を長目に設定すればデータＤＱの保持率の高い半導体デ
バイスを選別することができる。
１とＳＴＢ２をサーチ動作させた場合に相対比較器１３
から１回でも１論理のフェイルが発生すればその出力ピ
ンは不良と判定することができる。つまり、位相差Ｔｄ
ｑを短く設定すればグレードの高い半導体デバイスを選
別することができ、位相差Ｔｄｑを長目に設定すれば良
品の判定率を高めることができる。また、位相差Ｔｄｑ
を長目に設定すればデータＤＱの保持率の高い半導体デ
バイスを選別することができる。
【００４２】
【発明の効果】以上説明したように、この発明によれば
各データの発生タイミングを測定するための位相の基準
となる基準クロックＤＱＳの位相が変動しても各テスト
サイクル毎に、基準クロックＤＱＳの位相と、各データ
の位相をリアルタイムで比較し、その位相差Ｔａが設定
値Ｔｄｑより長いことを検出して不良と判定する試験方
法及び位相差Ｔｂが設定値Ｔｄｒより短いことを検出し
て不良と判定する試験方法を採るから、試験を短時間に
済ませることができる。また、各テストサイクル毎に各
テストサイクルの実行時点で発生している基準クロック
ＤＱＳの位相を実際に使用してデータＤＱの位相差を測
定するから、温度変動等に伴なって発生する基準クロッ
クＤＱＳの位相変動に対しても考慮して試験が行われ、
試験結果の信頼性の向上は顕著である。
各データの発生タイミングを測定するための位相の基準
となる基準クロックＤＱＳの位相が変動しても各テスト
サイクル毎に、基準クロックＤＱＳの位相と、各データ
の位相をリアルタイムで比較し、その位相差Ｔａが設定
値Ｔｄｑより長いことを検出して不良と判定する試験方
法及び位相差Ｔｂが設定値Ｔｄｒより短いことを検出し
て不良と判定する試験方法を採るから、試験を短時間に
済ませることができる。また、各テストサイクル毎に各
テストサイクルの実行時点で発生している基準クロック
ＤＱＳの位相を実際に使用してデータＤＱの位相差を測
定するから、温度変動等に伴なって発生する基準クロッ
クＤＱＳの位相変動に対しても考慮して試験が行われ、
試験結果の信頼性の向上は顕著である。
【図１】この発明による半導体デバイス試験装置の一実
施例を説明するためのブロック図。
施例を説明するためのブロック図。
【図２】この発明で用いるタイミング比較器を説明する
ためのブロック図。
ためのブロック図。
【図３】図２に示したタイミング比較器の動作を説明す
るためのタイミングチャート
るためのタイミングチャート
【図４】この発明で試験対象としている半導体デバイス
が出力する基準クロックとデータの関係を説明するため
のタイミングチャート。
が出力する基準クロックとデータの関係を説明するため
のタイミングチャート。
【図５】この発明による半導体デバイス試験方法を説明
するためのＡはタイミングチャート、Ｂは論理判定結果
を時系列に配列して示した図。
するためのＡはタイミングチャート、Ｂは論理判定結果
を時系列に配列して示した図。
【図６】図５と同様の図。
【図７】図５と同様の図。
【図８】図５と同様の図。
【図９】図５と同様の図。
【図１０】図５と同様の図。
【図１１】この発明の要部となる相対比較器の動作を説
明するための図。
明するための図。
【図１２】この発明の要部となる相対比較器の具体的な
構成の一例を説明するためのブロック図。
構成の一例を説明するためのブロック図。
【図１３】この発明で解決しようとする課題を説明する
ためのタイミングチャート。
ためのタイミングチャート。
【図１４】図９と同様の図。
ＤＵＴ 被試験半導体デバイス ＤＱ データ ＤＱＳ 基準クロック ＳＴＢ１、ＳＴＢ２ ストローブパルス １０Ａ、１０Ｂ レベル比較器 １１Ａ 第１タイミング比較器 １１Ｂ 第２タイミング比較器 １２Ａ 第１論理比較器 １２Ｂ 第２論理比較器 １３ 相対比較器 Ｔａ、Ｔｂ 基準クロックとデータの位相差 Ｔｄｑ、Ｔｄｒ ストローブパルスＳＴＢ１とＳＴ
Ｂ２に与えた位相差
Ｂ２に与えた位相差
Claims (6)
- 【請求項１】被試験デバイスから出力されるデータ及び
このデータと同期してデータの受渡に供する基準クロッ
クの発生タイミングをストローブパルスのサーチ動作で
それぞれタイミング比較し、このタイミング比較結果を
論理比較器でそれぞれ期待値と比較し、期待値と一致す
るか否かにより被試験デバイスの良、不良を判定する半
導体デバイス試験装置において、 被試験デバイスから出力される各データの各論理判定結
果と、上記基準クロックの論理判定結果とをそれぞれ比
較し、これらの論理判定結果が所定の条件を満たしたこ
とを検出して上記データのタイミングが上記基準クロッ
クのタイミングに対して所定の位相関係を満たしている
と判定することを特徴とする半導体デバイス試験方法。 - 【請求項２】請求項１記載の半導体デバイス試験方法に
おいて、上記基準クロックの基準エッジのタイミングを
タイミング比較するストローブパルスのタイミングか
ら、上記各データの前縁のタイミングをタイミング比較
するストローブパルスのタイミングを予め所定の時間遅
延した関係に設定し、上記基準クロックの論理判定結果
が良で、上記各データの論理判定結果が不良と判定され
たことを検出してその不良と判定されたデータが上記基
準クロックより所定の時間以上遅延して発生していると
判定することを特徴とする半導体デバイス試験方法。 - 【請求項３】請求項１記載の半導体デバイス試験方法に
おいて、上記基準クロックの基準エッジのタイミングを
タイミング比較するストローブパルスのタイミングか
ら、上記各データの後縁のタイミングをタイミング比較
するストローブパルスのタイミングを予め所定の時間遅
延した関係に設定し、上記基準クロックの論理判定結果
が不良で、上記各データの論理判定結果が不良と判定さ
れたことを検出してその不良と判定されたデータの後縁
のタイミングが上記基準クロックの前縁のタイミングか
ら所定の時間以上継続していないと判定することを特徴
とする半導体デバイス試験方法。 - 【請求項４】Ａ、被試験デバイスのクロック出力端子か
ら出力される基準クロックのタイミングをストローブパ
ルスの発生タイミングでタイミング比較する第１タイミ
ング比較器と、 Ｂ、被試験デバイスの各出力端子から出力される各デー
タのタイミングをそれぞれストローブパルスの発生タイ
ミングでタイミング比較する複数の第２タイミング比較
器と、 Ｃ、上記第１タイミング比較器のタイミング比較結果を
所定の期待値と比較する第１論理比較器と、 Ｄ、上記第２タイミング比較器の各タイミング比較結果
をそれぞれ所定の期待値と比較する複数の第２論理比較
器と、 Ｅ、上記第１論理比較器の論理比較結果と上記第２論理
比較器の論理比較結果のそれぞれを比較し、上記第１論
理に比較器の比較結果と、第２論理比較器の論理比較結
果が所定の条件を満たしたことを検出する相対比較器
と、 によって構成したことを特徴とする半導体デバイス試験
装置。 - 【請求項５】Ａ、被試験デバイスのクロック出力端子か
ら出力される基準クロックの基準エッジのタイミングを
ストローブパルスの発生タイミングでタイミング比較す
る第１タイミング比較器と、 Ｂ、被試験デバイスの各出力端子から出力される各デー
タの前縁のタイミングをそれぞれストローブパルスの発
生タイミングでタイミング比較する複数の第２タイミン
グ比較器と、 Ｃ、上記第１タイミング比較器のタイミング比較結果を
所定の期待値と比較する第１論理比較器と、 Ｄ、上記第２タイミング比較器の各タイミング比較結果
をそれぞれ所定の期待値と比較する複数の第２論理比較
器と、 Ｅ、上記第１論理比較器の論理比較結果と上記第２論理
比較器の比較結果のそれぞれを比較し、上記第１論理に
比較器の比較結果が良、第２論理比較器の比較結果が不
良である条件を検出して上記データの後縁のタイミング
が上記基準クロックの前縁から所定の時間以上遅れてい
ると判定する相対比較器と、 によって構成したことを特徴とする半導体デバイス試験
装置。 - 【請求項６】Ａ、被試験デバイスのクロック出力端子か
ら出力される基準クロックの基準エッジのタイミングを
ストローブパルスの発生タイミングでタイミング比較す
る第１タイミング比較器と、 Ｂ、被試験デバイスの各出力端子から出力される各デー
タの後縁のタイミングをそれぞれストローブパルスの発
生タイミングでタイミング比較する複数の第２タイミン
グ比較器と、 Ｃ、上記第１タイミング比較器のタイミング比較結果を
所定の期待値と比較する第１論理比較器と、 Ｄ、上記第２タイミング比較器の各タイミング比較結果
をそれぞれ所定の期待値と比較する複数の第２論理比較
器と、 Ｅ、上記第１論理比較器の論理比較結果と上記第２論理
比較器の論理比較結果のそれぞれを比較し、上記第１論
理に比較器の論理比較結果が不良、第２論理比較器の比
較結果が不良である条件を検出して上記データの後縁の
タイミングが上記基準クロックの前縁から所定の継続時
間に満たないと判定する相対比較器と、 によって構成したことを特徴とする半導体デバイス試験
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000204757A JP4782271B2 (ja) | 2000-07-06 | 2000-07-06 | 半導体デバイス試験方法・半導体デバイス試験装置 |
| TW090116157A TW519569B (en) | 2000-07-06 | 2001-07-02 | Test method and apparatus for semiconductor device |
| DE10132241A DE10132241B4 (de) | 2000-07-06 | 2001-07-04 | Verfahren und Vorrichtung zum Testen von Halbleiterbauelementen |
| US09/900,085 US6865698B2 (en) | 2000-07-06 | 2001-07-05 | Method and apparatus for testing semiconductor devices |
| KR10-2001-0040120A KR100413509B1 (ko) | 2000-07-06 | 2001-07-05 | 반도체 디바이스 시험방법·반도체 디바이스 시험장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000204757A JP4782271B2 (ja) | 2000-07-06 | 2000-07-06 | 半導体デバイス試験方法・半導体デバイス試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002025294A true JP2002025294A (ja) | 2002-01-25 |
| JP4782271B2 JP4782271B2 (ja) | 2011-09-28 |
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ID=18701967
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000204757A Expired - Fee Related JP4782271B2 (ja) | 2000-07-06 | 2000-07-06 | 半導体デバイス試験方法・半導体デバイス試験装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6865698B2 (ja) |
| JP (1) | JP4782271B2 (ja) |
| KR (1) | KR100413509B1 (ja) |
| DE (1) | DE10132241B4 (ja) |
| TW (1) | TW519569B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002103379A1 (fr) * | 2001-06-13 | 2002-12-27 | Advantest Corporation | Instrument destine a tester des dispositifs semi-conducteurs et procede destine a tester des dispositifs semi-conducteurs |
| WO2003104826A1 (ja) * | 2002-06-10 | 2003-12-18 | 株式会社アドバンテスト | 半導体試験装置 |
| JP2006242878A (ja) * | 2005-03-07 | 2006-09-14 | Advantest Corp | 試験装置、試験方法、電子デバイスの生産方法、試験シミュレータ、及び試験シミュレーション方法 |
| JP2006300954A (ja) * | 2005-04-22 | 2006-11-02 | Agilent Technol Inc | 被試験デバイスを、被試験デバイスのクロック及びデータ信号をサンプリングすることによって試験すること |
| WO2007129386A1 (ja) * | 2006-05-01 | 2007-11-15 | Advantest Corporation | 試験装置および試験方法 |
| US7640127B2 (en) * | 2003-02-04 | 2009-12-29 | Advantest Corporation | Detection apparatus, detection method, and program |
| JP4944771B2 (ja) * | 2006-05-01 | 2012-06-06 | 株式会社アドバンテスト | 試験装置、回路および電子デバイス |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7196534B2 (en) * | 2002-12-20 | 2007-03-27 | Advantest Corp. | Semiconductor test instrument |
| WO2005076021A1 (ja) * | 2004-02-05 | 2005-08-18 | Advantest Corporation | 測定装置、測定方法、及び試験装置 |
| JP4469753B2 (ja) | 2005-04-28 | 2010-05-26 | 株式会社アドバンテスト | 試験装置 |
| GB0601849D0 (en) * | 2006-01-30 | 2006-03-08 | Ttp Communications Ltd | Method of maintaining software integrity |
| US7669090B2 (en) * | 2006-05-18 | 2010-02-23 | Kabushiki Kaisha Toshiba | Apparatus and method for verifying custom IC |
| JP4957092B2 (ja) * | 2006-06-26 | 2012-06-20 | 横河電機株式会社 | 半導体メモリテスタ |
| US7965093B2 (en) * | 2009-02-13 | 2011-06-21 | Advantest Corporation | Test apparatus and test method for testing a device under test using a multi-strobe |
| CN106803756B (zh) * | 2015-12-01 | 2020-06-02 | 唯捷创芯(天津)电子技术股份有限公司 | 一种实现芯片重用的可变编码方法及其通信终端 |
| CN117312066A (zh) * | 2023-12-01 | 2023-12-29 | 成都电科星拓科技有限公司 | 一种芯片共晶圆的实现方法、晶圆以及芯片 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000149593A (ja) * | 1998-11-12 | 2000-05-30 | Advantest Corp | Ｉｃ試験装置 |
| JP2001201532A (ja) * | 2000-01-18 | 2001-07-27 | Advantest Corp | 半導体デバイス試験方法・半導体デバイス試験装置 |
| JP2001356153A (ja) * | 2000-06-14 | 2001-12-26 | Advantest Corp | 半導体デバイス試験方法・半導体デバイス試験装置 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2842446B2 (ja) * | 1989-10-25 | 1999-01-06 | 株式会社アドバンテスト | アナログ‐ディジタル混成ｉｃ用試験装置 |
| WO1993020457A1 (en) * | 1992-03-31 | 1993-10-14 | Advantest Corporation | Ic testing device |
| JP3516727B2 (ja) | 1994-08-22 | 2004-04-05 | 株式会社アドバンテスト | 論理比較器 |
| JP3505011B2 (ja) * | 1995-06-22 | 2004-03-08 | 株式会社アドバンテスト | 高精度信号発生回路 |
| US5732047A (en) * | 1995-12-12 | 1998-03-24 | Advantest Corporation | Timing comparator circuit for use in device testing apparatus |
| US5621739A (en) * | 1996-05-07 | 1997-04-15 | Intel Corporation | Method and apparatus for buffer self-test and characterization |
| TW343282B (en) * | 1996-06-14 | 1998-10-21 | Adoban Tesuto Kk | Testing device for a semiconductor device |
| JP3608694B2 (ja) * | 1996-09-18 | 2005-01-12 | 株式会社アドバンテスト | メモリ試験装置 |
| JPH11237454A (ja) * | 1998-02-20 | 1999-08-31 | Advantest Corp | 半導体試験装置 |
| JP2000021193A (ja) * | 1998-07-01 | 2000-01-21 | Fujitsu Ltd | メモリ試験方法及び装置並びに記憶媒体 |
| JP4204685B2 (ja) * | 1999-01-19 | 2009-01-07 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| US6629274B1 (en) * | 1999-12-21 | 2003-09-30 | Intel Corporation | Method and apparatus to structurally detect random defects that impact AC I/O timings in an input/output buffer |
| US6693436B1 (en) * | 1999-12-23 | 2004-02-17 | Intel Corporation | Method and apparatus for testing an integrated circuit having an output-to-output relative signal |
| US6789224B2 (en) | 2000-01-18 | 2004-09-07 | Advantest Corporation | Method and apparatus for testing semiconductor devices |
| US6486693B1 (en) * | 2000-05-19 | 2002-11-26 | Teradyne, Inc. | Method and apparatus for testing integrated circuit chips that output clocks for timing |
-
2000
- 2000-07-06 JP JP2000204757A patent/JP4782271B2/ja not_active Expired - Fee Related
-
2001
- 2001-07-02 TW TW090116157A patent/TW519569B/zh not_active IP Right Cessation
- 2001-07-04 DE DE10132241A patent/DE10132241B4/de not_active Expired - Fee Related
- 2001-07-05 KR KR10-2001-0040120A patent/KR100413509B1/ko not_active IP Right Cessation
- 2001-07-05 US US09/900,085 patent/US6865698B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000149593A (ja) * | 1998-11-12 | 2000-05-30 | Advantest Corp | Ｉｃ試験装置 |
| JP2001201532A (ja) * | 2000-01-18 | 2001-07-27 | Advantest Corp | 半導体デバイス試験方法・半導体デバイス試験装置 |
| JP2001356153A (ja) * | 2000-06-14 | 2001-12-26 | Advantest Corp | 半導体デバイス試験方法・半導体デバイス試験装置 |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7283920B2 (en) | 2001-06-13 | 2007-10-16 | Advantest Corporation | Apparatus and method for testing semiconductor device |
| WO2002103379A1 (fr) * | 2001-06-13 | 2002-12-27 | Advantest Corporation | Instrument destine a tester des dispositifs semi-conducteurs et procede destine a tester des dispositifs semi-conducteurs |
| WO2003104826A1 (ja) * | 2002-06-10 | 2003-12-18 | 株式会社アドバンテスト | 半導体試験装置 |
| US7332926B2 (en) | 2002-06-10 | 2008-02-19 | Advantest Corp. | Semiconductor test apparatus |
| US7126366B2 (en) | 2002-06-10 | 2006-10-24 | Advantest Corp. | Semiconductor test apparatus |
| US7640127B2 (en) * | 2003-02-04 | 2009-12-29 | Advantest Corporation | Detection apparatus, detection method, and program |
| WO2006095715A1 (ja) * | 2005-03-07 | 2006-09-14 | Advantest Corporation | 試験装置、試験方法、電子デバイスの生産方法、試験シミュレータ、及び試験シミュレーション方法 |
| US7532994B2 (en) | 2005-03-07 | 2009-05-12 | Advantest Corporation | Test apparatus, test method, electronic device manufacturing method, test simulator and test simulation method |
| JP2006242878A (ja) * | 2005-03-07 | 2006-09-14 | Advantest Corp | 試験装置、試験方法、電子デバイスの生産方法、試験シミュレータ、及び試験シミュレーション方法 |
| JP2006300954A (ja) * | 2005-04-22 | 2006-11-02 | Agilent Technol Inc | 被試験デバイスを、被試験デバイスのクロック及びデータ信号をサンプリングすることによって試験すること |
| JP4594896B2 (ja) * | 2005-04-22 | 2010-12-08 | ヴェリジー（シンガポール） プライベート リミテッド | 被試験デバイスを、被試験デバイスのクロック及びデータ信号をサンプリングすることによって試験すること |
| WO2007129386A1 (ja) * | 2006-05-01 | 2007-11-15 | Advantest Corporation | 試験装置および試験方法 |
| WO2007129491A1 (ja) * | 2006-05-01 | 2007-11-15 | Advantest Corporation | 試験装置、回路および電子デバイス |
| US7512872B2 (en) | 2006-05-01 | 2009-03-31 | Advantest Corporation | Test apparatus and test method |
| JP4944771B2 (ja) * | 2006-05-01 | 2012-06-06 | 株式会社アドバンテスト | 試験装置、回路および電子デバイス |
| KR101228270B1 (ko) | 2006-05-01 | 2013-01-30 | 주식회사 아도반테스토 | 시험 장치 및 시험 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020003433A1 (en) | 2002-01-10 |
| DE10132241A1 (de) | 2002-04-11 |
| DE10132241B4 (de) | 2010-05-27 |
| TW519569B (en) | 2003-02-01 |
| JP4782271B2 (ja) | 2011-09-28 |
| US6865698B2 (en) | 2005-03-08 |
| KR20020005456A (ko) | 2002-01-17 |
| KR100413509B1 (ko) | 2003-12-31 |
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| Date | Code | Title | Description |
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| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060316 |
|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
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|
| A521 | Request for written amendment filed |
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|
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|
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|
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|
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R150 | Certificate of patent or registration of utility model |
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