JP3934384B2 - 半導体デバイス試験装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は高速で書き込み、及び読み出しが可能な半導体デバイスを試験する場合に用いて好適な半導体デバイス試験装置に関する。
【0002】
【従来の技術】
半導体で構成されるメモリの品種の中にはクロックと共にデータを入力し、クロックに同期して半導体デバイスへデータを書き込み、クロックと共にクロックに同期したデータが半導体デバイスから出力され、このクロックのタイミングを利用して他のデバイスにデータの受渡しを行うメモリが存在する。
図2にこの種のメモリの読み出し時の様子を示す。図2Aに示すDAは半導体デバイスから出力されるデータ(ある1つのピンから出力されたデータ)を示す。TD1、TD2…は各テストサイクルを示す。データDAはこのクロックDQSはメモリから出力されるクロックを示す。データDAはこのクロックDQSに同期して半導体デバイスから出力される。このクロックは実用されている状態では他のデバイスにデータDAを受け渡す際の同期信号(データストローブ)として利用される。
【0003】
この種の半導体デバイスを試験する場合の試験項目の一つに、各クロックDQS(以下このクロックを基準クロックと称す)の前縁又は後縁のタイミングから、
データの変化点までの時間差(位相差)dI1、dI2、dI3…を測定し、この時間差dI1、dI2、dI3…が例えば極力短い程応答が速く優れた特性を持つデバイスとして評価される。また、基準クロックDQSの前縁からデータDQの前後までの時間dJ1及びdJ2が長い程データの持続性が良いデバイスと評価される。これらの時間の長短によって被試験半導体デバイスのグレードが決定される。従って、この試験を性能評価試験と称し、通常の期待値通り動作しているか否かを問う基本動作試験とは区別されている。
【0004】
被試験半導体デバイスから出力される基準クロックDQSは実用されている状態ではクロック源で生成されたクロックが半導体デバイスに印加され、このクロックが半導体デバイスの内部の回路に配給され、このクロックに同期してデータが出力される。従って、試験装置で試験を行う場合にも試験装置側から被試験半導体デバイスにクロックを印加し、そのクロックが被試験半導体デバイスの内部を通り、データと共にデータ受渡しのための基準クロックとして出力される。従って、この基準クロックの一般的には前縁又は後縁のタイミングを測定し、この計測した前縁又は後縁のタイミングからデータDAの変化点までの時間dI1、dI2、dI3…又はdJ1、dJ2…を測定することになる。
【0005】
上述したように、半導体デバイスから出力される基準クロックは各半導体デバイスA、B、C(特に図示しない)の内部を通過して出力されるため、その発生タイミングは図3に示すように各半導体デバイスのA、B、C毎に基準クロックDQS1、DQS2、DQS3…の位相に差が発生する現象が見られる。さらに位相の差は半導体デバイスA、B、Cの違いによるものに加えて、半導体デバイスA、B、Cの内部でもアクセスするメモリのアドレスの違い、時間の経過(熱的な変化)に従って変動するいわゆるジッタJが発生する現象が見られる。ジッタJは基準クロックDQSのみに発生する現象でなく、データDAにも発生する。このために基準クロックDQSと各ピンから出力されるDAの位相が大きく変動する場合がある。
【0006】
基準クロックDQSとデータDAの位相が大きく変動する場合、最も望ましくない状況としては基準クロックDQSの位相よりデータDAの位相が進み位相になる状況である。この状況が発生した場合はデータの受け渡しが実行できないことになるため、半導体デバイスとしては不良と判定しなければならない。
この判定を行うために従来より性能評価試験では図2に示した時間差dI1、dI2、dI3…を測定するのと同時に基準クロックの位相と、データDAの位相を比較し、基準クロックの位相よりデータDAの位相が進んでいる状況を検出する位相差検出機能が付加されている。
【0007】
図4及び図5を用いてこの位相差検出機能について説明する。半導体デバイス試験装置では基準クロックDQS或いはデータDAの各変化点(立上り、立下り)を検出する方法としてストローブサーチ方式が採られている。ストローブサーチ方式とは被試験半導体デバイスDUTが出力する各ピンの出力信号を電圧比較器CP1、CP2においてストローブパルスSTB1、STB2の印加タイミングで比較動作を実行させ、その比較動作の結果が前回の比較結果から反転した場合に基準クロックDQS又はデータDAの論理値が変化した(立上ったか、立下ったか)判定する方式である。
【0008】
電圧比較器CP1、CP2には比較電圧として被試験半導体デバイスDUTが出力する信号のL論理の電位が正規のL論理レベルに存在することを判定するためのVOLと、H論理の電位が正規のH論理レベルに存在することを判定するためのVOHとが与えられる。信号の立上りのタイミングを検出するためにはL論理の電位を判定するためのVOLと、被試験半導体デバイスDUTが出力する被測定信号とを比較する。
図4に示す例では電圧比較器CP1に基準クロックDQSを入力し、電圧比較器CP2にデータDAを入力した場合を示す。これら電圧比較器CP1とCP2にはストローブパルスSTBが与えられる。電圧比較器CP1、CP2はこのストローブパルスSTBの印加タイミングにおいて比較結果を出力する。
【0009】
電圧比較の論理は以下の如くして行われる。基準クロックDQS及びデータDAがL論理レベル(VOLより低い電位)に存在する状態でストローブパルスSTBが印加されると、電圧比較器CP1、CP2はL論理の比較結果を出力する。基準クロックDQS及びデータDAが比較電圧VOLより正側に存在する状態でストローブパルスSTBが印加されると電圧比較器CP1、CP2はH論理を出力する。
各電圧比較器CP1、CP2の電圧比較結果は論理比較器11A、11Bに入力される。論理比較器11A、11Bには期待値としてL論理を入力しておくことにより、基準クロックDQS及びデータDAがL論理のレベルに存在する状況で電圧比較した結果が論理比較器11A、11Bに入力されると論理比較器11A、11Bは期待値Lと一致したことを表すパスPを出力する。基準クロックDQS及びデータDAが比較電圧VOLより正側に存在する状態で電圧比較した結果が論理比較器11A、11Bに入力された場合は期待値Lと不一致であることを表すフェイルFを出力する。
【0010】
以上説明した様子を図5に示す。図5Aは電圧比較器CP1と論理比較器11Aにおける比較動作の様子を示す。図5Bは電圧比較器CP2と論理比較器11Bにおける比較動作の様子を示す。つまり、この図5に示す例ではデータDAを出力するタイミング(テストプログラムで設定するタイミング)を一定値に維持させ、基準クロックDQSとの相対的な位相関係を固定した関係に維持させた状態でテストサイクルを数10〜数100回程度実行する。各テストサイクル毎にストローブパルスSTBの位相をずらし、電圧比較器CP1、CP2の比較結果がパスPからフェイルFに反転するタイミング(このタイミングはストローブパルスSTBの発生タイミングによって知ることができる)を測定する。図5に示す例では基準クロックDQSがデータDAより先行して立上りを達しているから、性能評価試験は正常な状態を示している。
【0011】
これに対し、図6に基準クロックDQSよりデータDAがジッタなどにより先に立上りを達してしまった場合を示す。図6に示す例では不良と判定する。図7及び図8に図5と図6に論理比較結果を点線で囲んだタイミングT0〜T5の部分のパスPとフェイルFの組合せを示す。図7はパスPとフェイルFの組合せの全てが正常である状態を示す。これに対し図8において基準クロックDQSがパスPでデータDAがフェイルFの組合せの部分が不良と判定すべき部分となる。この判定を行うために従来は図9に示すように論理比較器11A、11Bの比較結果を参照表LPTに入力し、この参照表LPTで基準クロックDQSがパスPでデータDAがフェイルFの組合せを検出し、この組合せが入力された場合その被試験半導体デバイスDUTを不良と判定させている。図10は参照表LPTの内部の様子を示している。
【0012】
つまり、
(1)基準クロックDQSの判定結果がパスPで、データDAの判定結果がパスの状態では総合判定はパスP。
(2)基準クロックDQSの判定結果がパスPで、データDAの判定結果がフェイルFの状態では総合判定はパスP。
(3)基準クロックDQSの判定結果がフェイルFでデータDAの判定結果がパスPの状態では総合判定はフェイルF。
【0013】
(4)基準クロックDQSの判定結果がフェイルFでデータDAの判定結果がフェイルFの状態では総合判定はパスP。
と判定する。
この参照表LPTの内容は被試験半導体デバイスの特性に応じて利用者が自由に設定して総合判定を行わせる。
以上はデータの立上りのタイミングと基準クロックDQSとの位相関係を比較する場合を説明したが、データの立下り側のタイミングも基準クロックDQSの立下りのタイミングより進み位相になると不良と判定しなければならない。このために参照表LPTには立下り側のタイミングを比較するための判定基準も書き込まれる。
【0014】
図11に立下り側の性能評価試験を行う場合の電圧比較器CP1とCP2及び論理比較器11A、11Bの設定の様子を示す。電圧比較器CP1とCP2には比較電圧VOHを与える。また、論理比較器11A、11Bには期待値としてH論理を入力する。
このように設定することにより、基準クロックDQS及びデータDAがVOHより正側に存在する状態で比較動作が行われると、論理比較器11A、11BはパスPを出力する。これに対し、VOHより低い電位に存在する状態で比較動作を実行すると論理比較器11A、11BはフェイルFを出力する。
【0015】
図12は基準クロックDQSがデータDAより先に立下りを達している正常モードの動作状況を示す。図13はデータDAが基準クロックDQSより先に立下りを達してしまった不良モードの動作状況を示す。これらの判定結果から、立下り側の性能評価を行うための参照表LPTは図14に示すように設定される。
【0016】
【発明が解決しようとする課題】
上述した性能評価試験において、特に基準クロックDQSとデータDAの判定結果が共にパスPであっても共にフェイルFであっても総合判定はパスPと判定するから、仮に被試験半導体デバイスDUTが全く動作していない状態であっても総合判定をパスPと判定する恐れがある。
このために、この性能評価試験を行うに当たって、その前に基本動作試験を実施し、その基本動作試験と性能評価試験結果の双方が共に良で初めて総合的に良と判定している。
【0017】
このように、性能評価試験に先立って基本動作試験を行い、被試験半導体デバイスDUTが正常に動作していることを確認してから、性能評価試験を実行するから、試験に要する時間が長くなる欠点がある。つまり、ここで実施する基本動作試験は本来実施する基本動作試験とは全く別であり、性能評価試験の一部の試験として実施する。このために性能評価試験には基本動作試験に要する時間だけ余分に時間が掛かることになる。
この発明の目的は性能評価試験に要する時間を短縮しようとするものである。
【0018】
【課題を解決するための手段】
この発明の請求項1では、基準クロック出力ピンと複数のデータ出力ピンとを備え、少なくとも基準クロックの変化点から各データの変化点までの時間差を測定し、この時間差の長短により被試験半導体デバイスのグレード選別のための性能評価試験を行なう半導体デバイス試験装置において、被試験半導体デバイスが基準クロック出力ピンに出力する基準クロック及びデータ出力ピンに出力するデータの各論理値が何れに存在するかを各テストサイクル毎に時間をずらして検出し、基準クロック及びデータの各変化点を検出する複数の電圧比較器と、複数の電圧比較器が検出した論理値と期待値とを比較し、検出した論理値と期待値が一致した出力ピンに関しては良、不一致の出力ピンに関しては不良と判定する複数の論理比較器と、これら複数の論理比較器の各比較結果と照合され、基準クロックの変化点のタイミングがデータの変化点のタイミングより遅れ位相である場合に性能評価試験の結果を良と判定し、基準クロックの変化点のタイミングがデータの変化点のタイミングより進み位相である場合に性能評価試験の結果を不良と判定する参照表と、性能評価試験と同時平行して、複数の電圧比較器の各検出値が反転したか否かを検出し、反転有りの出力ピンに関しては基本動作が良、反転無しの出力ピンに関しては基本動作が不良と判定する基本動作判定器と、参照表の判定結果が良で複数の基本動作判定器の判定結果が全て良の場合は性能評価試験結果を良と判定し、参照表の判定結果が良であっても、複数の基本動作判定器の判定結果が1個でも不良を示す状態では性能評価試験結果を不良と判定する総合判定器とを備えることを特徴とする。
【0020】
作用
上述したこの発明による半導体デバイス試験方法及びこの半導体デバイス試験方法に従って動作する半導体デバイス試験装置によれば、参照表LPTを用いて試験を行う性能評価試験中でも基本機能試験を行うことができる。
従って、この発明によれば性能評価試験に要する時間が長くなることを回避することができる。
【0021】
【発明の実施の形態】
図1にこの発明による半導体デバイス試験方法を適用して動作する半導体デバイス試験装置の構成を示す。
図中電圧比較器CP1とCP2は被試験半導体デバイスDUTが出力する基準クロックDQSと或る一つの出力端子が出力するデータDAの位相差を測定するための電圧比較器として動作する。従って、これらの電圧比較器CP1とCP2に印加するストローブパルスSTB1とSTB2は図5に示したように各テストサイクル毎にわずかずつ位相をずらして印加し、そのストローブパルスSTB1、STB2で読み取った基準クロックDQSとデータDAの論理値の比較結果を参照表LPTで参照し、基準クロックDQSとデータDAの位相の関係が利用者が不良と定める関係に合致した場合に参照表LPTから不良Fを出力させる。これらの動作は図5乃至図8で詳細に説明したから、ここではその説明を省略する。
【0022】
この発明の特徴は、上述した参照表LPTを用いて行う性能評価試験に加えて、この性能評価試験と平行して被試験半導体デバイスDUTの基本動作試験を実施できる構成を付加した点である。
図1に示す基本動作判定器12A、12Bが基本動作試験を実行する部分の構成を示す。基本動作判定器12A、12Bは論理比較器11A、11Bの判定結果を取り込み、これら論理比較器11A、11Bの判定結果が一度でもパスPからフェイルFに、又はフェイルFからパスPに変化したか否かを検知し、一度でもパスPからフェイルFに、又はフェイルFからパスPに変化したことを検知すれば基本動作試験はパスPと判定する。一度もパスPからフェイルFに又はフェイルFからパスPに変化しなかった場合は基本動作試験は不良Fと判定する。
【0023】
つまり、論理比較器11A、11Bでは例えば図4に示した性能評価試験が行われる。性能評価試験では電圧比較器CP1とCP2に印加されるストローブパルスSTB1とSTB2は図4に示すように、各テストサイクル毎に位相を順次ずらして基準クロックDQSとデータDAの立上がり(又は立下がり)の変化点を検出する。論理比較器11A、11BでパスPからフェイルFへ、またはフェイルFからパスPへの変化が一度でも発生した場合は被試験半導体デバイスDUTが出力する基準クロックDQS又はデータDAが立上がり又は立下がりの動作をしたことになる。つまり被試験半導体デバイスDUTは基本的に動作していることになる。
【0024】
従って、基本動作判定器12A、12Bは論理比較器11A、11Bの判定結果がパスPからフェイルF又はフェイルFからパスPへ変化したことを一度でも検出すると、基本動作試験はパスPを出力する。これに対して一度もパスからフェイル又はフェイルからパスへの変化が発生しなかった場合は基本動作試験はフェイルFと判定する。この判定結果をB1、B2として総合判定器13に入力し、参照表LTPからの判定結果と照合する。
総合判定器13では参照表LTPから入力される性能評価試験結果と基本動作試験結果B1とB2を照合し、性能評価試験結果が良で基本動作試験結果B1とB2が全てパスであれば良と判定し、性能評価試験結果が良でも基本動作試験結果が何れか一方でもフェイルFであれば不良と判定する。
【0025】
この結果、図10に示した参照表LPTの中で、出力データDAの判定がフェイルF、基準クロックDQSの判定結果もフェイルFの場合に性能評価試験ではパスPと判定するが、この場合被試験半導体デバイスDUTが全く動作していない場合もパスPと判定してしまう不都合を解消することができる。
上述した基本動作試験は参照表LPTを用いて行う性能評価試験の一部の期間で同時平行して行われる。性能評価試験は1試験項目だけでなく、複数項目に渡って実施されるから、その都度、基本動作試験を単独で実行したとすると、試験時間は長くなるが、この発明によれば、複数回行われる性能評価試験の一部の期間に基本動作試験も同時平行して実行するから、実質的には性能評価試験に要する時間のみで済むことになる、この結果試験時間を短縮できることになる。
【0026】
【発明の効果】
以上説明したように、この発明によれば性能評価試験を実施するに際して、被試験半導体デバイスDUTが正常に動作しているか否かを問う基本動作試験を性能評価試験と同時に平行して実施するから、性能評価試験に要する時間を短縮することができる。この結果、高価な半導体デバイス試験装置を使用する時間を短縮できるため、試験に要するコストを低減できる利点が得られ、その効果は実用に供して頗る大である。
【図面の簡単な説明】
【図1】この発明の一実施例を説明するためのブロック図。
【図2】データの出力に同期した基準クロックを出力する半導体デバイスの動作を説明するためのタイミングチャート。
【図3】図2に示した基準クロックにジッタが発生する様子を説明するためのタイミングチャート。
【図4】半導体デバイスが出力する信号の立上りの位相を測定する方法を説明するためのブロック図。
【図5】半導体デバイスの性能評価試験において正常と判定すべき状況を説明するためのタイミングチャート。
【図6】半導体デバイスの性能評価試験において、不良と判定すべき状況を説明するためのタイミングチャート。
【図7】図5に示した正常動作モードにおいてパスとフェイルの組合せを表として示した図。
【図8】図6示した不良動作モードのパスとフェイルの組合せを表として示した図。
【図9】半導体デバイスが出力する基準クロックと出力データとの位相の組合せを参照表を用いて良否の判定を行う方法を説明するためのブロック図。
【図10】図9に示した参照表に設定した判定基準の一例を示す図。
【図11】基準クロックと出力データの立下りの位相差を測定する様子を説明するためのブロック図。
【図12】基準クロックと出力データの立下り側の正常動作モードを説明するためのタイミングチャート。
【図13】基準クロックと出力データの立下り側の不良動作モードを説明するためのタイミングチャート。
【図14】図13に示した不良動作モードと図13に示した正常動作モードから設定した参照表の一例を説明するための図。
【符号の説明】
10 パターン発生器
11A、11B、11C 論理比較器
12A、12B 基本動作判定器
13 総合判定器
DUT 被試験半導体デバイス
CP1、CP2、CP3 電圧比較器
LPT 参照表
DQS 基準クロック
DA 出力データ
Claims (1)
- 基準クロック出力ピンと複数のデータ出力ピンとを備え、少なくとも基準クロックの変化点から各データの変化点までの時間差を測定し、この時間差の長短により被試験半導体デバイスのグレード選別のための性能評価試験を行なう半導体デバイス試験装置において、
A.被試験半導体デバイスが基準クロック出力ピンに出力する基準クロック及びデータ出力ピンに出力するデータの各論理値が何れに存在するかを各テストサイクル毎に時間をずらして検出し、上記基準クロック及びデータの各変化点を検出する複数の電圧比較器と、
B.上記複数の電圧比較器が検出した論理値と期待値とを比較し、検出した論理値と期待値が一致した出力ピンに関しては良、不一致の出力ピンに関しては不良と判定する複数の論理比較器と、
C.これら複数の論理比較器の各比較結果と照合され、上記基準クロックの変化点のタイミングが上記データの変化点のタイミングより遅れ位相である場合に上記性能評価試験の結果を良と判定し、上記基準クロックの変化点のタイミングが上記データの変化点のタイミングより進み位相である場合に上記性能評価試験の結果を不良と判定する参照表と、
D.上記性能評価試験と同時平行して、上記複数の電圧比較器の各検出値が反転したか否かを検出し、反転有りの出力ピンに関しては基本動作が良、反転無しの出力ピンに関しては基本動作が不良と判定する基本動作判定器と、
E.上記参照表の判定結果が良で上記複数の基本動作判定器の判定結果が全て良の場合は上記性能評価試験結果を良と判定し、上記参照表の判定結果が良であっても、上記複数の基本動作判定器の判定結果が1個でも不良を示す状態では上記性能評価試験結果を不良と判定する総合判定器と、
を備えることを特徴とする半導体デバイス試験装置。
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