JP4944771B2 - 試験装置、回路および電子デバイス - Google Patents

Description

本発明は、試験装置、回路および電子デバイスに関する。特に本発明は、クロック信号の位相を調整する試験装置、回路および電子デバイスに関する。本出願は、下記の国際出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
ＰＣＴ／ＪＰ２００６／３０９０９７ 出願日 ２００６年０５月０１日

近年、高速アクセスが可能な半導体メモリには、ソース・シンクロナス・クロッキング（Ｓｏｕｒｃｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｃｌｏｃｋｉｎｇ）が採用されるようになってきている。このような半導体メモリは、データ信号のみならずそれに同期したクロック信号を自ら発生させる。外部のデバイスは、このクロック信号に同期してデータ信号を読み取ることにより、高速かつ効率的に半導体メモリをアクセスできる。

なお、現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。

このような半導体メモリの試験のために、従来の試験装置は、試験の基準クロック信号を、半導体メモリから取り込んだクロック信号と同期するように調整する。そして、試験装置は、調整されたこの基準クロック信号に基づいてデータ信号を読み取ることができるか否かを試験する。基準クロック信号にはストローブ信号によって人工的な遅延を発生させ、基準範囲内の遅延であればデータを読み取ることができるか否かも試験される。

半導体メモリから発生されるデータ信号にはジッタが発生する場合がある。データ信号にジッタが発生しているときには、半導体メモリから発生されるクロック信号にも同様なジッタが発生している場合が多い。一方で、従来の試験装置における基準クロック信号は、一旦調整された後はクロック信号に生じたジッタの影響を受けない。このため、基準クロック信号とデータ信号との間にはジッタ発生による位相差が生じ、試験の精度を低下させるおそれがあった。

そこで本発明は、上記の課題を解決することのできる試験装置、回路および電子デバイスを提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の形態によると、入力データ信号と、前記入力データ信号を取得するべきタイミングを示す入力クロック信号とを入力し、データを受け取る受信回路を備える電子デバイスであって、前記受信回路は、前記入力データ信号と前記入力クロック信号との位相差を第１位相差に調整し、第１データ信号および第１クロック信号として出力する第１調整部と、前記第１クロック信号に対して指定された位相差を有する第２クロック信号を出力する位相変更部と、前記第１クロック信号を前記第２クロック信号の変化タイミングで取得した結果に基づいて、前記第１クロック信号に対する前記第２クロック信号の位相差を第２位相差に調整する第２調整部と、前記第１データ信号を前記第２クロック信号の変化タイミングで取得してデータを受け取るデータ取得部とを有する電子デバイスを提供する。

また、当該電子デバイスは、前記入力データ信号および前記入力クロック信号を、外部の他のデバイスから受信してもよい。
また、当該電子デバイスは、前記入力データ信号を外部の他のデバイスから受信し、前記入力データ信号から、前記入力クロック信号を再生するクロック再生回路を更に備え、前記受信回路は、前記他のデバイスから受信した前記入力データ信号と、前記クロック再生回路により再生された前記入力クロック信号とを入力してデータを受け取ってもよい。

また、本発明の第２の形態によると、入力データ信号と、前記入力データ信号を取得するべきタイミングを示す入力クロック信号とを受け取る電子デバイスであって、前記入力データ信号および前記入力クロック信号の少なくとも一方の位相を調整し、変化点のタイミングを合わせた第１データ信号および第１クロック信号として出力する第１調整部と、前記入力クロック信号を指定した時間遅延させて第２クロック信号として出力する可変遅延回路と、前記第１クロック信号を前記第２クロック信号の変化タイミングで取得した結果に基づいて前記可変遅延回路の遅延量を調整し、前記第１クロック信号に対する前記第２クロック信号の位相差を所望の位相差に調整する第２調整部と、を備え、前記第１データ信号を前記第２クロック信号の変化タイミングで取得することにより前記外部のデバイスからの信号を受け取る電子デバイスを提供する。

また、本発明の第３の形態によると、外部のデバイスからの信号を受け取る電子デバイスであって、基準クロックを発生する基準クロック発生器と、前記外部のデバイスが出力するデータ信号を指定した時間遅延させて遅延データ信号として出力する第１可変遅延回路と、前記外部のデバイスが出力する、前記データ信号を取得すべきタイミングを示すクロック信号を指定した時間遅延させて第１遅延クロック信号として出力する第２可変遅延回路と、前記遅延データ信号を前記基準クロックに基づくタイミングで取得する第１フリップフロップと、前記第１遅延クロック信号を前記基準クロックに基づくタイミングで取得する第２フリップフロップと、前記第１フリップフロップおよび前記第２フリップフロップが前記遅延データ信号および前記第１遅延クロック信号を信号の変化点のタイミングで取得するように前記第１可変遅延回路および前記第２可変遅延回路の少なくとも一方の遅延量を調整する第１遅延調整部と、前記クロック信号を指定した時間遅延させて第２遅延クロック信号として出力する第３可変遅延回路と、第１遅延調整部により位相が調整された前記第１遅延クロック信号を前記第２遅延クロック信号の変化タイミングで取得した結果に基づいて前記第３可変遅延回路の遅延量を調整することにより、前記第１遅延クロック信号および前記第２遅延クロック信号の位相差を所望の位相差に調整する第２遅延調整部と、を備え、前記遅延データ信号を前記第２遅延クロック信号の変化タイミングで取得することにより前記外部のデバイスからの信号を受け取る電子デバイスを提供する。

また、本発明の第４の形態によると、入力データ信号と、前記入力データ信号を取得するべきタイミングを示す入力クロック信号とを入力し、データを受け取る回路であって、前記入力データ信号と前記入力クロック信号との位相差を第１位相差に調整し、第１データ信号および第１クロック信号として出力する第１調整部と、前記第１クロック信号に対して指定された位相差を有する第２クロック信号を出力する位相変更部と、前記第１クロック信号を前記第２クロック信号の変化タイミングで取得した結果に基づいて、前記第１クロック信号に対する前記第２クロック信号の位相差を第２位相差に調整する第２調整部と、前記第１データ信号を前記第２クロック信号の変化タイミングで取得してデータを受け取るデータ取得部とを備える回路を提供する。

また、本発明の第５の形態によると、デバイスから受信した入力データ信号と、前記入力データ信号を取得するべきタイミングを示す入力クロック信号とを受け取る回路であって、前記入力データ信号および前記入力クロック信号の少なくとも一方の位相を調整し、変化点のタイミングを合わせた第１データ信号および第１クロック信号として出力する第１調整部と、前記入力クロック信号を指定した時間遅延させて第２クロック信号として出力する可変遅延回路と、前記第１クロック信号を前記第２クロック信号の変化タイミングで取得した結果に基づいて前記可変遅延回路の遅延量を調整し、前記第１クロック信号に対する前記第２クロック信号の位相差を所望の位相差に調整する第２調整部と、前記第１データ信号を前記第２クロック信号の変化タイミングで取得することにより前記デバイスからの信号を受け取る回路を提供する。

また、本発明の第６の形態によると、デバイスからの信号を受け取る回路であって、基準クロックを発生する基準クロック発生器と、前記デバイスが出力するデータ信号を指定した時間遅延させて遅延データ信号として出力する第１可変遅延回路と、前記デバイスが出力する、前記データ信号を取得すべきタイミングを示すクロック信号を指定した時間遅延させて第１遅延クロック信号として出力する第２可変遅延回路と、前記遅延データ信号を前記基準クロックに基づくタイミングで取得する第１フリップフロップと、前記第１遅延クロック信号を前記基準クロックに基づくタイミングで取得する第２フリップフロップと、前記第１フリップフロップおよび前記第２フリップフロップが前記遅延データ信号および前記第１遅延クロック信号を信号の変化点のタイミングで取得するように前記第１可変遅延回路および前記第２可変遅延回路の少なくとも一方の遅延量を調整する第１遅延調整部と、前記クロック信号を指定した時間遅延させて第２遅延クロック信号として出力する第３可変遅延回路と、第１遅延調整部により位相が調整された前記第１遅延クロック信号を前記第２遅延クロック信号の変化タイミングで取得した結果に基づいて前記第３可変遅延回路の遅延量を調整することにより、前記第１遅延クロック信号および前記第２遅延クロック信号の位相差を所望の位相差に調整する第２遅延調整部と、を備え、前記遅延データ信号を前記第２遅延クロック信号の変化タイミングで取得することにより前記デバイスからの信号を受け取る回路を提供する。

また、前記基準クロックに基づく信号と、前記第２遅延クロック信号とのいずれを前記第１フリップフロップおよび前記第２フリップフロップに供給するかを選択する第１選択部を更に備え、前記第１遅延調整部は、前記基準クロックに基づく信号を前記第２フリップフロップに供給するように前記第１選択部を設定した状態で、前記第１可変遅延回路および前記第２可変遅延回路の遅延量を調整し、前記第２遅延調整部は、前記第２遅延クロック信号を前記第２フリップフロップに供給するように前記第１選択部を設定した状態で、前記第３可変遅延回路の遅延量を設定し、前記第１フリップフロップは、前記第２遅延クロック信号を前記第１フリップフロップおよび前記第２フリップフロップに供給するように前記第１選択部を設定した状態で、前記遅延データ信号を前記第２遅延クロック信号の変化タイミングで取得してもよい。

また、前記第１遅延調整部は、前記第１可変遅延回路および前記第２可変遅延回路の遅延量をそれぞれ変化させながら前記第１フリップフロップおよび前記第２フリップフロップにより複数回前記データ信号および前記クロック信号を取得させ、前記データ信号および前記クロック信号の変化前の値および変化後の値を取得した回数が略同一となる前記第１可変遅延回路および前記第２可変遅延回路の遅延量を検出して前記第１可変遅延回路および前記第２可変遅延回路に設定してもよい。
また、前記第２遅延調整部は、前記第１遅延クロック信号のＨレベル期間またはＬレベル期間の略中間点に前記第２遅延クロック信号の変化タイミングが位置するように前記第３可変遅延回路の遅延量を調整してもよい。

また、前記第３可変遅延回路は、前記第２遅延クロック信号の位相を調整するための調整用可変遅延回路と、前記第２遅延クロック信号による前記遅延データ信号のストローブ位置を変化させるためのストローブ用可変遅延回路とを有し、前記第２遅延調整部は、前記ストローブ用可変遅延回路に対して予め定められた遅延量を設定した状態で前記調整用可変遅延回路の遅延量を調整することにより、前記第１遅延クロック信号および前記第２遅延クロック信号の位相差を所望の位相差に調整し、前記第１フリップフロップは、前記ストローブ用可変遅延回路の遅延量を変化させながら前記遅延データ信号を前記第２遅延クロック信号の変化タイミングで取得した結果に基づいて、前記遅延データ信号を前記第２遅延クロック信号の変化タイミングで取得してもよい。

また、本発明の第７の形態によると、被試験デバイスを試験する試験装置であって、前記被試験デバイスが出力するデータ信号と、前記入力データ信号を取得するべきタイミングを示すクロック信号との位相差を第１位相差に調整し、第１データ信号および第１クロック信号として出力する第１調整部と、前記第１クロック信号に対して指定された位相差を有する第２クロック信号を出力する位相変更部と、前記第１クロック信号を前記第２クロック信号の変化タイミングで取得した結果に基づいて、前記第１クロック信号に対する前記第２クロック信号の位相差を第２位相差に調整する第２調整部と、前記第１データ信号を前記第２クロック信号の変化タイミングで取得した結果に基づいて、前記被試験デバイスが出力する信号の良否を判定する判定部とを備える試験装置を提供する。

また、当該試験装置は、前記データ信号および前記クロック信号を、前記被試験デバイスから受け取ってもよい。
また、当該試験装置は、前記データ信号を前記被試験デバイスから受け取り、受け取った前記データ信号から、前記クロック信号を再生するクロック再生回路を更に備え、前記第１調整部は、前記被試験デバイスから受け取った前記データ信号と、前記クロック再生回路により再生された前記クロック信号との位相差を前記第１位相差に調整し、前記第１データ信号および前記第１クロック信号として出力してもよい。

また、本発明の第８の形態によると、被試験デバイスを試験する試験装置であって、前記被試験デバイスが出力するデータ信号、および、前記データ信号を取得すべきタイミングを示すクロック信号の少なくとも一方の位相を調整し、変化点のタイミングを合わせた第１データ信号および第１クロック信号として出力する第１調整部と、前記クロック信号を指定した時間遅延させて第２クロック信号として出力する可変遅延回路と、前記第１クロック信号を前記第２クロック信号の変化タイミングで取得した結果に基づいて前記可変遅延回路の遅延量を調整し、前記第１クロック信号に対する前記第２クロック信号の位相差を所望の位相差に調整する第２調整部と、前記第１データ信号を前記第２クロック信号の変化タイミングで取得した結果に基づいて、前記被試験デバイスが出力する信号の良否を判定する判定部とを備える試験装置を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明によれば、ソース・シンクロナス・クロッキングを採用した電子デバイスの良否を精度良く判定することができる。

図１は、試験装置１０の全体構成を示す。 図２は、コンパレータ回路１３５の機能構成を示す。 図３は、制御装置１５０の機能構成を示す。 図４は、試験に先立つ調整処理および試験処理の流れを示すフローチャートである。 図５は、第１の遅延調整の処理の流れを示すフローチャートである。 図６は、第２の遅延調整の処理の流れを示すフローチャートである。 図７は、遅延量調整の対象となる信号のタイミングチャートを示す。 図８は、第１電子デバイス８０および第２電子デバイス８５の間のデータ転送を実現する機能の構成を示す。 図９は、コンパレータ回路８１０の機能構成を示す。 図１０は、制御装置８２０の機能構成を示す。 図１１は、遅延量調整の対象となる信号のタイミングチャートを示す。

符号の説明

１０ 試験装置
８０ 第１電子デバイス
８５ 第２電子デバイス
１００ 被試験デバイス
１１０ タイミング発生器
１２０ パターン発生器
１３０ 波形整形器
１３２ ドライバ回路
１３５ コンパレータ回路
１４０ 判定部
１５０ 制御装置
２００ 基準クロック発生器
２０５ クロック再生回路
２１０ 第１可変遅延回路
２２０ 第２可変遅延回路
２３０ 第１フリップフロップ
２４０ 第２フリップフロップ
２５０ 第３フリップフロップ
２６０ 第４フリップフロップ
２７０ 第３可変遅延回路
２７２ ストローブ用可変遅延回路
２７５ 調整用可変遅延回路
２８０ 第１選択部
２８５ 第４可変遅延回路
２９０ 第２選択部
２９５ 第３選択部
３００ 第１遅延調整部
３１０ 第２遅延調整部
３２０ 試験制御部
８００ 受信回路
８１０ コンパレータ回路
８２０ 制御装置
８３０ データ処理部
９００ 基準クロック発生器
９０５ クロック再生回路
９１０ 第１可変遅延回路
９２０ 第２可変遅延回路
９３０ 第１フリップフロップ
９４０ 第２フリップフロップ
９５０ 第３フリップフロップ
９６０ 第４フリップフロップ
９７０ 第３可変遅延回路
９７５ 調整用可変遅延回路
９８０ 第１選択部
９８５ 第４可変遅延回路
９９０ 第２選択部
９９５ 第３選択部
１０００ 第１遅延調整部
１０１０ 第２遅延調整部
１０２０ 試験制御部

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、試験装置１０の全体構成を示す。試験装置１０は、タイミング発生器１１０と、パターン発生器１２０と、波形整形器１３０と、ドライバ回路１３２と、コンパレータ回路１３５と、判定部１４０と、制御装置１５０とを備え、半導体メモリデバイスなどである被試験デバイス１００を試験することを目的とする。タイミング発生器１１０は、周期クロックなどの基準クロックを発生させてパターン発生器１２０に供給する。パターン発生器１２０は、周期クロックに基づいて、被試験デバイス１００に入力する試験パターンのデータ、被試験デバイス１００に入力するアドレス、および、被試験デバイス１００に入力する制御コマンドを生成する。そして、パターン発生器１２０は、これらのデータ、アドレスおよびコマンドを波形整形器１３０に出力する。また、パターン発生器１２０は、試験パターンのデータを期待値データとして判定部１４０にも出力する。

波形整形器１３０は、入力を受けた試験パターン、アドレスおよび制御コマンドを、被試験デバイス１００に入力可能な信号波形に整形して、ドライバ回路１３２を介して被試験デバイス１００に供給する。コンパレータ回路１３５は、被試験デバイス１００からデータ信号を読み出す。被試験デバイス１００がソース・シンクロナス・クロッキングを採用している場合には、コンパレータ回路１３５は、被試験デバイス１００から供給を受けたクロック信号に同期してデータ信号を読み出してもよい。そして、判定部１４０は、読み出されたデータ信号によって示されるデータを、パターン発生器１２０から入力した期待値データと比較する。読み出されたデータが期待値データと等しければ、判定部１４０は、被試験デバイス１００が良品である旨の試験結果を出力する。制御装置１５０は、コンパレータ回路１３５に対し各種の設定を行う。具体的には、制御装置１５０は、コンパレータ回路１３５が精度良くデータ信号を読み出せるようにするため、コンパレータ回路１３５内に設けられた可変遅延回路の遅延量を調整する。また、制御装置１５０は、被試験デバイス１００がソース・シンクロナス・クロッキングを採用しているか否かに応じ、コンパレータ回路１３５の動作を切り替える。

図２は、コンパレータ回路１３５の機能構成を示す。コンパレータ回路１３５は、基準クロック発生器２００と、クロック再生回路２０５と、第１可変遅延回路２１０と、第２可変遅延回路２２０と、第１フリップフロップ２３０と、第２フリップフロップ２４０と、第３フリップフロップ２５０と、第４フリップフロップ２６０と、第３可変遅延回路２７０と、第１選択部２８０と、第４可変遅延回路２８５と、第２選択部２９０と、第３選択部２９５とを有する。基準クロック発生器２００は、試験装置１０の基準クロックを発生する。基準クロック発生器２００は、タイミング発生器１１０などから供給を受けた基準クロックをコンパレータ回路１３５の各部に供給してもよい。クロック再生回路２０５は、被試験デバイス１００がソース・シンクロナス・クロッキングを採用していない場合に備えて、入力したデータ信号からクロック信号を再生して、入力したクロック信号として各部に供給する。第１可変遅延回路２１０は、被試験デバイス１００が出力するデータ信号を入力し、入力したこのデータ信号を指定した時間遅延させて遅延データ信号として出力する。第２可変遅延回路２２０は、被試験デバイス１００が出力する、データ信号を取得すべきタイミングを示すクロック信号を入力し、入力したこのクロック信号を、指定した時間遅延させて第１遅延クロック信号として出力する。これらの可変遅延回路の遅延量は、制御装置１５０の説明において後述する第１遅延調整部３００により設定される。

第１フリップフロップ２３０は、第１可変遅延回路２１０により出力される遅延データ信号を、基準クロックに基づくタイミングで取得する。信号を取得するタイミングは、第４可変遅延回路２８５による遅延量の分だけ基準クロックより遅れてもよい。同様に、第２フリップフロップ２４０は、第２可変遅延回路２２０により出力される第１遅延クロック信号を、基準クロックに基づくタイミングで取得する。第２選択部２９０は、被試験デバイス１００が出力するデータ信号と、第１フリップフロップ２３０により出力される遅延データ信号との何れかを選択して、第３フリップフロップ２５０に供給する。第３フリップフロップ２５０は、第２選択部２９０が出力する信号を基準クロックに基づくタイミングで取得し、判定部１４０に供給する。第３選択部２９５は、被試験デバイス１００が出力する他のデータ信号と、第３選択部２９５により出力される第１遅延クロック信号との何れかを選択して、第４フリップフロップ２６０に供給する。第４フリップフロップ２６０は、第３選択部２９５が出力する信号を基準クロックに基づくタイミングで取得し、判定部１４０に供給する。第２選択部２９０および第３選択部２９５は、何れの信号を選択するかを示す設定を、後述の第１遅延調整部３００、第２遅延調整部３１０および試験制御部３２０から受けてもよい。

第３可変遅延回路２７０は、本発明に係る位相変更部の一例であり、被試験デバイス１００から出力されたクロック信号に対して指定した位相差を有する第２遅延クロック信号を生成するべく、当該クロック信号を指定した時間遅延させて第２遅延クロック信号として出力する。例えば、第３可変遅延回路２７０は、第２遅延クロック信号の位相を調整するための調整用可変遅延回路２７５と、第２遅延クロック信号による遅延データ信号のストローブ位置を変化させるためのストローブ用可変遅延回路２７２とを有してもよい。第１選択部２８０は、基準クロックに基づく信号と第２遅延クロック信号との何れを第１フリップフロップ２３０および第２フリップフロップ２４０に供給するかを選択する。第４可変遅延回路２８５は、基準クロックを指定された遅延量遅延させて第１選択部２８０に供給する。

なお、図２では説明の明確化のため、データおよびクロックのそれぞれについて単一の信号に基づく試験を行う場合について説明した。更に詳細な試験のためには、これに代えて、コンパレータ回路１３５は、データおよびクロックのそれぞれについて、論理値が真であるか否かを示す判定結果の第１信号と、論理値が偽であるか否かを示す判定結果の第２信号とを生成してもよい。この場合、第１可変遅延回路２１０は、データについての第１信号および第２信号のそれぞれを遅延させる。同様に、第２可変遅延回路２２０は、クロックについての第１信号および第２信号のそれぞれを遅延させる。また、第１フリップフロップ２３０は、データについての第１信号および第２信号をそれぞれ取得し、第２フリップフロップ２４０は、クロックについての第１信号および第２信号をそれぞれ取得する。このような構成によれば、論理値真と論理値偽との過渡状態を検出でき、後段の判定部１４０による試験のバリエーションを広げることができる。

図３は、制御装置１５０の機能構成を示す。制御装置１５０は、第１遅延調整部３００と、第２遅延調整部３１０と、試験制御部３２０とを有する。第１遅延調整部３００は、基準クロックに基づく信号を第１フリップフロップ２３０および第２フリップフロップ２４０に供給するように第１選択部２８０を設定する。また、第１遅延調整部３００は、第１フリップフロップ２３０が出力する信号を選択して第３フリップフロップ２５０に供給するように第２選択部２９０を設定する。また、第１遅延調整部３００は、第２フリップフロップ２４０が出力する信号を選択して第４フリップフロップ２６０に供給するように第３選択部２９５を設定する。

このように設定された状態において、第１遅延調整部３００は、入力したデータ信号と入力したクロック信号との位相差を第１位相差に調整し、遅延データ信号および第１遅延クロック信号として出力する（なお、遅延データ信号は第１データ信号の一例である。）。たとえば、第１遅延調整部３００は、第１フリップフロップ２３０および第２フリップフロップ２４０が遅延データ信号および第１遅延クロック信号を信号の変化点のタイミングで取得するように第１可変遅延回路２１０および第２可変遅延回路２２０の少なくとも一方の遅延量を調整する。このように、第１位相差とは実質的に０の位相差であってもよいし、０より大きい所定の位相差であってもよい。

調整の処理の具体例として、まず、第１遅延調整部３００は、第１可変遅延回路２１０および第２可変遅延回路２２０の遅延量をそれぞれ変化させながら第１フリップフロップ２３０および第２フリップフロップ２４０により複数回データ信号およびクロック信号を取得させる。そして、第１遅延調整部３００は、データ信号およびクロック信号の変化前の値および変化後の値を取得した回数が略同一となる第１可変遅延回路２１０および第２可変遅延回路２２０の遅延量を検出して第１可変遅延回路２１０および第２可変遅延回路２２０に設定する。これに代えて、第１遅延調整部３００は、第１可変遅延回路２１０および第２可変遅延回路２２０の一方、および、第４可変遅延回路２８５の遅延量を調整してもよい。即ち例えば、第１遅延調整部３００は、第１可変遅延回路２１０および第４可変遅延回路２８５の遅延量をそれぞれ変化させながら、第１フリップフロップ２３０および第２フリップフロップ２４０により複数回データ信号およびクロック信号を取得させる。そして、第１遅延調整部３００は、データ信号およびクロック信号の変化前の値および変化後の値を取得した回数が略同一となる第１可変遅延回路２１０および第４可変遅延回路２８５の遅延量を検出して第１可変遅延回路２１０および第４可変遅延回路２８５に設定してもよい。

更に他の例として、第１遅延調整部３００は、入力したデータ信号および入力したクロック信号の位相差を、位相差比較器によって検出してもよい。位相差比較器とは、２つの信号を入力して、その位相差を論理値や電圧値などとして出力するものである。この場合、第１遅延調整部３００は、位相差比較器による出力値と予め定められた基準値とを比較して、出力値が基準値より大きい場合には第１可変遅延回路２１０および第２可変遅延回路２２０の一方について遅延量を増加し、又は、他方について遅延量を減少させる。第１遅延調整部３００は、出力値が基準値より小さい場合には当該一方の回路について遅延量を減少し、又は、当該他方の回路について遅延量を増加させる。このように、位相比較の方法はデータ信号の取り込み回数に基づくものでなくともよい。

第２遅延調整部３１０は、位相の調整が完了した旨の通知を第１遅延調整部３００から受けて動作を開始する。第２遅延調整部３１０は、第２遅延クロック信号を第１フリップフロップ２３０および第２フリップフロップ２４０に供給するように第１選択部２８０を設定する。また、第２遅延調整部３１０は、第１フリップフロップ２３０が出力する信号を選択して第３フリップフロップ２５０に供給するように第２選択部２９０を設定したまま維持する。また、第２遅延調整部３１０は、第２フリップフロップ２４０が出力する信号を選択して第４フリップフロップ２６０に供給するように第３選択部２９５を設定したまま維持する。このように設定された状態で、第２遅延調整部３１０は、第１遅延調整部３００により位相が調整された第１遅延クロック信号を第２遅延クロック信号の変化タイミングで取得した結果に基づいて第３可変遅延回路２７０の遅延量を調整する。そして、第２遅延調整部３１０は、第１遅延クロック信号および第２遅延クロック信号の位相差を第２位相差に調整する。このようにして、遅延データ信号および第２遅延クロック信号の位相差は、上記の第１位相差および第２位相差を合計した位相差に調整され、利用者の所望の位相差となる。

具体的な処理として、たとえば、第２遅延調整部３１０は、ストローブ用可変遅延回路２７２に対して予め定められた遅延量を設定した状態で調整用可変遅延回路２７５の遅延量を調整することにより、第１遅延クロック信号および第２遅延クロック信号の変化点のタイミングが略等しくなるように設定してもよい。この設定の後にストローブ用可変遅延回路２７２による遅延を略０に戻すと、第１遅延クロック信号および第２遅延クロック信号の間にはストローブ用可変遅延回路２７２による遅延量に対応する位相差を生じさせることができる。

試験制御部３２０は、位相の調整が完了した旨の通知を第２遅延調整部３１０から受けて動作を開始する。試験制御部３２０は、第２遅延クロック信号を第１フリップフロップ２３０および第２フリップフロップ２４０に供給するように第１選択部２８０を設定したまま維持する。また、試験制御部３２０は、第１フリップフロップ２３０が出力する信号を選択して第３フリップフロップ２５０に供給するように第２選択部２９０を設定したまま維持する。また、試験制御部３２０は、第２フリップフロップ２４０が出力する信号を選択して第４フリップフロップ２６０に供給するように第３選択部２９５を設定したまま維持する。このように設定された状態で、試験制御部３２０は、被試験デバイス１００により出力されるデータ信号を順次取り込む。試験制御部３２０は、ストローブ用可変遅延回路２７２の遅延量を調整することによって第２遅延クロック信号を更に遅延させ、被試験デバイス１００のタイミング試験を行ってもよい。これにより、予め定められた基準範囲内の信号遅延が発生しても被試験デバイス１００が正常動作可能か否かを試験できる。

図４は、試験に先立つ調整処理および試験処理の流れを示すフローチャートである。まず、試験装置１０は、被試験デバイス１００の種類を判別する（Ｓ４００）。被試験デバイス１００の種類は、エンジニアによる入力に基づいて試験装置１０に予め設定されていてもよいし、被試験デバイス１００から出力される識別信号などに応じ試験装置１０が自動的に判別してもよい。被試験デバイス１００がソース・シンクロナス・クロッキングを採用していることを条件に（Ｓ４１０：ＹＥＳ）、第１遅延調整部３００は、第１の遅延調整を行う（Ｓ４２０）。第１の遅延調整によって、第１フリップフロップ２３０および第２フリップフロップ２４０が遅延データ信号および第１遅延クロック信号を信号の変化点のタイミングで取得するように第１可変遅延回路２１０および第２可変遅延回路２２０が調整される。この遅延調整は、第１遅延調整部３００、第１可変遅延回路２１０および第２可変遅延回路２２０によって実現され、これらの各部材が協働して本発明に係る第１調整部として機能する。即ち、これらの各部材は、協働して、入力したデータ信号およびクロック信号の少なくとも一方の位相を調整し、変化点のタイミングを合わせた第１遅延データ信号および第１遅延クロック信号として出力する。

次に第２遅延調整部３１０は、第２の遅延調整を行う（Ｓ４３０）。第２の遅延調整によって、第１遅延クロック信号および第２遅延クロック信号の位相差が所望の位相差となるように、第３可変遅延回路２７０が調整される。具体的には、第２遅延調整部３１０は、第１遅延クロック信号のＨレベル期間またはＬレベル期間の略中間点に第２遅延クロック信号の変化タイミングが位置するように第３可変遅延回路２７０の遅延量を調整してもよい。これにより、第２遅延クロック信号の位相を、ストローブ用可変遅延回路２７２に遅延量が設定されていない状態においてはデータ信号を最も取り込み易い位相とすることができ、この位相を基準としたそれぞれのストローブ位置について試験を可能とすることができる。

次に、試験制御部３２０および判定部１４０は、被試験デバイス１００の試験処理を行う（Ｓ４４０）。具体的には、まず、試験制御部３２０は、第２遅延クロック信号を第１フリップフロップ２３０および第２フリップフロップ２４０に供給するように第１選択部２８０を設定したまま維持する。また、試験制御部３２０は、ストローブ用可変遅延回路２７２の遅延量を調整することによりストローブ位置を様々な位置に調整する。そして、判定部１４０は、ストローブ用可変遅延回路２７２の遅延量を変化させながら遅延データ信号を第２遅延クロック信号の変化タイミングで取得した結果に基づいて、被試験デバイス１００の良否を判定する。具体的には、判定部１４０は、第２選択部２９０により第１フリップフロップ２３０が出力する信号を選択させた結果第３フリップフロップ２５０から出力される信号値を期待値と比較した結果に基づいて被試験デバイス１００が出力する信号の良否を判定する。

一方で、被試験デバイス１００がソース・シンクロナス・クロッキングを採用していない場合、即ち、図１に例示した被試験デバイス１００ではない他の被試験デバイスが試験装置１０に搭載されたことを条件に（Ｓ４１０：ＮＯ）、試験制御部３２０および判定部１４０は、この被試験デバイスの試験処理を行う（Ｓ４５０）。このような種類の被試験デバイスは、データ信号およびクロック信号に代えて第１データ信号および第２データ信号を出力する。試験制御部３２０は、第２選択部２９０により第１データ信号を選択させ、第３選択部２９５により第２データ信号を選択させる。そして、判定部１４０は、この結果第３フリップフロップ２５０および第４フリップフロップ２６０から出力される信号値をそれぞれ期待値と比較した結果に基づいて被試験デバイス１００が出力する信号の良否を判定する。

図５は、第１の遅延調整の処理の流れを示すフローチャートである。第１遅延調整部３００は、基準クロックに基づく信号を第１フリップフロップ２３０および第２フリップフロップ２４０に供給するように第１選択部２８０を設定する（Ｓ５００）。また、第１遅延調整部３００は、第１フリップフロップ２３０が出力する信号を選択して第３フリップフロップ２５０に供給するように第２選択部２９０を設定する。また、第１遅延調整部３００は、第２フリップフロップ２４０が出力する信号を選択して第４フリップフロップ２６０に供給するように第３選択部２９５を設定する。次に、第１遅延調整部３００は、第１可変遅延回路２１０および第２可変遅延回路２２０の少なくとも一方の遅延量を変更するべく以下の処理を行う。

まず、第１遅延調整部３００は、第１可変遅延回路２１０および第２可変遅延回路２２０の少なくとも一方に所定の遅延量を設定する（Ｓ５１０）。具体的には、第１可変遅延回路２１０は、被試験デバイス１００が出力するデータ信号を指定した時間遅延させて遅延データ信号として出力する（Ｓ５２０）。また、第２可変遅延回路２２０は、被試験デバイス１００が出力する、データ信号を取得すべきタイミングを示すクロック信号を、指定した時間遅延させて第１遅延クロック信号として出力する（Ｓ５３０）。第１フリップフロップ２３０は、遅延データ信号を基準クロックに基づくタイミングで取得する（Ｓ５４０）。第２フリップフロップ２４０は、第１遅延クロック信号を基準クロックに基づくタイミングで取得する（Ｓ５５０）。遅延データ信号および第１遅延クロック信号の取得回数が所定回数に達するまで以上の処理を繰り返す（Ｓ５６０）。

遅延データ信号および第１遅延クロック信号の取得回数が所定回数に達すると（Ｓ５６０：ＹＥＳ）、第１遅延調整部３００は、遅延データ信号および第１遅延クロック信号の位相調整が完了したか否かを判断する（Ｓ５７０）。例えば、第１遅延調整部３００は、データ信号およびクロック信号の変化前の値および変化後の値を取得した回数が略同一となった場合に、遅延データ信号および第１遅延クロック信号の位相調整が完了したと判断してもよい。位相調整が完了していなければ（Ｓ５７０：ＮＯ）、第１遅延調整部３００はＳ５１０に処理を戻して第１可変遅延回路２１０および第２可変遅延回路２２０の遅延量を変更させる。位相調整が完了すると（Ｓ５７０：ＹＥＳ）、本図の処理を終了する。

図６は、第２の遅延調整の処理の流れを示すフローチャートである。位相の調整が完了した旨の通知を第１遅延調整部３００から受けて、第２遅延調整部３１０は以下の処理を開始する。まず、第２遅延調整部３１０は、第２遅延クロック信号を第１フリップフロップ２３０および第２フリップフロップ２４０に供給するように第１選択部２８０を設定する（Ｓ６００）。また、第２遅延調整部３１０は、第１フリップフロップ２３０が出力する信号を選択して第３フリップフロップ２５０に供給するように第２選択部２９０を設定したまま維持する。また、第２遅延調整部３１０は、第２フリップフロップ２４０が出力する信号を選択して第４フリップフロップ２６０に供給するように第３選択部２９５を設定したまま維持する。

次に、第２遅延調整部３１０は、ストローブ用可変遅延回路２７２に対して予め定められた遅延量を設定する（Ｓ６１０）。この状態で第２遅延調整部３１０は、調整用可変遅延回路２７５の遅延量を調整するべく以下の処理を行う。まず、第２遅延調整部３１０は、調整用可変遅延回路２７５に所定の遅延量を設定する（Ｓ６２０）。そして、第２可変遅延回路２２０は、被試験デバイス１００が出力する、データ信号を取得すべきタイミングを示すクロック信号を指定した時間遅延させて第１遅延クロック信号として出力する（Ｓ６３０）。また、第３可変遅延回路２７０は、クロック信号を指定した時間遅延させて第２遅延クロック信号として出力する（Ｓ６４０）。第２フリップフロップ２４０は、第１遅延クロック信号を第２遅延クロック信号によって指定されたタイミングで取得する（Ｓ６５０）。第１遅延クロック信号の取得回数が所定回数に達するまで以上の処理を繰り返す（Ｓ６６０）。

第１遅延クロック信号の取得回数が所定回数に達すると（Ｓ６６０：ＹＥＳ）、第２遅延調整部３１０は、第２遅延クロック信号の位相調整が完了したか否かを判断する（Ｓ６７０）。例えば、第２遅延調整部３１０は、クロック信号の変化前の値および変化後の値を取得した回数が略同一となった場合に、第２遅延クロック信号の位相調整が完了したと判断してもよい。位相調整が完了していなければ（Ｓ６７０：ＮＯ）、第２遅延調整部３１０はＳ６１０に処理を戻して第３可変遅延回路２７０の遅延量を変更させる。位相調整が完了すると（Ｓ６７０：ＹＥＳ）、本図の処理を終了する。

図７は、遅延量調整の対象となる信号のタイミングチャートを示す。被試験デバイス１００によって出力されるデータ信号は第１可変遅延回路２１０によって遅延されて遅延データ信号として出力される。一方、被試験デバイス１００によって出力されるクロック信号は第２可変遅延回路２２０によって遅延されて第１遅延クロック信号として出力される。第２遅延クロック信号は、第３可変遅延回路２７０により、第１遅延クロック信号と所望の位相差に調整される。このように第２遅延クロック信号はクロック信号と同期しているので、被試験デバイス１００の出力信号にジッタが発生した場合であっても試験の精度を維持することができる。また、ストローブ用可変遅延回路２７２によってストローブ遅延が最小に設定されると、第２遅延クロック信号の変化点が早まる。ストローブ用可変遅延回路２７２によってストローブ遅延が最大に設定されると、第２遅延クロック信号の変化点が遅れる。このように、被試験デバイス１００から出力されるクロック信号を基準にストローブ位置を調整できるので、被試験デバイス１００のタイミング試験における良否判定の精度を高めることができる。

図８は、第１電子デバイス８０および第２電子デバイス８５の間のデータ転送を実現する機能の構成を示す。本図を参照して、第２電子デバイス８５がその外部に設けられた他の第１電子デバイス８０と同期して動作し、第１電子デバイス８０から出力された信号を適切なタイミングで取り込む構成について説明する。なお、図８では第１電子デバイス８０および第２電子デバイス８５を、別体に設けられた２つのデバイスとして示したが、これに代えて、第１電子デバイス８０および第２電子デバイス８５は同一のチップ上に一体に形成されており、第２電子デバイス８５はこのような同一チップ上の第１電子デバイス８０から信号を入力してもよい。

第１電子デバイス８０は、ソース・シンクロナス・クロッキングを採用しており、クロック信号およびそれに同期したデータ信号を第２電子デバイス８５に対し出力する。第２電子デバイス８５は、受信回路８００と、データ処理部８３０とを備える。受信回路８００は、第１電子デバイス８０から入力したクロック信号に同期して、入力したデータ信号を読み出すことで、第１電子デバイス８０からデータを受け取る。そして、データ処理部８３０は、読み出されたデータ信号に基づく処理を行う。なお、第１電子デバイス８０がソース・シンクロナス・クロッキングを採用していない場合には、受信回路８００は、データ信号のみを第１電子デバイス８０から取得して、クロック信号はその他の外部の装置や内部のクロック発生器から取得してもよい。一例として、受信回路８００は、データ信号からクロック再生によりクロック信号を生成し、そのクロック信号を入力クロック信号としてコンパレータ回路８１０に供給してもよい。

受信回路８００は、コンパレータ回路８１０と、制御装置８２０とを備える。コンパレータ回路８１０は、第１電子デバイス８０から入力したクロック信号に同期して、入力したデータ信号を読み出す。そして、制御装置８２０は、コンパレータ回路８１０に対し各種の設定を行う。具体的には、制御装置８２０は、コンパレータ回路８１０が精度良くデータ信号を読み出せるようにするため、コンパレータ回路８１０内に設けられた可変遅延回路の遅延量を調整する。

図９は、コンパレータ回路８１０の機能構成を示す。コンパレータ回路８１０は、基準クロック発生器９００と、クロック再生回路９０５と、第１可変遅延回路９１０と、第２可変遅延回路９２０と、第１フリップフロップ９３０と、第２フリップフロップ９４０と、第３フリップフロップ９５０と、第４フリップフロップ９６０と、第３可変遅延回路９７０と、第１選択部９８０と、第４可変遅延回路９８５と、第２選択部９９０と、第３選択部９９５とを有する。基準クロック発生器９００は、コンパレータ回路８１０の基準クロックを発生する。基準クロック発生器９００は、外部の装置などから供給を受けた基準クロックをコンパレータ回路８１０の各部に供給してもよい。クロック再生回路９０５は、第１電子デバイス８０がソース・シンクロナス・クロッキングを採用していない場合に備えて、入力データ信号から入力クロック信号を再生する。第１可変遅延回路９１０は、第１電子デバイス８０が出力するデータ信号を指定した時間遅延させて遅延データ信号として出力する。第２可変遅延回路９２０は、第１電子デバイス８０が出力する、データ信号を取得すべきタイミングを示すクロック信号を、指定した時間遅延させて第１遅延クロック信号として出力する。これらの可変遅延回路の遅延量は、制御装置８２０の説明において後述する第１遅延調整部１０００により設定される。

第１フリップフロップ９３０は、本発明に係るデータ取得部の一例であり、第１可変遅延回路９１０により出力される遅延データ信号を、基準クロックに基づくタイミングで取得する。信号を取得するタイミングは、第４可変遅延回路９８５による遅延量の分だけ基準クロックより遅れてもよい。同様に、第２フリップフロップ９４０は、第２可変遅延回路９２０により出力される第１遅延クロック信号を、基準クロックに基づくタイミングで取得する。第２選択部９９０は、第１電子デバイス８０が出力するデータ信号と、第１フリップフロップ９３０により出力される遅延データ信号との何れかを選択して、第３フリップフロップ９５０に供給する。第３フリップフロップ９５０は、第２選択部９９０が出力する信号を基準クロックに基づくタイミングで取得し、制御装置８２０およびデータ処理部８３０に供給する。第３選択部９９５は、第１電子デバイス８０が出力する他のデータ信号と、第３選択部９９５により出力される第１遅延クロック信号との何れかを選択して、第４フリップフロップ９６０に供給する。第４フリップフロップ９６０は、第３選択部９９５が出力する信号を基準クロックに基づくタイミングで取得し、制御装置８２０およびデータ処理部８３０に供給する。第２選択部９９０および第３選択部９９５は、何れの信号を選択するかを示す設定を、後述の第１遅延調整部１０００、第２遅延調整部１０１０および試験制御部１０２０から受けてもよい。

第３可変遅延回路９７０は、本発明に係る位相変更部の一例であり、第１電子デバイス８０から出力されたクロック信号に対して指定した位相差を有する第２遅延クロック信号を生成するべく、当該クロック信号を指定した時間遅延させて第２遅延クロック信号として出力する。例えば、第３可変遅延回路９７０は、第２遅延クロック信号の位相を調整するための調整用可変遅延回路９７５を有してもよい。これに代えて、第３可変遅延回路９７０は、第１遅延クロック信号を遅延させた信号を生成することにより、入力クロック信号と比較して指定した時間遅延した第２遅延クロック信号を生成してもよい。第１選択部９８０は、基準クロックに基づく信号と第２遅延クロック信号との何れを第１フリップフロップ９３０および第２フリップフロップ９４０に供給するかを選択する。第４可変遅延回路９８５は、基準クロックを指定された遅延量遅延させて第１選択部９８０に供給する。

なお、図２では説明の明確化のため、データおよびクロックのそれぞれについて単一の信号に基づく試験を行う場合について説明した。更に詳細な試験のためには、これに代えて、コンパレータ回路８１０は、データおよびクロックのそれぞれについて、論理値が真であるか偽かを示す判定結果の第１信号と、論理値が偽であるか否かを示す判定結果の第２信号とを生成してもよい。この場合、第１可変遅延回路９１０は、データについての第１信号および第２信号のそれぞれを遅延させる。同様に、第２可変遅延回路９２０は、クロックについての第１信号および第２信号のそれぞれを遅延させる。また、第１フリップフロップ９３０は、データについての第１信号および第２信号をそれぞれ取得し、第２フリップフロップ９４０は、クロックについての第１信号および第２信号をそれぞれ取得する。このような構成によれば、論理値真と論理値偽との過渡状態を検出することができる。

図１０は、制御装置８２０の機能構成を示す。制御装置８２０は、第１遅延調整部１０００と、第２遅延調整部１０１０と、試験制御部１０２０とを有する。第１遅延調整部１０００は、基準クロックに基づく信号を第１フリップフロップ９３０および第２フリップフロップ９４０に供給するように第１選択部９８０を設定する。また、第１遅延調整部１０００は、第１フリップフロップ９３０が出力する信号を選択して第３フリップフロップ９５０に供給するように第２選択部９９０を設定する。また、第１遅延調整部１０００は、第２フリップフロップ９４０が出力する信号を選択して第４フリップフロップ９６０に供給するように第３選択部９９５を設定する。

このように設定された状態において、第１遅延調整部１０００は、入力データ信号と入力クロック信号との位相差を第１位相差に調整し、遅延データ信号および第１遅延クロック信号として出力する。たとえば、第１遅延調整部１０００は、第１フリップフロップ９３０および第２フリップフロップ９４０が遅延データ信号および第１遅延クロック信号を信号の変化点のタイミングで取得するように第１可変遅延回路９１０および第２可変遅延回路９２０の少なくとも一方の遅延量を調整する。このように、第１位相差とは実質的に０の位相差であってもよいし、０より大きい所定の位相差であってもよい。
この遅延調整は、第１遅延調整部１０００、第１可変遅延回路９１０および第２可変遅延回路９２０によって実現され、これらの各部材が協働して本発明に係る第１調整部として機能する。即ち、これらの各部材は、協働して、入力データ信号および入力クロック信号の少なくとも一方の位相を調整し、変化点のタイミングを合わせた第１遅延データ信号および第１遅延クロック信号として出力する。

調整の処理の具体例として、まず、第１遅延調整部１０００は、第１可変遅延回路９１０および第２可変遅延回路９２０の遅延量をそれぞれ変化させながら第１フリップフロップ９３０および第２フリップフロップ９４０により複数回データ信号およびクロック信号を取得させる。そして、第１遅延調整部１０００は、データ信号およびクロック信号の変化前の値および変化後の値を取得した回数が略同一となる第１可変遅延回路９１０および第２可変遅延回路９２０の遅延量を検出して第１可変遅延回路９１０および第２可変遅延回路９２０に設定する。これに代えて、第１遅延調整部１０００は、第１可変遅延回路９１０および第２可変遅延回路９２０の一方、および、第４可変遅延回路９８５の遅延量を調整してもよい。即ち例えば、第１遅延調整部１０００は、第１可変遅延回路９１０および第４可変遅延回路９８５の遅延量をそれぞれ変化させながら、第１フリップフロップ９３０および第２フリップフロップ９４０により複数回データ信号およびクロック信号を取得させる。そして、第１遅延調整部１０００は、データ信号およびクロック信号の変化前の値および変化後の値を取得した回数が略同一となる第１可変遅延回路９１０および第４可変遅延回路９８５の遅延量を検出して第１可変遅延回路９１０および第４可変遅延回路９８５に設定してもよい。

更に他の例として、第１遅延調整部１０００は、入力データ信号および入力クロック信号の位相差を、位相差比較器によって検出してもよい。位相差比較器とは、２つの信号を入力して、その位相差を論理値や電圧値などとして出力するものである。この場合、第１遅延調整部１０００は、位相差比較器による出力値と予め定められた基準値とを比較して、出力値が基準値より大きい場合には第１可変遅延回路９１０および第２可変遅延回路９２０の一方について遅延量を増加し、又は、他方について遅延量を減少させる。第１遅延調整部１０００は、出力値が基準値より小さい場合には当該一方の回路について遅延量を減少し、又は、当該他方の回路について遅延量を増加させる。このように、位相比較の方法はデータ信号の取り込み回数に基づくものでなくともよい。

第２遅延調整部１０１０は、位相の調整が完了した旨の通知を第１遅延調整部１０００から受けて動作を開始する。第２遅延調整部１０１０は、第２遅延クロック信号を第１フリップフロップ９３０および第２フリップフロップ９４０に供給するように第１選択部９８０を設定する。また、第２遅延調整部１０１０は、第１フリップフロップ９３０が出力する信号を選択して第３フリップフロップ９５０に供給するように第２選択部９９０を設定したまま維持する。また、第２遅延調整部１０１０は、第２フリップフロップ９４０が出力する信号を選択して第４フリップフロップ９６０に供給するように第３選択部９９５を設定したまま維持する。このように設定された状態で、第２遅延調整部１０１０は、第１遅延調整部１０００により位相が調整された第１遅延クロック信号を第２遅延クロック信号の変化タイミングで取得した結果に基づいて第３可変遅延回路９７０の遅延量を調整する。そして、第２遅延調整部１０１０は、第１遅延クロック信号および第２遅延クロック信号の位相差を第２位相差に調整する。このようにして、遅延データ信号および第２遅延クロック信号の位相差は、上記の第１位相差および第２位相差を合計した位相差に調整され、利用者の所望の位相差となる。

試験制御部１０２０は、位相の調整が完了した旨の通知を第２遅延調整部１０１０から受けて動作を開始する。試験制御部１０２０は、第２遅延クロック信号を第１フリップフロップ９３０および第２フリップフロップ９４０に供給するように第１選択部９８０を設定したまま維持する。また、試験制御部１０２０は、第１フリップフロップ９３０が出力する信号を選択して第３フリップフロップ９５０に供給するように第２選択部９９０を設定したまま維持する。また、試験制御部１０２０は、第２フリップフロップ９４０が出力する信号を選択して第４フリップフロップ９６０に供給するように第３選択部９９５を設定したまま維持する。このように設定された状態で、試験制御部１０２０は、第１電子デバイス８０により出力されるデータ信号を順次取り込む。これにより、第１フリップフロップ９３０は、遅延データ信号を、第２遅延クロック信号の変化タイミングで取得することにより第１電子デバイス８０からデータを受け取ることができる。なお、遅延データ信号を受け取るのは本図の例では第１フリップフロップ９３０だが、第２遅延クロック信号の変化タイミングで受け取るのであれば、第１フリップフロップ９３０以外の他のフリップフロップが遅延データ信号を取得してもよい。

図１１は、遅延量調整の対象となる信号のタイミングチャートを示す。第１電子デバイス８０によって出力されるデータ信号は第１可変遅延回路９１０によって遅延されて遅延データ信号として出力される。一方、第１電子デバイス８０によって出力されるクロック信号は第２可変遅延回路９２０によって遅延されて第１遅延クロック信号として出力される。第２遅延クロック信号は、第３可変遅延回路９７０により、第１遅延クロック信号と所望の位相差に調整される。たとえば、図示のように、第２遅延クロック信号の立ち上がりのタイミングを、遅延データ信号が立ち上がって安定した後のタイミングとすれば、遅延データ信号を確実に取り込ませることができる。また、第２遅延クロック信号はクロック信号と同期しているので、遅延データ信号とも同期している可能性が高く、第１電子デバイス８０の出力信号にジッタが発生した場合であってもデータ信号を確実に取り込むことができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims (16)

1. 入力データ信号と、前記入力データ信号を取得するべきタイミングを示す入力クロック信号とを入力し、データを受け取る受信回路を備える電子デバイスであって、
   前記受信回路は、
   前記入力データ信号と前記入力クロック信号との位相差を第１位相差に調整し、第１データ信号および第１クロック信号として出力する第１調整部と、
   前記第１クロック信号に対して指定された位相差を有する第２クロック信号を出力する位相変更部と、
   前記第１クロック信号を前記第２クロック信号の変化タイミングで取得した結果に基づいて、前記第１クロック信号に対する前記第２クロック信号の位相差を第２位相差に調整する第２調整部と、
   前記第１データ信号を前記第２クロック信号の変化タイミングで取得してデータを受け取るデータ取得部と
   を有する電子デバイス。
2. 当該電子デバイスは、前記入力データ信号および前記入力クロック信号を、外部の他のデバイスから受信する請求項１に記載の電子デバイス。
3. 当該電子デバイスは、前記入力データ信号を外部の他のデバイスから受信し、
   前記入力データ信号から、前記入力クロック信号を再生するクロック再生回路を更に備え、
   前記受信回路は、前記他のデバイスから受信した前記入力データ信号と、前記クロック再生回路により再生された前記入力クロック信号とを入力してデータを受け取る
   請求項１に記載の電子デバイス。
4. 入力データ信号と、前記入力データ信号を取得するべきタイミングを示す入力クロック信号とを受け取る電子デバイスであって、
   前記入力データ信号および前記入力クロック信号の少なくとも一方の位相を調整し、変化点のタイミングを合わせた第１データ信号および第１クロック信号として出力する第１調整部と、
   前記入力クロック信号を指定した時間遅延させて第２クロック信号として出力する可変遅延回路と、
   前記第１クロック信号を前記第２クロック信号の変化タイミングで取得した結果に基づいて前記可変遅延回路の遅延量を調整し、前記第１クロック信号に対する前記第２クロック信号の位相差を所望の位相差に調整する第２調整部と、
   を備え、
   前記第１データ信号を前記第２クロック信号の変化タイミングで取得することにより前記外部のデバイスからの信号を受け取る電子デバイス。
5. 外部のデバイスからの信号を受け取る電子デバイスであって、
   基準クロックを発生する基準クロック発生器と、
   前記外部のデバイスが出力するデータ信号を指定した時間遅延させて遅延データ信号として出力する第１可変遅延回路と、
   前記外部のデバイスが出力する、前記データ信号を取得すべきタイミングを示すクロック信号を指定した時間遅延させて第１遅延クロック信号として出力する第２可変遅延回路と、
   前記遅延データ信号を前記基準クロックに基づくタイミングで取得する第１フリップフロップと、
   前記第１遅延クロック信号を前記基準クロックに基づくタイミングで取得する第２フリップフロップと、
   前記第１フリップフロップおよび前記第２フリップフロップが前記遅延データ信号および前記第１遅延クロック信号を信号の変化点のタイミングで取得するように前記第１可変遅延回路および前記第２可変遅延回路の少なくとも一方の遅延量を調整する第１遅延調整部と、
   前記クロック信号を指定した時間遅延させて第２遅延クロック信号として出力する第３可変遅延回路と、
   第１遅延調整部により位相が調整された前記第１遅延クロック信号を前記第２遅延クロック信号の変化タイミングで取得した結果に基づいて前記第３可変遅延回路の遅延量を調整することにより、前記第１遅延クロック信号および前記第２遅延クロック信号の位相差を所望の位相差に調整する第２遅延調整部と、
   を備え、
   前記遅延データ信号を前記第２遅延クロック信号の変化タイミングで取得することにより前記外部のデバイスからの信号を受け取る電子デバイス。
6. 入力データ信号と、前記入力データ信号を取得するべきタイミングを示す入力クロック信号とを入力し、データを受け取る回路であって、
   前記入力データ信号と前記入力クロック信号との位相差を第１位相差に調整し、第１データ信号および第１クロック信号として出力する第１調整部と、
   前記第１クロック信号に対して指定された位相差を有する第２クロック信号を出力する位相変更部と、
   前記第１クロック信号を前記第２クロック信号の変化タイミングで取得した結果に基づいて、前記第１クロック信号に対する前記第２クロック信号の位相差を第２位相差に調整する第２調整部と、
   前記第１データ信号を前記第２クロック信号の変化タイミングで取得してデータを受け取るデータ取得部と
   を備える回路。
7. デバイスから受信した入力データ信号と、前記入力データ信号を取得するべきタイミングを示す入力クロック信号とを受け取る回路であって、
   前記入力データ信号および前記入力クロック信号の少なくとも一方の位相を調整し、変化点のタイミングを合わせた第１データ信号および第１クロック信号として出力する第１調整部と、
   前記入力クロック信号を指定した時間遅延させて第２クロック信号として出力する可変遅延回路と、
   前記第１クロック信号を前記第２クロック信号の変化タイミングで取得した結果に基づいて前記可変遅延回路の遅延量を調整し、前記第１クロック信号に対する前記第２クロック信号の位相差を所望の位相差に調整する第２調整部と、
   前記第１データ信号を前記第２クロック信号の変化タイミングで取得することにより前記デバイスからの信号を受け取る回路。
8. デバイスからの信号を受け取る回路であって、
   基準クロックを発生する基準クロック発生器と、
   前記デバイスが出力するデータ信号を指定した時間遅延させて遅延データ信号として出力する第１可変遅延回路と、
   前記デバイスが出力する、前記データ信号を取得すべきタイミングを示すクロック信号を指定した時間遅延させて第１遅延クロック信号として出力する第２可変遅延回路と、
   前記遅延データ信号を前記基準クロックに基づくタイミングで取得する第１フリップフロップと、
   前記第１遅延クロック信号を前記基準クロックに基づくタイミングで取得する第２フリップフロップと、
   前記第１フリップフロップおよび前記第２フリップフロップが前記遅延データ信号および前記第１遅延クロック信号を信号の変化点のタイミングで取得するように前記第１可変遅延回路および前記第２可変遅延回路の少なくとも一方の遅延量を調整する第１遅延調整部と、
   前記クロック信号を指定した時間遅延させて第２遅延クロック信号として出力する第３可変遅延回路と、
   第１遅延調整部により位相が調整された前記第１遅延クロック信号を前記第２遅延クロック信号の変化タイミングで取得した結果に基づいて前記第３可変遅延回路の遅延量を調整することにより、前記第１遅延クロック信号および前記第２遅延クロック信号の位相差を所望の位相差に調整する第２遅延調整部と、
   を備え、
   前記遅延データ信号を前記第２遅延クロック信号の変化タイミングで取得することにより前記デバイスからの信号を受け取る回路。
9. 前記基準クロックに基づく信号と、前記第２遅延クロック信号とのいずれを前記第１フリップフロップおよび前記第２フリップフロップに供給するかを選択する第１選択部を更に備え、
   前記第１遅延調整部は、前記基準クロックに基づく信号を前記第２フリップフロップに供給するように前記第１選択部を設定した状態で、前記第１可変遅延回路および前記第２可変遅延回路の遅延量を調整し、
   前記第２遅延調整部は、前記第２遅延クロック信号を前記第２フリップフロップに供給するように前記第１選択部を設定した状態で、前記第３可変遅延回路の遅延量を設定し、
   前記第１フリップフロップは、前記第２遅延クロック信号を前記第１フリップフロップおよび前記第２フリップフロップに供給するように前記第１選択部を設定した状態で、前記遅延データ信号を前記第２遅延クロック信号の変化タイミングで取得する
   請求項８に記載の回路。
10. 前記第１遅延調整部は、
    前記第１可変遅延回路および前記第２可変遅延回路の遅延量をそれぞれ変化させながら前記第１フリップフロップおよび前記第２フリップフロップにより複数回前記データ信号および前記クロック信号を取得させ、
    前記データ信号および前記クロック信号の変化前の値および変化後の値を取得した回数が略同一となる前記第１可変遅延回路および前記第２可変遅延回路の遅延量を検出して前記第１可変遅延回路および前記第２可変遅延回路に設定する
    請求項９に記載の回路。
11. 前記第２遅延調整部は、前記第１遅延クロック信号のＨレベル期間またはＬレベル期間の略中間点に前記第２遅延クロック信号の変化タイミングが位置するように前記第３可変遅延回路の遅延量を調整する請求項９に記載の回路。
12. 前記第３可変遅延回路は、前記第２遅延クロック信号の位相を調整するための調整用可変遅延回路と、前記第２遅延クロック信号による前記遅延データ信号のストローブ位置を変化させるためのストローブ用可変遅延回路とを有し、
    前記第２遅延調整部は、前記ストローブ用可変遅延回路に対して予め定められた遅延量を設定した状態で前記調整用可変遅延回路の遅延量を調整することにより、前記第１遅延クロック信号および前記第２遅延クロック信号の位相差を所望の位相差に調整し、
    前記第１フリップフロップは、前記ストローブ用可変遅延回路の遅延量を変化させながら前記遅延データ信号を前記第２遅延クロック信号の変化タイミングで取得した結果に基づいて、前記遅延データ信号を前記第２遅延クロック信号の変化タイミングで取得する
    請求項９に記載の回路。
13. 被試験デバイスを試験する試験装置であって、
    前記被試験デバイスが出力するデータ信号と、前記入力データ信号を取得するべきタイミングを示すクロック信号との位相差を第１位相差に調整し、第１データ信号および第１クロック信号として出力する第１調整部と、
    前記第１クロック信号に対して指定された位相差を有する第２クロック信号を出力する位相変更部と、
    前記第１クロック信号を前記第２クロック信号の変化タイミングで取得した結果に基づいて、前記第１クロック信号に対する前記第２クロック信号の位相差を第２位相差に調整する第２調整部と、
    前記第１データ信号を前記第２クロック信号の変化タイミングで取得した結果に基づいて、前記被試験デバイスが出力する信号の良否を判定する判定部と
    を備える試験装置。
14. 当該試験装置は、前記データ信号および前記クロック信号を、前記被試験デバイスから受け取る請求項１３に記載の試験装置。
15. 当該試験装置は、前記データ信号を前記被試験デバイスから受け取り、
    受け取った前記データ信号から、前記クロック信号を再生するクロック再生回路を更に備え、
    前記第１調整部は、前記被試験デバイスから受け取った前記データ信号と、前記クロック再生回路により再生された前記クロック信号との位相差を前記第１位相差に調整し、前記第１データ信号および前記第１クロック信号として出力する
    請求項１３に記載の試験装置。
16. 被試験デバイスを試験する試験装置であって、
    前記被試験デバイスが出力するデータ信号、および、前記データ信号を取得すべきタイミングを示すクロック信号の少なくとも一方の位相を調整し、変化点のタイミングを合わせた第１データ信号および第１クロック信号として出力する第１調整部と、
    前記クロック信号を指定した時間遅延させて第２クロック信号として出力する可変遅延回路と、
    前記第１クロック信号を前記第２クロック信号の変化タイミングで取得した結果に基づいて前記可変遅延回路の遅延量を調整し、前記第１クロック信号に対する前記第２クロック信号の位相差を所望の位相差に調整する第２調整部と、
    前記第１データ信号を前記第２クロック信号の変化タイミングで取得した結果に基づいて、前記被試験デバイスが出力する信号の良否を判定する判定部と
    を備える試験装置。

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