KR20130142743A - 지연 제어회로 및 이를 포함하는 클럭 생성회로 - Google Patents

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KR20130142743A
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장재민
김용주
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최해랑
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에스케이하이닉스 주식회사
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Abstract

지연 제어회로는 업데이트 펄스 선택부, 제 1 업데이트 펄스 생성부 및 제 2 업데이트 펄스 생성부를 포함한다. 상기 제 1 업데이트 펄스 생성부는 전원전압 감지신호 및 캘리브레이션 신호 중 적어도 하나에 응답하여 제 1 및 제 2 제어신호 중 하나를 인에이블시킨다. 상기 제 1 업데이트 펄스 생성부는 상기 제 1 제어신호를 수신하여 제 1 업데이트 펄스를 생성한다. 상기 제 2 업데이트 펄스 생성부는 상기 제 2 제어신호를 수신하여 상기 제 1 업데이트 펄스보다 넓은 펄스 폭을 갖는 제 2 업데이트 펄스를 생성한다.

Description

지연 제어회로 및 이를 포함하는 클럭 생성회로 {DELAY CONTROL CIRCUIT AND CLOCK GENERATING CIRCUIT INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 지연 제어회로 및 이를 포함하는 클럭 생성회로에 관한 것이다.
메모리를 포함하는 반도체 장치는 일반적으로 클럭에 동기하여 동작을 수행한다. 따라서, 동기형 반도체 장치에서 입력 데이터 및 출력 데이터는 외부 클럭과 정확하게 동기될 필요가 있다. 상기 반도체 장치는 상기 외부 클럭을 수신하고, 상기 외부 클럭을 내부 클럭으로 변환하여 사용한다. 그러나, 상기 내부 클럭이 클럭 버퍼 및 전송 라인을 통해 전송되면서, 상기 내부 클럭과 상기 외부 클럭 사이에 위상 차이가 발생하게 된다. 따라서, 상기 위상 차이를 보상하기 위해 반도체 장치는 일반적으로 위상 고정 루프 또는 지연 고정 루프를 포함한다.
상기 지연 고정 루프는 상기 내부 클럭과 외부 클럭 사이에 발생하는 위상차이를 보상하여 유효 데이터 출력 구간을 증가시킬 수 있다. 상기 지연 고정 루프는 내부 클럭의 위상을 외부 클럭에 비해 소정 시간 앞서도록 하여 출력 데이터가 상기 외부 클럭에 동기되어 출력될 수 있도록 한다.
도 1은 종래기술에 따른 지연 고정 루프(10)의 구성을 개략적으로 보여주는 도면이다. 도 1에서, 상기 지연 고정 루프(10)는 지연라인(11), 지연 모델링부(12), 위상 감지부(13), 업데이트 신호 생성부(14), 지연라인 제어부(15) 및 클럭 드라이버(16)를 포함한다. 상기 지연라인(11)은 입력 클럭(CLKI)을 수신하여 지연 클럭(CLKD)을 생성한다. 상기 지연라인(11)은 지연라인 제어부(15)에 의해 설정된 값으로 상기 입력 클럭(CLKI)을 지연한다. 상기 지연 모델링부(12)는 상기 지연 클럭(CLKD)을 모델링된 지연 값으로 지연시켜 피드백 클럭(CLKF)을 생성한다. 상기 위상 감지부(13)는 상기 입력 클럭(CLKI)과 상기 피드백 클럭(CLKF)의 위상을 비교하여 감지신호(DET)를 생성한다. 상기 업데이트 신호 생성부(14)는 상기 감지신호(DET)를 수신하여 업데이트 신호(VALID)를 생성한다. 상기 지연라인 제어부(15)는 상기 업데이트 신호(VALID)를 수신하여 상기 지연라인(11)의 지연 값을 새롭게 설정할 수 있다. 상기 클럭 드라이버(16)는 상기 지연 클럭(CLKD)을 수신하여 제 1 및 제 2 출력 클럭(RCLK_DLL, FCLK_DLL)을 생성한다.
상기 지연 고정 루프(10)는 입력 클럭(CLKI)과 피드백 클럭(CLKF)의 위상 차이가 큰 경우 복수회 루프를 돌리면서 지연라인(11)의 지연 값을 새롭게 설정해야 하므로, 출력 클럭(RCLK_DLL, FCLK_DLL)을 생성하기 위한 지연 고정 동작 시간이 증가한다.
본 발명은 멀티 업데이트를 수행하고, 반도체 장치의 동작 조건에 적합한 업데이트 방식을 선택할 수 있는 지연 제어회로 및 이를 이용하는 클럭 생성회로를 제공한다.
본 발명의 실시예에 따른 지연 제어회로는 전원전압 감지신호 및 캘리브레이션 신호 중 적어도 하나에 응답하여 제 1 및 제 2 제어신호 중 하나를 인에이블 하는 업데이트 펄스 선택부; 상기 제 1 제어신호를 수신하여 제 1 업데이트 펄스를 생성하는 제 1 업데이트 펄스 생성부; 및 상기 제 2 제어신호를 수신하여 상기 제 1 업데이트 펄스보다 넓은 펄스 폭을 갖는 제 2 업데이트 펄스를 생성하는 제 2 업데이트 펄스 생성부를 포함한다.
본 발명의 다른 실시예에 따른 클럭 생성회로는 입력 클럭을 지연하여 지연 클럭을 생성하는 지연라인; 상기 지연 클럭을 모델링 된 지연 값으로 지연하여 피드백 클럭을 생성하는 지연 모델링부; 상기 입력 클럭과 상기 피드백 클럭의 위상을 비교하여 메인 업데이트 펄스 및 위상 코드 신호를 생성하는 업데이트 제어부; 및 상기 메인 업데이트 펄스 및 상기 위상 코드 신호에 따라 상기 지연라인의 지연량을 변경시키는 멀티 업데이트 신호를 생성하고, 동작 조건에 따라 상기 멀티 업데이트 신호의 펄스 폭을 조절하는 멀티 업데이트 신호 생성부를 포함한다.
본 발명에 의하면, 빠른 지연 고정 동작을 수행하여 클럭을 생성할 수 있고, 동작 조건에 따라 최적의 업데이트 방식을 선택하여 칩 성능을 개선하고 신뢰성을 향상시킬 수 있다.
도 1은 종래기술에 따른 지연 고정 루프의 구성을 개략적으로 보여주는 블록도,
도 2는 본 발명의 실시예에 따른 클럭 생성회로의 구성을 개략적으로 보여주는 블록도,
도 3은 도 2의 멀티 업데이트 신호 생성부의 구성을 보여주는 블록도,
도 4는 도 3의 제 1 업데이트 펄스 생성부의 실시예의 구성을 보여주는 도면,
도 5는 도 3의 제 2 업데이트 펄스 생성부의 실시예의 구성을 보여주는 도면,
도 6은 도 3의 업데이트 펄스 동기화부의 실시예의 구성을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 클럭 생성회로의 동작을 보여주는 타이밍도이다.
도 2는 본 발명의 실시예에 따른 클럭 생성회로(1)의 구성을 개략적으로 보여주는 도면이다. 도 2에서, 상기 클럭 생성회로(1)는 지연라인(11), 지연 모델링부(12), 멀티 업데이트 제어부(100) 및 멀티 업데이트 신호 생성부(200)를 포함한다. 상기 멀티 업데이트 제어부(100) 및 상기 멀티 업데이트 신호 생성부(200)는 지연 제어회로로서 동작한다.
상기 지연라인(11)은 입력 클럭(CLKI)을 수신하여 지연 클럭(CLKD)을 생성한다. 상기 지연라인(11)은 상기 입력 클럭(CLKI)을 설정된 지연량으로 지연하여 상기 지연 클럭(CLKD)을 생성한다.
상기 지연 모델링부(12)는 상기 지연 클럭(CLKD)을 수신하여 피드백 클럭(CLKF)을 생성한다. 상기 지연 모델링부(12)는 상기 지연 클럭(CLKD)을 모델링된 지연 값으로 지연하여 상기 피드백 클럭(CLKF)을 생성한다. 상기 모델링된 지연 값은 임의로 설정될 수 있는 값이며, 예를 들어 외부로부터 입력되는 클럭이 내부 회로에서 지연되는 시간을 모델링한 값일 수 있다.
상기 멀티 업데이트 제어부(100)는 상기 입력 클럭(CLKI) 및 상기 피드백 클럭(CLKF)을 비교하여 메인 업데이트 펄스(VALID) 및 위상 코드 신호(N<0:n>)를 생성한다. 상기 멀티 업데이트 제어부(100)는 상기 입력 클럭(CLKI) 및 상기 피드백 클럭(CLKF)의 위상 비교 결과에 기초하여 상기 메인 업데이트 펄스(VALID)를 생성할 수 있다. 상기 멀티 업데이트 제어부(100)는 또한 상기 입력 클럭(CLKI)과 상기 피드백 클럭(CLKF)의 위상 차이에 대응하는 값을 상기 위상 코드 신호(N<0:n>)로 생성할 수 있다. 따라서, 상기 멀티 업데이트 제어부(100)는 메인 업데이트 펄스(VALID)를 생성하여 상기 지연라인(11)의 지연량을 업데이트 할 수 있도록 하고, 상기 위상 코드 신호(N<0:n>)를 생성하여 상기 지연라인(11)의 지연량이 연속적으로 복수 회 업데이트 할 수 있도록 한다.
도 2에서, 상기 멀티 업데이트 제어부(100)는 위상 비교부(110) 및 위상차 검출부(120)를 포함한다. 상기 위상 비교부(110)는 상기 입력 클럭(CLKI)과 상기 피드백 클럭(CLKF)의 위상을 비교하여 메인 업데이트 펄스(VALID)를 생성한다. 즉, 상기 위상 비교부(110)는 상기 입력 클럭(CLKI)과 상기 피드백 클럭(CLKF) 사이에 위상 차이가 존재하여 업데이트 동작을 지시하는 상기 메인 업데이트 펄스(VALID)를 생성한다.
상기 위상차 검출부(120)는 상기 입력 클럭(CLKI)과 상기 피드백 클럭(CLKF) 사이의 위상의 차이를 코드 값으로 출력한다. 예를 들어, 상기 입력 클럭(CLKI)과 상기 피드백 클럭(CLKF) 사이의 위상 차이가 작다면 작은 코드 값을 갖는 상기 위상 코드 신호(N<0:n>)를 생성하고, 상기 입력 클럭(CLKI)과 상기 피드백 클럭(CLKF) 사이의 위상 차이가 크다면 큰 코드 값을 갖는 위상 코드 신호(N<0:n>)를 생성할 수 있다. 상기 위상차 검출부(120)는 예를 들어 타임 투 디지털 컨버터(Time to Digital Converter) 회로로 구현할 수 있다. 상기 위상차 검출부(120)는 상기 입력 클럭(CLKI)과 상기 피드백 클럭(CLKF) 사이의 위상 차이를 코드 값으로 출력하여 몇 회의 업데이트 동작을 연속적으로 수행해야 하는지에 대한 정보를 제공할 수 있다.
상기 멀티 업데이트 신호 생성부(200)는 상기 메인 업데이트 펄스(VALID)0 및 상기 위상 코드 신호(N<0:n>)를 수신하여 상기 지연라인(11)의 지연량을 변경시키는 멀티 업데이트 신호(VALID_SYNC)를 생성한다. 또한, 상기 멀티 업데이트 신호 생성부(200)는 동작 조건에 따라 상기 멀티 업데이트 신호(VALID_SYNC)의 펄스 폭을 조절할 수 있다. 상기 멀티 업데이트 신호 생성부(200)는 상기 동작 조건에 따라 상기 멀티 업데이트 신호(VALID_SYNC)의 펄스 폭을 증가시키거나 감소시킬 수 있다.
상기 동작 조건은 전원전압 레벨을 포함한다. 상기 전원전압 레벨은 전원전압의 레벨이 높고 낮음을 말한다. 초기 동작 시 또는 전원이 불안정할 때 낮은 레벨의 전원전압이 인가되는 경우, 업데이트 동작은 안정적으로 수행되어야 하므로 상기 멀티 업데이트 신호(VALID_SYNC)는 충분히 넓은 펄스 폭을 가져야 한다. 반대로, 안정적으로 높은 전원전압이 인가되는 경우 업데이트 동작 시간을 최소화하여 성능을 향상시켜야 하므로, 상기 멀티 업데이트 신호(VALID_SYNC)는 좁은 펄스 폭을 가져도 무방하다. 따라서, 본 발명의 실시예에 따른 상기 멀티 업데이트 신호 생성부(200)는 상기 전원전압의 레벨을 감지한 전원전압 감지신호(VDDDET)에 응답하여 상기 멀티 업데이트 신호(VALID_SYNC)의 펄스 폭을 조절할 수 있도록 구성된다. 상기 전원전압 감지신호(VDDDET)는 전원전압의 레벨과 기준 레벨을 비교하는 전압 감지부(미도시)에서 생성될 수 있는 신호이다.
또한, 상기 동작 조건은 공정 스큐를 포함한다. 상기 공정 스큐는 제조 공정에서 소자의 특성이 빠르고 늦음을 의미한다. 즉, 소자들이 동작 속도가 느린 공정 스큐를 갖는 경우 상기 멀티 업데이트 신호 생성부(200)는 상기 멀티 업데이트 신호(VALID_SYNC)의 펄스 폭을 증가시켜 안정적으로 업데이트 동작이 수행될 수 있도록 한다. 반대로, 동작 속도가 빠른 공정 스큐를 갖는 경우 상기 멀티 업데이트 신호 생성부(200)는 상기 멀티 업데이트 신호(VALID_SYNC)의 펄스 폭을 감소시켜 빠른 업데이트 동작이 수행될 수 있도록 한다. 상기 공정 스큐는 캘리브레이션 신호(ZQCAL)로 표시될 수 있고, 상기 멀티 업데이트 신호 생성부(200)는 상기 캘리브레이션 신호(ZQCAL)에 응답하여 상기 멀티 업데이트 신호(VALID_SYNC)의 펄스 폭을 조절할 수 있도록 구성된다. 예를 들어, 상기 캘리브레이션 신호(ZQCAL)의 코드 값이 기준 값보다 크다면 동작 속도가 빠른 공정 스큐를 갖고, 상기 캘리브레이션 신호(ZQCAL)의 코드 값이 기준 값보다 작다면 동작 속도가 느린 공정 스큐를 갖는 것으로 판단될 수 있다. 상기 캘리브레이션 신호(ZQCAL)는 외부 장치와 내부 장치 사이에 저항 값 조절을 위한 ZQ 캘리브레이션 신호를 이용할 수 있다. 상기 동작 조건은 전원전압 레벨 및 공정 스큐를 포함하는 것으로 예시되었으나 이에 한정하는 것은 아니며, 본 발명의 실시예는 반도체 장치의 다양한 동작 조건에 따라 수정 및/또는 변경 적용될 수 있을 것이다.
상기 멀티 업데이트 신호 생성부(200)는 상기 메인 업데이트 펄스(VALID)에 응답하여 업데이트 동작을 지시하는 멀티 업데이트 신호(VALID_SYNC)를 생성할 수 있고, 상기 위상 코드 신호(N<0:n>)에 응답하여 상기 멀티 업데이트 신호(VALID_SYNC)를 복수회 그리고 연속적으로 생성할 수 있다. 상기 멀티 업데이트 신호(VALID_SYNC)가 연속적으로 생성되는 경우 클럭 지연 및 위상 비교 루프를 반복하지 않고 지연라인(11)의 지연량이 연속적으로 업데이트될 수 있으므로, 상기 클럭 생성회로(1)는 빠르게 클럭의 지연 고정 동작을 수행할 수 있다.
도 2에서, 상기 클럭 생성회로(1)는 지연라인 제어부(15)를 더 포함할 수 있다. 상기 지연라인 제어부(15)는 상기 멀티 업데이트 신호(VALID_SYNC)에 응답하여 상기 지연라인(11)의 지연 값을 변경할 수 있다. 즉, 상기 지연라인 제어부(15)는 상기 멀티 업데이트 신호(VALID_SYNC)를 수신할 때마다, 지연라인(11)의 지연 값을 증가 또는 감소시킬 수 있다.
도 2에서, 상기 클럭 생성회로(1)는 클럭 드라이버(16)를 더 포함할 수 있다. 상기 클럭 드라이버(16)는 상기 지연 클럭(CLKD)을 버퍼링하여 차동 클럭을 생성한다. 상기 클럭 드라이버(16)는 지연 클럭(CLKD)을 수신하여 서로 반대의 위상을 갖는 출력 클럭 쌍(RCLK_DLL, FCLK_DLL)을 생성할 수 있다.
도 3은 도 2의 멀티 업데이트 신호 생성부(200)의 실시예의 구성을 개략적으로 보여주는 도면이다. 도 3에서, 상기 멀티 업데이트 신호 생성부(200)는 업데이트 인에이블부(210), 업데이트 펄스 선택부(220), 제 1 업데이트 펄스 생성부(230), 제 2 업데이트 펄스 생성부(240) 및 업데이트 펄스 동기화부(250)를 포함한다.
상기 업데이트 인에이블부(210)는 상기 위상 코드 신호(N<0:n>)를 수신하여 인에이블 신호(EN)를 생성한다. 또한, 상기 업데이트 인에이블부(210)는 상기 위상 코드 신호(N<0:n>)를 수신하여 업데이트 회수를 설정한다. 즉, 상기 위상 코드 신호(N<0:n>)가 큰 코드 값을 가지면 상기 입력 클럭(CLKI)과 상기 피드백 클럭(CLKF) 사이의 위상 차이가 크다는 것을 의미하므로 많은 업데이트 회수를 설정할 수 있다. 또한, 상기 위상 코드 신호(N<0:n>)가 작은 코드 값을 가지면 상기 입력 클럭(CLKI)과 상기 피드백 클럭(CLKF) 사이의 위상 차이가 작다는 것을 의미하므로 적은 업데이트 회수를 설정할 수 있다.
상기 업데이트 인에이블부(210)는 또한 상기 멀티 업데이트 신호(VALID_SYNC)의 생성 회수를 카운트하고, 상기 멀티 업데이트 신호(VALID_SYNC)의 생성 회수와 상기 설정된 업데이트 회수가 동일해질 때 상기 인에이블 신호(EN)를 디스에이블할 수 있다. 따라서, 상기 업데이트 인에이블부(210)는 상기 위상 코드 신호(N<0:n>)의 코드 값에 대응하여 수행되어야 하는 업데이트 동작의 연속적인 회수를 설정하고, 설정된 회수만큼 상기 멀티 업데이트 신호(VALID_SYNC)가 생성될 때까지 상기 인에이블 신호(EN)의 인에이블 상태를 유지할 수 있다.
상기 업데이트 펄스 선택부(220)는 상기 인에이블 신호(EN), 전원전압 감지신호(VDDDET) 및 캘리브레이션 신호(ZQCAL)를 수신한다. 상기 업데이트 펄스 선택부(220)는 상기 인에이블 신호(EN)가 인에이블되었을 때 상기 전원전압 감지신호(VDDDET) 및 상기 캘리브레이션 신호(ZQCAL) 중 적어도 하나에 응답하여 제 1 및 제 2 제어신호(UPFAST, UPSYNC) 중 하나를 인에이블 시킨다. 상기 인에이블 신호(EN)가 인에이블되고 상기 전원전압 감지신호(VDDDET)가 전원전압의 레벨이 기준 레벨보다 높음을 가리키면 상기 업데이트 펄스 선택부(220)는 제 1 제어신호(UPFAST)를 인에이블시킨다. 상기 전원전압 감지신호(VDDDET)가 전원전압 레벨이 기준 레벨보다 낮음을 가리키면 상기 업데이트 펄스 선택부(220)는 제 2 제어신호(UPSYNC)를 인에이블시킨다.
또한, 상기 인에이블 신호(EN)가 인에이블되고 상기 캘리브레이션 신호(ZQCAL)가 기준 값보다 크다면 상기 업데이트 펄스 선택부(220)는 상기 제 1 제어신호(UPFAST)를 인에이블 시킨다. 상기 캘리브레이션 신호(ZQCAL)가 기준 값보다 작다면 상기 업데이트 펄스 선택부(220)는 상기 제 2 제어신호(UPSYNC)를 인에이블시킨다.
상기 제 1 업데이트 펄스 생성부(230)는 상기 제 1 제어신호(UPFAST)를 수신하여 제 1 업데이트 펄스(VFAST)를 생성한다. 상기 제 1 업데이트 펄스 생성부(230)는 패스트(fast) 업데이트 동작을 지원한다. 즉, 상기 제 1 업데이트 펄스 생성부(230)는 상기 제 1 제어신호(UPFAST)를 수신하는 경우 클럭의 펄스 폭과 무관하게 좁은 펄스 폭을 갖는 상기 제 1 업데이트 펄스(VFAST)를 생성할 수 있다. 상기 제 1 업데이트 펄스 생성부(230)가 생성하는 상기 제 1 업데이트 펄스(VFAST)의 펄스 폭은 예를 들어 상기 입력 클럭(CLKI)의 1/2 주기 이하일 수 있다. 따라서, 상기 제 1 업데이트 펄스(VFAST)가 3회 생성되는 경우, 상기 입력 클럭(CLKI)의 3주기 동안 3회의 상기 제 1 업데이트 펄스(VFAST)가 생성될 수 있다.
상기 제 2 업데이트 펄스 생성부(240)는 상기 제 2 제어신호(UPSYNC)를 수신하여 제 2 업데이트 펄스(VSYNC)를 생성한다. 상기 제 2 업데이트 펄스 생성부(240)는 동기화 업데이트 동작을 지원한다. 즉, 상기 제 2 업데이트 펄스 생성부(240)는 상기 제 2 제어신호(UPSYNC)를 수신하는 경우 클럭의 펄스에 동기하고 넓은 펄스 폭을 갖는 상기 제 2 업데이트 신호(VSYNC)를 생성할 수 있다. 상기 제 2 업데이트 펄스 생성부(240)가 생성하는 상기 제 2 업데이트 신호(VSYNC)의 펄스 폭은 예를 들어 상기 입력 클럭(CLKI)의 1주기일 수 있다. 따라서, 상기 제 2 업데이트 펄스(VSYNC)가 3회 생성되는 경우, 상기 입력 클럭(CLKI)의 6주기 동안 3회의 제 2 업데이트 펄스(VSYNC)가 생성될 수 있다.
따라서, 상기 제 1 업데이트 펄스 생성부(230)는 상기 제 2 업데이트 펄스 생성부(240)보다 빠른 시간 동안 동일한 회수의 업데이트 펄스를 생성할 수 있다. 따라서, 상기 제 1 업데이트 펄스 생성부(230)에서 생성되는 상기 제 1 업데이트 펄스(VFAST)는 빠른 업데이트 동작을 가능하게 한다. 상기 제 2 업데이트 펄스 생성부(240)에서 생성되는 제 2 업데이트 펄스(VSYNC)에 기초한 업데이트 동작은 상기 제 1 업데이트 펄스(VFAST)에 기초한 업데이트 동작보다 느리지만, 충분한 펄스 폭을 가지므로 안정적인 업데이트 동작을 지원할 수 있다.
본 발명의 실시예에서, 상기 제 1 업데이트 펄스 생성부(230)는 동작 조건에 따라 제 2 업데이트 펄스(VSYNC)보다 좁은 펄스 폭을 갖는 제 1 업데이트 펄스(VFAST)를 생성하는 것으로 예시되었다. 그러나, 상기 제 1 업데이트 펄스 생성부(230)는 더 열악한 동작 조건에 응답하여 상기 제 2 업데이트 펄스(VSYNC)보다 넓은 펄스 폭을 갖는 제 1 업데이트 펄스(VFAST)를 생성하도록 수정 및/또는 변경될 수 있을 것이다.
상기 업데이트 펄스 동기화부(250)는 상기 메인 업데이트 신호(VALID), 상기 제 1 및 제 2 업데이트 펄스(VFAST, VSYNC)를 수신하여 상기 멀티 업데이트 신호(VALID_SYNC)를 생성한다. 상기 업데이트 펄스 동기화부(250)는 상기 메인 업데이트 신호(VALID) 또는 상기 제 1 및 제 2 업데이트 펄스(VFAST, VSYNC)를 수신하였을 때 상기 멀티 업데이트 신호(VALID_SYNC)를 생성한다.
도 4는 도 3의 제 1 업데이트 펄스 생성부(230)의 실시예의 구성을 보여주는 도면이다. 도 4에서, 상기 제 1 업데이트 펄스 생성부(230)는 제 1 플립플롭(231), 펄스 생성부(232) 및 앤드 게이트(233)를 포함한다. 상기 제 1 플립플롭(231)은 입력 단자로 외부전압(VDD)을 수신하고, 클럭 단자로 상기 제 1 제어신호(UPFAST)를 수신한다. 상기 제 1 플립플롭(231)은 출력 단자로 상기 제 1 업데이트 펄스(VFAST)를 생성한다. 상기 펄스 생성부(232)는 상기 멀티 업데이트 신호(VALID_SYNC)를 수신하여 소정의 펄스 폭을 갖는 펄스 신호를 생성한다. 상기 앤드 게이트(233)는 상기 펄스 생성부(232)의 출력 및 리셋 신호(RSTB)를 수신하여 상기 제 1 플립플롭(231)의 리셋 단자로 상기 제 1 플립플롭(231)을 리셋시키기 위한 신호를 제공한다. 상기 리셋 신호(RSTB)는 초기화 동작을 위해 생성되는 신호이다.
상기 제 1 플립플롭(231)은 제 1 제어신호(UPFAST)가 인에이블된 동안 상기 외부전압(VDD)을 상기 제 1 업데이트 펄스(VFAST)로 제공한다. 상기 제 1 플립플롭(231)은 상기 멀티 업데이트 신호(VALID_SYNC)가 인에이블되면 상기 제 1 플립플롭(231)을 리셋시킴으로써, 상기 제 1 업데이트 펄스(VFAST)가 펄스 형태로 출력될 수 있도록 한다.
도 4에서, 상기 제 1 업데이트 펄스 생성부(230)는 펄스 폭 조절부(234)를 더 포함할 수 있다. 상기 펄스 폭 조절부(234)는 상기 멀티 업데이트 신호(VALID_SYNC)를 수신하여 상기 멀티 업데이트 신호(VALID_SYNC)의 펄스 폭을 조절할 수 있다. 상기 펄스 폭 조절부(234)는 상기 멀티 업데이트 신호(VALID_SYNC)를 수신하여 소정 시간 후에 동기화 리셋 신호(SYNC_RSTB)를 생성한다. 상기 동기화 리셋 신호(SYNC_RSTB)는 후술되는 상기 업데이트 펄스 동기화부(250)를 구성하는 플립플롭으로 입력될 수 있다.
도 5는 도 3의 제 2 업데이트 펄스 생성부(240)의 실시예의 구성을 보여주는 도면이다. 도 5에서, 상기 제 2 업데이트 펄스 생성부(240)는 제 2 플립플롭(241), 제 3 플립플롭(242), 인버터(243) 및 노어 게이트(244)를 포함한다. 상기 제 2 플립플롭(241)은 입력 단자로 상기 외부전압(VDD)을 수신하고, 클럭 단자로 상기 제 2 제어신호(UPSYNC)를 수신한다. 상기 제 3 플립플롭(242)은 입력 단자가 상기 제 2 플립플롭(241)의 출력 단자와 연결되고, 클럭 단자로 클럭(CLK)을 수신하며, 출력 단자로 상기 제 2 업데이트 펄스(VSYNC)를 생성한다. 상기 노어 게이트(244)는 상기 제 2 업데이트 펄스(VSYNC)와 상기 인버터(243)에 의해 반전된 리셋 신호(RSTB)를 수신하여 상기 제 2 플립플롭(241)을 리셋시키기 위한 신호를 생성한다. 상기 클럭(CLK)은 한정하는 것은 아니지만 예를 들어 상기 입력 클럭(CLKI)일 수 있다.
상기 제 2 플립플롭(241)은 상기 제 2 제어신호(UPSYNC)가 인에이블된 동안 상기 외부전압(VDD)을 출력 단자로 제공한다. 상기 제 2 플립플롭(241)의 출력은 제 3 플립플롭(242)에서 상기 클럭(CLK)에 동기되어 상기 제 2 업데이트 펄스(VFAST)로 제공될 수 있다. 상기 제 2 플립플롭(241)은 상기 노어 게이트(244)의 출력에 의해 상기 제 2 업데이트 펄스(VFAST)가 생성될 때마다 리셋되므로 상기 제 2 플립플롭(241)의 출력은 펄스 형태로 제공될 수 있다. 상기 제 3 플립플롭(242)은 펄스 형태로 제공되는 상기 제 2 플립플롭(241)의 출력을 상기 클럭(CLK)에 동기시켜 상기 제 2 업데이트 펄스(VSYNC)를 생성할 수 있다.
도 6은 도 3의 업데이트 펄스 동기화부(250)의 구성의 실시예의 구성을 보여주는 도면이다. 도 6에서, 상기 업데이트 펄스 동기화부(250)는 오어 게이트(251) 및 제 4 플립플롭(252)을 포함한다. 상기 오어 게이트(251)는 상기 메인 업데이트 펄스(VALID), 제 1 업데이트 펄스(VFAST) 및 제 2 업데이트 펄스(VSYNC)를 수신한다. 상기 제 4 플립플롭(252)은 입력 단자로 상기 오어 게이트(251)의 출력을 수신하고, 클럭 단자로 상기 클럭(CLK)을 수신하며, 출력 단자로 상기 멀티 업데이트 신호(VALID_SYNC)를 생성한다. 상기 제 4 플립플롭(252)은 메인 업데이트 펄스(VALID), 제 1 및 제 2 업데이트 펄스(VFAST, VSYNC) 중 적어도 하나가 입력되면 상기 클럭(CLK)에 동기된 상기 멀티 업데이트 신호(VALID_SYNC)를 생성할 수 있다. 상기 제 4 플립플롭(252)은 리셋 단자로 상기 제 1 업데이트 펄스 생성부(230)의 상기 펄스 폭 조절부(234)에서 생성된 동기화 리셋 신호(SYNC_RSTB)를 수신한다. 따라서, 상기 제 4 플립플롭(252)은 상기 제 1 제어신호(UPFAST)가 인에이블되어 상기 제 1 업데이트 펄스(VFAST)로부터 상기 멀티 업데이트 신호(VALID_SYNC)를 생성할 때, 상기 멀티 업데이트 신호(VALID_SYNC)의 펄스 폭을 조절할 수 있다.
도 7은 본 발명의 실시예에 따른 클럭 생성회로(1)의 동작을 보여주는 도면이다. 도 2 내지 도 7을 참조하여 본 발명의 실시예에 따른 클럭 생성회로(1)의 동작을 살펴보면 다음과 같다. 상기 멀티 업데이트 제어부(100)가 입력 클럭(CLKI)과 피드백 클럭(CLKF)의 위상을 비교하여 상기 메인 업데이트 펄스(VALID) 및 위상 코드 신호(N<0:n>)를 생성한다. 이하에서는 상기 멀티 업데이트 제어부(100)가 상기 입력 클럭(CLKI)과 피드백 클럭(CLKF)의 위상 차이를 감지하여 3회의 업데이트를 연속적으로 수행하도록 제어하는 경우를 가정한다. 상기 업데이트 인에이블부(210)는 상기 위상 코드 신호(N<0:n>)에 따라 수행되어야 하는 업데이트 동작을 3회로 설정한다.
상기 업데이트 펄스 선택부(220)는 상기 전원전압 감지신호(VDDDET) 및 캘리브레이션 신호(ZQCAL)를 수신하여 최적의 업데이트 펄스 생성방법을 결정한다. 먼저, 전원전압의 레벨이 충분히 높거나, 빠른 동작 조건일 때, 상기 업데이트 펄스 선택부(220)는 제 1 제어신호(UPFAST)를 인에이블시킨다. 상기 업데이트 펄스 동기화부(250)는 상기 메인 업데이트 펄스(VALID)에 응답하여 상기 멀티 업데이트 신호(VALID_SYNC)를 생성한다. 상기 멀티 업데이트 신호(VALID_SYNC)가 생성되면 상기 제 1 업데이트 펄스 생성부(230)는 상기 제 1 제어신호(UPFAST) 및 상기 멀티 업데이트 신호(VALID_SYNC)에 응답하여 상기 제 1 업데이트 펄스(VFAST)를 연속으로 2회 생성한다. 상기 업데이트 펄스 동기화부(250)는 연속으로 2회 생성되는 상기 제 1 업데이트 펄스(VFAST)로부터 상기 멀티 업데이트 신호(VALID_SYNC)를 2회 생성한다. 상기 멀티 업데이트 신호(VALID_SYNC)가 3회 생성되면, 상기 업데이트 인에이블부(210)는 상기 제 1 제어신호(UPFAST)를 디스에이블시키고, 상기 제 1 업데이트 펄스 생성부(230)는 상기 제 1 업데이트 펄스(VFAST)를 생성하지 않는다. 따라서, 상기 메인 업데이트 펄스(VALID) 및 상기 제 1 업데이트 펄스(VFAST)에 기초하여 총 3회의 멀티 업데이트 신호(VALID_SYNC)가 생성될 수 있다.
반대로, 상기 업데이트 펄스 선택부(220)는 상기 전원전압 레벨이 낮거나, 느린 동작 조건일 때 상기 제 2 제어신호(UPSYNC)를 인에이블시킨다. 상기 업데이트 펄스 동기화부(250)는 상기 메인 업데이트 펄스(VALID)에 응답하여 상기 멀티 업데이트 신호(VALID_SYNC)를 생성한다. 상기 제 2 업데이트 펄스 생성부(240)는 상기 제 2 제어신호(UPSYNC)에 응답하여 제 2 업데이트 펄스(VSYNC)를 생성하고, 상기 제 2 업데이트 펄스(VSYNC)를 피드백 받아 연속적으로 상기 제 2 업데이트 펄스(VSYNC)를 2회 생성할 수 있다. 상기 멀티 업데이트 신호(VALID_SYNC)가 3회 생성되면, 상기 업데이트 인에이블부(210)는 상기 제 2 제어신호(UPSYNC)를 디스에이블시키고, 상기 제 2 업데이트 펄스 생성부(240)는 상기 제 2 업데이트 펄스(VSYNC)를 생성하지 않는다. 따라서, 상기 메인 업데이트 펄스(VALID) 및 상기 제 2 업데이트 펄스(VSYNC)에 기초하여 총 3회의 멀티 업데이트 신호(VALID_SYNC)가 생성될 수 있다.
상기 제 1 업데이트 펄스(VFAST)에 기초하여 생성된 멀티 업데이트 신호(VALID_SYNC)는 펄스 폭이 작고, 상기 제 2 업데이트 펄스(VSYNC)에 기초하여 생성된 멀티 업데이트 신호(VALID_SYNC)는 펄스 폭이 넓다. 상기 클럭 생성회로(1)는 동작 조건에 맞추어 상기 멀티 업데이트 신호(VALID_SYNC)의 펄스 폭을 조절하여 최적의 업데이트 동작이 이루어질 수 있도록 한다. 좁은 펄스 폭을 갖는 상기 멀티 업데이트 신호(VALID_SYNC)에 의한 업데이트 동작은 빠르게 수행될 수 있으며, 클럭 생성회로(1)의 지연 고정 동작 또한 빠르게 수행될 수 있다. 넓은 펄스 폭을 갖는 상기 멀티 업데이트 신호(VALID_SYNC)에 의한 업데이트 동작은 작은 펄스 폭을 갖는 상기 멀티 업데이트 신호(VALID_SYNC)에 의한 업데이트 동작보다 상대적으로 느리지만, 안정적으로 수행될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 클럭 생성회로 11: 지연라인
15: 지연 제어부 16: 클럭 드라이버
100: 멀티 업데이트 제어부 110: 위상 감지부
120: 위상차 검출부 200: 멀티 업데이트 신호 생성부
210: 업데이트 인에이블부 220: 멀티 업데이트 선택부
230: 제 1 업데이트 펄스 생성부 240: 제 2 업데이트 펄스 생성부
250: 업데이트 펄스 동기화부

Claims (16)

  1. 전원전압 감지신호 및 캘리브레이션 신호 중 적어도 하나에 응답하여 제 1 및 제 2 제어신호 중 하나를 인에이블 하는 업데이트 펄스 선택부;
    상기 제 1 제어신호를 수신하여 제 1 업데이트 펄스를 생성하는 제 1 업데이트 펄스 생성부; 및
    상기 제 2 제어신호를 수신하여 상기 제 1 업데이트 펄스보다 넓은 펄스 폭을 갖는 제 2 업데이트 펄스를 생성하는 제 2 업데이트 펄스 생성부를 포함하는 지연 제어회로.
  2. 제 1 항에 있어서,
    상기 업데이트 펄스 선택부는 상기 전원전압 레벨이 기준 레벨보다 높은 경우 상기 제 1 제어신호를 인에이블 하고, 상기 전원전압 레벨이 기준 레벨보다 낮은 경우 상기 제 2 제어신호를 인에이블 하는 지연 제어회로.
  3. 제 1 항에 있어서,
    상기 업데이트 펄스 선택부는 상기 캘리브레이션 신호에 응답하여 상기 캘리브레이션 신호의 코드 값이 기준 값보다 크면 상기 제 1 제어신호를 인에이블 하고, 상기 캘리브레이션 신호의 코드 값이 상기 기준 값 보다 작으면 상기 제 2 제어신호를 인에이블 하는 지연 제어회로.
  4. 제 1 항에 있어서,
    메인 업데이트 펄스, 상기 제 1 및 제 2 업데이트 펄스를 수신하여 멀티 업데이트 신호를 생성하는 업데이트 펄스 동기화부를 더 포함하는 지연 제어회로.
  5. 입력 클럭을 지연하여 지연 클럭을 생성하는 지연라인;
    상기 지연 클럭을 모델링 된 지연 값으로 지연하여 피드백 클럭을 생성하는 지연 모델링부;
    상기 입력 클럭과 상기 피드백 클럭의 위상을 비교하여 메인 업데이트 펄스 및 위상 코드 신호를 생성하는 업데이트 제어부; 및
    상기 메인 업데이트 펄스 및 상기 위상 코드 신호에 따라 상기 지연라인의 지연량을 변경시키는 멀티 업데이트 신호를 생성하고, 동작 조건에 따라 상기 멀티 업데이트 신호의 펄스 폭을 조절하는 멀티 업데이트 신호 생성부를 포함하는 클럭 생성회로.
  6. 제 5 항에 있어서,
    상기 업데이트 제어부는, 상기 입력 클럭과 상기 피드백 클럭의 위상을 비교하여 상기 메인 업데이트 펄스를 생성하는 위상 비교부; 및
    상기 입력 클럭과 상기 피드백 클럭의 위상 차이에 대응하는 상기 위상 코드 신호를 생성하는 위상차 검출부를 포함하는 클럭 생성회로.
  7. 제 5 항에 있어서,
    상기 멀티 업데이트 신호 생성부는 상기 메인 업데이트 펄스 및 상기 위상 코드 신호에 따라 상기 멀티 업데이트 신호를 복수 회 생성하는 클럭 생성회로.
  8. 제 5 항에 있어서,
    상기 동작 조건은 전원전압의 레벨을 포함하고,
    상기 멀티 업데이트 신호 생성부는 상기 전원전압의 레벨이 높을수록 상기 멀티 업데이트 신호의 펄스 폭을 감소시키고, 상기 전원전압의 레벨이 낮을수록 상기 멀티 업데이트 신호의 펄스 폭을 증가시키는 클럭 생성회로.
  9. 제 5 항에 있어서,
    상기 동작 조건은 캘리브레이션 코드를 포함하고,
    상기 멀티 업데이트 신호 생성부는 상기 캘리브레이션 신호의 코드 값에 따라 빠른 동작 조건을 가질수록 상기 멀티 업데이트 신호의 펄스 폭을 감소시키고, 상기 캘리브레이션 신호의 코드 값에 따라 느린 동작 조건을 가질수록 상기 멀티 업데이트 신호의 펄스 폭을 증가시키는 클럭 생성회로.
  10. 제 5 항에 있어서,
    상기 멀티 업데이트 신호 생성부는 상기 위상 코드 신호 및 상기 멀티 업데이트 신호를 수신하여 인에이블 신호를 생성하는 업데이트 인에이블부;
    전원전압 감지신호 및 캘리브레이션 신호 중 적어도 하나 및 상기 인에이블 신호에 응답하여 제 1 및 제 2 제어신호 중 하나를 인에이블하는 업데이트 펄스 선택부;
    상기 제 1 제어신호에 응답하여 제 1 업데이트 펄스를 생성하는 제 1 업데이트 펄스 생성부;
    상기 제 2 제어신호에 응답하여 제 2 업데이트 펄스를 생성하는 제 2 업데이트 펄스 생성부; 및
    상기 메인 업데이트 펄스, 상기 제 1 및 제 2 업데이트 펄스를 수신하여 상기 멀티 업데이트 신호를 생성하는 업데이트 펄스 동기화부를 포함하는 클럭 생성회로.
  11. 제 10 항에 있어서,
    상기 업데이트 인에이블부는 상기 위상 코드 신호에 응답하여 상기 인에이블 신호를 인에이블하고, 업데이트 회수를 설정하며, 상기 멀티 업데이트 신호의 생성 회수와 상기 설정된 업데이트 회수가 일치할 때 상기 인에이블 신호를 디스에이블하는 클럭 생성회로.
  12. 제 10 항에 있어서,
    상기 업데이트 펄스 선택부는 상기 인에이블 신호가 인에이블되었을 때, 상기 전원전압 감지신호에 응답하여 상기 전원전압의 레벨이 기준 레벨보다 높으면 상기 제 1 제어신호를 인에이블 하고, 상기 전원전압의 레벨이 상기 기준 레벨보다 낮으면 상기 제 2 제어신호를 인에이블 하는 클럭 생성회로.
  13. 제 10 항에 있어서,
    상기 업데이트 펄스 선택부는 상기 인에이블 신호가 인에이블되었을 때, 상기 캘리브레이션 신호의 코드 값이 기준 값보다 크면 상기 제 1 제어신호를 인에이블 하고, 상기 캘리브레이션 신호의 코드 값이 기준 값보다 작으면 상기 제 2 제어신호를 인에이블 하는 클럭 생성회로.
  14. 제 10 항에 있어서,
    상기 제 1 업데이트 펄스 생성부는 상기 제 1 제어신호가 인에이블된 동안 상기 멀티 업데이트 신호를 피드백 받아 상기 제 1 업데이트 펄스를 생성하는 클럭 생성회로.
  15. 제 10 항에 있어서,
    상기 제 2 업데이트 펄스 생성부는 상기 제 2 제어신호가 인에이블된 동안 상기 제 2 업데이트 펄스를 피드백 받고 클럭 신호에 응답하여 상기 제 2 업데이트 펄스를 생성하는 클럭 생성회로.
  16. 제 10 항에 있어서,
    상기 업데이트 펄스 동기화부는 상기 메인 업데이트 펄스 및 클럭에 응답하여 상기 멀티 업데이트 신호를 생성하고, 상기 제 1 및 제 2 업데이트 펄스, 상기 클럭에 응답하여 추가적으로 상기 멀티 업데이트 신호를 생성하는 클럭 생성회로.
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