JP2010103839A - Ｄｌｌ回路とその制御方法 - Google Patents

Abstract

【課題】ロック時間を短くするための回路規模の増大を抑える。
【解決手段】入力クロック信号ＣＬＫｉを電圧制御遅延回路１２を介して出力クロック信号ＣＬＫｏとして出力すると共に、入力クロック信号ＣＬＫｉと出力クロック信号ＣＬＫｏとの位相比較結果に基づいて電圧制御遅延回路１２における遅延量を制御する。入力クロック信号ＣＬＫｉと出力クロック信号ＣＬＫｏとの位相を比較する第１の位相比較回路ＰＤ１と、出力クロック信号ＣＬＫｏを遅延する第１の遅延回路ＤＬ１と、入力クロック信号ＣＬＫｉと第１の遅延回路ＤＬ１の出力信号との位相を比較する第２の位相比較回路ＰＤ２と、を備え、第１の位相比較回路ＰＤ１の比較結果および第２の位相比較回路ＰＤ２の比較結果に応じて電圧制御遅延回路１２における遅延量の制御を行う。
【選択図】図１

Description

本発明は、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路とその制御方法に係り、特に、ＤＬＬ回路におけるロック時間の制御技術に係る。

ＤＬＬ回路は、入力されるクロック信号ＣＬＫｉ（基準クロック）と、可変遅延回路（電圧制御遅延線など）が出力するクロック信号ＣＬＫｏをフィードバックした信号との位相が位相比較回路（ＰＤ）により比較され、比較結果を可変遅延回路の遅延時間に反映させる。そして、クロック信号ＣＬＫｏの位相を進ませ、又は遅らせる制御を行い、最終的にクロック信号ＣＬＫｏとクロック信号ＣＬＫｉの位相が一致（ロック）するように動作する。

通常のＤＬＬ回路では、位相調整量が一定であるので、ＤＬＬ回路のロック時間は、「初期位相差」／「位相調整ステップ」×「サイクル時間」となる。このため、電源投入時やスタンバイモードからの復帰時など、大きな初期位相差が存在する場合には、ロックするまでに時間が掛かってしまう。

このロック時間を短くするために、特許文献１には、通常の動作モードになっていない場合でも、クロック周期測定部により外部クロック信号の所定の周期分に相当する遅延量を測定して可変ディレイ回路等のロックオンに必要な遅延量の近傍に上記遅延量を設定するＤＬＬ回路が開示されている。

特開平１１−２７３３４２号公報

以下の分析は本発明において与えられる。

特許文献１のＤＬＬ回路は、遅延量を測定するクロック周期測定部を備え、可変ディレイ回路等のロックオンに必要な遅延量を測定した遅延量に設定する必要がある。このため動作が複雑で回路規模が増大する虞がある。

本発明の１つのアスペクト（側面）に係るＤＬＬ回路は、入力クロック信号を可変遅延回路を介して出力クロック信号として出力すると共に、入力クロック信号と出力クロック信号との位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路であって、入力クロック信号と出力クロック信号との位相を比較する第１の位相比較回路と、出力クロック信号を遅延する第１の遅延回路と、入力クロック信号と第１の遅延回路の出力信号との位相を比較する第２の位相比較回路と、を備え、第１の位相比較回路の比較結果および第２の位相比較回路の比較結果に応じて可変遅延回路における遅延量の制御を行う。

本発明の他のアスペクト（側面）に係るＤＬＬ回路の制御方法は、入力クロック信号を可変遅延回路を介して出力クロック信号として出力すると共に、入力クロック信号と出力クロック信号との位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路の制御方法であって、入力クロック信号と出力クロック信号との位相を比較する第１の位相比較ステップと、出力クロック信号を遅延するステップと、入力クロック信号と遅延された出力クロック信号との位相を比較する第２の位相比較ステップと、第１の位相比較ステップの比較結果および第２の位相比較ステップの比較結果に応じて可変遅延回路における遅延量の制御を行うステップと、を含む。

本発明によれば、ロック時間を短縮するために第２の位相比較によって遅延量の制御を行うので構成が簡単で回路規模の増大を抑えることができる。

本発明の実施形態に係るＤＬＬ回路は、入力クロック信号（図１のＣＬＫｉ）を可変遅延回路（図１の１２）を介して出力クロック信号（図１のＣＬＫｏ）として出力すると共に、入力クロック信号と出力クロック信号との位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路である。ＤＬＬ回路は、入力クロック信号と出力クロック信号との位相を比較する第１の位相比較回路（図１のＰＤ１）と、出力クロック信号を遅延する第１の遅延回路（図１のＤＬ１）と、入力クロック信号と第１の遅延回路の出力信号との位相を比較する第２の位相比較回路（図１のＰＤ２）と、を備える。第１の位相比較回路の比較結果および第２の位相比較回路の比較結果に応じて可変遅延回路における遅延量の制御を行うように構成される。

ＤＬＬ回路において、第Ｉ（Ｉ＝１〜Ｎ、Ｎは１以上の整数）の遅延回路の出力信号を遅延する第Ｉ＋１の遅延回路と、入力クロック信号と第Ｉ＋１の遅延回路の出力信号との位相を比較する第Ｉ＋２の位相比較回路と、をさらに備え、第Ｉ＋２の位相比較回路の比較結果に応じて可変遅延回路における遅延量の制御をさらに行うように構成されてもよい。

ＤＬＬ回路において、ＤＬＬ回路がロック状態にある場合には第１の位相比較回路の比較結果のみによって可変遅延回路における遅延量の制御を行うことが好ましい。

ＤＬＬ回路において、可変遅延回路における遅延量を制御するためのカウント値をカウントする位相調整カウンタを備え、第２の位相比較回路が入力クロック信号と第１の遅延回路の出力信号との位相差が所定より大きいと判断した場合、位相調整カウンタは、第１の位相比較回路の位相比較結果に基づくカウント値の増減量をより増大させるようにしてもよい。

ＤＬＬ回路において、ＤＬＬ回路が初期状態からロック状態に至るに従い、第Ｉ＋２の位相比較回路から第２の位相比較回路に向かって順に、可変遅延回路における遅延量の制御に対する関与を除外していくようにしてもよい。

このようにＤＬＬ回路は、複数の位相比較回路を具備し、それぞれの位相比較回路において、フィードバックされた出力クロック信号の位相をシフトすることにより、位相差量を検出し、かつ位相差量に応じた位相調整量を調整させる。このようなＤＬＬ回路によれば、位相調整量を位相差に応じて調整することで、ロック時間を短縮することができる。また、複雑なシーケンス制御を必要としないため、論理回路の面積の増大を抑えることができる。

以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の実施例に係るＤＬＬ回路の構成を示すブロック図である。図１において、ＤＬＬ回路は、入力バッファ１１、電圧制御遅延回路（電圧制御遅延線、ＶＣＤＬ）１２、出力バッファ１３、分離回路１４、位相比較回路ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４、遅延回路ＤＬ１、ＤＬ２、ＤＬ３、判定回路１５、位相調整カウンタ１６、Ｄ／Ａ変換回路１７を備える。

入力バッファ１１は、外部からクロック信号ＣＬＫｉを入力し、電圧制御遅延回路１２、分離回路１４および位相比較回路ＰＤ１の一方の入力端子に出力する。電圧制御遅延回路１２は、Ｄ／Ａ変換回路１７の出力信号に基づいて遅延量を制御する可変遅延回路であって、入力バッファ１１の出力信号を遅延し、出力バッファ１３に出力する。出力バッファ１３は、電圧制御遅延回路１２の出力信号をバッファリングし、クロック信号ＣＬＫｏとして外部に出力すると共に位相比較回路ＰＤ１の他方の入力端子および遅延回路ＤＬ１の入力端に出力する。

分離回路１４は、ロック判定信号Ｓｌがロック状態でないことを示す場合には位相比較回路ＰＤ２、ＰＤ３、ＰＤ４のそれぞれの一方の入力端子にクロック信号ＣＬＫｉを供給し、ロック判定信号Ｓｌがロック状態であることを示す場合にはクロック信号ＣＬＫｉの位相比較回路ＰＤ２、ＰＤ３、ＰＤ４への供給を遮断する。

遅延回路ＤＬ１、ＤＬ２、ＤＬ３は、縦続接続され、それぞれの出力端（ＦＢ２、ＦＢ４、ＦＢ８）を位相比較回路ＰＤ２、ＰＤ３、ＰＤ４のそれぞれの他方の入力端子に接続する。ここで、遅延回路ＤＬ１、ＤＬ２、ＤＬ３は、１単位となる位相調整ステップのそれぞれ２倍、２倍、４倍の遅延を有するものとする。

位相比較回路ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４のそれぞれの比較結果は、判定回路１５に入力される。判定回路１５は、判定結果となる比較結果を位相調整カウンタ１６に出力する。位相調整カウンタ１６は、比較結果をカウントし、Ｄ／Ａ変換回路１７は、カウント結果をＤ／Ａ変換して電圧制御遅延回路１２における遅延量を制御するように電圧制御遅延回路１２に与える。すなわち、判定回路１５は、位相比較回路ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４の位相比較結果から現在のクロック信号ＣＬＫｏとクロック信号ＣＬＫｉの位相差量が分かる。したがって、例えば位相比較回路ＰＤ４の出力を位相調整カウンタの上位ビット、位相比較回路ＰＤ３の出力を位相調整カウンタのその下位のビット、位相比較回路ＰＤ２の出力を位相調整カウンタのさらにその下位のビット、位相比較回路ＰＤ１を最下位ビットなどのように対応させることで、位相比較回路ＰＤ１〜ＰＤ４の比較結果に応じて１サイクル当りの位相調整量を位相差量に応じて変化させることが可能である。

次に、このような構成のＤＬＬ回路の動作について説明する。図２は、本発明の実施例に係るＤＬＬ回路の動作を表すタイミングチャートである。タイミングｔ０において、クロック信号ＣＬＫｉとクロック信号ＣＬＫｏとの初期の位相差が半サイクルずれて、位相差が位相制御ステップ×８倍以上あるものとする。この場合、判定回路１５は、位相比較回路ＰＤ１〜ＰＤ４の結果を位相調整カウンタ１６の下位１ビット〜４ビット目に対応させる。すなわち、位相比較回路ＰＤ１〜ＰＤ４の全出力結果がＨレベルである位相ＤＮ（位相を遅らせる）を指示しているため、トータルで位相調整ステップの８倍分が１サイクルで調整される。

次に、タイミングｔ１において、位相比較回路ＰＤ４のみがＬレベルである位相ＵＰ（位相を進ませる）に変化すると、判定回路１５は、位相比較回路ＰＤ１〜ＰＤ３の結果を位相調整カウンタ１６の下位１ビット〜３ビット目に対応させる。したがって、位相調整ステップの４倍分が１サイクルで調整される。

さらに、タイミングｔ２において、位相比較回路ＰＤ３が位相ＵＰに変化すると、判定回路１５は、位相比較回路ＰＤ１〜ＰＤ２の結果を位相調整カウンタ１６の下位１ビット〜２ビット目に対応させる。したがって、位相調整ステップの２倍分が１サイクルで調整される。また、タイミングｔ３において、位相比較回路ＰＤ２が位相ＵＰに変化すると、判定回路１５は、位相比較回路ＰＤ１の結果を位相調整カウンタ１６の下位１ビットに対応させる。相調整ステップ分が１サイクルで調整される。

そして、タイミングｔ４において、クロック信号ＣＬＫｉとクロック信号ＣＬＫｏとの位相が一致し、ロック状態となる。

このように、ＤＬＬ回路は、位相調整が進むに従い、位相比較回路ＰＤ３、ＰＤ２の位相比較結果が位相ＤＮの指示から位相ＵＰの指示に変化していくので、ロックに近づくにつれて位相調整量を、２位相調整ステップ、１位相調整ステップと減少させてロックに至る。

ＤＬＬ回路がロックを完了した後は、ジッタ等の外乱による不必要な位相調整を行わないように、ロック判定信号Ｓｌがアクティブとなって分離回路１４によって位相比較回路ＰＤ４〜ＰＤ２をクロック信号ＣＬＫｉから分離すると共に、位相比較回路ＰＤ１のみの結果で位相調整するように位相調整量の判定回路１５の制御を変更する。なお、ロック判定信号Ｓｌがアクティブとなるか否かのロック判定は、位相調整量の変化や、例えばクロック信号ＣＬＫｉの数百サイクル等のカウント信号によって行う。

なお、以上の説明では、ライズエッジを基準として位相調整を行うように説明した。しかし、これに限定されることなくフォールエッジに位相調整を適用するようにしてもよい。また、ライズエッジ、フォールエッジの両エッジに位相調整をそれぞれ適用するようにしてもよい。さらに、ライズエッジ、フォールエッジ用の位相比較回路（付随したクロック信号ＣＬＫｏの位相シフト用の遅延回路を含む）を２以上の任意の数とするように構成することもできる。

以上のようなＤＬＬ回路によれば、位相調整量を位相差に応じて調整することにより、ロック完了までにかかる時間を短縮することができる。また、複雑なシーケンス制御を必要としないため、論理回路の面積の増加を少なくすることができる。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の実施例に係るＤＬＬ回路の構成を示すブロック図である。 本発明の実施例に係るＤＬＬ回路の動作を表すタイミングチャートである。

符号の説明

１１ 入力バッファ
１２ 電圧制御遅延回路
１３ 出力バッファ
１４ 分離回路
１５ 判定回路
１６ 位相調整カウンタ
１７ Ｄ／Ａ変換回路
ＤＬ１、ＤＬ２、ＤＬ３ 遅延回路
ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４ 位相比較回路

Claims (6)

1. 入力クロック信号を可変遅延回路を介して出力クロック信号として出力すると共に、入力クロック信号と出力クロック信号との位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路であって、
   前記入力クロック信号と前記出力クロック信号との位相を比較する第１の位相比較回路と、
   前記出力クロック信号を遅延する第１の遅延回路と、
   前記入力クロック信号と前記第１の遅延回路の出力信号との位相を比較する第２の位相比較回路と、
   を備え、
   前記第１の位相比較回路の比較結果および前記第２の位相比較回路の比較結果に応じて前記可変遅延回路における遅延量の制御を行うことを特徴とするＤＬＬ回路。
2. 第Ｉ（Ｉ＝１〜Ｎ、Ｎは１以上の整数）の遅延回路の出力信号を遅延する第Ｉ＋１の遅延回路と、
   前記入力クロック信号と前記第Ｉ＋１の遅延回路の出力信号との位相を比較する第Ｉ＋２の位相比較回路と、
   をさらに備え、
   第Ｉ＋２の位相比較回路の比較結果に応じて前記可変遅延回路における遅延量の制御をさらに行うことを特徴とする請求項１記載のＤＬＬ回路。
3. ＤＬＬ回路がロック状態にある場合には前記第１の位相比較回路の比較結果のみによって前記可変遅延回路における遅延量の制御を行うことを特徴とする請求項１記載のＤＬＬ回路。
4. 前記可変遅延回路における遅延量を制御するためのカウント値をカウントする位相調整カウンタを備え、
   前記第２の位相比較回路が前記入力クロック信号と前記第１の遅延回路の出力信号との位相差が所定より大きいと判断した場合、前記位相調整カウンタは、前記第１の位相比較回路の位相比較結果に基づく前記カウント値の増減量をより増大させることを特徴とする請求項１記載のＤＬＬ回路。
5. ＤＬＬ回路が初期状態からロック状態に至るに従い、第Ｉ＋２の位相比較回路から第２の位相比較回路に向かって順に、前記可変遅延回路における遅延量の制御に対する関与を除外していくことを特徴とする請求項２記載のＤＬＬ回路。
6. 入力クロック信号を可変遅延回路を介して出力クロック信号として出力すると共に、入力クロック信号と出力クロック信号との位相比較結果に基づいて可変遅延回路における遅延量を制御するＤＬＬ回路の制御方法であって、
   前記入力クロック信号と前記出力クロック信号との位相を比較する第１の位相比較ステップと、
   前記出力クロック信号を遅延するステップと、
   前記入力クロック信号と前記遅延された出力クロック信号との位相を比較する第２の位相比較ステップと、
   前記第１の位相比較ステップの比較結果および前記第２の位相比較ステップの比較結果に応じて前記可変遅延回路における遅延量の制御を行うステップと、
   を含むことを特徴とするＤＬＬ回路の制御方法。

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