KR100958811B1 - 지연고정루프회로 - Google Patents

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Abstract

본 발명은 외부잡음 특성이 향상된 지연고정루프회로에 관한 것으로서, 본 발명에 따른 지연고정루프회로는 기준클럭과 반도체 메모리 장치의 지연 모델링을 반영한 피드백클럭의 위상비교결과에 응답해 상기 기준클럭을 제1지연량만큼 지연시켜 내부클럭을 출력하는 지연고정부; 및 상기 내부클럭의 락킹이후 외부 잡음에 의한 상기 제1지연량의 변화량을 제2지연량 이하로 제어하는 잡음감지부를 포함한다.
Figure R1020080086111
잡음, 지연량, 스큐

Description

지연고정루프회로{DELAY LOCKED LOOP CIRCUIT}
본 발명은 지연고정루프회로에 관한 것으로, 보다 상세하게는 외부 잡음 특성이 향상된 지연고정루프회로에 관한 것이다.
일반적으로 지연고정루프회로(Delay Locked Loop;DLL)는 예를 들어 동기식 반도체 메모리 장치의 외부로부터 입력되는 외부클럭을 이용하여 상기 메모리 장치로부터 출력되는 데이터의 타이밍을 제어하는 회로이다.
상기 반도체 메모리 장치의 출력 데이터가 오류 없이 칩셋으로 전송되기 위해서는 상기 반도체 메모리 장치와 상기 칩셋이 외부클럭에 동기되어야 한다. 그러나, 상기 반도체 메모리 장치로 입력되는 외부클럭은 상기 반도체 메모리 장치의 내부 회로에 의해 지연되기 때문에 외부클럭과 내부클럭간에 위상차가 발생한다. DLL은 상기 반도체 메모리 장치 내부 회로에 의해 발생되는 위상 스큐(Clock Skew)를 보상하여 상기 반도체 메모리 장치로부터 출력되는 데이터와 클럭간의 위상차를 제거한다.
도 1은 종래의 지연고정루프회로의 구성도이다.
도면에 도시된 바와 같이 종래의 지연고정루프회로는 위상비교부(101), 지연제어부(103), 지연부(105) 및 레플리카 모델부(107)로 구성된다.
위상비교부(101)는 외부클럭(EXT_CLK)과 반도체 메모리 장치 내부의 클럭 지연성분을 모델링한 레플리카부(107)로부터 출력되는 피드백클럭(FB_CLK)의 위상을 비교하고 외부클럭(EXT_CLK)과 피드백클럭(FB_CLK)의 위상차를 나타내는 비교신호(CMP)를 지연제어부(103)로 출력한다. 지연제어부(103)는 비교신호(CMP)에 응답해 내부클럭(CLK_OUT)의 지연량을 결정하여 지연제어신호(DELAY)를 지연부(105)로 출력한다. 지연부(105)는 지연제어신호(DELAY)에 기초하여 외부클럭(EXT_CLK)을 제1지연량(DD_1, 도 2에 도시됨)만큼 지연시켜 내부클럭(CLK_OUT)을 출력한다. 내부클럭(CLK_OUT)은 레플리카 모델부(107)로 입력된다.
결국 상기의 과정을 거쳐 레플리카 모델부(107)로부터 출력되는 피드백클럭(FB_CLK)은 지연부(105)에 의한 지연 및 레플릭카 모델부(107)에 의한 지연이 반영되어 외부클럭(EXT_CLK)과 위상일치되며, 이 때 지연부(105)에 의한 지연이 반영된 내부클럭(CLK_OUT)은 지연 고정 즉, 락킹(locking)된다.
한편, 외부 잡음(noise), 예를 들어 순간적으로 전원전압이 하강하는 전원 잡음(power noise) 등에 의해 지연고정루프회로를 구성하는 구성요소에서 지연이 발생할 수 있다. 지연고정루프회로를 구동하는 전원전압이 하강할 경우 지연고정루프회로의 구성요소는 정상적인 전원전압으로 구동될 수 없기 때문이다. 반대로 지연고정루프회로를 구동하는 전원전압이 상승한다면 지연고정루프회로의 구성요소로 입력되는 신호는 지연량이 감소되어 출력될 수 있다.
외부잡음이 지속적으로 지연고정루프회로에 유입될 경우 외부클럭(EXT_CLK)은 외부잡음이 유입된 시점에만 지연된다. 하지만 피드백클럭(FB_CLK)은 외부잡음의 영향을 받은 지연부(105)에 의한 지연 및 레플리카 모델부(107)에 의한 지연이 반영되어 생성되기 때문에 외부클럭(EXT_CLK)의 지연량과 달리 피드백클럭(FB_CLK)의 지연량은 누적된다. 결국, 피드백클럭(FB_CLK)은 지속적인 외부잡음에 의한 지연량인 제3지연량(DD_3, 도 2에 도시됨)만큼 지연되어 위상비교부(101)로 입력된다. 따라서 위상비교부(101)는 외부 잡음에 의한 피드백클럭(FB_CLK)의 지연량을 반영하여 비교신호(CMP)를 출력한다. 결국, 내부클럭(CLK_OUT)은 의도되지 않은 지연량, 즉 외부잡음에 의한 지연량이 반영된 상태로 락킹된다.
도 2는 도 1의 지연고정루프회로의 동작을 설명하기 위한 타이밍 도로서 내부클럭(CLK_OUT)의 락킹 과정과 전원 잡음의 영향을 도시한다.
지연고정루프회로의 동작 초기에 지연부(105)의 지연량은 리셋상태로 외부클럭(EXT_CLK)은 지연부(105)에 의해 지연되지 않는다. 따라서 외부클럭(EXT_CLK)과 내부클럭(CLK_OUT)은 위상 일치한다. 내부클럭(CLK_OUT)을 입력받는 레플리카 모델부(107)로부터 출력되는 피드백클럭(FB_CLK)과 외부클럭(EXT_CLK)의 위상차는 레플리카 모델부(107)에 의해 제1지연량(DD_1)만큼이다. 위상비교부(101)는 피드백클럭(FB_CLK)과 외부클럭(EXT_CLK)의 위상차를 검출하여 비교신호(CMP)를 지연제어부(103)로 출력한다. 지연제어부(103)는 비교신호(CMP)에 응답해 내부클 럭(CLK_OUT)의 지연량을 결정하고 지연부(105)는 외부클럭(EXT_CLK)을 제1지연량(DD_1)만큼 지연시켜 내부클럭(CLK_OUT)을 출력한다.
피드백클럭(FB_CLK)은 레플리카 모델부(107)로 입력되는 내부클럭(CLK_OUT)에 의해 생성되므로 결국, 외부클럭(EXT_CLK)과 피드백클럭(FB_CLK)은 위상 일치된다. 이때 내부클럭(CLK_OUT)은 락킹된다. 내부클럭(CLK_OUT)과 외부클럭(EXT_CLK)의 위상차는 외부클럭(EXT_CLK)과 피드백클럭(FB_CLK)의 위상차, 즉 제1위상차(DD_1)이다.
락킹 이후 외부잡음이 지연고정루프회로에 지속적으로 유입될 경우, 도시된 바와 같이 피드백클럭(FB_CLK)은 제3지연량(DD_3)만큼 지연된다. 따라서 위상비교부(101)는 외부클럭(EXT_CLK)과 피드백클럭(FB_CLK)의 위상차를 검출하여 비교신호(CMP)를 출력한다. 지연조절부(103)는 비교신호(CMP)에 응답해 내부클럭(CLK_OUT)의 지연량을 감소시키는 지연제어신호(DELAY)를 지연부(105)로 출력하며 지연부(105)는 내부클럭(CLK_OUT)의 지연량을 제3지연량(DD_3)만큼 감소시켜 내부클럭(CLK_OUT)을 출력한다. 결국 외부잡음에 의해 내부클럭(CLK_OUT)은 제1지연량(DD_1)보다 적은 지연량으로 락킹된다.
이후 외부잡음이 소멸하면 피드백클럭(FB_CLK)의 지연량은 제3지연량(DD_3)만큼 감소하며 상기 락킹 과정에 의해 내부클럭(CLK_OUT)은 다시 제1지연량(DD_1)으로 락킹될 수 있다.
결국 전원잡음과 같은 외부잡음이 유입되면 내부클럭(CLK_OUT)은 의도되지 않은 지연량으로 락킹된다. 그리고 외부잡음이 소멸되어 정상적으로 내부클 럭(CLK_OUT)이 락킹될 때까지 상기 반도체 메모리 장치의 데이터 출력시점에 외부잡음에 의한 외부클럭(EXT_CLK)과 내부클럭(CLK_OUT)의 스큐가 발생하여 상기 반도체 메모리 장치로부터 출력되는 데이터에 에러가 발생할 수 있는 문제가 있다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로서, 외부잡음에 의한 내부클럭의 지연량의 변화를 소정 지연량 이하로 제어함으로써 외부클럭과 내부클럭의 스큐를 감소시키고 외부잡음이 제거되었을 때 신속하게 재락킹시켜 반도체 메모리 장치의 데이터 출력 에러를 감소시킬 수 있는 지연고정루프회로를 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 기준클럭과 반도체 메모리 장치의 지연 모델링을 반영한 피드백클럭의 위상비교결과에 응답해 상기 기준클럭을 제1지연량만큼 지연시켜 내부클럭을 출력하는 지연고정부; 및 상기 내부클럭의 락킹이후 외부 잡음에 의한 상기 제1지연량의 변화량을 제2지연량 이하로 제어하는 잡음감지부를 포함하는 지연고정루프회로를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 기준클럭과 제2피드백클럭의 위상차를 검출해 제1비교신호를 생성하는 위상비교부; 상기 제1비교신호에 응답해 제1지연량을 결정하는 지연제어부; 상기 기준클럭을 상기 제1지연량만큼 지연시켜 내부클럭을 출력하는 제1지연부; 상기 내부클럭을 입력받아 제1피드백클럭을 출력하는 레플리카 모델부; 반도체 메모리 장치의 외부클럭을 제2지연량으로 지연시켜 상기 기준클럭을 출력하는 제2지연부; 상기 제1피드백클럭을 상기 제2지연량으로 지연시켜 상기 제2피드백클럭을 출력하는 제3지연부; 및 상기 내부클럭이 락킹되면 외부 잡음에 의한 상기 제1지연량의 변화를 감지하여 상기 제1지연량의 변화량을 상기 제2지연량 이하로 제어하는 잡음제어부를 포함하는 지연고정루프회로를 제공한다.
본 발명에 따르면, 지연고정루프회로는 외부잡음에 의한 내부클럭의 지연량의 변화량을 소정 지연량 이하로 제어한다. 따라서 본 발명에 따른 지연고정루프회로는 향상된 외부잡음 특성을 보이며 외부잡음 유입시 외부클럭과 내부클럭의 스큐를 감소시켜 반도체 메모리 장치의 데이터 출력 에러를 감소시킬 수 있는 장점이 있다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 지연고정루프회로의 구성도이다.
도면에 도시된 바와 같이 본 발명에 따른 지연고정루프회로는 지연고정부(301) 및 잡음감지부(311)를 포함한다.
본 발명에 따른 지연고정루프회로는 종래기술과 달리 잡음감지부(311)를 포함한다. 잡음감지부(311)는 내부클럭(CLK_OUT)이 제1지연량(DD_1)에 기초하여 락킹된 이후 동작한다. 잡음감지부(311)는 내부클럭(CLK_OUT)의 락킹의 기초가 된 제1지연량(DD_1)이 외부잡음에 의해 예를 들어 앞서 설명된 제3지연량(DD_3)만큼 변경됨으로써 내부클럭(CLK_OUT)의 락킹이 해제되는 경우, 내부클럭(CLK_OUT)의 재락킹을 위해, 제1지연량(DD_1)의 최대 변화량을 제2지연량(DD_2)으로 제한한다.
따라서 잡음감지부(311)는 데이터 마진을 확보시키고 외부잡음 특성을 향상시키며, 외부잡음이 소멸한 이후 보다 빨리 내부클럭(CLK_OUT)이 제1지연량(DD_1)으로 락킹될 수 있도록 한다. 결국, 본 발명에 따른 지연고정루프회로는 반도체 메모리 장치의 데이터 출력시점에 외부잡음에 의한 외부클럭(EXT_CLK)과 내부클럭(CLK_OUT)의 스큐를 최소화하여 반도체 메모리 장치가 에러없이 데이터를 출력할 수 있도록 한다.
이하 본 발명에 따른 지연고정루프회로의 구체적 동작 과정을 설명한다.
지연고정부(301)는 도 1의 지연고정루프회로와 같이 제1위상비교부(303), 지연제어부(305), 제1지연부(307) 및 레플리카 모델부(309)를 포함한다. 제1위상비교부(303)는 제2지연부(313)로부터 출력되는 기준클럭(REF_CLK)과 제3지연부(315)로부터 출력되는 제2피드백클럭(FB_2)의 위상을 비교하고 기준클럭(REF_CLK)과 제2피드백클럭(FB_2)의 위상차를 나타내는 제1비교신호(CMP_1)를 지연제어부(305)로 출력한다.
제2 및 제3지연부(313, 315)는 각각 외부클럭(EXT_CLK) 및 제1피드백클 럭(FB_1)을 제2지연량(DD_2)으로 지연시켜 기준클럭(REF_CLK) 및 제2피드백클럭(FB_2)을 출력한다. 따라서 외부클럭(EXT_CLK)과 제1피드백클럭(FB_1)간 위상차와 기준클럭(REF_CLK)과 제2피드백클럭(FB_2)간 위상차는 동일하다. 한편, 제2 및 제3지연부(313, 315)는 잡음감지부(311)에 포함되며 이에 대해서는 자세히 후술된다.
지연제어부(305)는 제1비교신호(CMP_1)에 응답해 제1지연량(DD_1)을 결정하여 지연제어신호(DELAY)를 제1지연부(307)로 출력한다. 제1지연부(307)는 지연제어신호(DELAY)에 기초하여 기준클럭(REF_CLK)을 제1지연량(DD_1)만큼 지연시켜 내부클럭(CLK_OUT)을 출력한다. 내부클럭(CLK_OUT)은 레플리카 모델부(309)로 입력된다. 결국, 상기의 과정을 거쳐 제2피드백클럭(FB_2)은 기준클럭(REF_CLK)과 위상 일치되며, 이 때 내부클럭(CLK_OUT)은 제1지연량(DD_1)에 기초하여 지연 고정 즉, 락킹(locking)된다.
내부클럭(CLK_OUT)의 락킹이후에 동작하는 잡음감지부(311)는 제2지연부(313), 제3지연부(315), 주기감지부(317) 및 잡음제어부(319)를 포함한다.
상기된 바와 같이 제2 및 제3지연부(313, 315)는 입력신호를 제2지연량(DD_2)만큼 지연시키며 그 이유는 자세히 후술되겠지만 제2 및 제3위상비교부(321, 323)에서 제2지연량(DD_2)에 해당하는 위상차를 검출하기 위해서이다. 제2지연부(313)는 외부클럭(EXT_CLK)을 제2지연량(DD_2)만큼 지연시켜 기준클럭(REF_CLK)을 출력하며 제3지연부(315)는 레플리카 모델부(309)로부터 출력되는 제1피드백클럭(FB_1)을 제2지연량(DD_2)만큼 지연시켜 제2피드백클럭(FB_2)을 출력 한다. 제2 및 제3지연부(313, 315)는 락킹 여부와 무관하게 입력신호를 지연시킨다.
잡음제어부(319)는 외부클럭(EXT_CLK)과 제2피드백클럭(FB_2)의 위상, 기준클럭(REF_CLK)과 제1피드백클럭(FB_1)의 위상을 각각 비교하여 제1지연량(DD_1)의 변화량이 제2지연량(DD_2) 이상인지 이하인지 감지한다. 그리고 제1지연량(DD_1)의 변화량이 제2지연량(DD_2) 이상이면 지연제어부(305)를 디스에이블시킨다.
잡음제어부(319)는 제2위상비교부(321), 제3위상비교부(323) 및 모니터부(325)를 포함한다.
제2위상비교부(321)는 기준클럭(REF_CLK)과 제1피드백클럭(FB_1)의 위상을 비교하여 제1지연량(DD_1)의 변화량이 제2지연량(DD_2) 이상인지 이하인지를 감지한다. 상기된 바와 같이 잡음감지부(311)는 내부클럭(CLK_OUT)이 제1지연량(DD_1)에 기초하여 락킹된 이후 동작하며 내부클럭(CLK_OUT)이 락킹되면 기준클럭(REF_CLK)과 제2피드백클럭(FB_2)의 위상은 일치한다. 제2피드백클럭(FB_2)은 제1피드백클럭(FB_1)보다 제2지연량(DD_2)만큼 지연되어 있으며 따라서 기준클럭(REF_CLK)은 제1피드백클럭(FB_1)보다 제2지연량(DD_2)만큼 지연되어 있다. 지속적인 외부잡음에 의해 제1피드백클럭(FB_1)이 지연되어 기준클럭(REF_CLK)의 위상이 제1피드백클럭(FB_1)의 위상보다 앞서면 제2위상비교부(321)는 제2비교신호(CMP_2)를 인에이블하여 모니터부(325)로 출력한다.
모니터부(325)는 제2비교신호(CMP_2)에 응답해 지연제어부(303)를 디스에이블한다. 즉, 지속적인 외부잡음에 의해 제1지연량(DD_1)의 변화가 제2지연량(DD_2) 이상이면 모니터부(325)는 지연제어부(305)를 디스에이블한다. 지연제어부(305)는 디스에이블되면 디스에이블되기 직전의 지연량에 대응하는 지연제어신호(DELAY)를 생성하며 이를 제1지연부(307)로 전달한다. 따라서 제1지연량(DD_1)의 변화량은 제2지연량(DD_2) 이상 증가하지 않는다.
제3위상비교부(323)는 외부클럭(EXT_CLK)과 제2피드백클럭(FB_2)의 위상을 비교하여 제1지연량(DD_1)의 변화가 제2지연량(DD_2) 이상인지 이하인지를 감지한다. 기준클럭(REF_CLK)과 제1피드백클럭(FB_1)간 위상관계와 유사하게 제2피드백클럭(FB_2)은 외부클럭(EXT_CLK)보다 제2지연량(DD_2)만큼 지연되어 있다. 지속적인 외부잡음에 의한 제1피드백클럭(FB_1)의 지연량 감소에 따라 제2피드백클럭(FB_2)의 지연량이 감소되어 제2피드백클럭(FB_2)의 위상이 외부클럭(EXT_CLK)의 위상보다 앞서면 제3위상비교부(323)는 제3비교신호(CMP_3)를 인에이블하여 모니터부(325)로 출력한다. 모니터부(325)는 제3비교신호(CMP_3)에 응답해 지연제어부(303)를 디스에이블한다. 따라서 제1지연량(DD_1)의 변화량은 제2지연량(DD_2)이상 감소하지 않는다.
결국, 본 발명에 따른 지연고정루프회로는 외부잡음 특성을 향상시켜 외부잡음이 본 발명에 따른 지연고정루프회로에 유입되더라도 제1지연량(DD_1)의 변화량을 제2지연량(DD_2)이하로 제어함으로써 외부클럭(EXT_CLK)과 내부클럭(CLK_OUT)의 스큐를 감소시키고 외부잡음이 제거되었을때 신속하게 재락킹시켜 반도체 메모리 장치의 데이터 출력 에러를 감소시킬 수 있다.
한편, 주기감지부(317)는 지연고정루프회로내 클럭의 주기를 감지하여 제2 및 제3지연부(313, 315)를 제어함으로써 제2지연량(DD_2)을 조절한다. 일반적으로 클럭의 주기가 길수록 데이터 마진은 커지므로 클럭의 주기가 길어지는 만큼 제2지연량(DD_2)이 증가되더라도 무방하다. 외부클럭(EXT_CLK), 기준클럭(REF_CLK) 제1피드백클럭(FB_1) 제2피드백클럭(FB_2) 등 지연고정루프회로내 클럭의 주기는 모두 동일하므로 주기감지부(317)는 상기 클럭 중 하나를 입력받아 클럭의 주기를 감지할 수 있다.
도 4는 도 3의 지연고정루프회로의 동작을 설명하기 위한 타이밍 도로서 도 2와 같이 지속적인 외부잡음에 의해 제1 및 제2피드백클럭(FB_1, FB_2)의 지연량이 제3지연량(DD_3)만큼 증가하는 경우를 도시한다.
동작 초기에 기준클럭(REF_CLK)은 제2지연부(313)에 의해 외부클럭(EXT_CLK)보다 제2지연량(DD_2)만큼 지연되어 있으며 제2피드백클럭(FB_2)은 제3지연부(313)에 의해 제1피드백클럭(FB_1)보다 제2지연량(DD_2)만큼 지연되어 있다. 그리고 기준클럭(REF_CLK)은 제1지연부(307)에 의해 지연되지 않으며 기준클럭(REF_CLK)과 내부클럭(CLK_OUT)의 파형은 동일하다.
기준클럭(REF_CLK)과 제2피드백클럭(FB_2)의 위상차가 제1지연량(DD_1)만큼이므로 도시된 바와 같이 내부클럭(CLK_OUT)은 기준클럭(REF_CLK)으로부터 제1지연량(DD_1)만큼 지연되어 락킹된다.
한편, 제2 및 제3지연부(313, 315)가 없다면 외부클럭(EXT_CLK)과 기준클럭(REF_CLK)의 위상은 동일하며 제1피드백클럭(FB_1)과 제2피드백클럭(FB_2)의 위 상 역시 동일하다. 그리고 외부클럭(EXT_CLK)과 제1피드백클럭(FB_1)의 위상차는 기준 지연량(DD_REF)만큼이다. 그런데 기준클럭(REF_CLK)은 제2지연부(313)에 의해 제2지연량(DD_2)만큼 지연되며 기준클럭(REF_CLK)으로부터 생성되는 제2피드백클럭(FB_2)은 제3지연부(315)에 의해 제2지연량(DD_2)만큼 더 지연된다. 즉, 제2 및 제3지연부(313, 315)가 존재할 경우 제2피드백클럭(FB_2)은 제2 및 제3지연부(313, 315)가 없는 경우의 제2피드백클럭(FB_2)보다 제2지연량(DD_2)의 두배만큼 지연된다. 따라서 기준클럭(REF_CLK)과 제2피드백클럭(FB_2)의 위상차는 기준 지연량(DD_REF)에서 제2지연량(DD_2)을 뺀 만큼인 제1지연량(DD_1)이 된다. 결국, 본 발명에 따른 지연고정루프회로에서 내부클럭(CLK_OUT)은 외부클럭(EXT_CLK)으로부터 기준 지연량(DD_REF)만큼 지연되어 락킹된다.
락킹 이후 지속적인 외부잡음에 의해 도시된 바와 같이 제1피드백클럭(FB_1)과 제2피드백클럭(FB_2)은 제3지연량(DD_3)만큼 지연된다. 따라서 제1위상비교부(303)는 기준클럭(REF_CLK)과 제2피드백클럭(FB_2)의 위상차를 검출하여 제1비교신호(CMP_1)를 출력하고 지연제어부(305)는 제1비교신호(CMP_1)에 응답해 내부클럭(CLK_OUT)의 지연량을 감소시키는 지연제어신호(DELAY)를 제1지연부(307)로 출력한다. 그리고 제1지연부(307)는 지연제어신호(DELAY)에 응답해 내부클럭(CLK_OUT)의 지연량을 감소시키기 시작한다.
내부클럭(CLK_OUT)의 지연량이 감소하면 제1 및 제2피드백클럭(FB_1, FB_2)의 지연량도 감소한다. 기준클럭(REF_CLK)의 위상이 제1피드백클럭(FB_1)의 위상보다 앞서면 제2위상비교부(321)는 이를 감지하여 제2비교신호(CMP_2)를 인에이블한 다. 모니터부(325)는 인에이블된 제2비교신호(CMP_2)에 응답해 제어신호(CTRL)를 인에이블하고 지연제어부(305)는 제어신호(CTRL)에 응답해 디스에이블된다. 결국, 제2위상비교부(321)는 기준클럭(REF_CLK)과 제1피드백클럭(FB_1)의 위상차가 제2지연량(DD_2) 이상이면 제2비교신호(CMP_2)를 인에이블하므로 내부클럭(CLK_OUT)의 지연량은 제3지연량(DD_3)보다 적은 제2지연량(DD_2)이상 감소하지 않는다. 제1피드백클럭(FB_1)과 제2피드백클럭(FB_2)은 내부클럭(CLK_OUT)으로부터 생성되므로 제1피드백클럭(FB_1)과 제2피드백클럭(FB_2)의 지연량 역시 제2지연량(DD_2)이상 감소되지 않는다.
이후 외부잡음이 소멸하면 제1피드백클럭(FB_1)과 제2피드백클럭(FB_2)의 지연량은 외부잡음에 의해 발생한 지연량인 제3지연량(DD_3)만큼 감소된다. 이 때 상기된 바와 같이 외부잡음에 의해 제1피드백클럭(FB_1)과 제2피드백클럭(FB_2)의 지연량이 제2지연량(DD_2)만큼만 감소했기 때문에 기준클럭(REF_CLK)의 위상은 제2피드백클럭(FB_2)의 위상보다 제2지연량(DD_2)만큼 앞선다. 따라서 내부클럭(CLK_OUT)은 기준클럭(REF_CLK)과 제2피드백클럭(FB_2)의 위상차인 제2지연량(DD_2)만큼만 더 지연되어 제1지연량(DD_1)으로 락킹된다.
결국, 외부잡음이 유입되더라도 제1지연량(DD_1)의 변화량은 제2지연량(DD_2) 이하로 조절되며 외부잡음이 소멸한 후 내부클럭(CLK_OUT)은 보다 빨리 락킹될 수 있다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이 것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
도 1은 종래의 지연고정루프회로의 구성도,
도 2는 도 1의 지연고정루프회로의 동작을 설명하기 위한 타이밍 도,
도 3은 본 발명의 일실시예에 따른 지연고정루프회로의 구성도,
도 4는 도 3의 지연고정루프회로의 동작을 설명하기 위한 타이밍 도이다.

Claims (12)

  1. 기준클럭과 반도체 메모리 장치의 지연 모델링을 반영한 피드백클럭의 위상비교결과에 응답해 상기 기준클럭을 제1지연량만큼 지연시켜 내부클럭을 출력하는 지연고정부; 및
    상기 내부클럭의 락킹이후 외부잡음에 의한 상기 제1지연량의 변화량을 제2지연량 이하로 제어하는 잡음감지부
    를 포함하는 지연고정루프회로.
  2. 제 1항에 있어서,
    상기 기준클럭은,
    상기 반도체 메모리 장치의 외부클럭보다 상기 제2지연량만큼 더 지연된
    지연고정루프회로.
  3. 제 2항에 있어서,
    상기 반도체 메모리 장치의 지연 모델링은,
    상기 제2지연량
    을 포함하는 지연고정루프회로.
  4. 제 3항에 있어서,
    상기 잡음감지부는,
    상기 외부클럭과 상기 피드백클럭의 위상이 역전된 경우 인에이블되는 제1비교신호를 생성하는 제1위상비교수단; 및
    상기 제1비교신호가 인에이블되면 상기 제1지연량의 변화를 디스에이블하는 모니터수단
    을 포함하는 지연고정루프회로.
  5. 제 4항에 있어서,
    상기 잡음 감지부는,
    상기 기준클럭과 상기 피드백클럭보다 상기 제2지연량만큼 빠른 클럭의 위상이 역전된 경우 인에이블되는 제2비교신호를 생성하는 제2위상비교수단
    을 더 포함하며,
    상기 모니터 수단은,
    상기 제2비교신호가 인에이블되면 상기 제1지연량의 변화를 디스에이블하는
    지연고정루프회로.
  6. 제 4항에 있어서,
    상기 잡음감지부는,
    상기 지연고정루프회로 내의 클럭 주기에 따라 상기 제2지연량을 결정하는 주기감지수단
    을 더 포함하는 지연고정루프회로.
  7. 제 1항에 있어서,
    상기 잡음감지부는,
    상기 제2지연량만큼 상기 반도체 메모리 장치의 데이터 마진을 확보하는
    지연고정루프회로.
  8. 기준클럭과 제2피드백클럭의 위상차를 검출해 제1비교신호를 생성하는 위상비교부;
    상기 제1비교신호에 응답해 제1지연량을 결정하는 지연제어부;
    상기 기준클럭을 상기 제1지연량만큼 지연시켜 내부클럭을 출력하는 제1지연부;
    상기 내부클럭을 입력받아 제1피드백클럭을 출력하는 레플리카 모델부;
    반도체 메모리 장치의 외부클럭을 제2지연량으로 지연시켜 상기 기준클럭을 출력하는 제2지연부;
    상기 제1피드백클럭을 상기 제2지연량으로 지연시켜 상기 제2피드백클럭을 출력하는 제3지연부; 및
    상기 내부클럭이 락킹되면 외부 잡음에 의한 상기 제1지연량의 변화를 감지하여 상기 제1지연량의 변화량을 상기 제2지연량 이하로 제어하는 잡음제어부
    를 포함하는 지연고정루프회로.
  9. 제 8항에 있어서,
    상기 지연고정루프회로는,
    상기 외부클럭의 주기에 따라 상기 제2지연량을 조절하는 주기감지부
    를 더 포함하는 지연고정루프회로.
  10. 제 9항에 있어서,
    상기 잡음제어부는,
    상기 외부클럭과 상기 제2피드백클럭의 위상이 역전된 경우 인에이블되는 제2비교신호를 생성하는 제1위상비교수단;
    상기 기준클럭과 상기 제1피드백클럭의 위상이 역전된 경우 인에이블되는 제3비교신호를 생성하는 제2위상비교수단; 및
    상기 제2 또는 제3비교신호가 인에이블되면 상기 지연제어부를 디스에이블하는 모니터수단
    을 포함하는 지연고정루프회로.
  11. 제 9항에 있어서,
    상기 제2지연량은,
    상기 외부클럭의 주기가 길어질수록 증가하는
    지연고정루프회로.
  12. 제 9항에 있어서,
    상기 잡음제어부는,
    상기 제2지연량만큼 상기 반도체 메모리 장치의 데이터 마진을 확보하는
    지연고정루프회로.
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