KR101145316B1 - 반도체 장치 및 그의 동작 방법 - Google Patents

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Abstract

본 발명은 내부 클럭신호를 생성하는 반도체 장치 및 그의 동작 방법에 관한 것으로, 외부 클럭신호를 입력받으며, 제어신호에 응답하여 내부 클럭신호를 생성하기 위한 내부클럭신호 생성수단, 및 상기 제어신호에 응답하여 회로 내에 반영되는 환경 요소를 모니터링하기 위한 모니터링수단을 구비하는 반도체 장치를 제공한다.
내부 클럭신호, 외부 클럭 신호, 지연 고정 루프, 위상 고정 루프

Description

반도체 장치 및 그의 동작 방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 내부 클럭신호를 생성하는 반도체 장치 및 그의 동작 방법에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치의 경우 외부 클럭신호를 입력받아 내부 클럭신호를 생성하고, 이를 반도체 장치 내에 여러 가지 동작 타이밍을 맞추기 위한 기준으로 사용한다. 그래서 반도체 장치 내부에는 내부 클럭신호를 생성하기 위한 내부클럭신호 생성회로가 구비되며, 이러한 회로에는 대표적으로 지연 고정 루프(Delay Locked Loop, DLL)와 위상 고정 루프(Phase Locked Loop, PLL)가 있다. 이하, 설명의 편의를 위하여 지연 고정 루프를 대표로 설명하기로 한다.
도 1 은 일반적인 지연 고정 루프를 설명하기 위한 블록도이다.
도 1 을 참조하면, 지연 고정 루프는 가변 지연부(110)와, 지연복제 모델링 부(120)와, 위상 검출부(130)와, 제어신호 생성부(140)와, 지연라인 제어부(150), 및 락킹 검출부(160)를 구비한다.
가변 지연부(110)는 지연 제어신호(SH0, SH1, ... SHN)에 대응하는 시간만큼 외부 클럭신호(CLK_EXT)를 지연시켜 DLL 클럭신호(CLK_DLL)를 생성하고, 이렇게 생성된 DLL 클럭신호(CLK_DLL)는 지연복제 모델링부(120)로 입력된다. 지연복제 모델링부(120)는 반도체 장치 내부의 클럭 경로 및 데이터 경로를 모델링(modeling)한 것으로, DLL 클럭신호(CLK_DLL)는 지연복제 모델링부(120)에 모델링된 시간만큼 지연되어 피드백 클럭신호(CLK_FED)가 된다. 이어서, 위상 검출부(130)는 외부 클럭신호(CLK_EXT)와 피드백 클럭신호(CLK_FED)의 위상을 비교하고, 그 결과에 대응하는 위상 검출신호(DET_PHS)를 생성한다.
다음으로, 제어신호 생성부(140)는 위상 검출신호(DET_PHS)에 응답하여 업/다운 제어신호(CTR_UD)를 생성하고, 지연라인 제어부(150)는 업/다운 제어신호(CTR_UD)에 응답하여 지연 제어신호(SH0, SH1, ... SHN)를 생성한다. 이렇게 생성된 지연 제어신호(SH0, SH1, ... SHN)는 가변 지연부(110)에서 반영되는 지연량을 제어한다. 이어서, 락킹 검출부(160)는 위상 검출신호(DET_PHS)에 응답하여 락킹 검출신호(DET_LOC)를 생성한다. 여기서, 락킹 검출신호(DET_LOC)는 지연 고정 루프의 락킹(locking) 동작 완료시 활성화된다.
지연 고정 루프는 위와 같은 구성을 통해 외부 클럭신호(CLK_EXT)와 피드백 클럭신호(CLK_FED)의 위상이 서로 동일해 질 수 있도록 지연 제어신호(SH0, SH1, ... SHN)를 생성하고, 이에 대응하는 DLL 클럭신호(CLK_DLL)를 생성한다. 여기서, 이 두 위상이 서로 동일해진 상태를 '락킹'이라 한다. 락킹 동작이 완료된 DLL 클럭신호(CLK_DLL)는 데이터를 출력하기 위한 회로까지 전달되고, 데이터는 이렇게 전달된 DLL 클럭신호(CLK_DLL)에 동기화되어 출력된다. DLL 클럭신호(CLK_DLL)에 동기화되어 출력되는 데이터는 마치 외부 클럭신호(CLK_EXT)에 동기화되어 출력되는 것 같이 동작한다.
한편, 지연 고정 루프로 입력되는 외부 클럭신호(CLK_EXT), 출력되는 DLL 클럭신호(CLK_DLL), 및 피드백되는 피드백 클럭신호(CLK_FED)는 지연 고정 루프에 반영되는 환경 요소, 즉 공정, 전압, 온도에 따라 듀티 비 (duty rate)가 틀어질 수 있으며, 이러한 클럭신호들의 듀티 비가 틀어지게 되면 지연 고정 루프의 성능이 저하되는 문제가 있다. 또한, 이러한 환경 요소들은 지연 고정 루프에서 반영되는 여러 가지 지연 시간들을 변화시킬 수 있기 때문에, 지연 고정 루프가 원하는 동작을 수행하지 못하게 하는 문제가 있다. 따라서, 클럭신호들의 듀티 비를 보정하거나 변화된 지연시간들을 보정하기 위하여, 회로 내에 반영되는 환경 요소를 모니터링 할 수 있는 회로가 우선적으로 필요하다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 내부 클럭신호를 생성하는데 사용되는 제어신호를 이용하여 회로 내에 반영되는 환경 요소를 모니터링하고, 모니터링 결과에 따라 클럭신호의 듀티 비 또는 지연시간들을 보정 할 수 있는 반도체 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 장치는, 외부 클럭신호를 입력받으며, 제어신호에 응답하여 내부 클럭신호를 생성하기 위한 내부클럭신호 생성수단; 및 상기 제어신호에 응답하여 회로 내에 반영되는 환경 요소를 모니터링하기 위한 모니터링수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 장치는, 외부 클럭신호를 입력받으며, 제어신호에 응답하여 내부 클럭신호를 생성하기 위한 내부클럭신호 생성수단; 상기 제어신호에 응답하여 회로 내에 반영되는 환경 요소를 모니터링하기 위한 모니터링수단; 및 상기 모니터링수단의 출력신호에 응답하여 상기 외부 클럭신호 또는 상기 내부 클럭신호의 듀티 비를 보정하기 위한 듀티사이클보정수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 장치의 동작 방법은, 외부 클럭신호와 피드백되는 피드백 클럭신호의 위상을 비교하고, 이 비교 결과에 응답하여 업 동작 및 다운 동작을 통해 내부 클럭신호를 생성하는 단계; 및 상기 내부 클럭신호의 락킹 동작 완료 이후, 상기 업 동작 및 다운 동작에 대응하는 제어신호에 응답하여 모니터링 결과신호를 생성하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 장치는 내부클럭신호 생성회로에 사용되는 제어신호를 이용하여 회로 내에 반영되는 환경 요소를 모니터링하고, 그 모니터링 결과에 따라 클럭신호의 듀티 비 또는 지연시간들을 보정하는 것이 가능하다.
본 발명은 회로 내에 반영되는 환경 요소에 따라 클럭신호이 듀티 비 또는 지연시간들을 보정함으로써, 내부클럭신호 생성회로의 안정적인 동작을 보장해 줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2 를 참조하면, 반도체 장치는 가변 지연부(210)와, 지연복제 모델링부(220)와, 위상 검출부(230)와, 제어신호 생성부(240)와, 지연라인 제어부(250) 와, 락킹 검출부(260), 및 모니터링부(270)를 구비한다. 참고로, 가변 지연부(210)와, 지연복제 모델링부(220)와, 위상 검출부(230)와, 제어신호 생성부(240), 및 지연라인 제어부(250)는 외부 클럭신호(CLK_EXT)를 입력받아 지연 제어신호(SH0, SH1, ... SHN)에 대응하는 지연시간을 반영하여 DLL 클럭신호(CLK_DLL)를 생성하는 내부클럭신호 생성회로, 즉 지연 고정 루프이다.
이하, 각 구성요소에 대하여 살펴보기로 한다.
가변 지연부(210)는 지연 제어신호(SH0, SH1, ... SHN)에 대응하는 시간만큼 외부 클럭신호(CLK_EXT)를 지연시켜 DLL 클럭신호(CLK_DLL)를 생성한다. 여기서, 가변 지연부(210)는 지연 제어신호(SH0, SH1, ... SHN)에 응답하여 제어되는 다수이 단위 지연 셀(unit delay cell)로 구성될 수 있다.
지연복제 모델링부(220)는 반도체 장치 내부의 클럭 경로 및 데이터 경로를 모델링한 것으로, DLL 클럭신호(CLK_DLL)는 지연복제 모델링부(220)에 모델링된 시간만큼 지연되어 피드백 클럭신호(CLK_FED)가 된다. 즉, 지연복제 모델링부(220)는 외부에서 입력되는 외부 클럭신호(CLK_EXT)가 지연 고정 루프까지 전달되는 경로와, 지연 고정 루프에서 생성된 DLL 클럭신호(CLK_DLL)가 데이터를 출력하는 드라이버까지 전달되는 경로, 및 데이터가 DLL 클럭신호(CLK_DLL)에 동기화되는데 까지 전달되는 경로가 모델링되어 있다.
위상 검출부(230)는 외부 클럭신호(CLK_EXT)와 피드백 클럭신호(CLK_FED)의 위상을 비교하여 위상 검출신호(DET_PHS)를 생성하기 위한 것으로, 위상 검출신호(DET_PHS)는 피드백 클럭신호(CLK_FED)의 위상이 외부 클럭신호(CLK_EXT)의 위상 보다 앞서는 경우와 뒤서는 경우에 따라 이에 대응하는 신호로 출력된다.
제어신호 생성부(240)는 위상 검출신호(DET_PHS)에 응답하여 업/다운 제어신호(CTR_UD)를 생성한다. 여기서, 업/다운 제어신호(CTR_UD)는 가변 지연부(210)에 반영되는 지연시간을 늘리거나 줄이기 위한 지연 제어신호(SH0, SH1, ... SHN)의 소오스가 된다.
지연라인 제어부(250)는 업/다운 제어신호(CTR_UD)에 응답하여 지연 제어신호(SH0, SH1, ... SHN)를 생성한다. 여기서, 지연 제어신호(SH0, SH1, ... SHN)는 업/다운 제어신호(CTR_UD)에 응답하여 지연라인 제어부(250)에 구비되는 다수의 단위 지연 셀 중 활성화되는 단위 지연 셀의 개수를 결정한다. 따라서, 가변 지연부(210)는 지연 제어신호(SH0, SH1, ... SHN)에 따라 지연량이 결정된다.
락킹 검출부(260)는 지연 고정 루프의 락킹 동작 완료 시점을 검출하기 위한 것으로, 위상 검출신호(DET_PHS)에 응답하여 락킹 검출신호(DET_LOC)를 생성한다. 여기서, 락킹 검출신호(DET_LOC)는 지연 고정 루프의 락킹 동작 완료시 활성화된다.
모니터링부(270)는 회로 내에 반영되는 환경 요소를 모니터링하기 위한 것으로, 업/다운 제어신호(CTR_UD)에 응답하여 모니터링 결과신호(OUT_MN)를 생성한다. 여기서, 모니터링부(270)는 락킹 동작 완료 시점 이후 동작을 수행할 수 있으며, 이를 위하여 락킹 검출신호(DET_LOC)를 입력받는다.
이하, 모니터링부(270)의 동작을 살펴보기로 한다.
업/다운 제어신호(CTR_UD)는 위에서 설명한 바와 같이 외부 클럭신 호(CLK_EXT)와 피드백 클럭신호(CLK_FED)의 위상 차이에 대응하는 값을 가진다. 즉, 가변 지연부(210)의 지연시간을 늘리고자 하는 경우(이하, '업 동작'이라 칭함) 이에 대응하는 업/다운 제어신호(CTR_UD)가 생성되고 반대로 지연시간을 줄이고자 하는 경우(이하, '다운 동작'이라 칭함) 이에 대응하는 업/다운 제어신호(CTR_UD)가 생성된다.
따라서, 락킹 동작 완료 이후 회로에 반영되는 환경 요소에 의해서 지연 고정 루프의 설정된 지연 시간이 변하거나 듀티 비가 틀어지게 되면 업/다운 제어신호(CTR_UD)는 그에 대응하는 값을 출력되고, 모니터링부(270)는 그에 대응하는 모니터링 결과신호(OUT_MN)를 생성하게 된다. 다시 말하면, 지연 고정 루프에 인가되는 전원의 전압레벨이 낮아지거나 높아지게 되면 클럭신호의 듀티 비가 틀어지거나 설정된 지연량이 달라질 수 있으며, 업/다운 제어신호(CTR_UD)는 그에 대응하는 값을 가지게 된다. 따라서, 본 발명에 따른 실시예에서는 이 업/다운 제어신호(CTR_UD)에 따라 모니터링 결과신호(OUT_MN)를 생성함으로써, 회로 내에 반영되는 환경 요소, 여기서는 지연 고정 루프에 인가되는 전원이 변화했음을 감지하게 된다.
보다 자세히 설명하면, 락킹 동작 완료 이후 회로 내에 반영되는 환경 요소에 따라 업/다운 제어신호(CTR_UD)가 업 동작에 대응하는 값을 연속적으로 가지는 경우 모니터링 결과신호(OUT_MN)는 예컨대, 논리'하이'가 되고, 업/다운 제어신호(CTR_UD)가 다운 동작에 대응하는 값을 연속적으로 가지는 경우 모니터링 결과신호(OUT_MN)는 논리'로우'가 된다. 본 발명에 따른 실시예는 이렇게 생성되는 모니 터링 결과신호(OUT_MN)를 이용하여 지연 고정 루프를 구성하는 회로 또는 이후 설명될 듀티보정회로(Duty Cycle Corrector, DCC)를 제어하여, 회로에 반영되는 환경 요소에 따른 변화를 보정해 주는 것이 가능하다.
한편, 모니터링부(270)는 오토 리프레쉬 동작에 따라 동작을 수행할 수 있으며, 이를 위하여 모니터링부(270)는 오토 리프레쉬 동작시 활성화되는 리프레쉬 신호(AREF)를 입력받는다. 따라서, 본 발명에 실시예에 따른 모니터링부(270)는 오토 리프레쉬 동작에 응답하여 회로 내에 반영되는 환경요소에 따른 변화를 모니터링하는 것이 가능하다.
도 3 은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 블록도로서, 도 2 의 구성과 비교하여 듀티 사이클 보정부(310)가 추가로 구성된다.
듀티 사이클 보정부(310)는 외부 클럭신호(CLK_EXT)의 듀티 비를 보정하기 위한 것으로, 외부 클럭신호(CLK_EXT)의 듀티 비를 모니터링부(270)의 출력신호인 모니터링 결과신호(OUT_MN)에 응답하여 제어한다.
위에서 설명한 바와 같이 모니터링 결과신호(OUT_MN)는 회로 내에 반영되는 환경 요소가 반영된 신호이다. 따라서, 듀티 사이클 보정부(310)는 외부 클럭신호(CLK_EXT)의 듀티 비를 회로 내에 반영되는 환경 요소에 따라 제어하는 것이 가능하다. 즉, 회로 내에 반영되는 환경 요소에 의하여 외부 클럭신호(CLK_EXT)의 듀티 비가 틀어지는 경우 듀티 사이클 보정부(310)는 모니터링 결과신호(OUT_MN)에 응답하여 틀어진 듀티비를 보정하는 것이 가능하다.
본 발명에 따른 실시예에서는 내부클럭신호인 DLL 클럭신호(CLK_DLL)를 생성 하는데 사용되는 제어신호 즉, 업/다운 제어신호(CTR_UD)를 이용하여 회로 내에 반영되는 환경 요소를 모니터링하고, 이 모니터링 결과인 모니터링 결과신호(OUT_MN)를 이용하여 외부 클럭신호(CLK_EXT)의 듀티 비를 보정하는 것이 가능하다.
본 발명에 따른 실시예에서는 모니터링 결과신호(OUT_MN)를 생성하는데 있어서 업/다운 제어신호(CTR_UD)를 이용하는 것을 일례로 하였지만, 본 발명에서는 위상 검출신호(DET_PHS) 또는 지연 제어신호(SH0, SH1, ... SHN)를 이용하는 것도 가능할 것이다. 또한, 본 발명에 따른 실시예에서는 모니터링 결과신호(OUT_MN)를 이용하여 외부 클럭신호(CLK_EXT)의 듀티 비를 보정하는 것을 일례로 하였지만, 본 발명에서는 외부 클럭신호(CLK_EXT) 뿐 아니라 DLL 클럭신호(CLK_DLL) 또는 피드백 클럭신호(CLK_FED)의 듀티 비를 보정하는 것도 가능할 것이다. 또한, 본 발명에 따른 실시예에서는 모니터링 결과신호(OUT_MN)를 이용하여 외부 클럭신호(CLK_EXT)의 듀티 비를 보정하는 것을 일례로 하였지만, 본 발명에서는 지연 고정 루프를 구성하는 회로를 제어하는 것도 가능할 것이다. 일례로 모니터링 결과신호(OUT_MN)에 응답하여 가변지연부(210)나 지연복제 모델링부(220)의 지연량을 조절하는 것도 가능할 것이다.
도 4 는 본 발명의 또 다른 실시예를 설명하기 위한 반도체 장치의 블록도로서, 위상 고정 루프에 적용한 일례이다.
도 4 를 참조하면, 반도체 장치는 위상 검출부(410)와, 제어신호 생성부(420)와, 클럭신호 발진부(430)와, 락킹 검출부(440)와, 모니터링부(450), 및 듀티 사이클 보정부(460)를 구비한다.
위상 검출부(410)는 듀티 사이클 보정부(460)의 출력신호와 피드백 클럭신호(CLK_FED)의 위상을 비교하여 위상 검출신호(DET_PHS)를 출력하고, 제어신호 생성부(420)는 위상 검출신호(DET_PHS)에 응답하여 업/다운 제어신호(CTR_UD)를 생성하며, 클럭신호 발진부(430)는 업/다운 제어신호(CTR_UD)에 대응하는 주파수의 PLL 클럭신호(CLK_PLL)를 생성한다. 참고로, 위상 검출부(410)와, 제어신호 생성부(420)와, 클럭신호 발진부(430)는 PLL 클럭신호(CLK_PLL)를 생성하는 내부클럭신호 생성회로, 즉 위상 고정 루프이다.
한편, 락킹 검출부(440)는 위상 고정 루프의 락킹 시점을 검출하기 위한 것으로, 위상 검출신호(DET_PHS)에 응답하여 락킹 검출신호(DET_LOC)를 생성한다. 이어서, 모니터링부(450)는 회로 내에 반영되는 환경 요소를 모니터링하기 위한 것으로, 업/다운 제어신호(CTR_UD)에 응답하여 모니터링 결과신호(OUT_MN)를 생성한다. 마지막으로, 듀티 사이클 보정부(460)는 외부 클럭신호(CLK_EXT)의 듀티 비를 보정하기 위한 것으로, 외부 클럭신호(CLK_EXT)의 듀티 비를 모니터링부(450)의 출력신호인 모니터링 결과신호(OUT_MN)에 응답하여 제어한다.
전술한 바와 같이 본 발명에 따른 실시예에서는 회로 내에 반영되는 환경 요소를 모니터링하기 위하여 내부클럭신호인 DLL 클럭신호(CLK_DLL) 또는 PLL 클럭신호(CLK_PLL)를 생성하는데 사용되는 업/다운 제어신호(CTR_UD)를 이용한다. 그리고, 업/다운 제어신호(CTR_UD)를 이용하여 생성한 모니터링 결과신호(OUT_MN)를 이용하여 내부클럭신호 생성회로를 구성하는 회로 또는 듀티보정회로(DCC)를 제어하여 회로에 반영되는 환경 요소에 따른 변화를 보정해 주는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1 은 일반적인 지연 고정 루프를 설명하기 위한 블록도.
도 2 는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도.
도 3 은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 블록도.
도 4 는 본 발명의 또 다른 실시예를 설명하기 위한 반도체 장치의 블록도.
* 도면의 주요 부분에 대한 부호의 설명
210 : 가변 지연부 220 : 지연복제 모델링부
230 : 위상 검출부 240 : 제어신호 생성부
250 : 지연라인 제어부 260 : 락킹 검출부
270 : 모니터링부

Claims (17)

  1. 외부 클럭신호를 입력받으며, 제어신호에 따라 내부 지연량을 조절하여 내부 클럭신호를 생성하기 위한 내부클럭신호 생성수단; 및
    상기 제어신호를 피드백받아 회로 내에 반영되는 환경 요소를 모니터링하기 위한 모니터링수단
    을 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 내부클럭신호 생성수단은 상기 모니터링수단의 출력신호에 의하여 제어되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 내부클럭신호 생성수단의 락킹 동작 완료 시점을 검출하기 위한 락킹검출수단을 더 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 모니터링수단은 락킹 동작 완료 이후 모니터링 동작을 수행하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 내부클럭신호 생성수단은,
    상기 외부 클럭신호를 지연시켜 상기 내부 클럭신호를 생성하기 위한 가변지연부;
    회로의 클럭 경로 및 데이터 경로를 모델링한 시간만큼 상기 내부 클럭신호를 지연시켜 피드백 클럭신호를 생성하기 위한 지연복제 모델링부;
    상기 외부 클럭신호와 상기 피드백 클럭신호의 위상을 비교하기 위한 위상검출부;
    상기 위상검출부의 출력신호에 응답하여 상기 제어신호를 생성하기 위한 제어신호 생성부; 및
    상기 제어신호에 응답하여 상기 가변지연부의 지연량을 제어하기 위한 지연라인 제어부를 구비하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 내부클럭신호 생성수단은,
    상기 외부 클럭신호와 피드백 클럭신호의 위상을 비교하기 위한 위상검출부;
    상기 위상검출부의 출력신호에 응답하여 상기 제어신호를 생성하기 위한 제어신호 생성부; 및
    상기 제어신호에 대응하는 주파수의 상기 내부 클럭신호를 생성하기 위한 클럭신호 발진부를 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 모니터링수단은 오토 리프레쉬 동작에 응답하여 모니터링 동작을 수행하는 것을 특징으로 하는 반도체 장치.
  8. 외부 클럭신호를 입력받으며, 제어신호에 따라 내부 지연량을 조절하여 내부 클럭신호를 생성하기 위한 내부클럭신호 생성수단;
    상기 제어신호를 피드백받아 회로 내에 반영되는 환경 요소를 모니터링하기 위한 모니터링수단; 및
    상기 모니터링수단의 출력신호에 응답하여 상기 외부 클럭신호 또는 상기 내부 클럭신호의 듀티 비를 보정하기 위한 듀티사이클보정수단
    을 구비하는 반도체 장치.
  9. 제8항에 있어서,
    상기 내부클럭신호 생성수단의 락킹 동작 완료 시점을 검출하기 위한 락킹검출수단을 더 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서,
    상기 모니터링수단은 락킹 동작 완료 이후 모니터링 동작을 수행하는 것을 특징으로 하는 반도체 장치.
  11. 제8항에 있어서,
    상기 내부클럭신호 생성수단은,
    상기 외부 클럭신호를 지연시켜 상기 내부 클럭신호를 생성하기 위한 가변지연부;
    회로의 클럭 경로 및 데이터 경로를 모델링한 시간만큼 상기 내부 클럭신호를 지연시켜 피드백 클럭신호를 생성하기 위한 지연복제 모델링부;
    상기 외부 클럭신호와 상기 피드백 클럭신호의 위상을 비교하기 위한 위상검출부;
    상기 위상검출부의 출력신호에 응답하여 상기 제어신호를 생성하기 위한 제어신호 생성부; 및
    상기 제어신호에 응답하여 상기 가변지연부의 지연량을 제어하기 위한 지연라인 제어부를 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제8항에 있어서,
    상기 내부클럭신호 생성수단은,
    상기 외부 클럭신호와 피드백 클럭신호의 위상을 비교하기 위한 위상검출부;
    상기 위상검출부의 출력신호에 응답하여 상기 제어신호를 생성하기 위한 제어신호 생성부; 및
    상기 제어신호에 대응하는 주파수의 상기 내부 클럭신호를 생성하기 위한 클럭신호 발진부를 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제8항에 있어서,
    상기 모니터링수단은 오토 리프레쉬 동작에 응답하여 모니터링 동작을 수행하는 것을 특징으로 하는 반도체 장치.
  14. 외부 클럭신호와 피드백되는 피드백 클럭신호의 위상을 비교하고, 이 비교 결과에 응답하여 업 동작 및 다운 동작을 통해 내부 클럭신호를 생성하는 단계; 및
    상기 내부 클럭신호의 락킹 동작 완료 이후, 상기 업 동작 및 다운 동작에 대응하는 제어신호를 피드백 받아 모니터링 결과신호를 생성하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 모니터링 결과신호에 응답하여 상기 외부 클럭신호 또는 내부 클럭신호의 듀티 비를 보정하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  16. 제14항에 있어서,
    상기 내부 클럭신호를 생성하는 단계는 상기 모니터링 결과신호에 응답하여 제어되는 것을 특징으로 하는 반도체 장치의 동작 방법.
  17. 제14항에 있어서,
    상기 모니터링 결과신호를 생성하는 단계는 오토 리프레쉬 동작에 응답하여 활성화되는 것을 특징으로 하는 반도체 장치의 동작 방법.
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