KR20050074247A - 도메인 크로싱을 위한 장치 - Google Patents

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    • E02—HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
    • E02B—HYDRAULIC ENGINEERING
    • E02B3/00—Engineering works in connection with control or use of streams, rivers, coasts, or other marine sites; Sealings or joints for engineering works in general
    • E02B3/04—Structures or apparatus for, or methods of, protecting banks, coasts, or harbours
    • E02B3/046—Artificial reefs

Abstract

본 발명은 PVT의 변동 등을 고려하여 안정적으로 도메인 크로싱을 완료하기 위한 도메인 크로싱 장치를 제공하기 위한 것으로, 이를 위한 본 발명으로 내부클럭에 대한 DLL 클럭의 페이즈를 감지하기 위한 페이즈 감지수단; 상기 페이즈 감지수단이 페이즈의 감지를 종료하기 까지 걸린 시간에 읽기 경로가 갖는 지연을 부가하기 위한 읽기 경로 구현수단; 상기 읽기 경로 구현수단의 출력신호에 응답하여 카스레이턴시를 감지하기 위한 레이턴시 감지수단; 상기 페이즈 감지수단의 출력신호가 두번 이상 동일한 결과를 가진 때 상기 레이턴시 감지수단의 출력신호 및 상기 페이즈 감지수단의 출력신호를 출력하기 위한 감지결과 출력수단; 및 상기 페이즈 감지수단, 레이턴시 감지수단 및 감지결과 출력수단이 구동되도록 하는 감지시작신호를 생성하는 감지시작수단을 구비하는 도메인 크로싱 장치를 제공한다.

Description

도메인 크로싱을 위한 장치{DEVICE FOR DOMAIN CROSSING}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 도메인 크로싱 장치에 관한 것이다.
일반적으로 반도체 메모리 소자가 점차로 클럭에 동기되어 동작을 수행하게 됨에 따라, 외부클럭에 동기되어 인가된 커맨드 및 데이터를 받아들여 내부에서 동작하기 위한 내부클럭의 생성방법 및 이러한 동작 수행의 결과를 출력할 때의 클럭의 동기 등에 따른 문제가 발생되어 왔다.
본 발명은 동일 발명인에 의해 발명되고 동일 출원인에 의해 출원되었다.(출원번호 2003-27003)
도 1은 반도체 메모리소자에 있어서의 도메인 크로싱(Domain Crossing) 개념을 도시한 도면이다.
도 1을 참조하면, 반도체 메모리 소자는 그 동작의 수행을 위해 사용하는 클럭에 따라 크게 두개의 부분, 즉 내부클럭(int_clk)에 동기되어 동작을 수행하는 'A' 부분과, DLL 클럭(dll_clk)에 동기되어 동작을 수행하는 'B' 부분으로 나눌 수 있다.
구체적으로, 'A' 부분에서는 외부클럭(ext_clk)에 동기된 데이터(input, data) 및 커맨드(control)를 내부클럭(int_clk)에 동기시켜 입력받아 이를 수행하므로, 외부클럭(ext_clk)에 동기된 신호는 내부클럭(int_clk)에 동기되는 변환을 거친다. 그리고, 'B' 부분에서는 내부클럭(int_clk)에 동기된 'A' 부분의 수행 결과신호가 최종 출력 시에는 외부클럭(ext_clk)에 동기되도록 하기 위해서 내부적 지연 등을 미리 고려한 DLL 클럭(dll_clk)을 사용하여 신호(DQ, DQS)를 출력하는데, 이와같이 내부클럭(int_clk)에 동기된 신호는 DLL 클럭(dll_clk)에 동기되는 변환을 거친다.
이와같이, 도메인 크로싱이란 신호의 입장에서는 동기되는 클럭의 변환이고, 장치 면에서는 동작을 수행하는 기준 클럭의 변환이다.
다음으로는 이러한 도메인 크로싱을 수행하는 방법을 타이밍도를 참조하여 살펴보도록 한다.
도 2a는 싱글클럭 도메인 크로싱의 개념에 따른 타이밍도이다.
구체적 설명에 앞서 몇가지 사항을 살펴보면, T1은 외부클럭(ext_clk)과 내부클럭(int_clk) 사이의 시간차이를 의미하며, T2는 외부클럭(ext_clk)과 DLL 클럭(dll_clk) 사이의 시간차를 의미한다. 그리고 △T1은 PVT(Process, Voltage, Temperature)의 변동 등과 같은 외부적 환경에 따른 내부클럭(int_clk)의 라이징 시점의 변화폭을 나타내며, △T2은 PVT의 변동에 따른 DLL 클럭(dll_clk)의 라이징 시점의 변화폭을 나타낸다. 또한, 카스레이턴시(Cas Latency)가 3이므로, 반도체 메모리 소자는 읽기커맨드(RD)의 인가이후 3번째 외부클럭(ext_clk)에 동기시켜 데이터(Q0, Q1, Q2, Q3)를 출력해야 한다.
한편, 도 2a를 참조하면 외부클럭(ext_clk)에 동기된 읽기커맨드(RD)를 내부클럭(int_clk)에 동기시켜 입력받아 이를 수행하고, 읽기커맨드(RD)에 의한 데이터(Q0, Q1, Q2, Q3)를 DLL 클럭(dll_clk)에 동기시켜 출력하므로, 출력된 데이터(Q0, Q1, Q2, Q3)가 3번째 외부클럭(ext_clk)에 동기되어 출력된다.
상기에서와 같이, 싱글클럭 도메인크로싱(Single Clock Domain Crossing)이란 외부클럭(ext_clk)에 동기된 읽기커맨드(Rd)를 내부클럭(int_clk)에 동기시키기 위해 외부클럭(ext_clk)의 라이징 시점 각각에 대해 내부클럭(int_clk)을 변환시키고, 동일하게 내부클럭(int_clk)에 동기된 출력될 데이터(Q0, Q1, Q2, Q3)를 DLL 클럭(dll_clk)에 동기시켜 출력하기 위해 내부클럭(int_clk)의 라이징 시점 각각에 대해 DLL 클럭(dll_clk)을 변환시키는 변환 방법이다.
도 2b는 다중클럭 도메인 크로싱의 개념에 따른 타이밍도로써, 도면부호 등은 도 2a와 동일하므로 이에 대해서는 생략하도록 한다. 그리고 카스레이턴시가 5이나, 내부클럭(int_clk)의 주기가 줄어들었기 때문에 실제로 데이터가 출력되는 시점은 도 2a와 비슷한다.
도 2b를 참조하여 살펴보면, 내부클럭(int_clk)의 라이징 시점의 변화폭(△T1)이 DLL 클럭(dll_clk)이 갖는 변화폭(△T2)보다 늦은 경우가 발생하므로, 내부클럭(int_clk) 각각의 시점에 대해 DLL 클럭(dll_clk)으로 변환시키는 싱글클럭 도메인 크로싱을 이용할 수 없게된다.
따라서, 다중클럭 도메인 크로싱을 이용하는데, 이는 내부클럭(int_clk)으로부터 DLL 클럭(dll_clk)으로 변환이 가능할 때까지 내부클럭(int_clk)의 각 시점을 각 다른 DLL 출력클럭(rclk_dll_dll_oe1, rclk_dll_dll_oe2, rclk_dll_dll_oe3)으로 변환하고, 이후 각각의 변환이 가능할 때 부터는 내부클럭(int_clk) 각각에 대해 DLL 클럭(dll_clk)을 변환한다.
상기와 같은 변환과정은 데이터가 출력되기 이전까지 종료되어야 된다.
도 2c는 페이즈감지 도메인 크로싱의 개념에 따른 타이밍도로써, 도 2a와 동일한 도면부호를 사용하고 있으므로 이에 대한 설명은 생략한다. 그리고 카스레이턴시가 7이나, 내부클럭(int_clk)의 주기가 빨라졌으므로 데이터가 출력되는 시점은 종전의 도2a 및 도2b와 유사하다.
도 2c를 참조하여 살펴보면, 내부클럭의 주기가 빨라졌기 때문에, 내부클럭(int_clk)의 변화폭(△T1)보다 DLL 클럭(dll_clk)의 변화폭(△T2)이 작게는 1클럭에서 많게는 2 ∼ 3클럭 정도 앞서는 현상이 발생된다. 따라서, 각각의 내부클럭(int_clk)에 대한 시점을 잡아 DLL 출력클럭(rclk_dll_dll_oe1, rclk_dll_dll_oe2, rclk_dll_dll_oe3)를 생성하는 과정을 통해 DLL 클럭(dll_clk)으로 변환시키는 종래의 다중클럭 도메인 크로싱도 사용할 수 없는데, 이는 실제 데이터(Q0, Q1, Q2, Q3)가 출력되어야 하는 시점까지 DLL 클럭(dll_clk)이 동기되지 않아 데이터(Q0, Q1, Q2, Q3)가 카스레이턴시에 대응하여 출력되지 못하기 때문이다.
페이즈감지 도메인 크로싱(Phase Detection Domain Crossing)에서는 외부클럭(ext_clk)에 동기되어 읽기커맨드(RD)가 인가되면, 이에 대한 내부클럭(int_clk)의 시점을 잡고 내부클럭에 대한 DLL 클럭(dll_clk)의 시점을 잡는다. 그리고 상기의 DLL 클럭(dll_clk)의 동기된 시점까지 DLL클럭(dll_clk) 기준으로 얼마의 클럭이 필요했는지를 감지하여 그 만큼의 클럭을 고려하여 데이터를 출력하는 시점을 찾는다.
즉, 페이즈감지 도메인 크로싱에서는 DLL 클럭(dll_clk)과 내부클럭(int_clk) 사이의 페이즈 차이를 감지하여 이를 카스레이턴시에 대응하는 데이터의 출력시 DLL 클럭(dll_clk)의 사용정도를 고려한다. 따라서, 레이턴시가 7로 동일한 경우에도 내부클럭(int_clk)과 DLL 클럭(dll_clk) 사이의 페이즈를 감지하고, 그 감지까지 소요된 클럭을 고려하여 실제 DLL 클럭(dll_clk)이 사용되는 횟수를 결정하므로, 경우에 따라 데이터가 출력되기 까지 사용되는 DLL 클럭(dll_clk)의 사용횟수가 달라진다.
구체적으로 살펴보면, a의 경우는 내부클럭(int_clk)에 대한 동기화 시점을 DLL 폴링클럭으로 잡았으며, 페이즈를 감지하기 까지 DLL 클럭(dll_clk)이 1클럭 소요되어 데이터(Q0, Q1, Q2, Q3)가 출력될때까지 DLL클럭을 5번 사용하게 된다. 그리고 b의 경우에는 내부클럭(int_clk)에 대한 동기화 시점을 DLL 라이징클럭으로 잡았으며 소요된 클럭을 2클럭이므로, DLL 클럭(dll_clk)을 4번 사용하여 데이터(Q0, Q1, Q2, Q3)를 출력하게 된다. c의 경우는 DLL 폴링클럭에 시점을 잡았으며, DLL 클럭(dll_clk)을 4번 사용하여 데이터(Q0, Q1, Q2, Q3)를 출력하게된다.
다음으로는 페이즈감지 도메인 크로싱의 개념을 구현한 구체적 장치를 살펴보도록 한다.
도 3은 종래기술에 따른 페이즈감지 도메인 크로싱 장치의 블록도이다.
도 3을 참조하면, 도메인 크로싱 장치는 DLL의 구동을 시작하거나 또는 셀프리프레쉬 모드에서 탈출할 때 도메인 크로싱을 위한 감지를 시작하도록 감지시작신호(startz)를 생성하는 감지시작부(10)와, 감지시작신호(startz)에 응답해 내부클럭(int_clk)과 DLL 클럭(dll_clk) 사이의 페이즈 차이를 감지하기 위한 페이즈 감지부(20)와, 페이즈 감지부(20)의 출력신호(fpvt_det)에 데이터가 갖는 읽기 경로의 지연을 반영시키기 위한 읽기 경로 구현부(30)와, 읽기경로 구현부(30)의 출력신호(fpvt_detd)와 카스레이턴시(CL)에 응답하여 데이터를 출력하기 까지 필요한 실제 레이턴시를 감지하기 위한 레이턴시 감지부(40)를 구비한다.
먼저, 감지시작부(10)는 셀프리프레쉬신호(sref) 또는 DLL 디스에이블신호 (dis_dll)의 비활성화에 응답하여 감지시작신호(startz)를 생성한다. 페이즈 감지부(20)는 감지시작신호(startz)에 응답하여 내부클럭(int_clk)으로 부터 최소의 지연을 갖는 DLL 폴링클럭(fclk_dll) 또는 DLL 라이징클럭(rclk_dll)에 대한 정보를 클럭선택신호(selB)로 출력하며, 감지시작신호(startz)의 활성화로 부터 클럭선택신호(selB)를 출력하기 까지의 시간을 펄스폭으로 갖는 페이즈 감지구간신호(fpvt_det)를 출력한다. 이어 읽기경로 구현부(30)는 페이즈 감지구간신호(fpvt_det)를 입력받아 이를 데이터가 갖는 읽기경로의 지연만큼 지연시켜 출력시킨다. 레이턴시 감지부(40)는 감지시작신호(startz)에 응답하여 내부클럭(int_clk)을 분주하여 읽기경로의 지연이 반영된 페이즈 감지구간신호(fpvt_detd)와의 비교를 통해 상기 페이즈 감지에 따른 지연시간을 카스레이턴시(CL)에 반영시킨 레이턴시 정보신호(A, B, C)를 출력한다.
한편, 반도체 메모리 소자는 DLL의 구동을 시작하거나 셀플 리프레쉬 모드에서 탈출하는 경우에, 내부클럭(int_clk)과 DLL 클럭(dll_clk)에 대한 도메인크로싱의 수행 등의 과정을 통해 DLL의 동작이 보장되도록 이를 준비하는 시간을 위해 통상 200tclk이상을 준다. 따라서, 도메인 크로싱장치는 200tclk의 시간동안 도메인 크로싱을 위한 감지를 수행하도록 주기적으로 감지시작신호(startz)를 활성화시키며, 이후 반도체 메모리 소자의 메모리 액세스 동작이 최초로 시작되는 그때를 마지막으로 감지동작을 중지한다.
도 4는 도 3의 감지시작부(10)의 내부 회로도이다.
도 4를 참조하면, 감지시작부(10)는 셀프리프레쉬신호(sref)와 DLL 디스에이블신호(dis_dll)의 폴링에지를 감지하기 위한 감지부(11)와, DLL 디스에이블신호(dis_dll)를 반전시키기 위한 인버터(I1)와, 파워업신호(pwrup), 인버터(I1)의 출력신호와 라스아이들신호(rasidle)를 입력받아 구동신호(en)를 비활성화시키기 위한 오프부(12), 감지부(11)의 출력신호를 게이트 입력으로 하여 구동신호(en)를 출력하기 위한 PMOS트랜지스터(PM1)와, 오프부(12)에 제어받아 구동신호(en)를 래치하여 출력하기 위한 래치(13)와, 내부클럭(int_clk)을 반전시키기 위한 인버터(I2)와, 구동신호(en)에 응답하여 내부클럭(int_clk)을 분주하여 감지시작신호(startz)의 주기를 생성하기 위한 분주부(14)와, 구동신호(en)에 응답하여 감지시작신호(startz)의 활성화 구간을 조절, 확장하기 위한 구간 확장부(15)와, 분주부(14)와 구간확장부(15)의 출력신호를 입력으로 하여 감지시작신호(startz)를 출력하기 위한 출력부(16)를 구비한다.
동작을 살펴보면, 셀프리프레쉬신호(sref) 또는 DLL 디스에이블신호(dis_dll)의 폴링에지를 감지부(11)가 감지하여 신호를 출력하면 PMOS트랜지스터(PM1)가 이를 구동신호(en)로 활성화시킨다. 이어 분주부(14)가 구동신호(en)에 응답하여 내부클럭(int_clk)을 분주함으로써, 감지시작신호(startz)가 갖는 주기를 생성하고, 구동신호(en)에 제어받는 구간확장부(15)가 감지시작신호(startz)의 활성화 구간을 조절 및 확장한다. 이어 출력부(16)가 분주부(14)와 구간확장부(15)의 출력신호를 조합하여, 셀프리프레쉬 모드의 탈출 시 또는 DLL의 구동 시작 시 도메인 크로싱을 동작을 위한 감지를 주기적으로 수행하도록 감지시작신호(startz)를 출력한다.
한편, DLL 디스에이블신호(dis_dll)가 활성화되거나, 또는 파워업신호(pwrup)와 라스아이들신호(rasidle)가 비활성화되는 경우에 오프부(12)는 출력신호를 활성화시켜 래치(13)가 구동신호(en)를 출력하지 않도록 하여 감지시작신호(startz)의 논리값이 변하지 않도록 한다.
도 5는 도 3의 페이즈 감지부(20)의 블록도이다.
도 5를 참조하면, 페이즈 감지부(20)는 감지시작신호(startz)의 활성화 시로 부터 내부클럭(int_clk)에 동기된 데이터를 DLL 폴링클럭(fclk_dll)과 DLL 라이징클럭(rclk_dll)의 최소의 지연으로 감지하기 위한 감지부(21), 감지부(21)의 출력신호(f,r) 중 내부클럭(int_clk)에 대해 최소의 지연을 갖는 DLL 클럭을 선택하여 이를 클럭선택신호(selB)로 출력하기 위한 선택부(22)와, 감지시작신호(startz)의 활성화로 부터 클럭선택신호(selB)가 출력되기까지의 시간을 펄스폭으로 갖는 페이즈 감지구간신호(fpvt_det)를 출력하기 위한 페이즈 감지구간신호 생성부(23)를 구비한다.
다음으로 동작을 살펴보면, 감지부(21)는 감지시작신호(startz)의 활성화 시 내부클럭(int_clk)에 동기된 데이터를 생성하고, 이 데이터를 다시 DLL 폴링클럭(fclk_dll)과 DLL 라이징클럭(rclk_dll)에 동기시켜 폴링정보신호(f)와 라이징정보신호(r)로 출력한다. 이어 선택부(22)는 폴링정보신호(f)와 라이징정보신호(r) 중 먼저 활성화된 신호를 선택함으로써, 내부클럭(int_clk)으로 부터 최소의 지연을 갖는 DLL 클럭에 대한 정보를 클럭선택신호(selB)로 출력한다. 그리고 감지부(21)는 컬럼선택신호(selB)에 응답하여 데이터 oe01의 활성화시킴으로써, 페이즈 감지동작을 종료한다. 이어 페이즈 감지구간신호생성부(23)는 감지시작신호(startz)로 부터 데이터 oe01의 활성화시점 까지를 펄스폭으로 갖는 페이즈 감지구간신호(fpvt_det)를 출력한다.
즉, 감지시작신호(startz)의 활성화 시 내부클럭(int_clk)에 동기된 데이터를 출력하고 이를 다시 DLL 폴링클럭(fclk_dll)과 DLL 라이징클럭(rclk_dll)에 동시켜 출력함으로써, 내부클럭(int_clk)으로 최소의 지연을 갖고 동기되는 DLL 클럭이 라이징클럭(fclk_dll)인지 또는 폴링 클럭(rclk_dll)인지를 감지하여 이를 클럭선택신호(selB)로 출력한다. 또한, 감지시작신호(startz)의 활성화로 부터 내부클럭(int_clk)에 대한 DLL 클럭의 동기시점을 감지하기 까지 걸리는 시간을 펄스폭으로 갖는 페이즈 감지구간신호(fpvt_det)를 출력함으로써, 이후 내부클럭(int_clk)에 대해 앞선 DLL 클럭의 수를 알수 있도록 한다.
도 6a는 도 5의 감지부(21)의 내부 회로도이다.
도 6a를 참조하면, 감지부(21)는 감지시작신호(startz)의 활성화 시 내부클럭(int_clk)에 동기되어 데이터 oe00i를 출력시키기 위한 플립플롭 21a와, 감지시작신호(startz)의 활성화 시 데이터 oe00i를 DLL 폴링클럭(fclk_dll)에 동기시켜 폴링정보신호(f)로 출력하기 위한 플립플롭 21b과, 감지시작신호(startz)의 활성화 시 데이터 oe00i를 DLL 라이징클럭(rclk_dll)에 동기시켜 라이징정보신호(r)로 출력하기 위한 플립플롭 21c와, 클럭선택신호(selB)에 응답하여 데이터 oe01를 출력하기 위한 종료부(21d)로 구현된다.
감지시작신호(startz)가 활성화되면, 플립플롭 21a은 셋업 타임과 홀딩타임을 만족하는 내부클럭(int_clk)에서 입력데이터(D)에 연결된 전원전압 VDD를 데이터 oe00i로 출력한다. 이어 플립플롭 21b은 감지시작신호(startz)의 활성화 시로부터 활성화된 데이터 oe00i를 셋업타임과 홀딩타임을 만족시키는 DLL 폴링클럭(fclk_dll)에서 폴링정보신호(f)로 출력하고, 플립플롭 21c도 동일하게 DLL 라이징클럭(rclk_dll)에 동기된 라이징정보신호(r)를 출력한다. 이어 컬럼선택신호(selB)가 인가되면 종료부(21d)는 출력신호(oe01)를 활성화시킴으로써, 페이즈 감지 동작을 종료되었음을 알려준다.
도 6b는 도 5의 선택부(22)의 내부회로도이다.
도 6b를 참조하면, 선택부(22)는 폴링정보신호(f)를 지연시키기 위한 지연부(22b)와, 폴링정보신호(f)와 라이징정보신호(r)의 활성화시점의 차이만큼을 활성화 펄스폭으로 갖는 제어신호(en)를 출력하는 제어부(22a)와, 제어신호(en)에 응답하여 지연부(22b)의 출력신호(fd)를 출력하는 트랜스퍼게이트(22c)와, 트랜스퍼게이트(22c)의 출력신호를 래치하기 위한 래치(22d)와, 래치(22d)의 출력신호를 반전시켜 클럭선택신호(selB)로 출력하기 위한 인버터(I3)로 구현된다.
제어부(22a)는 폴링정보신호(f)와 라이징정보신호(r)를 입력받아 두 신호의 활성화 시점 차이를 활성화 펄스폭으로 갖는 제어신호(en)를 생성함으로써, 폴링정보신호(f)가 라이징정보신호(r)보다 먼저 활성화된 경우에는 트랜스퍼게이트(22c)와 래치(22d)를 통해 클럭선택신호(selB)가 논리값 '하이'로 출력되도록 하고, 라이징정보신호(r)가 먼저 활성화된 경우에는 클럭선택신호(selB)가 논리값 '로우'로 출력되도록 한다.
도 6c는 도 5의 페이즈 감지구간신호 생성부(23)의 내부 회로도이다.
도 6c를 참조하면, 페이즈 감지구간신호 생성부(23)는 감지시작신호(startz)의 활성화 이후 종료부(21d)의 출력신호(oe01)를 데이터가 갖는 읽기경로에 따른 지연시간 만큼 지연시켜 출력시키기 위한 플립플롭으로 구현된다.
도 7은 도 3의 블록의 동작 파형도로써, 도 3내지 도 6를 참조하여 살펴보도록 한다.
도 7를 참조하면, 크게 두 부분 감지영역과, 동작 구간으로 나뉜다. 감지구간에서는 셀프리프레쉬모드의 탈출 시나 DLL의 구동의 시작 시 주기적 감지동작을 수행하며, 동작구간에서는 액티브신호가 인가되어 반도체 메모리소자의 동작 시작되는 첫번째에서만 감지동작을 수행하고 이후에서는 그 동작을 중지한다.
먼저, DLL 디스에이블신호와 셀프리프레쉬신호의 활성화되는 감지구간을 살펴본다.
감지시작부(10)가 DLL 디스에이블신호(dis_dll)와 셀프리프레쉬신호(sref)의 활성화를 감지하여 감지시작신호(stratz)를 활성화 시킨다.
감지시작신호(startz)가 활성화되면, 페이즈 감지부(20) 내 플립플롭 21a은 셋업 타임과 홀딩타임을 만족하는 내부클럭(int_clk)에서 데이터 oe00i를 활성화시킨다. 이어 플립플롭 21b은 감지시작신호(startz)의 활성화 시로부터 활성화된 데이터 oe00i를 셋업타임과 홀딩타임을 만족시키는 DLL 폴링클럭(fclk_dll)에서 폴링정보신호(f)로 출력하고, 플립플롭 21c도 동일하게 DLL 라이징클럭(rclk_dll)에 동기된 라이징정보신호(r)를 출력한다. 제어부(22a)는 폴링정보신호(f)와 라이징정보신호(r)를 입력받아 두 신호의 활성화 시점 차이를 활성화 펄스폭으로 갖는 제어신호(en)를 생성함으로써, 먼저 활성화된 라이징정보신호(r)에 대응하여 클럭선택신호(selB)를 논리값 '로우'로 출력한다. 이어 컬럼선택신호(selB)가 인가되면 종료부(21d)는 출력신호(oe01)를 활성화시킴으로써, 페이즈 감지구간 신호생성부(23)가 종료부(21d)의 출력신호를 페이즈 감지구간신호(fpvt_det)로 출력되도록 한다.
이어 읽기경로 구현부(30)는 페이즈 감지구간신호(fpvt_det)를 입력받아 이를 데이터가 갖는 읽기경로의 지연(Td)만큼 지연시켜 출력시킨다.
레이턴시 감지부(40)는 감지시작신호(startz)에 응답하여 내부클럭(int_clk)을 분주하여 읽기경로의 지연이 반영된 페이즈 감지구간신호(fpvt_detd)와의 비교를 통해 상기 페이즈 감지에 따른 지연시간을 카스레이턴시(CL)에 반영시킨 레이턴시 정보신호(A, B, C)를 출력한다.
다음으로 액티브신호(ACT)가 인가되어 반도체 메모리 소자가 동작을 시작하는 경우의 첫번째에서만 감지를 수행하고, 이후 동작 구간에서는 감지동작을 수행하지 않는 것을 확인할 수 있다.
도 8은 도 3의 블록의 동작파형도로써, n번재 감지 영역과 n+1번째 감지영역을 도시한다. 각 n번째 및 n+1번째 감지영역에서의 동작은 도 7의 감지영역에서의 동작과 동일하므로 이에 대한 구체적 설명은 생략하도록 한다.
도 8를 참조하면, '문제 2'는 페이즈 감지부(20)에서 내부클럭(int_clk)에 대한 최소의 지연을 갖고 동기되는 DLL 클럭(fclk_dll, rclk_dll)을 감지하여 이를 클럭선택신호(selB)로 출력하는 과정 중 클럭선택신호(selB)가 유효하지 않은 펄스를 갖는 현상이다.
'문제 3'은 읽기경로 구현부(30)에서 페이즈 감지부(20)의 페이즈 감지구간신호(fpvt_det)를 데이터가 갖는 읽기경로의 지연만큼 지연시켜 출력시키는 과정 중 읽기경로 구현부(30)의 출력신호(fpvt_detd)가 감지시작신호(startz)의 유효한 구간(㉠ ∼ ㉡) 내에 존재하지 않아 발생된다.
'문제 4'는 페이즈 감지부(21) 내 종료부(21d)에서 클럭선택신호(selB)를 입력받아 데이터 oe01를 출력하는데, 이 과정 중에 클럭선택신호(selB)가 변하게 되어 잘못된 감지가 결과가 발생되는 점이다.
'문제 5'는 표기된 부분에 굵은 선의 클럭선택신호(selB)는 n+1번째 감지영역에서 감지된 결과인 반면, 레이턴시 정보신호(A, B, C)는 n번째 감지영역에서 감지된 결과로써, 즉 어느 한 시점에 함께 출력되는 클럭선택신호(selB)와 레이턴시 정보신호(A, B, C)가 서로 다른 영역에서 감지된 결과라는 점이다.
끝으로, 도면에는 도시되지 않았으나, 도메인 크로싱 장치의 동작 구간이 셀프리프레쉬 모드 종료 후 또는 DLL의 활성화 초기 시에서만 수행되므로, 이후 계속된 동작과 PVT(Process, Voltage, Temperature)의 변동으로 인해 초기에 설정된 값에 변화가 생겨도 이를 반영할 수 없는 '문제 1'이 발생된다.
다음에서는 상기 '문제 2' 내지 '문제 4'에 대해 구체적 경우를 예로하여 살펴보도록한다.
도 9a는 페이즈 감지부(20) 내 선택부(22)의 각각의 경우에 따른 동작을 나타낸 도면으로써, 도 6b의 회로도를 참조하여 살펴 보도록 한다. 그리고 신호 fd는 도 6b의 지연부(22b)의 출력신호로서, 폴링정보신호(f)가 일정시간 지연된 뒤 활성화되는 신호이다.
각 '경우 1' 내지 '경우 2'는 라이징정보신호(r)가 폴링정보신호(f) 보다 먼저 활성화된 경우로, 정상적인 동작이 수행되어 유효한 클럭선택신호(selB)가 출력된다.
'경우 3' 내지 '경우 4'를 살펴보면, 폴링정보신호(f)가 라이징 정보신호(r)보다 먼저 활성화된 경우이다. 그런데 폴링정보신호(f)와 라이징정보신호(r)의 활성화 시점 차이를 펄스폭으로 갖는 제어신호(en)의 활성화 구간에서 지연부(22b)의 출력신호(fd)가 변하게 되어, 클럭선택신호(selB)가 '경우 4'와 같이 유효하지 않은 펄스를 갖게되는 문제가 발생된다. 즉, '경우 4'가 상기 도 8에서의 '문제 2'에 해당된다.
도 9b는 도 8의 '문제 3'에 대한 구체적 예시도로써, 도 3를 참조하여 살펴보도록 한다.
'경우 1'를 참조하면, 읽기경로 구현부(30)는 페이즈 감지구간신호(fpvt_det)를 데이터가 갖는 지연(Td)만큼 지연시켜 출력하며, 이는 유효한 감지시작신호(startz)의 구간(㉠ ∼ ㉡)에 포함되는 것을 알 수 있다.
한편, '경우 2'에서와 같이 읽기경로 구현부(30)가 페이즈 감지구간신호(fpvt_det)를 지연시키는 과정 중에 감지시작신호(startz)가 비활성화되어 종료되게 되면, 읽기경로의 지연(Td)을 충분히 반영시키지 못하게 된다.
도 9c는 도 8의 '문제 4'에 대한 구체적 예시도로써, 도 6a 및 도 6b를 참조하여 살펴보도록 한다.
종료부(21d)는 클럭선택신호(selB)를 입력받아 폴링정보신호(f)와 라이징정보신호(r) 중 어느한 신호를 선택하여 데이터 oe01로 출력한다. 그런데 도면에 도시된 바와 같이 제어신호(en)의 활성화 구간에서 클럭선택신호(selB)가 변하기 때문에, 이로 인해 종료부(21d)의 출력신호인 데이터 oe01이 안정적이지 못해 감지동작에 문제가 발생된다.
한편, 이러한 종래기술에 따른 도메인 크로싱 장치를 이용하게 되면 상술한 문제들로 DLL 클럭이 동기화되지 못해 출력된 데이터가 외부클럭에 동기되어 출력되지 못하는 문제점이 발생되어 칩의 신뢰성을 떨어 뜨린다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, PVT의 변동 등을 고려하여 안정적으로 도메인 크로싱을 완료하기 위한 도메인 크로싱 장치를 제공한다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따르면, 도메인 크로싱 장치는 내부클럭에 대한 DLL 클럭의 페이즈를 감지하기 위한 페이즈 감지수단; 상기 페이즈 감지수단이 페이즈의 감지를 종료하기 까지 걸린 시간에 읽기 경로가 갖는 지연을 부가하기 위한 읽기 경로 구현수단; 상기 읽기 경로 구현수단의 출력신호에 응답하여 카스레이턴시를 감지하기 위한 레이턴시 감지수단; 상기 페이즈 감지수단의 출력신호가 두번 이상 동일한 결과를 가진 때 상기 레이턴시 감지수단의 출력신호 및 상기 페이즈 감지수단의 출력신호를 출력하기 위한 감지결과 출력부; 및 상기 페이즈 감지수단, 레이턴시 감지수단 및 감지결과 출력부가 구동되도록 하는 감지시작신호를 생성하는 감지시작수단을 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 10은 본 발명에 따른 도메인 크로싱 장치의 블록도이다.
도 10을 참조하면, 도메인 크로싱 장치는 내부클럭(int_clk)에 대한 DLL 클럭(fclk_dll, rclk_dll)의 페이즈를 감지하기 위한 페이즈 감지부(200)와, 페이즈 감지부(200)가 페이즈의 감지를 종료하기 까지 걸린 시간에 읽기 경로가 갖는 지연을 부가하기 위한 읽기 경로 구현부(300)와, 읽기 경로 구현부(300)의 출력신호(fpvt_detd)에 응답하여 카스레이턴시를 감지하기 위한 레이턴시 감지부(400)와, 페이즈 감지부(200)의 출력신호가 두번 이상 동일한 결과를 가질 때 레이턴시 감지부(400)의 출력신호 및 페이즈 감지부(200)의 출력신호를 출력하기 위한 감지결과 출력부(500)와, 페이즈 감지부(200), 레이턴시 감지부(400) 및 감지결과 출력부(500)가 구동되도록 하는 감지시작신호(startz)를 생성하는 감지시작부(100)를 구비한다.
다음으로, 동작을 살펴보면 셀프리프레쉬 신호(sref)와 DLL 디스에이블신호(dis_dll)의 비활성화에 응답하여 감지시작부(100)는 감지시작신호(startz)를 생성한다. 이어 페이즈 감지부(200)는 감지시작신호(startz)에 응답하여 내부클럭(int_clk)으로 부터 최소의 지연을 갖는 DLL 폴링클럭(fclk_dll) 또는 DLL 라이징클럭(rclk_dll)에 대한 정보를 초기 클럭선택신호(selB_ini)로 출력하며, 감지시작신호(startz)의 활성화로 부터 초기 클럭선택신호(selB_ini)를 출력하기 까지의 시간을 펄스폭으로 갖는 페이즈 감지구간신호(fpvt_det)를 출력한다. 이어 읽기경로 구현부(300)는 페이즈 감지구간신호(fpvt_det)를 입력받아 이를 데이터가 갖는 읽기경로의 지연만큼 지연시켜 출력시킨다. 레이턴시 감지부(400)는 감지시작신호(startz)에 응답하여 내부클럭(int_clk)을 분주하여 읽기경로의 지연이 반영된 페이즈 감지구간신호(fpvt_detd)와의 비교를 통해 상기 페이즈 감지에 따른 지연시간을 카스레이턴시신호(CL)에 반영시킨 초기 레이턴시 정보신호(A_ini, B_ini)를 출력한다. 이어 감지결과 출력부(500)는 연속된 감지영역에서의 초기 클럭선택신호가 동일한 결과값을 가지며, 읽기 동작 구간이 아닐 때 최종 클럭선택신호(selB) 및 최종 레이턴시정보신호(A, B, C)를 출력한다.
도 11은 도 10의 감지 시작부(100)의 내부 회로도이다.
도 11를 참조하면, 감지시작부(100)는 파워업신호(pwrup), 셀프리프레쉬신호(sref) 및 DLL 디스에이블신호(dis_dll)에 응답하여 구동신호(en)를 생성하는 구동신호 생성부(120)와, 구동신호(en)에 응답하여 내부클럭(int_clk)을 분주하여 감지 시작신호(startz)의 주기를 조절하는 분주부(140)와, 구동신호(en)를 지연시켜 감지시작신호(startz)의 활성화 구간을 확장시키기 위한 감지구간 확장부(160)와, 분주부(140)의 출력신호와 감지구간 확장부(160)의 출력신호를 감지시작신호(startz)로 출력시키기 위한 신호생성부(180)를 구비한다.
그리고 구동부(120)는 셀프리프레쉬신호(sref)와 DLL 디스에이블신호(dis_dll)를 입력으로 갖는 노어게이트(NR1)와, 노어게이트(NR1)의 출력신호와 파워업신호(pwrup)를 입력으로 갖는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 반전시켜 구동신호(en)로 출력하기 위한 인버터(I4)로 구현된다.
신호생성부(180)는 분주부(140)의 출력신호와 감지구간 확장부(160)의 출력신호를 입력으로 갖는 노어게이트(NR2)와, 노어게이트(NR2)의 출력신호를 지연시켜 감지시작신호(startz)로 출력시키기 위한 인버터(I5, I6)로 구현된다.
참고적으로, 감지구간 확장부(160)는 구동신호(en)를 클럭에 동기시켜 지연시키기 위한 복수의 플립플롭으로 구현되거나, 클럭에 동기시키지 않고 구동신호(en)를 지연시키기 위한 복수의 인버터와 커패시터로 구현될 수 있다.
다음으로 동작을 살펴보면, 구동신호 생성부는(120)는 파워업신호(pwrup)의 활성화 구간에서 셀프리프레쉬신호(sref) 또는 DLL 디스에이블신호(dis_dll)가 활성화되면, 구동신호(en)를 활성화시킨다. 구동신호(en)에 응답하여 분주부(140)는 반전된 내부클럭(int_clk)을 분주하여 감지시작신호(startz)가 일정 주기를 갖고 활성화되도록 하며, 감지구간확장부(160)는 구동신호(en)를 일정시간 지연시켜 감지시작신호(startz)의 활성화 구간이 확장되도록 한다. 출력부(180)는 분주부(140)의 출력신호와 구간확장부(160)의 출력신호를 입력으로 하여 일정한 주기를 갖는 감지시작신호(startz)를 출력한다.
감지시작부(100)는 파워업신호(pwrup)의 활성화 이후에는 셀프리프레쉬 모드와 DLL의 비활성화 영역를 제외한 모든 영역에서 일정한 주기를 갖는 감지시작신호(startz)를 출력함으로써, 도메인 크로싱 동작이 지속적으로 이뤄지도록 한다. 따라서, 본 도메인 크로싱 장치는 소자의 동작이나, PVT 변동에 의한 영향을 지속적으로 감지하여 반영한다.
그러므로 종래의 도메인 크로싱 장치가 감지의 수행을 종료한 후 발생되는 PVT등의 변동을 수용하지 못했던 '문제 1'을 본 발명은 해결한다.
또한, 감지구간 확장부(160)를 통해 종래 '문제 3'과 같이 페이즈 감지구간신호(fpvt_det)를 지연시키는 과정 중에 감지시작신호(startz)가 비활성화되어 종료되게 되어 읽기경로의 지연(Td)을 충분히 반영시키지 못했던 문제점을 해결한다.
도 12는 도 10의 페이즈 감지부(200)의 내부 블록도이다.
도 12를 참조하면, 페이즈 감지부(200)는 감지시작신호(startz)의 활성화 시 내부클럭에 동기시켜 이를 입력받고, 내부클럭에 동기된 신호를 DLL 폴링클럭 및 DLL 라이징 클럭에 동기시켜 출력시키기 위한 감지부(210)와, 감지부(210)의 DLL 폴링클럭 및 DLL 라이징 클럭에 동기된 신호 중 먼저 활성화된 신호를 선택하여 출력시키기 위한 선택부(220)로 구성된 DLL 페이즈 감지부(230)와, 감지시작신호(startz)의 활성화로 부터 DLL 페이즈 감지부(230)가 감지를 종료할 때 까지의 시간을 펄스폭으로 갖는 페이즈 감지구간신호(fpvt_det)를 출력하기 위한 페이즈감지구간 신호 생성부(240)를 구비한다.
다음에서는 각 블록의 내부 회로도를 살펴보도록 한다.
도 13a는 도 12의 감지부(210)의 내부 회로도이다.
도 13a를 참조하면, 감지부(210)는 내부클럭(int_clk)을 지연시키기 위한 마진부(211)와, 감지시작신호(startz)의 활성화 시 내부클럭(int_clk)에 동기되어 데이터 oe00i를 출력시키기 위한 플립플롭 212와, 감지시작신호(startz)의 활성화 시 데이터 oe00i를 DLL 폴링클럭(fclk_dll)에 동기시켜 폴링정보신호(f)로 출력하기 위한 플립플롭 213과, 감지시작신호(startz)의 활성화 시 데이터 oe00i를 DLL 라이징클럭(rclk_dll)에 동기시켜 라이징정보신호(r)로 출력하기 위한 플립플롭 214와, 클럭선택신호 selB_sec에 응답하여 데이터 oe01를 출력하기 위한 종료부(215)를 구비한다.
이를 도 6a와 비교하여 보면, 본 발명의 감지부(210)에서는 마진부(211)를 통해 일정시간 지연시킨 내부클럭(int_clk)을 사용한다는 점과, 종료부(215)에서는 클럭선택신호 selB_sec에 제어받아 데이터 oe01를 출력하는 점 등의 차이를 확인할 수 있다.
이를 통해 얻는 이점을 생각해 보면, 먼저 마진부(211)를 통해 내부클럭(int_clk)을 지연시켜 사용함으로써, 내부클럭(int_clk)과 DLL 클럭(fclk_dll, rclk_dll) 사이의 페이즈 차이가 가장 심한 상황 하에서 감지동작을 수행하도록 하여, 이후 읽기영역에서 내부클럭(int_clk)과 DLL 클럭(fclk_dll, rclk_dll)의 페이즈 차이가 변화하여도 안정적으로 감지되도록 한다.
그리고 종료부(215)에서 감지시작신호(startz)의 활성화 구간에서 일정한 값을 유지하는 클럭선택신호 selB_sec를 입력받아 데이터 oe01를 출력하므로, 종래 '문제 4'와 같이 클럭선택신호 selB가 데이터를 출력하는 중간에 변하기 때문에 유효하지 않은 펄스가 발생되던 문제가 해결된다.
도 13b는 도 12의 선택부(220)의 내부 회로도이다.
도 13b를 참조하면, 선택부(220)는 라이징정보신호(r)의 비활성화에 응답하여 폴링정보신호(f)를 출력하기 위한 트랜스퍼게이트(222)와, 파워업신호(pwrup)의 활성화에 응답하여 트랜스퍼 게이트(222)의 출력신호를 래치하여 출력하기 위한 래치(224)와, 래치(224)의 출력신호를 반전시키기 위한 인버터(I7)로 구성된 출력부(225)와, 감지시작신호(startz)를 반전시키기 위한 인버터(I8)와, 인버터(I8)의 출력신호를 제어신호로 하여 출력부(225)의 출력신호를 전달하기 위한 트랜스퍼게이트(226)와, 파워업신호(pwrup)의 활성화 동안 트랜스퍼 게이트(226)의 출력신호를 래치하여 출력하기 위한 래치(228)와, 래치(228)의 출력신호를 반전시켜 클럭선택신호 selB_ini로 출력하기 위한 인버터(I9)로 구성된 출력부(229)를 구비한다.
이를 도 6b와 비교하여 보면, 종래의 선택부(22)에서는 폴링정보신호(f)와 라이징정보신호(r)의 활성화 시점 차이를 펄스폭으로 갖는 제어신호(en)를 생성하고, 제어신호(en)의 활성화 구간에서의 폴링정보신호(f)를 반전시켜 클럭선택신호(selB)로 출력했다. 반면, 본 선택부(220)에서는 제어신호(en)를 생성하지 않고 라이징정보신호(r)의 비활성화 구간에서 폴링정보신호(f)를 출력시키고, 이를 다시 감지시작신호(startz)의 비활성화 구간 동안에서 출력시킨다. 따라서, 종래 제어신호(en)의 활성화 구간에서 지연된 폴링정보신호(fd)가 변화되어 유효하지 않은 클럭선택신호(selB)가 출력되었던 '문제 2'가 해결된다.
도 13c는 도 12의 페이즈 감지구간신호 생성부(240)의 내부 회로도이다.
도 13c를 참조하면, 페이즈 감지구간신호 생성부(240)는 감지시작신호(startz)의 활성화 이후 종료부(215)의 출력신호의 활성화까지를 펄스폭으로 가져, 내부클럭에 비해 DLL 클럭의 앞선 정도에 대한 정보를 갖는 페이즈 감지구간신호(fpvt_det)를 출력하는 플립플롭으로 구현된다.
다음으로 도 12 내지 도 13c를 참조하여 페이즈 감지부(200)의 동작을 살펴보도록 한다.
먼저, 감지시작신호(startz)가 활성화되면, 감지부(210)는 내부클럭(int_clk)에 동기된 데이터(oe00i)를 생성하고, 이 데이터(oe00i)를 다시 DLL 폴링클럭(fclk_dll)과 DLL 라이징클럭(rclk_dll)에 동기시켜 폴링정보신호(f)와 라이징정보신호(r)로 출력한다. 이어 선택부(220)는 폴링정보신호(f)와 라이징정보신호(r) 중 먼저 활성화된 신호를 선택함으로써, 내부클럭(int_clk)으로 부터 최소의 지연을 갖는 DLL 클럭에 대한 정보를 클럭선택신호 selB_ini로 출력한다. 그리고 종료부(215)는 컬럼선택신호 selB_sec에 응답하여 데이터 oe01의 활성화시킴으로써, 페이즈 감지동작을 종료한다. 이어 페이즈 감지구간신호생성부(240)는 감지시작신호(startz)로 부터 데이터 oe01의 활성화시점 까지를 펄스폭으로 갖는 페이즈 감지구간신호(fpvt_det)를 출력한다.
도 14는 도 10의 레이턴시 감지부(400)의 내부 회로도이다.
도 14를 참조하면, 레이턴시 감지부(400)는 감지시작신호(startz)의 활성화 시 내부클럭(int_clk)에 동기되어 일정량 지연을 갖는 복수의 지연신호(m0, m1)를 생성하기 위한 지연신호 생성부(420)와, 읽기경로 구현부(300)의 출력신호(fpvt_detd)를 지연시켜 출력시키기 위한 지연부(440)와, 지연부(440)의 출력신호(en)와 복수의 지연신호(mo, m1)를 통해 내부클럭 보다 DLL 클럭의 앞선 정도를 감지하여 이를 레이턴시 조절신호(D1, D2, D3)로 출력하기 위한 지연감지부(460)와, 레이턴시 조절신호(D1, D2, D3)를 통해 카스레이턴시신호(CL)에 대응하며 실제 데이터 출력 시 사용될 초기 레이턴시 정보신호(A_ini, B_ini)를 출력하기 위한 레이턴시 선택부(480)를 구비한다.
그리고 지연신호 생성부(420)는 감지시작신호(startz)의 활성화 시 내부클럭(int_clk)에 동기되어 입력 데이터(D)를 출력시키기 위한 복수의 플립플롭(422, 424, 426, 428)으로 구현된다.
다음으로 동작을 살펴보면, 먼저 감지시작신호(startz)가 활성화되면, 지연신호 생성부(420) 내 각각의 플립플롭(422, 424, 426, 428)은 내부클럭(int_clk)에 동기시켜 입력데이터(D)를 출력시키므로써, 내부클럭(int_clk)에 동기되어 일정지연을 갖는 복수의 지연신호(m0, m1)를 생성한다. 또한, 지연부(440)는 입력된 읽기경로구현부(300)의 출력신호(fpvt_detd)를 일정시간 지연시켜 출력한다. 이어 지연감지부(460)는 복수의 지연신호(m0, m1)에 대해 지연부 출력신호(en)가 입력되는 시점을 통해 내부클럭(int_clk)보다 앞선 DLL 클럭의 수를 감지하며, 이를 레이턴시 조절신호(D1, D2, D3)로 출력한다. 레이턴시 선택부(480)는 카스레이턴시신호(CL)에 레이턴시 조절신호(D1, D2, D3)를 반영하여 실제 데이터의 출력 시 사용될 레이턴시를 결정하여 이를 초기 레이턴시정보신호(A_ini, B_ini)로 출력한다.
도 15a는 도 14의 지연감지부(460)의 내부 회로도이다.
도 15a를 참조하면, 지연감지부(460)는 지연부(440)의 출력신호(en)를 활성화 신호로 하여 지연신호 mo와 지연신호 m1를 각각 전달하기 위한 트랜스퍼게이트 (462, 464)와, 트랜스퍼게이트(462, 464)의 출력신호를 각각 래치하여 출력시키기 위한 래치(466, 468)와, 래치(466)의 출력신호를 반전시키기 위한 인버터(I10)와, 래치(468)와 인버터(I10)의 출력신호를 입력으로 하는 낸드게이트(ND2)와, 낸드게이트(ND2)의 출려신호를 반전시켜 레이턴시 조절신호 D2로 출력하기 위한 인버터(I11)와, 래치(468)의 출력신호를 반전시키기 위한 인버터(I12)와, 인버터 (I10, I12)의 각각의 출력신호를 입력으로 갖는 낸드게이트(ND3)와, 낸드게이트(ND3)의 출력신호를 반전시켜 레이턴시 조절신호 D1으로 출력하기 위한 인버터(I13)와, 래치(468)의 출력신호를 반전시키기 위한 인버터(I14)와, 인버터(I10, I14)의 각 출력신호를 입력으로 하여 레이턴시 조절신호 D3을 출력하기 위한 노어게이트(NR3)로 구현된다.
도 15b는 도 14의 레이턴시 선택부(480)의 내부 회로도로써, 사용되는 신호 CL4, CL6789A, CL5는 상기 도 13에서의 레이턴시신호(CL)들 이다.
레이턴시 선택부(480)는 레이턴시 조절신호(D1, D2, D3)를 통해 카스레이턴시신호(CL)를 조절하여 초기 레이턴시정보신호(A_ini, B_ini)를 출력한다
도 16은 도 10의 감지결과 출력부(500)의 내부 블록도이다.
도 16를 참조하면, 감지결과 출력부(500)는 감지시작신호(startz)가 논리값 '하이'를 갖을 때 페이즈 감지부(400)의 클럭선택신호 selB_ini를 클럭선택신호 selB_sec로 출력하고, 감지시작신호가 논리값 '로우'를 갖을 때 이전 감지시작신호(startz)의 활성화 구간동안에서 감지된 클럭선택신호 selB_sec를 홀딩하여 클럭선택신호 selB_thir로 출력하기 위한 홀딩부(520)와, 감지시작신호(startz)의 활성화 시 클럭선택신호 selB_ini와 클럭 선택신호 selB_thir를 비교하기 위한 비교부(540)와, 비교부(540)의 출력신호(det2) 및 읽기활성화 신호(rd_en)에 응답하여 최종 클럭선택신호(selB)와 최종 레이턴시 정보신호(A, B, C)를 출력하기 위한 출력부(560)를 구비한다.
그리고 읽기활성화신호(rd_en)는 데이터 출력신호(rstDout)와 출력활성화신호(oe00)를 입력으로 갖는 노어게이트(NR4)의 출력신호이다. 데이터 출력신호(rstDout)는 읽기동작 수행시 비활성화되었다가 그외 영역에서는 활성화되며, 출력활성화신호(oe00)는 읽기 데이터의 출력시 비활성화되어 사용되는 신호이다. 따라서, 읽기활성화신호(rd_en)는 읽기 동작의 수행에 의해서 데이터가 출력되는 동안에는 비활성화된다.
또한, 출력부(560)는 각각 초기 레이턴시 정보신호(A_ini, B_ini)와 클럭선택신호 selB_thir를 입력으로 하며 비교부(540)의 출력신호(det2)와 읽기활성화 신호(rd_en)를 활성화 신호로 갖는 복수의 플립플롭(562, 564, 566)과, 각각의 플립플롭(562, 564, 566) 출력신호를 반전시켜 최종 레이턴시 정보신호 A, B와 최종 클럭선택신호(selB)로 출력하기 위한 인버터(I15, I17, I18)와, 각 플립플롭(562, 564)의 출력신호를 입력으로 하여 최종 레이턴시 정보신호 C로 출력하기 위한 낸드게이트(ND4)로 구현된다.
다음으로 동작을 살펴보면, 홀딩부(520)는 n번째 감지영역에서 감지된 초기 클럭선택신호(selB_ini)를 감지시작신호(startz)가 논리값 '하이'를 갖는 구간에서 클럭선택신호 selB_sec로 출력하고, 이어 다음 감지시작신호(startz)가 논리값 '로우'를 갖는 n+1번째 감지 영역에서 이전 클럭선택신호 selB_sec를 클럭선택신호 selB_thir로 출력한다. 이어 비교부(540)는 감지시작신호(startz)의 활성화 동안 n+1번째 감지영역의 결과신호인 클럭선택신호 selB_ini와 n번째 감지영역의 결과신호인 selB_thir를 비교하여 동일한 결과를 갖을 때, 출력신호(det2)를 활성화시킨다. 이어 출력부(560)는 비교부(540)의 출력신호(det2)와 읽기활성화신호(rd_en)가 모두 활성화된 경우에 한하여 클럭선택신호 selB_thir및 초기 레이턴시정보신호(A_ini, B_ini)를 최종 클럭선택신호(selB) 및 최종 레이턴시정보신호(A, B, C)로 출력한다.
따라서, 감지결과 출력부(500)는 연속된 감지영역의 결과에서 동일한 클럭선택신호가 출력되어, 감지결과가 보장되는 경우에 한해서만 최종 클럭선택신호(selB)와 최종 레이턴시정보신호(A, B, C)를 출력한다.
또한, 출력부(560)는 본 발명에 따른 도메인 크로싱 장치의 지속적인 도메인 크로싱을 위한 감지동작에 의한 결과를, 읽기동작에 의해 클럭에 동기된 데이터가 출력되는 과정 중에는 반영되지 않도록한다. 이는 읽기동작 중 감지 결과값이 적용되어 발생될 수 있는 오동작을 방지하기 위한 것으로, 읽기활성화신호(rd_en)에 응답하여 감지된 결과값이 출력되도록 한다. 보류된 감지결과값은 읽기동작이 완료되면 출력되도록 하여 다음 읽기동작을 준비한다.
그리고 비교부(540)의 출력신호(det2)와 읽기활성화신호(rd_en)를 공동의 활성화신호(en0, en1)로 하여 최종 클럭선택신호(selB) 및 최종 레이턴시 정보신호(A, B, C)를 출력하므로, 종래의 '문제 5'와 같이 서로 다른 영역에서 감지된 클럭선택신호(selB)와 레이턴시 정보신호(A, B, C)가 출력되는 현상이 발생하지 않는다.
도 17a는 도 16의 홀딩부(520)의 내부 회로도이다.
도 17a를 참조하면, 홀딩부(520)는 감지시작신호(startz)가 논리값 '하이'에 응답하여 입력된 클럭선택신호 selB_ini를 전달하기 위한 트랜스퍼게이트(522)와, 파워업신호(pwrup)가 논리값 '하이'를 갖는 동안 트랜스퍼 게이트(522)의 출력신호를 래치하여 출력하기 위한 래치(524)와, 래치(524)의 출력신호를 반전시켜 클럭선택신호 selB_sec로 출력하기 위한 인터버(I19)와, 감지시작신호(startz)가 논리값 '로우'에 응답하여 클럭선택신호 selB_sec를 전달하기 위한 트랜스퍼 게이트(526)와, 파워업신호(pwrup)가 논리값 '하이'를 갖는 동안 트랜스퍼 게이트(526)의 출력신호를 래치하기 위한 래치(528)와, 래치(528)의 출력신호를 반전시켜 클럭선택신호 selB_thir로 출력하기 위한 인버터(I20)로 구현된다.
다음으로 동작을 살펴보면, 1번째 감지영역에서 감지된 클럭선택신호 selB_ini는 감지시작신호(startz)의 논리값 '하이'에서, 즉 1번째 감지 동작의 종료 후에 트랜스퍼게이트(522)와 래치(524)를 통해 클럭선택신호 selB_sec로 출력된다. 이어 다음 감지시작신호(startz)가 논리값 '로우'를 갖는 2번째 감지영역에서 이전 클럭선택신호 selB_sec가 트랜스퍼게이트(526)와 래치(528)를 통해 클럭선택신호 selB_thir로 출력된다.
도 17b는 도 16의 출력부(560) 내 플립플롭의 회로도로써, 모두 동일한 회로적 구현을 가지므로 플립플롭 562만을 예로써 보도록 한다. 따라서, 그 입력신호에 상관없이 플립플롭을 기준으로 입력데이터는 D로, 활성화 신호는 en0 및 en1로, 초기화 신호는 rstz로, 끝으로 출력데이터는 Q로 표현하도록 한다.
도 17b를 참조하면, 플립플롭(562)은 활성화신호 en0에 응답하여 입력데이터 D를 전달하기 위한 트랜스퍼 게이트(562a)와, 초기화 신호(rstz)의 활성화 구간에서 트랜스퍼 게이트(562a)의 출력신호를 래치하여 출력하기 위한 래치(562b)와, 래치(562b)의 출력신호를 반전시켜 출력시키기 위한 인버터(I21)와, 활성화 신호 eo1에 응답하여 인버터(I21)의 출력신호를 전달하기 위한 트랜스퍼게이트(562c)와, 초기화신호(rstz)의 활성화 구간에서 트랜스퍼 게이트(562c)의 출력신호를 래치하여 출력데이터 Q로 출력하기 위한 래치(562d)로 구현된다.
플립플롭(562)은 초기화 신호(rstz)의 활성화 구간에서 활성화 신호 en0 및 en1이 모두 활성화된 경우에 한하여 입력된 데이터 D를 출력데이터 Q로 출력한다.
도 18는 도 10의 블록의 동작 파형도로써, 도 10 내지 도 17b를 참조하여 살펴보도록 한다.
다음으로, 동작을 살펴보면 셀프리프레쉬 신호(sref)와 DLL 디스에이블신호(dis_dll)의 비활성화에 응답하여 감지시작부(100)는 감지시작신호(startz)를 생성하며, 이는 n번째 감지영역이다.
이어 감지시작신호(startz)에 응답하여 페이즈 감지부(200) 내 감지부(210)는 내부클럭(int_clk)에 동기된 데이터(oe00i)를 생성하고, 이 데이터(oe00i)를 다시 DLL 폴링클럭(fclk_dll)과 DLL 라이징클럭(rclk_dll)에 동기시켜 폴링정보신호(f)와 라이징정보신호(r)로 출력한다. 이어 선택부(220)는 폴링정보신호(f)와 라이징정보신호(r) 중 먼저 활성화된 신호를 선택함으로써, 내부클럭(int_clk)으로 부터 최소의 지연을 갖는 DLL 클럭에 대한 정보를 클럭선택신호 selB_ini로 출력한다. 그리고 종료부(215)는 컬럼선택신호 selB_sec에 응답하여 데이터 oe01의 활성화시킴으로써, 페이즈 감지동작을 종료한다. 이어 페이즈 감지구간신호생성부(240)는 감지시작신호(startz)로 부터 데이터 oe01의 활성화시점 까지를 펄스폭으로 갖는 페이즈 감지구간신호(fpvt_det)를 출력한다.
이어 읽기경로 구현부(300)는 페이즈 감지구간신호(fpvt_det)를 입력받아 이를 데이터가 갖는 읽기경로의 지연만큼 지연시켜 출력시킨다.
레이턴시 감지부(400)는 감지시작신호(startz)에 응답하여 내부클럭(int_clk)을 분주하여 읽기경로의 지연이 반영된 페이즈 감지구간신호(fpvt_detd)와의 비교를 통해 상기 페이즈 감지에 따른 지연시간을 카스레이턴시신호(CL)에 반영시킨 초기 레이턴시 정보신호(A_ini, B_ini)를 출력한다.
이어 감지시작신호(startz)가 비활성화되면, 홀딩부(520)는 n번째 감지영역에서 감지된 초기 클럭선택신호(selB_ini)를 클럭선택신호 selB_sec으로 출력하며, 비교부(540)는 n-1번째 감지영역에서 감지된 클럭선택신호 selB_thir와 n번째 감지영역에서 감지된 클럭선택신호 selB_ini를 비교하여 출력신호를 활성화시킨다. 따라서, 출력부(560)는 비교부(540)의 출력신호(det2)에 응답하여 n번째 감지영역에서 감지된 클럭선택신호 selB_thir및 초기 레이턴시정보신호(A_ini, B_ini)를 최종 클럭선택신호(selB) 및 최종 레이턴시정보신호(A, B, C)로 출력한다.
다음 n+1번째 감지영역에서도 동일한 과정으로 도메인 크로싱을 수행한다.
도 19는 도 10의 블록의 동작 파형도로써, 감지영역 중간에 읽기 동작이 수행되는 경우에 따른 도면이다.
이를 도 18의 타이밍도와 비교하여 보면 동일한 과정을 통해 도메인 크로싱을 위한 감지동작을 수행하므로, 이에 대해서는 생략한다.
한편, n번째 감지영역 과정 중에 읽기커맨드(Read)가 인가되므로, n번째 감지영역에 의한 결과값이 다음 감지시작신호(startz)의 비활성화 구간에서 출력되지 않는다. 이후 읽기동작이 종료되어 최종 클럭선택신호(selB)와 최종 레이턴시정보신호(A, B, C)가 출력되는 것을 확인할 수 있다.
참고적으로, A구간은 읽기동작에 의해서 최종 클럭선택신호(selB)와 최종 레이턴시 정보신호(A, B, C)가 출력되지 못하는 영역을 의미한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 PVT의 변동 등을 고려하여 안정적으로 도메인 크로싱을 완료한다.
도 1은 반도체 메모리소자에 있어서의 도메인 크로싱 개념도.
도 2a 내지 도 2b는 도메인 크로싱 방법에 따른 타이밍도.
도 2a는 싱글클럭 도메인 크로싱의 개념에 따른 타이밍도.
도 2b는 다중클럭 도메인 크로싱의 개념에 따른 타이밍도.
도 2c는 페이즈감지 도메인 크로싱의 개념에 따른 타이밍도.
도 3은 종래기술에 따른 도메인 크로싱 장치의 블록도.
도 4는 도 3의 감지시작부의 내부 회로도.
도 5는 도 3의 페이즈 감지부의 내부 블록도.
도 6a 내지 도 6c는 도 5의 페이즈 감지부 내 블록의 내부 회로도.
도 7은 도 3의 블록의 동작 파형도.
도 8은 도 3의 블록의 동작파형도로써, 문제가 발생되는 경우를 도시한 도면.
도 9a 내지 도 9c는 도 8의 문제점 2 내지 4에 대한 구체적 예시도.
도 10은 본 발명에 따른 도메인 크로싱 장치의 블록도.
도 11은 도 10의 감지 시작부의 내부 회로도.
도 12는 도 10의 페이즈 감지부의 내부 블록도.
도 13a 내지 도 13c는 도 12의 페이즈 감지부 내 블록의 내부 회로도.
도 14는 도 10의 레이턴시 감지부의 내부 회로도.
도 15a는 도 14의 지연감지부의 내부 회로도.
도 15b는 도 14의 레이턴시 선택부의 내부 회로도.
도 16은 도 10의 감지결과 출력부의 내부 블록도.
도 17a는 도 16의 홀딩부의 내부 회로도.
도 17b는 도 16의 출력부 내 플립플롭의 회로도.
도 18 및 도 19는 도 10의 블록의 동작 파형도.
* 도면의 주요 부분에 대한 설명
500 : 감지결과 출력부

Claims (21)

  1. 내부클럭에 대한 DLL 클럭의 페이즈를 감지하기 위한 페이즈 감지수단;
    상기 페이즈 감지수단이 페이즈의 감지를 종료하기 까지 걸린 시간에 읽기 경로가 갖는 지연을 부가하기 위한 읽기 경로 구현수단;
    상기 읽기 경로 구현수단의 출력신호에 응답하여 카스레이턴시를 감지하기 위한 레이턴시 감지수단;
    상기 페이즈 감지수단의 출력신호가 두번 이상 동일한 결과를 가진 때 상기 레이턴시 감지수단의 출력신호 및 상기 페이즈 감지수단의 출력신호를 출력하기 위한 감지결과 출력수단; 및
    상기 페이즈 감지수단, 레이턴시 감지수단 및 감지결과 출력수단이 구동되도록 하는 감지시작신호를 생성하는 감지시작수단
    를 구비하는 도메인 크로싱 장치.
  2. 제1항에 있어서,
    상기 감지시작수단은,
    파워업신호 활성화 후, 셀프리프레쉬 동작 수행 후 또는 DLL 디스에이블 이후 주기적으로 감지하도록 하는 감지 시작신호를 생성하는 것을 특징으로 하는 도메인 크로싱 장치.
  3. 제2항에 있어서,
    상기 감지시작수단은,
    파워업신호, 셀프리프레쉬신호 및 DLL 디스에이블신호에 응답하여 구동신호를 생성하는 구동신호 생성부와, 상기 구동신호에 응답하여 내부클럭을 분주하여 상기 감지 시작신호의 주기를 조절하는 분주부와, 상기 구동신호를 지연시킴으로써 상기 감지시작신호의 구간을 확장시키기 위한 감지구간 확장부와, 상기 분주부의 출력신호와 상기 감지구간 확장부의 출력신호를 상기 감지시작신호로 출력시키기 위한 신호생성부를 구비하는 도메인 크로싱 장치.
  4. 제3항에 있어서,
    상기 구동신호 생성부는 상기 셀프리프레쉬신호 및 상기 DLL 디스에이블신호를 입력으로 갖는 제1노어게이트와, 상기 제1노어게이트의 출력신호와 상기 파워업신호를 입력으로 갖는 제1낸드게이트와, 상기 제1낸드게이트의 출력신호를 반전시켜 상기 구동신호로 출력시키기 위한 인버터를 구비하는 것을 특징으로 하는 도메인 크로싱 장치.
  5. 제3항 또는 제4항에 있어서,
    상기 신호생성부는 상기 분주부의 출력신호와 상기 감지구간 확장부의 출력신호를 입력으로 갖는 제2 노어게이트와, 상기 제2 노어게이트의 출력신호를 지연시켜 상기 감지시작신호로 출력시키기 위한 인버터 체인으로 구성된 것을 특징으로 하는 도메인 크로싱 장치.
  6. 제3항 또는 제4항에 있어서,
    상기 감지구간 확장부는 상기 구동신호를 지연시키기 위한 다수개의 플립플롭으로 구현되거나, 클럭에 동기되지 않는 지연소자로 구현되는 것을 특징으로 하는 도메인 크로싱 장치.
  7. 제1항에 있어서,
    페이즈 감지수단은,
    상기 감지시작신호의 활성화 시 상기 내부클럭으로 부터 DLL 클럭의 페이즈를 감지하여 최소의 지연을 갖는 DLL 폴링클럭 또는 DLL 라이징 클럭을 선택하여 출력하기 위한 DLL 페이즈 감지부와, 상기 감지시작신호의 활성화로 부터 상기 DLL 페이즈 감지부가 감지를 종료할 때 까지의 시간을 펄스폭으로 갖는 페이즈감지 구간신호를 출력하기 위한 페이즈감지구간 신호 생성부
    를 구비하는 도메인 크로싱 장치.
  8. 제7항에 있어서,
    상기 DLL 페이즈 감지부는 상기 감지시작신호의 활성화 시 상기 내부클럭에 동기된 제1활성화신호를 DLL 폴링클럭 및 DLL 라이징 클럭에 동기시켜 출력시키기 위한 감지부와, 상기 감지부의 DLL 폴링클럭 및 DLL 라이징 클럭에 동기된 신호 중 먼저 활성화된 신호를 선택하여 출력시키기 위한 제1선택부를 구비하는 도메인 크로싱 장치.
  9. 제8항에 있어서,
    상기 감지부는 내부클럭을 지연시키기 위한 마진부와, 상기 감지시작신호의 활성화 시 상기 마진부의 출력신호에 동기시켜 출력신호를 활성화 시키기 위한 제1 플립플롭과, 상기 감지시작신호의 활성화 시 상기 제1 플립플롭 신호를 상기 DLL 폴링클럭에 동기시켜 출력시키기 위한 제2 플립플롭과, 상기 감지시작신호의 활성화 시 상기 제1 플립플롭 신호를 상기 DLL 라이징클럭에 동기시켜 출력시키기 위한 제3 플립플롭과, 제2클럭선택신호에 응답하여 상기 제2 플립플롭와 상기 제3 플립플롭의 출력신호 중 선택하여 출력하기 위한 종료부를 구비하는 것을 특징으로 하는 도메인 크로싱 장치.
  10. 제9항에 있어서,
    상기 선택부는,
    상기 감지시작신호 및 상기 파워업신호의 활성화 시 상기 제2 플립플롭의 출력신호를 전달하기 위한 제1 출력부와, 상기 제1 출력부의 신호를 상기 파워업신호의 활성화 시 상기 제3 플롭플롭의 출력신호에 응답하여 상기 제1 클럭선택신호로 출력시키기 위한 제2 출력부를 구비하는 것을 특징으로 하는 도메인 크로싱 장치.
  11. 제10항에 있어서,
    상기 선택부는,
    상기 감지시작신호의 활성화 시 상기 제2플립플롭의 출력신호를 전달하기 위한 제1 트랜스퍼게이트와, 상기 파워업신호를 활성화 신호로 하여 상기 제1 트랜스퍼 게이트의 출력신호를 래치하여 출력하기 위한 제1 래치부와, 제1 래치부의 출력신호를 반전시키기 위한 제1 인버터를 구비하는 제1 출력부와,
    상기 제3 플립플롭의 출력신호를 활성화 신호로 하여 상기 제1 인버터의 출력신호를 전달하기 위한 제2 트랜스퍼 게이트와, 상기 파워업신호를 활성화 신호로 하여 상기 제2 트랜스퍼 게이트의 출력신호를 래치하여 출력하기 위한 제2 래치부와, 제2 래치부의 출력신호를 반전시키기 위한 제2 인버터를 구비하는 제2 출력부로 구현되는 것을 특징으로 하는 도메인 크로싱 장치.
  12. 제7항에 있어서,
    상기 페이즈 감지 구간신호 생성부는
    상기 감지시작신호의 활성화 시 상기 DLL 페이즈 감지부의 출력신호를 DLL 라이징 클럭에 동기켜 상기 페이즈 감지 구간신호를 출력시키는 것을 특징으로 하는 도메인 크로싱 장치.
  13. 제12항에 있어서,
    상기 페이즈 감지 구간신호 생성부는 상기 감지시작신호를 리셋신호로 갖고, 상기 DLL 페이즈 감지부의 출력신호를 데이터 입력으로, DLL 라이징클럭을 클럭입력으로 하여 상기 페이즈 감지 구간신호를 출력시키기 위한 제1 플립플롭으로 구현되는 것을 특징으로 하는 도메인 크로싱 장치.
  14. 제1항에 있어서,
    레이턴시 감지수단은,
    상기 감지시작신호의 활성화 시 내부클럭에 동기되어 일정량 지연을 갖는 복수의 지연신호를 생성하기 위한 지연신호 생성부와, 상기 읽기경로 구현부의 출력신호를 지연시켜 출력시키기 위한 지연부와, 상기 지연부의 출력신호와 상기 복수의 지연신호를 통해 데이터가 출력되기까지 갖는 지연을 감지하여 이를 레이턴시 조절신호로 생성하는 지연감지부와, 상기 레이턴시 조절신호를 통해 상기 카스레이턴시신호에 대응하는 초기 레이턴시 정보신호를 출력하기 위한 레이턴시 선택부를 구비하는 것을 특징으로 하는 도메인 크로싱 장치.
  15. 제14항에 있어서,
    상기 지연신호 생성부는 내부클럭에 동기시켜 출력신호를 활성화 시키기 위한 제1 플립플롭과, 상기 감지시작신호의 활성화 시 상기 제1 플립플롭의 출력신호를 내부클럭에 동기시켜 출력하기 위한 제2 플립플롭과, 상기 제2 플립플롭의 출력신호를 내부클럭에 동기시켜 제1지연신호로 출력하기 위한 제3 플립플롭과, 상기 제3 플립플롭의 출력신호를 내부클럭에 동기시켜 제2지연신호로 출력하기 위한 제4 플립플롭을 구비하고,
    상기 제1, 제2, 제3 및 제4플립플롭은 상기 감지시작신호의 활성화에 응답하여 구동하는 것을 특징으로 하는 도메인 크로싱 장치.
  16. 제15항에 있어서,
    상기 지연감지부는 상기 지연부의 출력신호를 활성화 신호로 하여 상기 제1지연신호와 상기 제2 지연신호를 전달하기 위한 제1트랜스퍼게이트 및 제2트랜스퍼게이트와, 상기 제1트랜스퍼게이트 및 상기 제2 트랜스퍼게이트의 출력신호를 각각 래치하여 출력시키기 위한 제1래치부 및 제2 래치부와, 상기 제1 래치부의 출력신호를 반전시키기 위한 제1인버터와, 상기 제1래치부와 제1 인버터의 출력신호를 입력으로 하는 제1 낸드게이트와, 상기 제1 낸드게이트의 출려신호를 반전시켜 제1 레이턴시 조절신호로 출력하기 위한 제3인버터와, 상기 제1래치부의 출력신호를 반전시키기 위한 제2 인버터와, 상기 제2인버터 및 제1 인버터의 출력신호를 입력으로 갖는 제2낸드게이트와, 상기 제2 낸드게이트의 출력신호를 반전시켜 상기 제2 레이턴시 조절신호로 출력하기 위한 제4인버터와, 상기 제2 인버터 및 제1 인터버의 출력신호를 입력으로 하여 제3 레이턴시 조절신호를 출력하기 위한 노어게이트로 구현되는 것을 특징으로 하는 도메인 크로싱 장치.
  17. 제1항에 있어서,
    상기 감지결과 출력수단은,
    상기 감지시작신호의 활성화 구간동안의 상기 페이즈 감지수단의 출력결과와 이전 감지시작신호의 활성화 구간동안에서 상기 페이즈 감지수단의 출력결과를 홀딩하여 출력하기 위한 홀딩부와, 상기 감지시작신호의 활성화 시 상기 제2 클럭선택신호와 상기 제3 클럭 선택신호를 비교하기 위한 비교부와, 상기 비교부의 출력신호 및 읽기활성화 신호에 응답하여 최종 클럭선택신호와 최종 레이턴시 정보신호를 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 도메인 크로싱 장치.
  18. 제17항에 있어서,
    상기 홀딩부는 상기 감지시작신호의 활성화에 응답하여 입력된 상기 페이즈 감지수단의 출력신호를 제2 클럭선택신호로 출력하기 위한 제1 홀딩부와, 상기 감지시작신호의 활성화에 응답하여 상기 제2 클럭선택신호는 제3 클럭선택신호로 출력하기 위한 제2 홀딩부를 구비하는 것을 특징으로 하는 도메인 크로싱 장치.
  19. 제17항에 있어서,
    상기 홀딩부는,
    상기 감지시작신호를 활성화 신호로 하여 상기 페이즈 감지수단의 출력신호를 전달하기 위한 제1 트랜스퍼게이트와, 상기 파워업신호의 활성화에 응답하여 상기 제1 트랜스퍼 게이트의 출력신호를 래치하기 위한 제1 래치부와, 상기 제1 래치부의 출력신호를 반전시켜 상기 제2 클럭선택신호로 출력하기 위한 제1 인버터로 구현되는 제1 홀딩부와,
    상기 감지시작신호를 활성화 신호로 하여 상기 페이즈 감지수단의 출력신호를 전달하기 위한 제2 트랜스퍼게이트와, 상기 파워업신호의 활성화에 응답하여 상기 제2 트랜스퍼 게이트의 출력신호를 래치하기 위한 제2 래치부와, 상기 제2 래치부의 출력신호를 반전시켜 상기 제3 클럭선택신호로 출력하기 위한 제2 인버터로 구현되는 제2 홀딩부
    를 구비하는 것을 특징으로 하는 도메인 크로싱 장치.
  20. 제17항에 있어서,
    상기 출력부는 상기 파워업신호를 리셋입력, 상기 비교부의 출력신호를 제1 활성화입력으로, 상기 읽기활성화 신호를 제2 활성화입력을 공통된 입력으로 갖는 제1 플립플롭, 제2 플립플롭, 제3 플립플롭과, 상기 제1 플립플롭의 출력신호를 반전시켜 제1 최종 레이턴시 정보신호로 출력하기 위한 제1인버터와, 상기 제1 플립플롭 및 상기 제2 플립플롭의 출력신호를 입력으로 갖는 낸드게이트와, 상기 낸드게이트의 출력신호를 반전시켜 제2 최종 레이턴시 정보신호를 출력하기 위한 제2 인버터와, 상기 제2 플립플롭의 출력신호를 반전시켜 제3 최종 레이턴시 정보신호로 출력하기 위한 제3 인버터와, 상기 제3 플립플롭의 출력신호를 반전시켜 최종 클럭선택신호로 출력하기 위한 제4 인버터를 구비하고, 상기 제1 플립플롭은 상기 제1 레이턴시 정보신호를 데이터 입력으로, 상기 제2 플립플롭은 상기 제2 레이턴시 정보신호를 데이터 입력으로, 상기 제3 플립플롭은 상기 제3 클럭선택신호를 데이터 입력으로 갖는 것을 특징으로 하는 도메인 크로싱 장치.
  21. 제20항에 있어서,
    상기 제1 플립폴롭, 제2 플립플롭 및 제3 플립플롭은,
    상기 제1 활성화입력에 응답하여 상기 데이터 입력으로 전달하기 위한 제1 트랜스퍼 게이트와, 상기 리셋입력에 응답하여 상기 제1 트랜스퍼 게이트의 출력신호를 래치하기 위한 제1 래치부와, 상기 제1 래치부의 출력신호를 반전시켜 출력시키기 위한 제5인버터와, 상기 제2 활성화입력에 응답하여 상기 제5 인버터의 출력신호를 전달하기 위한 제2 트랜스퍼 게이트와, 상기 리셋입력에 응답하여 상기 제2 트랜스퍼 게이트의 출력신호를 래치하여 출력하기 위한 제2 래치부를 구비하는 것을 특징으로 하는 도메인 크로싱 장치.
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