KR20050054222A - 반도체 기억 소자의 지연 고정 루프 및 그의 제어 방법 - Google Patents

반도체 기억 소자의 지연 고정 루프 및 그의 제어 방법 Download PDF

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Abstract

본 발명은 리드 동작을 수행하는 경우에만 지연 고정 루프로부터 클럭이 출력되도록 함에 목적이 있다.
상기 목적을 달성하기 위한 본원의 제1 발명에 따른 지연 고정 루프는, 반도체 기억 소자에 있어서, 리드 명령에 의해 인에이블되고, 데이터가 모두 리드되어 출력되면 디스에이블되는 리드 인에이블 신호를 생성하기 위한 리드 인에이블 신호 발생부; 상기 리드 인에이블 신호를 이용하여 제1 내부 클럭의 출력을 단속하기 위한 제1 내부 클럭 제어부; 및 상기 리드 인에이블 신호를 이용하여 제2 내부 클럭의 출력을 단속하기 위한 제2 내부 클럭 제어부를 포함할 수 있다.

Description

반도체 기억 소자의 지연 고정 루프 및 그의 제어 방법{DELAY LOCKED LOOP IN SEMICONDUCTOR MEMORY DEVICE AND ITS CONTROL METHOD}
본 발명은 반도체 기억 소자 내 지연 고정 루프에 관한 것으로, 구체적으로는 리드(Read)시에만 DLL에서 만들어진 내부 클럭을 발생시킴으로써 동작 전류를 줄일 수 있는 지연 고정 루프에 관한 것이다.
일반적으로, 시스템이나 회로에서 클럭은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러(error) 없이 보다 빠른 동작을 보장하기 위해서 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연(클럭 스큐(clock skew))이 발생하게 되는데, 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 하기 위해 DLL이 사용되고 있다. 즉, DLL은 외부 클럭을 이용하여 센싱된 데이터가 데이터 출력 버퍼를 거쳐 출력되는 타이밍과 외부에서 들어오는 클럭의 타이밍을 일치시킨다.
DLL이 DDR SDRAM에 적용된 경우를 예로 들어 종래기술에 대하여 설명하기로 한다.
도 1은 종래기술에 따른 DDR SDRAM의 레지스터 제어형 DLL의 블럭선도로서, 제1 클럭 버퍼(111), 제2 클럭 버퍼(112), 클럭 분주기(113), 제1 내지 제3 지연 라인(114, 115, 116), 쉬프트 레지스터(117), 쉬프트 제어기(118), 위상 비교기(119), 제1 및 제2 DLL 드라이버(120, 121) 및 지연 모델(122)을 포함한다.
상기 각 블록의 기능 및 동작을 설명하면 다음과 같다.
제1 클럭 버퍼(111)는 외부 반전 클럭(/clk)을 입력으로 하여 외부 클럭(clk)의 폴링 엣지에 동기되어 발생하는 제1 내부 클럭(fall_clk)을 생성한다.
제2 클럭 버퍼(112)는 외부 클럭(clk)을 입력으로 하여 외부 클럭(clk)의 라이징 엣지에 동기되어 발생하는 제2 내부 클럭(rise_clk)을 생성한다.
클럭 분주기(113)는 내부 클럭(rise_clk)을 1/n(n은 양의 정수이며, 통상적으로 n=8)로 분주하여 지연 모니터링 클럭(dly_in) 및 기준 클럭(ref)을 출력한다.
제1 DLL 드라이버(120)는 제1 지연 라인(114)의 출력(ifclk)을 구동하여 DLL 클럭(fclk_dll)을 생성하고, 제2 DLL 드라이버(121)는 제2 지연 라인(115)의 출력(irclk)을 구동하여 DLL 클럭(rclk_dll)을 생성한다.
지연 모델(122)은 제3 지연 라인(116)의 출력(feedback_dly)을 입력으로 하여 클럭(feedback_dly)이 실제 클럭 경로와 동일한 지연 조건을 거치도록 구성된다.
위상 비교기(119)는 지연 모델(122)로부터 출력되는 피드백 클럭(feedback)의 라이징 엣지와 기준 클럭(ref)의 라이징 에지의 위상을 비교한다.
쉬프트 제어기(118)는 위상 비교기(119)로부터 출력되는 제어신호(ctrl)에 응답하여 상기 제1 내지 제3 지연라인의 클럭 위상을 쉬프트 시키기 위한 쉬프트 제어신호(SR, SL)를 출력하거나, 지연고정(locking)이 이루어졌음을 나타내는 지연고정신호(dll_lockb)를 출력한다.
쉬프트 레지스터(117)는 쉬프트 제어기(118)로부터 출력되는 쉬프트 제어신호(SR, SL)에 따라 레지스터를 동작시킴으로써 내부 클럭(fall_clk)을 입력으로 하는 제1 지연 라인(114), 내부 클럭(rise_clk)을 입력으로 하는 제2 지연 라인(115), 그리고 지연 모니터링 클럭(dly_in)을 입력으로 하는 제3 지연 라인(116)의 지연량을 조절한다.
여기서, 지연 모델(122)은 더미 클럭 버퍼, 더미 출력 버퍼 및 더미 로드를 포함하며, 복제회로(replica circuit)라고도 불린다. 그리고, DLL루프 내의 쉬프트 레지스터(117) 및 쉬프트 제어기(118)는 지연부(110)내의 제1 내지 제3 지연 라인(114, 115, 116)을 제어하기 위한 지연 제어 신호 발생부(123)라 한다.
상기와 같이 구성된 종래의 레지스터 제어형 DLL의 동작을 도 2의 클럭 타이밍도를 참조하여 살펴본다.
제1 클럭 버퍼(111)는 외부 클럭(clk)의 폴링 에지를 받아 동기된 내부 클럭(fall_clk)을 발생시키고, 제2 클럭 버퍼(112)는 외부 클럭(clk)의 라이징 에지를 받아서 내부 클럭(rise_clk)을 발생시킨다. 클럭 분주기(113)는 외부 클럭(clk)의 라이징 에지에 동기된 내부 클럭(rise_clk)을 1/n 분주하여 외부 클럭(clk)과 n번째 클럭마다 한번씩 동기되는 클럭(ref, dly_in)을 만든다.
초기 동작시, 지연 모니터링 클럭(dly_in)은 지연부(110)의 제3 지연 라인(116)의 단위 지연소자 하나만을 통과하여 feedback_dly 클럭으로 출력되고, 이 클럭은 다시 지연 모델(122)를 거치면서 feedback 클럭으로 지연되어 출력된다.
한편, 위상 비교기(119)는 기준 클럭인 기준 클럭(ref)의 라이징 에지와 feedback 클럭의 라이징 에지를 비교하여 제어신호(ctrl)를 생성하고, 쉬프트 제어기(118)는 상기 제어신호(ctrl)에 응답하여 쉬프트 레지스터(117)의 쉬프트 방향을 제어하기 위한 쉬프트 제어신호(SR, SL)를 출력한다. 쉬프트 레지스터(117)는 쉬프트 제어신호(SR, SL)에 응답하여 제1, 제2 및 제3 지연 라인(114, 115, 116)의 지연량을 결정한다. 이때, SR(shift right)이 입력되면 레지스터를 오른쪽으로 이동시키고, SL(shift left)가 입력되면 레지스터를 왼쪽으로 이동시킨다.
이후, 지연량이 제어된 feedback 클럭과 기준 클럭(ref)을 비교해 나가면서 두 클럭이 최소의 지터(jitter)를 갖는 순간에 지연고정(locking)이 이루어지게 된다. 즉, 외부에서 들어오는 클럭과 내부에서 동작하는 클럭의 시간차를 보상함으로써 실제 내부에서 동작하는 DLL 클럭(fclk_dll, rclk_dll)은 내부 지연을 거쳐 외부 클럭과 동기되어 동작한다.
이와 같은 DLL 동작에 의해 만들어진 DLL 클럭(fclk_dll, rclk_dll)은 DRAM 내에 저장되어 있던 데이터를 외부로 내보내는 리드(Read) 동작시에만 필요하다. 리드 명령(READ Command)이 들어오고나서 카스 레이턴시(CL: CAS Latency)가 지나면 데이터가 출력되는데, DLL에서 생성된 DLL 클럭(fclk_dll, rclk_dll)에 따라 데이터가 출력된다.
일 예로서 도시된 도 3의 클럭 타이밍도를 이용하여 설명하면 다음과 같다. 우선 액티브 명령이 들어오면 로우 어드레스가 인에이블된다. 이후, 리드 명령(READ Command)이 들어오면 컬럼 어드레스가 인에이블된다. 이후, 카스 레이턴시(CL: CAS Latency)가 지나면 즉, 리드 명령후 3 클럭이 지나면 DLL 클럭(fclk_dll, rclk_dll)에 동기된 데이터가 출력된다.
그런데, DLL 클럭(fclk_dll, rclk_dll)은, 도 3에 도시된 바와 같이, DLL 클럭(fclk_dll, rclk_dll)을 이용하는 리드 동작을 수행한 후에도 계속해서 외부 클럭과 동일하게 발생하게 된다. 따라서, 불필요하게 발생되는 전류 소모가 많다는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 본 발명은 리드 동작을 수행하는 경우에만 지연 고정 루프로부터 클럭이 출력되도록 함에 목적이 있다.
상기 목적을 달성하기 위한 본원의 제1 발명에 따른 지연 고정 루프는, 반도체 기억 소자에 있어서, 리드 명령에 의해 인에이블되고, 데이터가 모두 리드되어 출력되면 디스에이블되는 리드 인에이블 신호를 생성하기 위한 리드 인에이블 신호 발생부; 상기 리드 인에이블 신호를 이용하여 제1 내부 클럭의 출력을 단속하기 위한 제1 내부 클럭 제어부; 및 상기 리드 인에이블 신호를 이용하여 제2 내부 클럭의 출력을 단속하기 위한 제2 내부 클럭 제어부를 포함할 수 있다.
본원의 제2 발명에 따른 지연 고정 루프는, 반도체 기억 소자에 있어서, 리드 명령에 의해 인에이블되고, 데이터가 모두 리드되어 출력되면 디스에이블되는 리드 인에이블 신호를 생성하기 위한 리드 인에이블 신호 발생부; 상기 리드 인에이블 신호를 이용하여 외부에서 인가되는 외부 반전 클럭의 출력을 단속하기 위한 외부 반전 클럭 제어부; 및 상기 리드 인에이블 신호를 이용하여 외부에서 인가되는 외부 클럭의 출력을 단속하기 위한 외부 클럭 제어부를 포함할 수 있다.
본원의 제3 발명에 따른 지연 고정 루프는, 반도체 기억 소자에 있어서, 리드 명령에 의해 인에이블되고, 데이터가 모두 리드되어 출력되면 디스에이블되는 리드 인에이블 신호를 생성하기 위한 리드 인에이블 신호 발생부; 상기 리드 인에이블 신호를 이용하여 제1 지연 라인의 출력을 단속하기 위한 제1 지연 라인 출력 클럭 제어부; 및 상기 리드 인에이블 신호를 이용하여 제2 지연 라인의 출력을 단속하기 위한 제2 지연 라인 출력 클럭 제어부를 포함할 수 있다.
바람직하게는, 상기 리드 인에이블 신호 발생부는, 전원이 안정화되기 전에 파워 업 신호에 의해 제1 논리상태로 초기화되고, 외부에서 리드 명령이 인가되면 제2 논리상태로 인에이블되었다가 데이터가 모두 출력된 이후에는 상기 제1 논리상태로 디스에이블되는 상기 리드 인에이블 신호를 출력할 수 있다.
또한, 본원의 제4 발명에 따른 리드 인에이블 신호를 발생시키기 위한 방법은, 지연 고정 루프의 클럭을 제어함에 있어서, 전원이 인가되고, 전원이 안정화되기 전 제1 노드를 제1 논리상태로 유지시키는 제1 단계; 외부에서 인가되는 리드 명령에 따라 상기 제1 노드를 제2 논리상태로 천이시키는 제2 단계; 상기 제1 노드를 소정 기간 상기 제2 논리상태로 유지시키는 제3 단계; 출력 드라이버를 오프시키기 위한 신호의 폴링 에지에 응하여 상기 제1 노드를 상기 제1 논리상태로 천이시키는 제4 단계; 및 출력 드라이버를 오프시키기 위한 신호의 폴링 에지에 응하여 상기 제1 노드를 상기 제1 논리상태로 천이시킨 후, 상기 제1 노드를 상기 제1 논리상태로 유지시키는 제5 단계를 포함할 수 있다.
또한, 본원의 제5 발명에 따른 지연 고정 루프의 클럭 제어 방법은, 전원이 안정화되기 전에 파워 업 신호에 의해 제1 논리상태로 초기화되고, 외부에서 리드 명령이 인가되면 제2 논리상태로 인에이블되었다가 데이터가 모두 출력된 이후에는 상기 제1 논리상태로 디스에이블되는 상기 리드 인에이블 신호를 출력하는 단계; 상기 리드 인에이블 신호를 이용하여 제1 내부 클럭의 출력을 단속하는 단계; 및 상기 리드 인에이블 신호를 이용하여 제2 내부 클럭의 출력을 단속하는 단계를 포함할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 4는 본 발명의 일실시예에 따른 지연 고정 루프의 전체 블록도로서, 도 1의 종래기술과 대부분의 구성이 동일하다. 다만, 리드 명령에 의해 인에이블되고 데이터가 모두 리드되어 출력되면 디스에이블되는 리드 인에이블 신호를 생성하는 리드 인에이블 신호 발생부(Read_gen, 430)와 리드 인에이블 신호를 이용하여 제1 내부 클럭(fall_clk)의 출력을 단속하는 제1 내부 클럭 제어부(제1 RD_ctrl, 440f) 그리고 리드 인에이블 신호를 이용하여 제2 내부 클럭(rise_clk)의 출력을 단속하는 제2 내부 클럭 제어부(제2 RD_ctrl, 440r)가 추가될 수 있다.
한편, 다른 실시예에 따르면, 도 4에서는 제1 및 제2 내부 클럭 제어부(440f, 440r)를 각각 제1 및 제2 클럭 버퍼(411, 412)의 전단에 위치시킬 수 있다. 또 다른 실시예에 따르면 제1 및 제2 내부 클럭 제어부(440f, 440r)를 각각 제1 및 제2 지연 라인(414, 415)과 제1 및 제2 DLL 드라이버(420, 421) 사이에 위치시킬 수도 있다.
도 5는 도 4의 리드 인에이블 신호 발생부의 구체 회로도이다.
리드 인에이블 신호 발생부(430)는 전원이 안정화되기 전에 파워 업 신호(pwrup)에 의해 "L"상태로 초기화되고, 외부에서 리드 명령이 인가되면 "H"상태로 인에이블되었다가 데이터가 모두 출력된 이후에는 "L"상태로 디스에이블되는 리드 인에이블 신호(Read)를 출력할 수 있다.
이를 위한 리드 인에이블 신호 발생부(430)의 구체 회로는, 리드 펄스 신호(Casp_rd)를 입력받아 반전시키기 위한 제1 인버터(431), 제1 인버터(431)의 출력을 제어신호로 이용하며 전원전압을 출력하기 위한 제1 PMOS 트랜지스터(433), 출력 드라이버 오프 바아 신호(Dout_offb)의 폴링 에지에 응하여 소정 기간동안 "H"상태를 가진 출력 드라이버 오프 펄스 신호(Dout_offp)를 발생시키는 펄스 발생기(432), 및 출력 드라이버 오프 펄스 신호(Dout_offp)를 제어신호로 이용하며 드레인측은 제1 PMOS 트랜지스터(434)의 드레인측과 연결되어 접지전압을 출력하기 위한 제1 NMOS 트랜지스터(434), 파워 업 신호(pwrup)를 입력받아 반전시키기 위한 제2 인버터(435), 제2 인버터(435)의 출력을 제어신호로 이용하고 드레인측이 제1 PMOS 트랜지스터(434)의 드레인측과 연결되어 접지전압을 출력하기 위한 제2 NMOS 트랜지스터(436) 및 제3 및 제4 인버터가 역병렬결합된 래치(437)를 포함할 수 있다.
여기서, 위에 언급된 신호들을 정리하면 다음과 같다.
리드 펄스 신호(Casp_rd)는 외부에서 인가되는 리드 명령에 따라 발생하는 펄스형 신호이다.
출력 드라이버 오프 바아 신호(Dout_offb)는 외부에서 인가되는 리드 명령을 받고 정해진 카스 레이턴시(CL)와 버스트 렝쓰(BL: Burst Length, 만일 BL=8이라면 8개의 데이터가 연속해서 출력된다)에 따라서 외부에 데이터를 전송하는 데이터 출력 드라이버단을 하이 임피던스 상태(차단상태)에서 동작가능한 모드로 전환시키는 신호이다. 즉, 출력 드라이버 오프 바아 신호(Dout_offb)가 "H"상태일 때, 데이터 출력 드라이버는 DLL 클럭(rclk_dll, fclk_dll)에 동기된 데이터를 버퍼링하여 외부로 내보내게 된다. 그리고, 출력 드라이버 오프 바아 신호(Dout_offb)가 "L"상태일 때, 데이터 출력 드라이버는 내부 데이터를 받아들이지 않고 데이터 출력값은 하이 임피던스 상태를 유지하게 된다.
파워 업 신호(pwrup)는 전원이 인가되어 안정화되면 "L"상태로부터 "H"상태로 천이되는 신호이다.
도 6은 도 4의 제1 및 제2 내부 클럭 제어부(440f, 440r)의 구체 회로도이다.
제1 내부 클럭 제어부(440f)는 제1 내부 클럭(fall_clk)과 리드 인에이블 신호(Read)를 입력으로 하는 제1 낸드 게이트(441)와 제1 낸드 게이트(441)의 출력을 반전시키기 위한 인버터(442)를 포함하여 구성할 수 있다.
그리고, 제2 내부 클럭 제어부(440r)는 제1 내부 클럭 대신 제2 내부 클럭을 입력받는다는 것 이외에는 동일한 구성을 갖는다.
도 7의 본 발명에 따른 클럭 타이밍도를 이용하여 본 발명의 이해를 돕기로 한다.
전원이 인가되고, 전원이 안정화되기 전 "L"상태를 갖는 파워 업 신호(pwrup)를 반전시켜 제2 NMOS 트랜지스터를 턴온시킴으로써 노드 A를 "L"상태로 유지시킨다(S1).
외부에서 인가되는 리드 명령에 따라 "H"상태를 갖는 리드 펄스 신호(Casp_rd)에 따라 제1 PMOS 트랜지스터가 턴온되어 노드 A를 "H"상태로 천이시킨다(S2).
리드 펄스 신호(Casp_rd)가 "L"로 디스에이블되면 제1 PMOS 트랜지스터는 턴오프되지만, 노드 A는 래치(437)에 의해 "H"상태를 유지한다(S3).
출력 드라이버 오프 바아 신호(Dout_offb)의 폴링 에지에 응하여 발생되는, 즉 출력 드라이버 오프 바아 신호(Dout_offb)가 디스에이블될 때 하이 펄스를 갖는 출력 드라이버 오프 펄스 신호(Dout_offp)를 출력시킨다(S4).
하이 펄스를 갖는 출력 드라이버 오프 펄스 신호(Dout_offp)는 노드 A를 "L"상태로 천이 시킨다(S5).
출력 드라이버 오프 펄스 신호(Dout_offp)가 "L"상태로 천이하면 제1 NMOS 트랜지스터는 턴오프하고, 노드 A는 래치에 의해 "L"상태를 유지한다(S6).
이와 같은 일련의 과정에 따라 리드 인에이블 신호(Read)가 생성된다. 이에 따라 리드 인에이블 신호(Read)가 "H"동안에만 제1 및 제2 내부 클럭(Fall_clk, Rise_clk)이 각각 제1 및 제2 내부 클럭 제어부(440f, 440r)를 통해 출력된다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명은 특정 동작을 수행하는 경우에만 지연 고정 루프로부터 클럭이 출력되도록 하여 DLL 전류 소모를 줄일 수 있다. 특히, 제1 및 제2 지연 라인의 전단에 클럭 제어부를 위치시키는 경우에는 DLL 전류 소모의 50퍼센트 이상을 차지하는 제1 및 제2 지연 라인과 제1 및 제2 DLL 드라이버가 불필요한 구간에서 구동되지 않도록 할 수 있어 전류 소모를 현저히 감소시킬 수 있다.
도 1은 종래기술에 따른 DDR SDRAM의 레지스터 제어형 DLL의 블럭선도,
도 2는 도 1의 클럭 타이밍도,
도 3은 도 1의 클럭 타이밍 중 일예시도,
도 4는 본 발명의 일실시예에 따른 지연 고정 루프의 전체 블록도,
도 5는 도 4의 리드 인에이블 신호 발생부의 구체 회로도,
도 6은 도 4의 제1 및 제2 내부 클럭 제어부의 구체 회로도,
도 7의 본 발명에 따른 클럭 타이밍도.
* 도면의 주요 부분에 대한 설명 *
411: 제1 클럭 버퍼 412: 제2 클럭 버퍼
414: 제1 지연 라인 415: 제2 지연 라인
430: 리드 인에이블 신호 발생부 440f: 제1 내부 클럭 제어부
440r: 제2 내부 클럭 제어부

Claims (10)

  1. 반도체 기억 소자에 있어서,
    리드 명령에 의해 인에이블되고, 데이터가 모두 리드되어 출력되면 디스에이블되는 리드 인에이블 신호를 생성하기 위한 리드 인에이블 신호 발생부;
    상기 리드 인에이블 신호를 이용하여 제1 내부 클럭의 출력을 단속하기 위한 제1 내부 클럭 제어부; 및
    상기 리드 인에이블 신호를 이용하여 제2 내부 클럭의 출력을 단속하기 위한 제2 내부 클럭 제어부
    를 포함하는 것을 특징으로 하는 지연 고정 루프.
  2. 반도체 기억 소자에 있어서,
    리드 명령에 의해 인에이블되고, 데이터가 모두 리드되어 출력되면 디스에이블되는 리드 인에이블 신호를 생성하기 위한 리드 인에이블 신호 발생부;
    상기 리드 인에이블 신호를 이용하여 외부에서 인가되는 외부 반전 클럭의 출력을 단속하기 위한 외부 반전 클럭 제어부; 및
    상기 리드 인에이블 신호를 이용하여 외부에서 인가되는 외부 클럭의 출력을 단속하기 위한 외부 클럭 제어부
    를 포함하는 것을 특징으로 하는 지연 고정 루프.
  3. 반도체 기억 소자에 있어서,
    리드 명령에 의해 인에이블되고, 데이터가 모두 리드되어 출력되면 디스에이블되는 리드 인에이블 신호를 생성하기 위한 리드 인에이블 신호 발생부;
    상기 리드 인에이블 신호를 이용하여 제1 지연 라인의 출력을 단속하기 위한 제1 지연 라인 출력 클럭 제어부; 및
    상기 리드 인에이블 신호를 이용하여 제2 지연 라인의 출력을 단속하기 위한 제2 지연 라인 출력 클럭 제어부
    를 포함하는 것을 특징으로 하는 지연 고정 루프.
  4. 제1항에 있어서, 상기 제1 내부 클럭 제어부는,
    상기 제1 내부 클럭과 상기 리드 인에이블 신호를 입력으로 하는 제1 낸드 게이트; 및
    상기 제1 낸드 게이트의 출력을 반전시키기 위한 인버터
    를 포함하는 것을 특징으로 하는 지연 고정 루프.
  5. 제2항에 있어서, 상기 외부 반전 클럭 제어부는,
    상기 외부 반전 클럭과 상기 리드 인에이블 신호를 입력으로 하는 제1 낸드 게이트; 및
    상기 제1 낸드 게이트의 출력을 반전시키기 위한 인버터
    를 포함하는 것을 특징으로 하는 지연 고정 루프.
  6. 제3항에 있어서, 상기 제1 지연 라인 출력 클럭 제어부는,
    상기 제1 지연 라인 출력 클럭과 상기 리드 인에이블 신호를 입력으로 하는 제1 낸드 게이트; 및
    상기 제1 낸드 게이트의 출력을 반전시키기 위한 인버터
    를 포함하는 것을 특징으로 하는 지연 고정 루프.
  7. 제4항 내지 제6항중 어느 한 항에 있어서, 상기 리드 인에이블 신호 발생부는,
    전원이 안정화되기 전에 파워 업 신호에 의해 제1 논리상태로 초기화되고, 외부에서 리드 명령이 인가되면 제2 논리상태로 인에이블되었다가 데이터가 모두 출력된 이후에는 상기 제1 논리상태로 디스에이블되는 상기 리드 인에이블 신호를 출력할 수 있음을 특징으로 하는 지연 고정 루프.
  8. 제7항에 있어서, 상기 리드 인에이블 신호 발생부는,
    리드 펄스 신호를 입력받아 반전시키기 위한 제1 인버터;
    상기 제1 인버터의 출력을 제어신호로 이용하며 전원전압을 출력하기 위한 제1 PMOS 트랜지스터;
    출력 드라이버 오프 바아 신호의 폴링 에지에 응하여 소정 기간동안 제2 논리상태를 갖는 출력 드라이버 오프 펄스 신호를 발생시키기 위한 펄스 발생기;
    상기 출력 드라이버 오프 펄스 신호를 제어신호로 이용하며 드레인측은 상기 제1 PMOS 트랜지스터의 드레인측과 연결되어 접지전압을 출력하기 위한 제1 NMOS 트랜지스터;
    상기 파워 업 신호를 입력받아 반전시키기 위한 제2 인버터;
    상기 제2 인버터의 출력을 제어신호로 이용하고 드레인측이 상기 제1 PMOS 트랜지스터의 드레인측과 연결되어 접지전압을 출력하기 위한 제2 NMOS 트랜지스터; 및
    상기 제1 PMOS 트랜지스터의 드레인측과 연결되는 제3 및 제4 인버터가 역병렬결합된 래치
    를 포함하는 것을 특징으로 하는 지연 고정 루프.
  9. 지연 고정 루프의 클럭을 제어함에 있어서,
    전원이 인가되고, 전원이 안정화되기 전 제1 노드를 제1 논리상태로 유지시키는 제1 단계;
    외부에서 인가되는 리드 명령에 따라 상기 제1 노드를 제2 논리상태로 천이시키는 제2 단계;
    상기 제1 노드를 소정 기간 상기 제2 논리상태로 유지시키는 제3 단계;
    출력 드라이버를 오프시키기 위한 신호의 폴링 에지에 응하여 상기 제1 노드를 상기 제1 논리상태로 천이시키는 제4 단계; 및
    출력 드라이버를 오프시키기 위한 신호의 폴링 에지에 응하여 상기 제1 노드를 상기 제1 논리상태로 천이시킨 후, 상기 제1 노드를 상기 제1 논리상태로 유지시키는 제5 단계
    를 포함하는 리드 인에이블 신호를 발생시키기 위한 방법.
  10. 전원이 안정화되기 전에 파워 업 신호에 의해 제1 논리상태로 초기화되고, 외부에서 리드 명령이 인가되면 제2 논리상태로 인에이블되었다가 데이터가 모두 출력된 이후에는 상기 제1 논리상태로 디스에이블되는 상기 리드 인에이블 신호를 출력하는 단계;
    상기 리드 인에이블 신호를 이용하여 제1 내부 클럭의 출력을 단속하는 단계; 및
    상기 리드 인에이블 신호를 이용하여 제2 내부 클럭의 출력을 단속하는 단계
    를 포함하는 것을 특징으로 하는 지연 고정 루프의 클럭 제어 방법.
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