KR20040100249A - 동기식 반도체 메모리 소자의 지연고정루프 - Google Patents

Abstract

본 발명은 반도체 회로 기술에 관한 것으로, 특히 동기식 반도체 메모리 소자의 지연고정루프(delay locked loop, DLL)에 관한 것이다. 본 발명은 오토 리프레시 모드에서 불필요한 전류 소모를 줄일 수 있는 동기식 반도체 메모리 소자의 지연고정루프를 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 외부 클럭을 버퍼링하여 내부 클럭을 생성하기 위한 클럭 버퍼를 구비하는 동기식 반도체 메모리 소자의 지연고정루프에 있어서, 액티브 신호, 오토 리프레시 신호, 클럭인에이블 신호에 응답하여 상기 클럭 버퍼를 인에이블/디스에이블시키기 위한 클럭 버퍼 제어 수단을 구비하는 동기식 반도체 메모리 소자의 지연고정루프가 제공된다. 본 발명은 오토 리프레시 신호를 받아서 DLL의 클럭 버퍼를 오프시킬 수 있는 클럭 버퍼 제어부를 구현하였으며, 이에 따라 오토 리프레시 구간에서의 DLL에서의 불필요한 전류 소모를 줄일 수 있다.

Description

동기식 반도체 메모리 소자의 지연고정루프{DELAY LOCKED LOOP IN SYNCHRONOUS SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 회로 기술에 관한 것으로, 특히 동기식 반도체 메모리 소자의 지연고정루프(delay locked loop, DLL)에 관한 것이다.

최근의 반도체 메모리 분야의 주된 이슈는 집적도에서 동작 속도로 변모하고 있다. 이에 따라 DDR SDRAM(Double Data Rate Synchronous DRAM), RAMBUS DRAM 등의 고속 동기식 메모리가 반도체 메모리 분야의 새로운 화두로 떠오르고 있다.

동기식 메모리는 외부의 시스템 클럭에 동기되어 동작하는 메모리를 말하며, DRAM 중에서는 현재 양산 메모리 시장의 주류를 이루고 있는 SDRAM이 이에 속한다. SDRAM은 입/출력 동작을 클럭의 라이징 에지(rising edge)에 동기시켜 매 클럭마다 한번의 데이터 액세스를 수행하게 된다. 한편, DDR SDRAM 등의 고속 동기식 메모리는 클럭의 라이징 에지 뿐만 아니라, 폴링 에지(falling edge)에도 입/출력 동작이 동기되어 매 클럭마다 두번의 데이터 액세스가 가능하다.

통상적으로, 반도체 메모리를 비롯한 각종 시스템이나 회로에서 클럭은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러(error)없이 보다 빠른 동작을 보장하기 위해서 사용되기도 한다.

외부로부터 입력되는 클럭이 내부 회로에서 사용될 때 내부 회로에 의한 시간 지연(클럭 스큐)이 불가피하게 발생하게 되는데, 이러한 클럭 스큐를 보상하기 위하여 PLL, DLL 등의 클럭 동기화 회로가 널리 사용되고 있다.

한편, DLL은 기존에 사용되어 온 위상고정루프(Phase Locked Loop, PLL)에 비해 잡음의 영향을 덜 받는 장점이 있어 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 동기식 반도체 메모리에서 널리 사용되고 있다. 동기식 반도체 메모리 소자에서 DLL은 기본적으로 외부 클럭을 받아서 클럭 경로의 지연 성분을 보상하여 미리 네거티브 지연을 반영함으로써 데이터의 출력이 외부 클럭과 동기되도록 해주는 기능을 갖는다.

첨부된 도면 도 1은 종래기술에 따른 DDR SDRAM의 레지스터 제어 DLL의 블록 다이어그램이다.

도 1을 참조하면, 종래기술에 따른 DDR SDRAM의 레지스터 제어 DLL은, 반전 외부 클럭(/clk)을 입력으로 하여 외부 클럭(clk)의 폴링 에지에 동기된 내부 클럭(fall_clk)을 생성하기 위한 제1 클럭 버퍼(11)와, 외부 클럭(clk)을 입력으로 하여 외부 클럭(clk)의 라이징 에지에 동기된 내부 클럭(rise_clk)을 생성하기 위한 제2 클럭 버퍼(12)와, 외부 클럭(clk)의 라이징 에지에 동기된 내부 클럭(rise_clk)을 1/n(n은 양의 정수이며, 통상적으로 n=8)로 분주하여 지연 모니터링 클럭(dly_in) 및 기준 클럭(ref)을 출력하는 클럭 분주기(13)와, 외부 클럭(clk)의 폴링 에지에 동기된 내부 클럭(fall_clk)을 입력으로 하는 제1 지연 라인(14)과, 외부 클럭(clk)의 라이징 에지에 동기된 내부 클럭(rise_clk)을 입력으로 하는 제2 지연 라인(15)과, 지연 모니터링 클럭(dly_in)을 입력으로 하는 제3 지연 라인(16)과, 제1, 제2 제3 지연라인(14, 15, 16)의 지연량을 결정하기 위한 쉬프트 레지스터(17)와, 제1 지연 라인(14)의 출력(ifclk)을 구동하여 DLL 클럭(fclk_dll)을 생성하기 위한 제1 DLL 드라이버(20)와, 제2 지연 라인(15)의 출력(irclk)을 구동하여 DLL 클럭(rclk_dll)을 생성하기 위한 제2 DLL 드라이버(21)와, 제3 지연 라인(16)의 출력(feedback_dly)을 입력으로 하여 클럭(feedback_dly)이 실제 클럭 경로와 동일한 지연 조건을 거치도록 구성된 지연 모델(22)과, 지연 모델(22)의 출력(feedback)과 기준 클럭(ref)의 위상을 비교하기 위한 위상비교기(19)와, 위상 비교기(19)로부터 출력된 비교신호(ctrl)에 응답하여 쉬프트 레지스터(17)의 쉬프트 방향을 제어하기 위한 쉬프트 제어신호(SR, SL)를 출력하기 위한 쉬프트 제어기(18)를 구비한다.

여기서, 지연 모델(22)은 더미 클럭 버퍼, 더미 출력 버퍼 및 더미 로드를 포함하며, 복제회로(replica circuit)라고도 불리운다.

이하, 상기와 같이 구성된 종래의 레지스터 제어 DLL의 동작을 살펴본다.

우선, 제1 클럭 버퍼(11)는 외부 클럭(clk)의 폴링 에지를 받아 동기된 내부 클럭(fall_clk)을 발생시키고, 제2 클럭 버퍼(12)는 외부 클럭(clk)의 라이징 에지를 받아서 내부 클럭(rise_clk)을 발생시킨다. 클럭 분주기(13)는 외부 클럭(clk)의 라이징 에지에 동기된 내부 클럭(rise_clk)을 1/n 분주하여 외부 클럭(clk)과 n번째 클럭마다 한번씩 동기되는 클럭(ref, dly_in)을 만든다.

초기 동작시, 지연 모니터링 클럭(dly_in)은 제3 지연 라인(16)의 단위 지연소자 하나만을 통과하여 feedback_dly 클럭으로 출력되고, 이 클럭은 다시 지연 모델(22)를 거치면서 feedback 클럭으로 지연되어 출력된다.

한편, 위상 비교기(19)는 기준 클럭인 기준 클럭(ref)의 라이징 에지와 feedback 클럭의 라이징 에지를 비교하여 비교신호(ctrl)를 생성하고, 쉬프트 제어기(18)는 비교신호(ctrl)에 응답하여 쉬프트 레지스터(17)의 쉬프트 방향을 제어하기 위한 쉬프트 제어신호(SR, SL)를 출력한다. 쉬프트 레지스터(17)는 쉬프트 제어신호(SR, SL)에 응답하여 제1, 제2 및 제3 지연 라인(14, 15, 16)의 지연량을 결정한다. 이때, SR(shift right)이 입력되면 레지스터를 왼쪽으로 이동시키고,SL(shift left)가 입력되면 레지스터를 오른쪽으로 이동시킨다. 이후, 지연량이 제어된 feedback 클럭과 기준 클럭(ref)을 비교해 나가면서 두 클럭이 최소의 지터(jitter)를 가지는 순간에 지연고정(locking)이 이루어지게 되고, 이때 제1 및 제2 DLL 드라이버(20, 21)에서 출력되는 DLL 클럭(fclk_dll, rclk_dll)은 외부 클럭(clk)과 동일한 위상을 갖는다.

그런데, 일단 위상고정이 이루어지면 DLL 클럭은 첨부된 도면 도 2에 도시된 바와 같이 클럭 경로가 디스에이블 되는 파워다운 모드(클럭인에이블 신호(CKE)가 논리레벨 로우(L)로 비활성화된 상태)를 제외하고는 계속하여 토글링(toggling)하기 때문에 불필요한 전류 소모를 유발하였다.

특히, 실질적으로 데이터 출력이 이루어지지 않는 오토 리프레시 모드에서도 제1 및 제2 클럭 버퍼(11, 12)가 동작하게 되고, 이에 따라 DLL의 모든 구성 요소들이 동작하여 불필요한 전류 소모를 유발하는 문제점이 있었다.

한편, 이러한 문제점은 비단 레지스터 제어 DLL에 국한되는 것이 아니고, 다른 디지털 DLL이나 아날로그 DLL에서도 발생하고 있다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 오토 리프레시 모드에서 불필요한 전류 소모를 줄일 수 있는 동기식 반도체 메모리 소자의 지연고정루프를 제공하는데 그 목적이 있다.

도 1은 종래기술에 따른 DDR SDRAM의 레지스터 제어 DLL의 블록 다이어그램.

도 2는 본 발명의 일 실시예에 따른 DDR SDRAM의 레지스터 제어 DLL의 블록 다이어그램.

도 3은 상기 도 2의 클럭 버퍼 제어부의 회로 구성을 예시한 도면.

* 도면의 주요 부분에 대한 부호의 설명

53 : 클럭 버퍼 제어부

buff_ctrl : 클럭 버퍼 제어신호

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 외부 클럭을 버퍼링하여 내부 클럭을 생성하기 위한 클럭 버퍼를 구비하는 동기식 반도체 메모리 소자의 지연고정루프에 있어서, 액티브 신호, 오토 리프레시 신호, 클럭인에이블 신호에 응답하여 상기 클럭 버퍼를 인에이블/디스에이블시키기 위한 클럭 버퍼 제어 수단을 구비하는 동기식 반도체 메모리 소자의 지연고정루프가 제공된다.

본 발명은 오토 리프레시 신호를 받아서 DLL의 클럭 버퍼를 오프시킬 수 있는 클럭 버퍼 제어부를 구현하였으며, 이에 따라 오토 리프레시 구간에서의 DLL에서의 불필요한 전류 소모를 줄일 수 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

첨부된 도면 도 2는 본 발명의 일 실시예에 따른 DDR SDRAM의 레지스터 제어 DLL의 블록 다이어그램이다.

도 2를 참조하면, 본 실시예에 따른 DDR SDRAM의 레지스터 제어 DLL은, 제1 및 제2 클럭 버퍼(41, 42), 클럭 분주기(43), 위상 비교기(49), 지연 모니터(40), 지연 모델(52), 제1 및 제2 DLL 드라이버(50, 51)를 구비하며, 지연 모니터(40) 또한 제1 내지 제3 지연 라인(44, 45, 46), 쉬프트 레지스터(47), 쉬프트제어기(48), 제1 및 제2 DLL 드라이버(50, 51), 지연 모델(52)로 구성되어 있어 상기 도 1에 도시된 종래의 DDR SDRAM의 레지스터 제어 DLL의 기본적인 구성을 따르고 있다. 따라서, 이들 각각의 구성 관계에 대해서는 자세한 설명을 생략하기로 한다.

다만, 본 실시예에 따른 DDR SDRAM의 레지스터 제어 DLL은 클럭 버퍼 제어신호(buff_ctrl)를 생성하기 위한 클럭 버퍼 제어부(53)를 더 구비하였다. 클럭 버퍼 제어부(53)는 액티브 신호(/atv), 오토 리프레시 신호(aref), 클럭인에이블 신호(cke)를 입력 받는다. 클럭 버퍼 제어신호(buff_ctrl)는 소자의 동작 상태에 따라 제1 및 제2 클럭 버퍼(41, 42)를 인에이블/디스에이블 시키는 역할을 하며, 본 실시예에서는 하이 액티브 신호로 사용하였다.

도 3은 상기 도 2의 클럭 버퍼 제어부(53)의 회로 구성을 예시한 도면이다.

도 3을 참조하면, 클럭 버퍼 제어부(53)는 액티브 신호(/atv)를 게이트 입력으로 하는 풀업 PMOS 트랜지스터(M1)와, 오토 리프레시 신호(aref)를 게이트 입력으로 하는 풀다운 NMOS 트랜지스터(M2)와, 풀업 PMOS 트랜지스터(M1) 및 풀다운 NMOS 트랜지스터(M2)로 구성된 드라이버 출력단(n1)에 접속된 인버터(INV1)와, 인버터(INV1)의 출력을 게이트 입력으로 하여 인버터(INV1)와 함께 래치를 이루는 풀업 PMOS 트랜지스터(M3)와, 인버터(INV1)의 출력을 입력으로 하는 인버터(INV2)와, 인버터(INV2)의 출력 및 클럭인에이블 신호(cke)를 입력으로 하는 낸드 게이트(ND)와, 낸드 게이트(ND)의 출력을 반전시켜 클럭 버퍼 제어신호(buff_ctrl)를 출력하기 위한 인버터(INV3)를 구비한다.

여기서, 풀업 PMOS 트랜지스터(M3)는 전원전압과 드라이버 출력단(n1) 사이에 접속되어 있다.

하기의 표 1은 칩의 동작 상태에 따른 상기 도 3의 회로의 신호 레벨을 나타낸 테이블로서, 이하 이를 참조하여 본 실시예에 따른 DLL의 동작을 살펴본다.

신호	상태
aref	H	X(don't care)	L
/atv	H	X	L
cke	X	L	H
buff_ctrl	L	L	H

표 1을 참조하면, 칩 외부로부터 액티브 커맨드가 인가되면, 액티브 신호(/atv)가 논리레벨 로우로 활성화된다. 이때, 오토 리프레시 신호(aref)가 논리레벨 로우이므로, 풀업 PMOS 트랜지스터(M1)이 턴온되어 클럭 버퍼 제어신호(buff_ctrl)는 논리레벨 로우가 되어 DLL의 제1 및 제2 클럭 버퍼(41, 42)가 인에이블 된다.

한편, 칩 외부로부터 오토 리프레시 명령이 인가되면 액티브 신호(/atv)가 논리레벨 하이로 비활성화되고, 오토 리프레시 신호(aref)가 논리레벨 하이로 활성화되므로, 풀다운 NMOS 트랜지스터(M2)가 턴온되어 클럭 버퍼 제어신호(buff_ctrl)는 논리레벨 로우가 되어 DLL의 제1 및 제2 클럭 버퍼(41, 42)가 디스에이블 된다.

그리고, 파워다운 모드에서는 클럭인에이블 신호(cke)가 논리레벨 로우로 비활성화되므로, 낸드 게이트(ND)가 닫혀 클럭 버퍼 제어신호(buff_ctrl)는 논리레벨로우가 되어 DLL의 제1 및 제2 클럭 버퍼(41, 42)가 디스에이블 된다. 이때, 액티브 신호(/atv) 및 오토 리프레시 신호(aref)의 상태와 무관하므로, 래치에 어떠한 값이 저장되어 있더라도 클럭 버퍼 제어신호(buff_ctrl)는 논리레벨 로우 상태를 유지한다.

이상에서 살펴본 바와 같이 본 실시예에 따르면 파워다운 모드 또는 오토 리프레시 모드에서 DLL의 클럭 버퍼를 디스에이블 시킬 수 있어 불필요한 DLL 회로의 전류 소모를 방지할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서는 DDR SDRAM의 DLL을 일례로 들어 설명하였으나, 본 발명의 DLL은 SDRAM을 비롯한 다른 동기식 반도체 메모리에도 적용할 수 있다.

또한, 전술한 실시예에서는 레지스터 제어 DLL의 경우를 일례로 들어 설명하였으나, 본 발명은 다른 제어 방식의 DLL에도 적용할 수 있다.

최근의 반도체 소자 개발에 있어서, 전력 소모 문제는 가장 큰 이슈라 할 수 있다. 본 발명은 불필요한 전류 소모를 최소화하여 저전력 소자의 개발에 기여하는바가 클 것으로 기대된다.

Claims (3)

1. 외부 클럭을 버퍼링하여 내부 클럭을 생성하기 위한 클럭 버퍼를 구비하는 동기식 반도체 메모리 소자의 지연고정루프에 있어서,

   액티브 신호, 오토 리프레시 신호, 클럭인에이블 신호에 응답하여 상기 클럭 버퍼를 인에이블/디스에이블시키기 위한 클럭 버퍼 제어 수단을 구비하는 동기식 반도체 메모리 소자의 지연고정루프.
2. 제1항에 있어서,

   상기 클럭 버퍼 제어 수단은,

   액티브 신호를 게이트 입력으로 하는 제1 풀업 PMOS 트랜지스터;

   오토 리프레시 신호를 게이트 입력으로 하는 풀다운 NMOS 트랜지스터;

   상기 제1 풀업 PMOS 트랜지스터 및 상기 풀다운 NMOS 트랜지스터로 구성된 드라이버 출력단에 접속된 래치;

   상기 래치의 출력을 입력으로 하는 제1 인버터;

   상기 제1 인버터의 출력 및 클럭인에이블 신호를 입력으로 하는 낸드 게이트; 및

   상기 낸드 게이트의 출력을 반전시켜 상기 클럭 버퍼 제어신호(buff_ctrl)를 출력하기 위한 제2 인버터를 구비하는 것을 특징으로 하는 동기식 반도체 메모리소자의 지연고정루프.
3. 제2항에 있어서,

   상기 래치는,

   상기 드라이버 출력단에 접속된 제3 인버터와,

   상기 제3 인버터의 출력을 게이트 입력으로 하여 상기 제3 인버터와 함께 래치를 이루는 제2 풀업 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 동기식 반도체 메모리 소자의 지연고정루프.