KR20080035367A - 반도체 메모리 장치의 지연고정루프 - Google Patents

Abstract

본 발명은 레플리카 지연부를 포함하는 지연고정루프에 있어서, 클럭 인에이블 신호와 DLL 락킹 정보를 갖는 패스트모드 신호에 응답하여 전류 저감 제어신호를 출력하는 전류 저감 제어부와; 상기 전류 저감 제어신호와 상기 딜레이 라인의 클럭신호에 응답하여 상기 레플리카 지연부의 입력신호를 출력하는 레플리카 전류 저감부;를 포함하여 이루어진 반도체 메모리 장치의 지연고정루프 회로에 관한 것이다.

반도체, 메모리, 지연고정루프, 클럭

Description

반도체 메모리 장치의 지연고정루프{DELAY LOCKED LOOP OF SEMICONDUCTOR MEMORY DEVICE}

도 1 은 종래 기술에 의한 지연고정루프의 블럭을 도시한 도면이다.

도 2 는 본 발명에 의한 전류 저감 회로를 포함하는 지연고정루프의 블럭을 도시한 도면이다.

도 3 은 도 2 에 포함되는 전류 저감 제어부의 구성을 도시한 회로도이다.

도 4 는 도 2 에 포함되는 레플리카 전류 저감부의 구성을 도시한 회로도이다.

<도면의 주요부분에 대한 부호의 설명>

201 : 클럭 버퍼 202 : 딜레이 라인

203 : DLL 클럭 버퍼 204 : 레플리카 지연부

205 : 위상 비교기 206 : 레지스터 컨트롤부

207 : 레플리카 전류 저감부

208 : 전류저감 제어부

본 발명은 반도체 메모리 장치의 지연고정루프 회로에 관한 것으로, 더 상세하게는 지연고정루프의 전류소모를 절감하여 전력소모를 최소화하는 전류 저감 회로에 관한 것이다.

통상적으로 반도체 메모리 장치에서 클럭은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되거나 에러 없이 보다 빠른 동작을 보장하기 위해 사용된다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연(클럭 스큐(clokc skew))가 발생하게 되는데, 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭 보다 앞선 위상을 갖도록 하여 외부 클럭과 동기시켜 데이터를 출력하기 위해 지연고정루프가 사용되고 있다.

지연고정루프는 기존에 사용되어 온 위상고정루프(PLL)에 비해 잡음(noise)의 영향을 덜 받는 장점이 있어 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 동기식 반도체 메모리에서 널리 사용되고 있으며, 그 중에서도 레지스터 제어 지연고정루프(register controlled DLL)가 가장 일반화되어 사용되고 있다.

도 1 은 종래 기술에 의한 지연고정루프의 클럭 생성 블럭을 나타낸다.

외부 클럭(CLK/CLKB)을 입력으로 받아 클럭버퍼(101)를 통해 딜레이 라인(102)을 거쳐 DLL 클럭 드라이버(103)를 통해 외부 클럭보다 앞서 DLL 클럭(RCLKDLL/FCLKDLL)을 생성한다.

딜레이 라인을 거친 내부 라이징 클럭(iRCLK)는 딜레이를 조절할 수 있는 레플리카(Replica) 딜레이(104)를 거쳐 피드백 클럭(FBCLK)와 클럭버퍼(101)를 통한 상승 클럭(RCLK)와의 위상을 비교하는 위상비교기(105)와 쉬프트 레지스터와 컨트롤러로 구성된 딜레이 컨트롤러(106)에서 제어신호를 생성해 딜레이 라인의 지연량을 결정한다.

종래 기술에 따른 지연고정루프는 반전 외부 클럭(CLKB)을 입력으로 하여 외부 클럭(CLK)의 폴링 에지에 동기된 내부 폴링 클럭(FCLK)을 생성하기 위한 제1클럭 버퍼와, 외부 클럭(CLK)을 입력으로 하여 외부 클럭(CLK)의 라이징 에지에 동기된 내부 라이징클럭(RCLK)을 생성하기 위한 제2클럭 버퍼와, 외부 클럭(CLK)의 폴링 에지에 동기된 내부 폴링 클럭(FCLK)을 입력으로 하는 제1지연라인과, 외부 클럭(CLK)의 라이징 에지에 동기된 내부 라이징 클럭(RCLK)을 입력으로 하는 제2지연라인과, 제1 및 제2 지연라인의 지연량을 결정하기 위한 쉬프트 레지스터와, 제1지연라인의 출력(iFCLK)을 구동하여 제1DLL클럭(FCLKDLL)을 생성하기 위한 제1DLL 드라이버와, 제2지연라인의 출력(iRCLK)을 구동하여 제2DLL 클럭(RCLKDLL)을 생성하기 위한 제2DLL 드라이버와, 제2지연라인의 출력을 입력으로 하여 클럭이 실제 클럭 경로와 동일한 지연 조건을 거치도록 구성된 레플리카 지연부(104)와, 레플리카 지연부의 출력(FBCLK)과 내부 라이징 클럭(RCLK)의 위상을 비교하기 위한 위상 비교기(105)와, 위상 비교기로부터 출력된 제어신호(CTRL)에 응답하여 쉬프트 레지스터의 쉬프트 방향을 제어하기 위한 쉬프트 제어신호(SR,SL)를 출력하는 쉬프트 제어기를 구비한다.

우선, 제1클럭 버퍼는 반전 외부 클럭(CLKB)의 라이징 에지를 받으므로서, 외부 클럭(CLK)에 대해서는 폴링 에지에 동기된 내부 폴링 클럭(FCLK)을 발생시키고, 제2클럭 버퍼(12)는 외부 클럭(CLK)의 라이징 에지를 받아서 내부 라이징 클럭(RCLK)을 발생시킨다.

초기 동작시, 내부 라이징 클럭(RCLK)은 지연회로(102)의 제2지연라인의 단위 지연소자 하나만을 통과하여 출력되고, 이 클럭은 다시 레플리카 지연부(104)를 거치면서 지연되어 피드백 클럭(FBCLK)으로 출력된다. 여기서 피드백클럭(FBCLK)은 제2지연라인의 출력클럭(iRCLK)과 비교하여 레플리카 지연부(104)의 지연 시간만큼 지연된다.

위상비교기(105)는 내부 라이징 클럭(RCLK)의 라이징 에지와 피드백 클럭(FBCLK)의 라이징 에지를 비교하여 제어신호(CTRL)를 생성하고, 쉬프트 제어기는 제어신호(CTRL)에 응답하여 쉬프트 레지스터의 쉬프트 방향을 제어하기 위한 쉬프트 제어신호(SR,SL)를 출력한다. 쉬프트 레지스터는 쉬프트 제어신호(SR,SL)에 응답하여 제1 및 제2 지연라인의 지연량을 결정한다. 이때, SR(shift right)이 입력되면 레지스터를 오른쪽으로 이동시키고, SL(shift left)가 입력되면 레지스터를 왼쪽으로 이동시킨다. 이후, 지연량이 제어된 피드백클럭(FBCLK)과 내부 라이징 클럭(RCLK)을 비교해 나가면서 두 클럭이 최소의 지터(jitter)를 가지는 순간에 지연고정(locking)이 이루어지게 되고, 이때 제1 및 제2 DLL 클럭(FCLKDLL,RCLKDLL)은 제1 및 제2 DLL 클럭 드라이버(103)로부터 출력되며 외부 클럭(CLK) 보다 tAC(Data Access time from clock)만큼 앞선 클럭을 생성하게 된다.

DDR의 경우에는 tAC 스펙이 DDR266(tCK=7.5ns) 경우 ±750ps 였으나, DDR2의 경우 DDR667(tCK=3.0ns)은 ±450ps로 스펙상의 차이로 인해 정밀한 레플리카(Replica) 지연의 구현 없이는 스펙을 만족하기가 점점 어려워지고 있으며, 이에 따라 tAC 경로와 동일한 레플리카 디레이 회로의 필요성이 커지고 있다.

tAC(Data Access time from clock)는 주로 DLL의 레플리카 특성에 따라 결정되며, 실제 경로상의 로직 게이트를 그대로 쉬링크(Shrink)해서 온도 및 공정, 전압 변화에 동일한 변화치를 갖도록 회로를 구성한다.

현재 메모리는 저전압 저전력이 화두가 되고 있지만 레플리카 딜레이 회로는 메모리가 고속으로 tAC 스펙을 맞추기 위해 추가된 회로이기 때문에 DLL 회로 중 상대적으로 전류소모가 크다. 현재까지 이 회로는 DLL 버퍼에 의해서 전원 다운시에도 DLL이 락킹(Locking)되어 있을 시에만 꺼지도록 설계되어 있어 많은 전류를 소비하는 문제점이 있다.

따라서, 본 발명은 반도체 메모리 장치의 지연고정루프의 전류소모를 절감하여 전력소모를 최소화할 수 있는 전류 저감 회로를 구비한 지연고정루프를 제공한다.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 지연고 정루프 회로는 딜레이 라인의 출력에 응답하여 DLL클럭을 생성하기 위한 DLL 드라이버와; 상기 클럭의 경로와 동일한 지연 조건을 거치도록 일정시간만큼 지연시켜 피드백 클럭을 생성하기 위한 레플리카 지연부와; 클럭 인에이블 신호와 DLL 락킹 정보를 갖는 패스트모드 신호에 응답하여 전류 저감 제어신호를 출력하는 전류 저감 제어부와; 상기 전류 저감 제어신호와 상기 딜레이 라인의 클럭신호에 응답하여 레플리카 지연부의 입력신호를 출력하는 레플리카 전류 저감부;를 포함한다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참고하여 상세히 설명한다.

도 2 는 본 발명에 의한 전류 저감 회로를 포함하는 지연고정루프의 블럭을 도시한 도면이고, 도 3 은 도 2 에 포함되는 전류 저감 제어부의 구성을 도시한 회로도이며, 도 4 는 도 2 에 포함되는 레플리카 전류 저감부의 구성을 도시한 회로도이다.

도 2 내지 도 4 에 도시한 바와 같이, 본 발명은 외부 클럭(CLK,CLKB)을 입력으로 하여 외부 클럭에 동기된 내부 클럭(FCLK,RCLK)을 생성하기 위한 클럭 버퍼(201)와, 상기 내부 클럭(FCLK,RCLK)을 입력으로 하여 내부 클럭을 일정시간만큼 지연시켜 출력하는 딜레이 라인(202)을 포함한다.

또한, 상기 딜레이 라인(202)의 지연량을 결정하기 위한 쉬프트 레지스터와, 상기 딜레이 라인(202)의 출력에 응답하여 DLL클럭(FCLKDLL,RCLKDLL)을 생성하기 위한 DLL 드라이버(203)와, 상기 클럭의 경로와 동일한 지연 조건을 거치도록 일정 시간만큼 지연시켜 피드백 클럭(FBCLK)을 생성하기 위한 레플리카 지연부(204)와, 상기 레플리카 지연부(204)의 출력과 내부 클럭(RCLK)의 위상을 비교하기 위한 위상 비교기(205)와, 상기 위상 비교기(205)로부터 출력된 제어신호(CTRL)에 응답하여 쉬프트 레지스터의 쉬프트 방향(SR,SL)을 제어하기 위한 쉬프트 제어신호를 출력하는 쉬프트 제어기(206)를 포함한다.

또한, 클럭 인에이블 신호(CKE)와 DLL 락킹 정보를 갖는 패스트모드 신호(FASTMODE)에 응답하여 전류 저감 제어신호(CTRL)를 출력하는 전류 저감 제어부(208)와, 상기 전류 저감 제어신호(CTRL)와 상기 딜레이 라인의 클럭신호(iRCLK)에 응답하여 레플리카 지연부(204)의 입력신호를 출력하는 레플리카 전류 저감부(207)를 포함한다.

상기 클럭 버퍼(201)는 반전 외부 클럭(CLKB)을 입력으로 하여 외부 클럭(CLK)의 폴링 에지에 동기된 내부 폴링 클럭(FCLK)을 생성하기 위한 제1클럭 버퍼와, 외부 클럭(CLK)을 입력으로 하여 외부 클럭(CLK)의 라이징 에지에 동기된 내부 라이징 클럭(RCLK)을 생성하기 위한 제2클럭 버퍼를 포함한다.

상기 딜레이 라인(202)은 외부 클럭(CLK)의 폴링 에지에 동기된 내부 폴링 클럭(FCLK)을 입력으로 하는 제1지연라인과, 외부 클럭(CLK)의 라이징 에지에 동기된 내부 라이징 클럭(RCLK)을 입력으로 하는 제2지연라인을 포함한다. 이때, 쉬프트 레지스터는 제1 및 제2 지연라인의 지연량을 결정한다.

상기 DLL 드라이버(203)는 제1지연라인의 출력(iFCLK)을 구동하여 제1DLL클럭(FCLKDLL)을 생성하기 위한 제1DLL 드라이버와, 제2지연라인의 출력(iRCLK)을 구 동하여 제2DLL 클럭(RCLKDLL)을 생성하기 위한 제2DLL 드라이버를 포함한다.

상기 전류 저감 제어부(208)는 클럭 인에이블 신호(CKE)와 DLL 락킹 정보를 갖는 패스트모드 신호(FASEMODE)에 응답하여 논리합 연산하여 전류 저감 제어신호(CTRL)를 출력하는 논리회로(301)를 포함한다.

상기 레플리카 전류 저감부(207)는 상기 전류 저감 제어신호(CTRL)와 상기 제2지연라인의 클럭신호(iRCLK)에 응답하여 논리곱 연산하여 레플리카 지연부(204)의 입력신호를 출력하는 논리회로(302)를 포함한다.

상기 레플리카 지연부(104)는 상기 레플리카 전류 저감부(207)의 출력신호를 입력으로 하여 실제 클럭 경로와 동일한 지연 조건을 거친 피드백 클럭(FBCLK)을 출력한다.

상기 위한 위상 비교기(105)는 레플리카 지연부(104)의 출력(FBCLK)과 제2버퍼의 내부 라이징 클럭(RCLK)의 위상을 비교하여 제어신호를 출력하고, 쉬프트 제어기는 상기 위상 비교기(105)로부터 출력된 제어신호(CTRL)에 응답하여 쉬프트 레지스터의 쉬프트 방향을 제어하기 위한 쉬프트 제어신호(SR,SL)를 출력하여 딜레이 라인(202)의 지연량을 결정한다.

위와 같이, 구성된 본 발명의 동작을 설명하면 다음과 같다.

먼저, 외부 클럭(CLK/CLKB)을 입력으로 받아 클럭버퍼(101)를 통해 딜레이 라인(102)을 거쳐 DLL 클럭 드라이버(103)를 통해 외부 클럭보다 앞서 DLL 클럭(RCLKDLL/FCLKDLL)을 생성한다.

딜레이 라인(102)을 거친 내부 라이징 클럭(iRCLK)는 딜레이를 조절할 수 있는 레플리카 지연부(104)를 거쳐 피드백 클럭(FBCLK)와 클럭버퍼(101)를 통한 상승 클럭(RCLK)와의 위상을 비교하는 위상비교기(105)와 쉬프트 레지스터와 컨트롤러로 구성된 딜레이 컨트롤러(106)에서 제어신호를 생성해 딜레이 라인의 지연량을 결정한다.

이때, 레플리카 전류 저감부(207)는 레플리카 지연부(204)의 입력단 앞에 위치하여 제2지연라인의 출력신호(iRCLK)를 받아 전류저감 제어부(208)의 제어신호(CTRL)와 믹스하여 레플리카 지연부(204)의 입력신호를 생성한다.

전류저감 제어부(208)는 클럭 인에이블 신호(CKE)와 DLL 락킹 정보를 갖는 패스트모드 신호(FASEMODE)에 응답하여 제어신호(CTRL)를 출력한다.

예를 들면, 패스트모드 신호(FASEMODE)가 "로우" 상태에서 클럭 인에이블 신호(CKE)로 "로우" 신호가 입력되면 전류저감 제어부(208)는 제어신호(CTRL)로 "로우" 신호를 출력한다.

이때 상기 레플리카 전류 저감부(207)는 상기 제어신호(CTRL) "로우" 신호를 입력으로 하여 제2지연라인의 클럭신호(iRCLK)에 상관없이 "로우" 신호를 출력하여 레플리카 지연부(204)의 구동을 오프시킨다.

따라서, 레플리카 지연부(204)를 지연고정루프 락킹에 상관없이 지연고정루프의 동작과 관련이 없는 모드에서는 동작하지 않도록 제어하여 전류소모를 최소화한다.

상술한 바와 같이, 본 발명은 반도체 메모리 장치의 레플리카 지연부를 지연고정루프 락킹에 상관없이 지연고정루프의 동작과 관련이 없는 모드에서는 동작하지 않도록 제어하여 전류소모를 최소화하여 전력소모를 절감한다.

Claims (4)

1. 딜레이 라인의 출력에 응답하여 DLL클럭을 생성하기 위한 DLL 드라이버와;

   상기 클럭의 경로와 동일한 지연 조건을 거치도록 일정시간만큼 지연시켜 피드백 클럭을 생성하기 위한 레플리카 지연부와;

   클럭 인에이블 신호와 DLL 락킹 정보를 갖는 패스트모드 신호에 응답하여 전류 저감 제어신호를 출력하는 전류 저감 제어부와;

   상기 전류 저감 제어신호와 상기 딜레이 라인의 클럭신호에 응답하여 레플리카 지연부의 입력신호를 출력하는 레플리카 전류 저감부;

   를 포함하는 반도체 메모리 장치의 지연고정루프 회로.
2. 제 1 항에 있어서,

   상기 지연고정루프회로에는

   외부 클럭을 입력으로 하여 외부 클럭에 동기된 내부 클럭을 생성하기 위한 클럭 버퍼와;

   상기 내부 클럭을 입력으로 하여 내부 클럭을 일정시간만큼 지연시켜 출력하는 딜레이 라인과;

   상기 딜레이 라인의 지연량을 결정하기 위한 쉬프트 레지스터와;

   상기 레플리카 지연부의 출력과 내부 클럭의 위상을 비교하기 위한 위상 비 교기와;

   상기 위상 비교기로부터 출력된 제어신호에 응답하여 쉬프트 레지스터의 쉬프트 방향을 제어하기 위한 쉬프트 제어신호를 출력하는 쉬프트 제어기;

   를 더 포함하는 반도체 메모리 장치의 지연고정루프 회로.
3. 제 1 항에 있어서,

   상기 전류 저감 제어부는

   상기 클럭 인에이블 신호와 DLL 락킹 정보를 갖는 패스트모드 신호에 응답하여 논리합 연산하여 전류 저감 제어신호를 출력하는 논리회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연고정루프 회로.
4. 제 1 항에 있어서,

   상기 레플리카 전류 저감부는 상기 전류 저감 제어신호와 상기 딜레이 라인의 클럭신호에 응답하여 논리곱 연산하여 레플리카 지연부의 입력신호를 출력하는 논리회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연고정루프 회로.

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