KR20080061962A - 반도체 메모리 장치 및 그에 포함되는 지연 고정 루프 - Google Patents

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KR20080061962A
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Abstract

본 발명은 외부 클럭과 내부 클럭, 또는 외부 클럭과 데이터 간의 스큐를 줄이는 지연 고정 루프를 포함하는 반도체 메모리 장치에 관한 것으로서, 외부 클럭에 대응되는 기준 클럭과 상기 기준 클럭을 레플리카 지연시킨 피드백 클럭의 위상을 비교하여 상기 기준 클럭에 대한 지연 및 고정을 수행하며, 지연 고정 루프의 동작을 제어하는 지연 고정 루프 인에이블 신호와 리셋 신호로써 상기 기준 클럭에 대한 지연을 조절하는 지연 고정 루프; 및 데이터를 상기 지연 고정 루프의 출력 클럭에 동기시켜 출력하는 데이터 입출력 드라이버;를 포함함을 특징으로 한다.

Description

반도체 메모리 장치 및 그에 포함되는 지연 고정 루프{SEMICONDUCTOR MEMORY DEVICE AND DELAY LOCKED LOOP INCLUDED THE SAME}
도 1은 종래의 반도체 메모리 장치를 나타내는 블럭도.
도 2는 본 발명의 반도체 메모리 장치를 나타내는 블럭도.
도 3은 도 2의 지연 라인 조절 회로(200)의 상세 구성도.
도 4는 도 3의 블라인드 풀 제어형 위상 비교부(300)와 블라인드 풀 제어형 지연 라인 제어부(340)의 상세 구성도.
도 5는 도 4의 제어부(420)의 상세 구성의 일 예를 나타내는 회로도.
도 6a 및 도 6b는 도 4의 제어부(460)의 상세 구성의 일 예를 각각 나타내는 회로도.
도 7은 본 발명의 지연 고정 루프가 오프인 상태일 때 지연 라인(110)의 동작을 설명하기 위한 도면.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 외부 클럭과 내부 클럭, 또는 외부 클럭과 데이터 간의 스큐를 줄이는 지연 고정 루프를 포함하 는 반도체 메모리 장치에 관한 것이다.
일반적으로, 고속 동작하는 반도체 메모리 장치는 데이터를 외부 클럭에 동기시켜 처리하므로, 지연 고정 루프(Delay Locked Loop) 등을 이용하여 외부 클럭에 일정 지연을 준 내부 클럭을 발생시켜 데이터가 외부 클럭의 에지에 정확히 정렬되어 출력되도록 제어한다.
이와 같이 외부 클럭과 내부 클럭 및 데이터 간의 스큐(skew)를 보상하는 지연 고정 루프는 종래에 도 1과 같이 구성될 수 있다.
도 1을 참조하여 종래의 지연 고정 루프의 동작을 살펴보면, 최초 동작시, 외부 클럭 EXT_CLK은 클럭 버퍼(100)를 통해 버퍼링되어 기준 클럭 REF_CLK으로 출력되고, 기준 클럭 REF_CLK이 초기화된 지연 라인(110)을 거쳐 레플리카 지연부(120)를 통해 레플리카(replica) 지연되어 피드백 클럭 FB_CLK으로 출력된다.
레플리카 지연부(120)에서 출력된 피드백 클럭 FB_CLK은 위상 비교부(140)를 통해 기준 클럭 REF_CLK의 위상과 비교되고, 위상 비교부(140)에서 피드백 클럭 FB_CLK과 기준 클럭 REF_CLK의 위상 비교 결과에 따라 지연 증가 신호 UP와 지연 감소 신호 DN가 생성된다.
위상 비교부(140)에서 생성된 지연 증가 신호 UP와 지연 감소 신호 DN는 지연 라인 제어부(150)로 입력되고, 지연 라인 제어부(150)는 지연 증가 신호 UP와 지연 감소 신호 DN의 상태에 따라 시프트 레프트 신호 SL와 시프트 라이트 신호 SR를 발생한다.
여기서, 지연 라인 제어부(150)는 지연 고정 루프의 상태를 제어하는 지연 고정 루프 인에이블 신호 DLL_EN에 의해 동작이 제어된다. 즉, 지연 고정 루프가 동작하면 지연 고정 루프 인에이블 신호 DLL_EN에 의해 지연 라인 제어부(150)도 정상 동작하며, 지연 고정 루프가 동작하지 않으면 지연 고정 루프 인에이블 신호 DLL_EN에 의해 지연 라인 제어부(150)도 동작하지 않는다. 지연 라인 제어부(150)가 동작하지 않을 때 시프트 레프트 신호 SL와 시프트 라이트 신호 SR가 모두 디스에이블되어 지연 라인(110)은 이전 상태를 유지한다.
그리고, 지연 라인 제어부(150)에서 출력된 시프트 레프트 신호 SL와 시프트 라이트 신호 SR에 의해 지연 라인(110)의 지연 정도가 결정되고, 지연 라인(110)의 지연 정도에 따라 기준 클럭 REF_CLK이 지연되어 내부 클럭 ICLK으로 출력된다.
여기서, 지연 라인(110)은 공정 조건, 즉, PVT(Process, Voltage, Temperature) 등의 의해 감소되는 지연량을 보상하기 위해 일정 지연량을 미리 확보하고 있으며, 이러한 지연량을 디폴트 딜레이(default delay)라고 한다. 즉, 지연 라인(110)은 항상 디폴트 딜레이 이상의 지연량을 갖는다.
지연 라인(110)에서 출력된 내부 클럭 ICLK은 다시 위상 비교부(140)로 전달되어 기준 클럭 REF_CLK의 위상과 비교되며, 이때 내부 클럭 ICLK의 위상이 기준 클럭 REF_CLK에 정렬된다고 판단되면, 지연 라인 제어부(150)에서 출력되는 시프트 레프트 신호 SL와 시프트 라이트 신호 SR가 디스에이블되어 기준 클럭 REF_CLK에 대한 지연량이 고정된다.
이와 같이 고정된 지연량에 따라 지연된 내부 클럭 ICLK은 클럭 드라이버(170)를 통해 증폭되어 최종적으로 지연 고정 루프 출력 클럭 CLK_DLL으로 출력 되고, 데이터 DATA가 데이터 출력 드라이버(190)를 통해 지연 고정 루프 출력 클럭 CLK_DLL에 동기되어 출력 데이터 DOUT로 출력된다.
위 동작 설명에서 알 수 있듯이, 지연 고정 루프는 메모리 칩 내부에서 지연된 클럭을 앞당길 수 없으므로, 클럭을 일정시간 지연시켜 원하는 위상에 고정함으로써, 데이터가 외부 클럭의 에지에 일치하도록 조절하는 역할을 한다.
이러한 지연 고정 루프는 고속 동작할 때만 필요하며, 메모리 칩이 저속으로 동작하거나 전원 소모를 줄이기 위해 클럭 주파수가 낮게 변경되는 경우, 내부적으로 클럭을 지연 및 고정하지 않아도 데이터의 유효 윈도우(valid window)가 확보될 수 있다.
하지만, 종래의 지연 고정 루프는 오프 상태일 때 시프트 레프트 신호 SL와 시프트 라이트 신호 SR를 디스에이블시켜 지연 라인(110)이 이전 상태의 지연량을 유지하도록 제어한다.
따라서, 지연 고정 루프가 오프 상태일 때 지연 라인(110)의 지연량이 이전 상태의 지연량으로 고정되므로, 데이터 출력이 일정한 tAC(외부 클럭에서부터 데이터 출력이 처리되는 시간)를 갖지 못하게 된다.
즉, 종래의 지연 고정 루프가 오프 상태로 되면, 지연 라인(110)의 지연 정도가 최소 디폴트 딜레이 이상으로 충분히 크므로, 데이터 출력을 제어하는 지연 고정 루프 출력 클럭 CLK_DLL의 도메인 마진(domain margin)이 부족하게 된다. 이와 같이 지연 고정 루프 출력 클럭 CLK_DLL의 도메인 마진이 부족할 경우 출력 스트로브(strobe) 위치가 고정될 수 없으므로, 리드 동작시 불량이 발생할 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 지연 고정 루프가 오프 상태로 될 때 데이터 출력을 제어하는 지연 고정 루프 출력 클럭의 지연 정도를 제어하여 데이터의 유효 윈도우를 충분히 확보하고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 외부 클럭에 대응되는 기준 클럭과 상기 기준 클럭을 레플리카 지연시킨 피드백 클럭의 위상을 비교하여 상기 기준 클럭에 대한 지연 및 고정을 수행하며, 지연 고정 루프의 동작을 제어하는 지연 고정 루프 인에이블 신호와 리셋 신호로써 상기 기준 클럭에 대한 지연을 조절하는 지연 고정 루프; 및 데이터를 상기 지연 고정 루프의 출력 클럭에 동기시켜 출력하는 데이터 입출력 드라이버;를 포함함을 특징으로 한다.
여기서, 상기 지연 고정 루프 인에이블 신호는 저속 동작 모드 및 전원 소모를 줄이기 위해 동작 클럭 주파수가 낮게 변경되는 모드일 때 인에이블되어 상기 지연 고정 루프를 오프 상태로 제어하는 신호이며, 특히, 확장 모드 레지스터 셋(EMRS)이 셋팅된 상태에서 외부 어드레스의 상태에 따라 인에이블되는 신호임이 바람직하다.
그리고, 상기 지연 고정 루프는 상기 지연 고정 루프 인에이블 신호가 디스에이블될 때 상기 기준 클럭에 대한 지연을 감소시킴이 바람직하다.
한편, 상기 리셋 신호는 모드 레지스터 셋(MRS)이 셋팅된 상태에서 외부 어드레스의 상태에 따라 인에이블되는 신호임이 바람직하다.
상기 구성에서, 상기 지연 고정 루프는, 상기 외부 클럭을 버퍼링하여 상기 기준 클럭으로 출력하는 클럭 버퍼; 상기 기준 클럭을 지연시켜 내부 클럭으로 출력하며, 지연 증가를 제어하는 시프트 레프트 신호와 지연 감소를 제어하는 시프트 라이트 신호에 의해 상기 지연이 조절되는 지연 라인; 상기 내부 클럭을 레플리카 지연시켜 상기 피드백 클럭으로 출력하는 레플리카 지연부; 상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 지연 증가 신호와 지연 감소 신호를 생성하며, 상기 지연 고정 루프 인에이블 신호의 상태에 따라 출력이 제어되는 블라인드 풀 제어형 위상 비교부; 상기 블라인드 풀 제어형 위상 비교부의 출력 신호로써 상기 시프트 레프트 신호와 상기 시프트 라이트 신호를 생성하며, 상기 지연 고정 루프 인에이블 신호와 상기 리셋 신호의 상태에 따라 동작이 제어되는 블라인드 풀 제어형 지연 라인 제어부; 및 상기 내부 클럭을 증폭하여 상기 지연 고정 루프 출력 클럭으로 출력하는 클럭 드라이버;를 포함함이 바람직하다.
상기 지연 고정 루프의 구성에서, 상기 블라인드 풀 제어형 위상 비교부는, 상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 지연 증가 신호와 지연 감소 신호를 출력하는 위상 비교부; 및 상기 지연 고정 루프 인에이블 신호가 디스에이블 상태일 때 상기 지연 증가 신호를 디스에이블시키고 상기 지연 감소 신호를 인에이블시키는 제 1 제어부;를 포함함이 바람직하다.
상기 블라인드 풀 제어형 위상 비교부의 구성에서, 상기 위상 비교부는 상기 기준 클럭의 소정 라이징 에지를 기준으로, 상기 피드백 클럭의 라이징 에지가 앞서면 상기 지연 증가 신호를 인에이블시키고, 상기 피드백 클럭의 라이징 에지가 뒤서면 상기 지연 감소 신호를 인에이블시킴이 바람직하다.
상기 지연 고정 루프의 구성에서, 상기 블라인드 풀 제어형 지연 라인 제어부는, 상기 지연 고정 루프 인에이블 신호와 상기 리셋 신호를 조합하여 제어 신호로 출력하는 제 2 제어부; 및 상기 제어 신호의 상태에 따라 동작하며, 상기 블라인드 풀 제어형 위상 비교부의 출력 신호로써 상기 시프트 레프트 신호와 상기 시프트 라이트 신호를 생성하는 지연 라인 제어부;를 포함함이 바람직하다.
상기 블라인드 풀 제어형 지연 라인 제어부의 구성에서, 상기 제 2 제어부는 상기 지연 고정 루프 인에이블 신호가 인에이블 상태일 때 상기 제어 신호를 인에이블시키고, 상기 지연 고정 루프 인에이블 신호가 디스에이블 상태일 때 상기 리셋 신호의 상태에 따라 상기 제어 신호의 인에이블을 결정함이 바람직하다.
또한, 상기 제 2 제어부는 상기 지연 고정 루프 인에이블 신호와 상기 리셋 신호 중 어느 하나가 인에이블 상태일 때 상기 제어 신호를 디스에이블시키고, 상기 지연 고정 루프 인에이블 신호와 상기 리셋 신호가 모두 디스에이블 상태일 때 상기 제어 신호를 인에이블시킴이 바람직하다.
상기 블라인드 풀 제어형 지연 라인 제어부의 구성에서, 상기 지연 라인 제어부는 상기 제어 신호가 인에이블일 때 동작하여서, 상기 블라인드 풀 제어형 위상 비교부에서 상기 지연 증가 신호가 제공되면 상기 시프트 레프트 신호를 인에이블시키고, 상기 블라인드 풀 제어형 위상 비교부에서 상기 지연 감소 신호가 제공 되면 상기 시프트 라이트 신호를 인에이블시킴이 바람직하다.
그리고, 상기 지연 라인은 상기 시프트 레프트 신호가 인에이블되면 상기 기준 클럭의 지연량을 증가시키고, 상기 시프트 라이트 신호가 인에이블되면 상기 기준 클럭의 지연량을 감소시킴이 바람직하다.
이러한 상기 지연 라인은 상기 시프트 레프트 신호와 상기 시프트 라이트 신호에 의해 제어되는 직렬 연결된 다수의 단위 지연부를 포함하며, 상기 지연 고정 루프 인에이블 신호가 디스에이블 상태일 때 상기 시프트 라이트 신호에 의해 상기 다수의 단위 지연부 중 출력단에 연결된 단위 지연부만이 인에이블됨이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 지연 고정 루프는, 외부 클럭에 대응되는 기준 클럭과 상기 기준 클럭을 레플리카 지연시킨 피드백 클럭의 위상을 비교하여 지연 증가를 제어하는 시프트 레프트 신호와 지연 감소를 제어하는 시프트 라이트 신호를 생성하며, 지연 고정 루프의 동작을 제어하는 지연 고정 루프 인에이블 신호와 지연 고정 루프의 리셋을 제어하는 리셋 신호에 의해 상기 시프트 라이트 신호만을 인에이블시키는 지연 라인 조절 회로; 및 상기 시프트 레프트 신호와 상기 시프트 라이트 신호의 상태에 따라 지연 정도가 결정되어 상기 기준 클럭을 지연 및 고정시키는 지연 라인;을 포함함을 특징으로 한다.
여기서, 상기 지연 고정 루프 인에이블 신호는 저속 동작 모드 및 전원 소모를 줄이기 위해 동작 클럭 주파수가 낮게 변경되는 모드일 때 인에이블되어 상기 지연 고정 루프를 오프 상태로 제어하는 신호이며, 특히, 확장 모드 레지스터 셋(EMRS)이 셋팅된 상태에서 외부 어드레스의 상태에 따라 인에이블되는 신호임이 바람직하다.
그리고, 상기 리셋 신호는 모드 레지스터 셋(MRS)이 셋팅된 상태에서 외부 어드레스의 상태에 따라 인에이블되는 신호임이 바람직하다.
상기 구성에서, 상기 지연 라인 조절 회로는, 상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 지연 증가 신호와 지연 감소 신호를 생성하며, 상기 지연 고정 루프 인에이블 신호의 상태에 따라 출력이 제어되는 블라인드 풀 제어형 위상 비교부; 및 상기 블라인드 풀 제어형 위상 비교부의 출력 신호로써 상기 시프트 레프트 신호와 상기 시프트 라이트 신호를 생성하며, 상기 지연 고정 루프 인에이블 신호와 상기 리셋 신호의 상태에 따라 동작이 제어되는 블라인드 풀 제어형 지연 라인 제어부;를 포함함이 바람직하다.
상기 지연 라인 조절 회로의 구성에서, 상기 블라인드 풀 제어형 위상 비교부는, 상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 지연 증가 신호와 지연 감소 신호를 출력하는 위상 비교부; 및 상기 지연 고정 루프 인에이블 신호가 디스에이블 상태일 때 상기 지연 증가 신호를 디스에이블시키고 상기 지연 감소 신호를 인에이블시키는 제 1 제어부;를 포함함이 바람직하다.
상기 블라인드 풀 제어형 위상 비교부의 구성에서, 상기 위상 비교부는 상기 기준 클럭의 소정 라이징 에지를 기준으로, 상기 피드백 클럭의 라이징 에지가 앞서면 상기 지연 증가 신호를 인에이블시키고, 상기 피드백 클럭의 라이징 에지가 뒤서면 상기 지연 감소 신호를 인에이블시킴이 바람직하다.
상기 지연 라인 조절 회로의 구성에서, 상기 블라인드 풀 제어형 지연 라인 제어부는, 상기 지연 고정 루프 인에이블 신호와 상기 리셋 신호를 조합하여 제어 신호로 출력하는 제 2 제어부; 및 상기 제어 신호의 상태에 따라 동작하며, 상기 블라인드 풀 제어형 위상 비교부의 출력 신호로써 상기 시프트 레프트 신호와 상기 시프트 라이트 신호를 생성하는 지연 라인 제어부;를 포함함이 바람직하다.
상기 블라인드 풀 제어형 지연 라인 제어부의 구성에서, 상기 제 2 제어부는 상기 지연 고정 루프 인에이블 신호가 인에이블 상태일 때 상기 제어 신호를 인에이블시키고, 상기 지연 고정 루프 인에이블 신호가 디스에이블 상태일 때 상기 리셋 신호의 상태에 따라 상기 제어 신호의 인에이블을 결정함이 바람직하다.
또한, 상기 제 2 제어부는 상기 지연 고정 루프 인에이블 신호와 상기 리셋 신호 중 어느 하나가 인에이블 상태일 때 상기 제어 신호를 디스에이블시키고, 상기 지연 고정 루프 인에이블 신호와 상기 리셋 신호가 모두 디스에이블 상태일 때 상기 제어 신호를 인에이블시킴이 바람직하다.
상기 블라인드 풀 제어형 지연 라인 제어부의 구성에서, 상기 지연 라인 제어부는 상기 제어 신호가 인에이블일 때 동작하여서, 상기 블라인드 풀 제어형 위상 비교부에서 상기 지연 증가 신호가 제공되면 상기 시프트 레프트 신호를 인에이블시키고, 상기 블라인드 풀 제어형 위상 비교부에서 상기 지연 감소 신호가 제공되면 상기 시프트 라이트 신호를 인에이블시킴이 바람직하다.
그리고, 상기 지연 라인은 상기 시프트 레프트 신호가 인에이블되면 상기 기준 클럭의 지연량을 증가시키고, 상기 시프트 라이트 신호가 인에이블되면 상기 기 준 클럭의 지연량을 감소시킴이 바람직하다.
이러한 상기 지연 라인은 상기 시프트 레프트 신호와 상기 시프트 라이트 신호에 의해 제어되는 직렬 연결된 다수의 단위 지연부를 포함하며, 상기 지연 고정 루프 인에이블 신호가 디스에이블 상태일 때 상기 시프트 라이트 신호에 의해 상기 다수의 단위 지연부 중 출력단에 연결된 단위 지연부만이 인에이블됨이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명의 반도체 메모리 장치는 지연 고정 루프가 오프 상태로 될 때 지연 고정 루프 출력 클럭의 지연을 최소로 하여 상기 지연 고정 루프 출력 클럭에 동기되어 출력되는 데이터의 유효 윈도우를 충분히 확보할 수 있다.
구체적으로, 본 발명의 반도체 메모리 장치는 도 2에 도시된 바와 같이, 클럭 버퍼(100), 지연 라인(110), 레플리카 지연부(120), 지연 라인 조절 회로(200), 및 클럭 드라이버(170)를 포함하는 지연 고정 루프와, 데이터 출력 드라이버(190)를 포함한다.
클럭 버퍼(100)는 외부 클럭 EXT_CLK을 버퍼링하여 기준 클럭 REF_CLK으로 출력한다.
지연 라인(110)은 초기 동작시 기준 클럭 REF_CLK을 초기 셋팅된 지연량에 따라 지연시켜 내부 클럭 ICLK으로 출력하고, 이후 동작에서는 지연 라인 조절 회로(200)에 의해 지연량이 조절된다.
레플리카 지연부(120)는 초기 지연 라인(110)에서 출력된 내부 클럭 ICLK을 레플리카 지연시켜 피드백 클럭 FB_CLK으로 출력한다. 여기서, 레플리카 지연부(120)는 외부 클럭 EXT_CLK이 클럭 버퍼(100)를 거쳐 기준 클럭 REF_CLK으로 출력되기까지의 지연 시간과 내부 클럭 ICLK이 클럭 드라이버(170)을 거쳐 데이터에 동기된 후 패드로 출력되기까지의 지연 시간을 모델링한다.
지연 라인 조절 회로(200)는 기준 클럭 REF_CLK과 피드백 클럭 FB_CLK의 위상을 비교하여 지연 증가를 제어하는 시프트 레프트 신호 SL_NEW와 지연 감소를 제어하는 시프트 라이트 신호 SR_NEW를 생성하며, 지연 고정 루프가 오프 상태일 때 지연 고정 루프 인에이블 신호 DLL_EN와 리셋 신호 RESET 신호로써 시프트 라이트 신호 SR_NEW만을 인에이블시킨다.
여기서, 지연 고정 루프 인에이블 신호 DLL_EN는 지연 고정 루프를 온 상태로 제어할 때 인에이블되고, 지연 고정 루프를 오프 상태로 제어할 때 디스에이블되는 신호이며, 리셋 신호 RESET는 지연 고정 루프가 오프 상태일 때 펄스를 발생하는 신호이다.
통상적으로, 지연 고정 루프의 온/오프와 리셋은 반도체 메모리 장치에서 지원하는 확장 모드 레지스터 셋(EMRS)과 모드 레지스터 셋(MRS)에 규정되어 있다. 일 예로, 지연 고정 루프의 온/오프는 확장 모드 레지스터 셋이 셋팅된 상태에서 특정 외부 어드레스의 상태에 따라 제어되며, 지연 고정 루프의 리셋은 모드 레지스터 셋이 셋팅된 상태에서 특정 외부 어드레스의 상태에 따라 제어된다.
본 발명의 반도체 메모리 장치는 이와 같이 확장 모드 레지스터 셋과 모드 레지스터 셋에 의해 각각 발생하는 신호들을 지연 고정 루프 인에이블 신호 DLL_EN와 리셋 신호 RESET로 입력받을 수 있으며, 다른 외부 및 내부 신호에 의해 생성된 지연 고정 루프 인에이블 신호 DLL_EN와 리셋 신호 RESET를 이용해도 무방하다.
이러한 지연 라인 조절 회로(200)는 도 3에 도시된 바와 같이 블라인드 풀(blind pull) 제어형 위상 비교부(300)와 블라인드 풀 제어형 지연 라인 제어부(340)를 포함하며, 그 구성을 상세히 살펴보면 아래와 같다.
블라인드 풀 제어형 위상 비교부(300)는 기준 클럭 REF_CLK과 피드백 클럭 FB_CLK의 위상을 비교하여 지연 증가 신호 UP_NEW와 지연 감소 신호 DN_NEW를 생성하며, 지연 고정 루프 인에이블 신호 DLL_EN의 상태에 따라 출력이 제어된다.
블라인드 풀 제어형 지연 라인 제어부(340)는 블라인드 풀 제어형 위상 비교부(300)의 출력 신호로써 시프트 레프트 신호 SL_NEW와 시프트 라이트 신호 SR_NEW를 생성하며, 지연 고정 루프 인에이블 신호 DLL_EN와 리셋 신호 RESET의 상태에 따라 동작이 제어된다.
그리고, 블라인드 풀 제어형 위상 비교부(300)와 블라인드 풀 제어형 지연 라인 제어부(340)는 구체적으로, 도 4와 같이 구성될 수 있다.
도 4를 참조하면, 블라인드 풀 제어형 위상 비교부(300)는 기준 클럭 REF_CLK과 피드백 클럭 FB_CLK의 위상을 비교하여 지연 증가 신호 UP와 지연 감소 신호 DN를 출력하는 위상 비교부(400)와, 지연 고정 루프 인에이블 신호 DLL_EN가 디스에이블될 때 지연 증가 신호 UP에 대응되는 지연 증가 신호 UP_NEW를 디스에이블시키고 지연 감소 신호 DN에 대응되는 지연 감소 신호 DN_NEW를 인에이블시키는 제어부(420)로 구성될 수 있다.
블라인드 풀 제어형 지연 라인 제어부(340)는 지연 고정 루프 인에이블 신호 DLL_EN와 리셋 신호 RESET를 조합하여 제어 신호 CTRL로 출력하는 제어부(460)와, 제어 신호 CTRL에 의해 동작하여서 블라인드 풀 제어형 위상 비교부(300)의 출력 신호로써 시프트 레프트 신호 SL_NEW와 시프트 라이트 신호 SR_NEW를 생성하는 지연 라인 제어부(480)로 구성될 수 있다.
위상 비교부(400)의 출력을 제어하는 제어부(420)는 일 예로 도 5와 같이 구성될 수 있으며, 지연 라인 제어부(480)의 동작을 제어하는 제어부(460)는 일 예로, 도 6a 및 도 6b과 같이 구성될 수 있다.
즉, 제어부(420)는 도 5에 도시된 바와 같이, 지연 고정 루프 인에이블 신호 DLL_EN를 반전하는 인버터(IV1), 지연 증가 신호 UP와 인버터(IV1)의 출력 신호를 노아 조합하여 지연 증가 신호 UP_NEW로 출력하는 노아 게이트(NR1), 및 지연 감소 신호 DN와 지연 고정 루프 인에이블 신호 DLL_EN를 낸드 조합하여 지연 감소 신호 DN_NEW로 출력하는 낸드 게이트(NA1)로 구성될 수 있다.
제어부(460)는 도 6a에 도시된 바와 같이, 지연 고정 루프 인에이블 신호 DLL_EN와 리셋 신호 RESET를 노아 조합하는 노아 게이트(NR2)와, 노아 게이트(NR2)의 출력 신호를 반전하여 제어 신호 CTRL로 출력하는 인버터(IV2)로 구성될 수 있다.
또한, 제어부(460)는 도 6b에 도시된 바와 같이, 지연 고정 루프 인에이블 신호 DLL_EN와 리셋 신호 RESET를 낸드 조합하는 낸드 게이트(NA2)로 구성될 수 있 다.
한편, 클럭 드라이버(170)는 지연 라인 조절 회로(200)에 의해 지연 라인(110)이 락킹되면, 내부 클럭 ICLK을 증폭하여 지연 고정 루프 출력 클럭 CLK_DLL으로 출력한다.
그리고, 데이터 출력 드라이버(190)는 데이터 DATA를 지연 고정 루프 출력 클럭 CLK_DLL에 동기시켜 출력 데이터 DOUT로 출력한다.
이와 같은 구성을 갖는 본 발명의 반도체 메모리 장치는 정상 동작, 즉, 지연 고정 루프가 온 상태일 때, 종래와 동일하게 기준 클럭 REF_CLK과 피드백 클럭 FB_CLK의 위상 비교 결과에 따라 기준 클럭 REF_CLK을 지연 및 고정시켜 외부 클럭 EXT_CLK과 동일한 위상을 갖는 지연 고정 루프 출력 클럭 CLK_DLL를 출력한다.
즉, 본 발명의 반도체 메모리 장치는 외부 클럭 EXT_CLK이 클럭 버퍼(100)를 거쳐 기준 클럭 REF_CLK으로 출력되기까지의 지연 시간을 'D1'이라고 정의하고 내부 클럭 ICLK이 클럭 드라이버(170)와 데이터 출력 드라이버(190)를 거쳐 패드로 출력되기까지의 지연 시간을 'D2'라고 정의하면, 기준 클럭 REF_CLK을 외부 클럭 EXT_CLK의 한 주기에서 'D1+D2'를 뺀 시간만큼 지연 라인(110)을 통해 지연시켜 외부 클럭 EXT_CLK과 지연 고정 루프 출력 클럭 CLK_DLL이 동일한 위상을 갖도록 조절한다.
반면에, 메모리 칩이 저속으로 동작하거나 전원 소모를 줄이기 위해 클럭 주파수가 낮게 변경되어 지연 고정 루프의 동작이 필요하지 않을 때, 지연 고정 루프 인에이블 신호 DLL_EN와 리셋 신호 RESET에 의해 기준 클럭 REF_CLK이 최소 지연되 어 지연 고정 루프 출력 클럭 CLK_DLL으로 출력된다.
이와 같이 본 발명의 지연 고정 루프가 오프 상태일 때의 동작을 상세히 살펴보면, 우선, 위상 비교부(400)는 기준 클럭 REF_CLK과 피드백 클럭 FB_CLK의 위상을 비교하여 지연 증가 신호 UP와 지연 감소 신호 DN의 상태를 결정한다.
일 예로, 기준 클럭 REF_CLK의 소정 라이징 에지를 기준으로, 피드백 클럭 FB_CLK의 라이징 에지가 앞서면 지연 증가 신호 UP가 인에이블되고, 피드백 클럭 FB_CLK의 라이징 에지가 뒤서면 지연 감소 신호 DN가 인에이블된다.
그리고, 제어부(420)는 본 발명의 지연 고정 루프가 온 상태일 때 위상 비교부(400)의 출력을 그대로 지연 라인 제어부(480)로 전달한다.
반면에, 본 발명의 지연 고정 루프가 오프 상태로 되면, 제어부(420)는 위상 비교부(400)의 출력에 상관없이 지연 증가 신호 UP에 대응되는 지연 증가 신호 UP_NEW을 디스에이블시키고 지연 감소 신호 DN에 대응되는 지연 감소 신호 DN_NEW를 인에이블시킨다.
한편, 지연 라인 제어부(480)는 제어 신호 CTRL에 따라 동작을 달리하며, 일 예로, 도 6a 또는 도 6b와 같은 구성을 갖는 제어부(460)에 의해 제어되는 지연 라인 제어부(480)의 동작을 살펴보면 아래와 같다.
우선, 제어부(460)가 도 6a와 같이 구성될 경우, 지연 라인 제어부(480)는 본 발명의 지연 고정 루프가 오프 상태일 때 제어부(460)에 의해 시프트 레프트 신호 SL_NEW와 시프트 라이트 신호 SR_NEW를 모두 디스에이블시킨다. 즉, 지연 고정 루프 인에이블 신호 DLL_EN가 디스에이블되면, 제어부(460)에서 출력되는 제어 신 호 CTRL가 디스에이블되어서 지연 라인 제어부(480)가 오프 상태로 된다.
그리고, 지연 고정 루프 인에이블 신호 DLL_EN가 디스에이블된 상태에서 리셋 신호 RESET가 인에이블되면, 제어부(460)에서 출력되는 제어 신호 CTRL가 인에이블됨에 따라 지연 라인 제어부(480)가 동작하여 제어부(420)에서 제공되는 지연 증가 신호 UP_NEW와 지연 감소 신호 DN_NEW에 따라 시프트 레프트 신호 SL_NEW와 시프트 라이트 신호 SR_NEW의 상태가 결정된다.
즉, 지연 고정 루프가 오프된 상태에서 제어부(420)는 지연 감소 신호 DN_NEW만을 인에이블시키므로, 이 상태에서 리셋 신호 RESET가 인에이블되면, 지연 라인 제어부(480)는 인에이블 상태의 지연 감소 신호 DN_NEW를 제공받아 시프트 라이트 신호 SR_NEW를 인에이블시킨다.
이러한 시프트 라이트 신호 SR_NEW의 인에이블 상태는 리셋 신호 RESET가 인에이블되는 동안 유지되며, 시프트 라이트 신호 SR_NEW가 인에이블 상태를 유지하는 동안 지연 라인(110)에서 지연량이 계속 감소하게 된다.
다음, 제어부(460)가 도 6b와 같이 구성될 경우, 지연 고정 루프 인에이블 신호 DLL_EN와 리셋 신호 RESET 중 어느 하나가 인에이블될 때 제어부(460)에서 출력되는 제어 신호 CTRL가 디스에이블되어서 지연 라인 제어부(480)가 오프 상태로 된다.
그리고, 지연 고정 루프 인에이블 신호 DLL_EN와 리셋 신호 RESET가 모두 디스에이블되면, 제어부(460)에서 출력되는 제어 신호 CTRL가 인에이블됨에 따라 지연 라인 제어부(480)가 동작하여 제어부(420)에서 제공되는 지연 증가 신호 UP_NEW 와 지연 감소 신호 DN_NEW에 따라 시프트 레프트 신호 SL_NEW와 시프트 라이트 신호 SR_NEW의 상태가 결정된다.
이와 같이, 제어부(460)는 지연 고정 루프 인에이블 신호 DLL_EN가 디스에이블 상태일 때 리셋 신호 RESET가 인에이블되거나, 지연 고정 루프 인에이블 신호 DLL_EN와 리셋 신호 RESET가 모두 디스에이블될 때, 제어 신호 CTRL를 인에이블시킨다.
그리고, 지연 라인 제어부(480)는 제어 신호 CTRL의 상태에 따라 시프트 레프트 신호 SL_NEW와 시프트 라이트 신호 SR_NEW의 인에이블을 결정한다.
지연 고정 루프 인에이블 신호 DLL_EN가 디스에이블되고 제어 신호 CTRL가 인에이블되는 동안 지연 라인(110)의 동작을 도 7을 참조하여 살펴보면, 지연 라인(110)이 도 7과 같이 시프트 레지스터(700)와 다수의 단위 지연부로 구성되는 경우, 시프트 라이트 신호 SR_NEW가 인에이블 상태로 유지되는 동안 시프트 레지스터(700)의 출력은 지연을 감소시키는 방향으로 이동한다.
그리고, 소정 시간 뒤에 시프트 레지스터(700)에 의해 출력단에 연결된 단위 지연부(740)만이 인에이블되어 기준 클럭 REF_CLK이 단위 지연부(740)의 지연량만큼만 지연되어 내부 클럭 ICLK으로 출력된다.
즉, 지연 라인(110)은 지연 고정 루프가 오프된 상태에서 제어 신호 CTRL가 인에이블되는 동안 기준 클럭 REF_CLK에 대한 지연량을 감소시켜 최종적으로 기준 클럭 REF_CLK을 도 7의 화살표 방향과 같이 최단 경로로 이동시킨다. 따라서, 지연 고정 루프가 오프인 상태일 때, 기준 클럭 REF_CLK은 최소 지연으로 락킹되어 내부 클럭 ICLK으로 출력된다.
이상에서 살펴본 바와 같이, 본 발명의 반도체 메모리 장치는 지연 고정 루프 동작이 불필요한 동작에서 제어 신호 CTRL가 인에이블되는 동안 기준 클럭 REF_CLK을 최소 지연량으로 락킹시켜 지연 고정 루프 출력 클럭 CLK_DLL으로 출력한다.
이러한 최소 지연된 지연 고정 루프 출력 클럭 CLK_DLL에 데이터가 동기되어 외부로 출력되는 경우, 일정한 tAC를 갖는 데이터 출력을 보장할 수 있으므로, 지연 고정 루프가 오프된 상태에서도 데이터의 유효 윈도우가 충분히 확보될 수 있는 효과가 있다.
이와 같이, 본 발명은 특정 메모리 동작 모드 진입시 지연 고정 루프의 동작이 불필요하여 지연 고정 루프가 오프되면, 데이터 출력을 제어하는 지연 고정 루프 출력 클럭이 최소 지연으로 락킹되어 출력되도록 제어함으로써, 데이터 유효 윈도우를 충분히 확보할 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (27)

  1. 외부 클럭에 대응되는 기준 클럭과 상기 기준 클럭을 레플리카 지연시킨 피드백 클럭의 위상을 비교하여 상기 기준 클럭에 대한 지연 및 고정을 수행하며, 지연 고정 루프의 동작을 제어하는 지연 고정 루프 인에이블 신호와 리셋 신호로써 상기 기준 클럭에 대한 지연을 조절하는 지연 고정 루프; 및
    데이터를 상기 지연 고정 루프의 출력 클럭에 동기시켜 출력하는 데이터 입출력 드라이버;를 포함함을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 지연 고정 루프 인에이블 신호는 저속 동작 모드 및 전원 소모를 줄이기 위해 동작 클럭 주파수가 낮게 변경되는 모드일 때 인에이블되어 상기 지연 고정 루프를 오프 상태로 제어하는 신호임을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 지연 고정 루프 인에이블 신호는 확장 모드 레지스터 셋(EMRS)이 셋팅된 상태에서 외부 어드레스의 상태에 따라 인에이블되는 신호임을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 지연 고정 루프는 상기 지연 고정 루프 인에이블 신호가 디스에이블될 때 상기 기준 클럭에 대한 지연을 감소시킴을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 리셋 신호는 모드 레지스터 셋(MRS)이 셋팅된 상태에서 외부 어드레스의 상태에 따라 인에이블되는 신호임을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 지연 고정 루프는,
    상기 외부 클럭을 버퍼링하여 상기 기준 클럭으로 출력하는 클럭 버퍼;
    상기 기준 클럭을 지연시켜 내부 클럭으로 출력하며, 지연 증가를 제어하는 시프트 레프트 신호와 지연 감소를 제어하는 시프트 라이트 신호에 의해 상기 지연이 조절되는 지연 라인;
    상기 내부 클럭을 레플리카 지연시켜 상기 피드백 클럭으로 출력하는 레플리카 지연부;
    상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 지연 증가 신호와 지연 감소 신호를 생성하며, 상기 지연 고정 루프 인에이블 신호의 상태에 따라 출력이 제어되는 블라인드 풀 제어형 위상 비교부;
    상기 블라인드 풀 제어형 위상 비교부의 출력 신호로써 상기 시프트 레프트 신호와 상기 시프트 라이트 신호를 생성하며, 상기 지연 고정 루프 인에이블 신호 와 상기 리셋 신호의 상태에 따라 동작이 제어되는 블라인드 풀 제어형 지연 라인 제어부; 및
    상기 내부 클럭을 증폭하여 상기 지연 고정 루프 출력 클럭으로 출력하는 클럭 드라이버;를 포함함을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 블라인드 풀 제어형 위상 비교부는,
    상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 지연 증가 신호와 지연 감소 신호를 출력하는 위상 비교부; 및
    상기 지연 고정 루프 인에이블 신호가 디스에이블 상태일 때 상기 지연 증가 신호를 디스에이블시키고 상기 지연 감소 신호를 인에이블시키는 제 1 제어부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 위상 비교부는 상기 기준 클럭의 소정 라이징 에지를 기준으로, 상기 피드백 클럭의 라이징 에지가 앞서면 상기 지연 증가 신호를 인에이블시키고, 상기 피드백 클럭의 라이징 에지가 뒤서면 상기 지연 감소 신호를 인에이블시킴을 특징으로 하는 반도체 메모리 장치.
  9. 제 6 항에 있어서,
    상기 블라인드 풀 제어형 지연 라인 제어부는,
    상기 지연 고정 루프 인에이블 신호와 상기 리셋 신호를 조합하여 제어 신호로 출력하는 제 2 제어부; 및
    상기 제어 신호의 상태에 따라 동작하며, 상기 블라인드 풀 제어형 위상 비교부의 출력 신호로써 상기 시프트 레프트 신호와 상기 시프트 라이트 신호를 생성하는 지연 라인 제어부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 2 제어부는 상기 지연 고정 루프 인에이블 신호가 인에이블 상태일 때 상기 제어 신호를 인에이블시키고, 상기 지연 고정 루프 인에이블 신호가 디스에이블 상태일 때 상기 리셋 신호의 상태에 따라 상기 제어 신호의 인에이블을 결정함을 특징으로 하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 제 2 제어부는 상기 지연 고정 루프 인에이블 신호와 상기 리셋 신호 중 어느 하나가 인에이블 상태일 때 상기 제어 신호를 디스에이블시키고, 상기 지연 고정 루프 인에이블 신호와 상기 리셋 신호가 모두 디스에이블 상태일 때 상기 제어 신호를 인에이블시킴을 특징으로 하는 반도체 메모리 장치.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 지연 라인 제어부는 상기 제어 신호가 인에이블일 때 동작하여서, 상기 블라인드 풀 제어형 위상 비교부에서 상기 지연 증가 신호가 제공되면 상기 시프트 레프트 신호를 인에이블시키고, 상기 블라인드 풀 제어형 위상 비교부에서 상기 지연 감소 신호가 제공되면 상기 시프트 라이트 신호를 인에이블시킴을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 지연 라인은 상기 시프트 레프트 신호가 인에이블되면 상기 기준 클럭의 지연량을 증가시키고, 상기 시프트 라이트 신호가 인에이블되면 상기 기준 클럭의 지연량을 감소시킴을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 지연 라인은 상기 시프트 레프트 신호와 상기 시프트 라이트 신호에 의해 제어되는 직렬 연결된 다수의 단위 지연부를 포함하며, 상기 지연 고정 루프 인에이블 신호가 디스에이블 상태일 때 상기 시프트 라이트 신호에 의해 상기 다수의 단위 지연부 중 출력단에 연결된 단위 지연부만이 인에이블됨을 특징으로 하는 반도체 메모리 장치.
  15. 외부 클럭에 대응되는 기준 클럭과 상기 기준 클럭을 레플리카 지연시킨 피드백 클럭으로써 지연 및 고정을 수행하는 지연 고정 루프에 있어서,
    상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 지연 증가를 제어하는 시프트 레프트 신호와 지연 감소를 제어하는 시프트 라이트 신호를 생성하며, 지연 고정 루프의 동작을 제어하는 지연 고정 루프 인에이블 신호와 지연 고정 루프의 리셋을 제어하는 리셋 신호에 의해 상기 시프트 라이트 신호만을 인에이블시키는 지연 라인 조절 회로; 및
    상기 시프트 레프트 신호와 상기 시프트 라이트 신호의 상태에 따라 지연 정도가 결정되어 상기 기준 클럭을 지연 및 고정시키는 지연 라인;을 포함함을 특징으로 하는 지연 고정 루프.
  16. 제 15 항에 있어서,
    상기 지연 고정 루프 인에이블 신호는 저속 동작 모드 및 전원 소모를 줄이기 위해 동작 클럭 주파수가 낮게 변경되는 모드일 때 인에이블되어 상기 지연 고정 루프를 오프 상태로 제어하는 신호임을 특징으로 하는 지연 고정 루프.
  17. 제 15 항에 있어서,
    상기 지연 고정 루프 인에이블 신호는 확장 모드 레지스터 셋(EMRS)이 셋팅된 상태에서 외부 어드레스의 상태에 따라 인에이블되는 신호임을 특징으로 하는 지연 고정 루프.
  18. 제 15 항에 있어서,
    상기 리셋 신호는 모드 레지스터 셋(MRS)이 셋팅된 상태에서 외부 어드레스의 상태에 따라 인에이블되는 신호임을 특징으로 하는 지연 고정 루프.
  19. 제 15 항에 있어서,
    상기 지연 라인 조절 회로는,
    상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 지연 증가 신호와 지연 감소 신호를 생성하며, 상기 지연 고정 루프 인에이블 신호의 상태에 따라 출력이 제어되는 블라인드 풀 제어형 위상 비교부; 및
    상기 블라인드 풀 제어형 위상 비교부의 출력 신호로써 상기 시프트 레프트 신호와 상기 시프트 라이트 신호를 생성하며, 상기 지연 고정 루프 인에이블 신호와 상기 리셋 신호의 상태에 따라 동작이 제어되는 블라인드 풀 제어형 지연 라인 제어부;를 포함함을 특징으로 하는 지연 고정 루프.
  20. 제 19 항에 있어서,
    상기 블라인드 풀 제어형 위상 비교부는,
    상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 지연 증가 신호와 지연 감소 신호를 출력하는 위상 비교부; 및
    상기 지연 고정 루프 인에이블 신호가 디스에이블 상태일 때 상기 지연 증가 신호를 디스에이블시키고 상기 지연 감소 신호를 인에이블시키는 제 1 제어부;를 포함함을 특징으로 하는 지연 고정 루프.
  21. 제 20 항에 있어서,
    상기 위상 비교부는 상기 기준 클럭의 소정 라이징 에지를 기준으로, 상기 피드백 클럭의 라이징 에지가 앞서면 상기 지연 증가 신호를 인에이블시키고, 상기 피드백 클럭의 라이징 에지가 뒤서면 상기 지연 감소 신호를 인에이블시킴을 특징으로 하는 지연 고정 루프.
  22. 제 19 항에 있어서,
    상기 블라인드 풀 제어형 지연 라인 제어부는,
    상기 지연 고정 루프 인에이블 신호와 상기 리셋 신호를 조합하여 제어 신호로 출력하는 제 2 제어부; 및
    상기 제어 신호의 상태에 따라 동작하며, 상기 블라인드 풀 제어형 위상 비교부의 출력 신호로써 상기 시프트 레프트 신호와 상기 시프트 라이트 신호를 생성하는 지연 라인 제어부;를 포함함을 특징으로 하는 지연 고정 루프.
  23. 제 22 항에 있어서,
    상기 제 2 제어부는 상기 지연 고정 루프 인에이블 신호가 인에이블 상태일 때 상기 제어 신호를 인에이블시키고, 상기 지연 고정 루프 인에이블 신호가 디스에이블 상태일 때 상기 리셋 신호의 상태에 따라 상기 제어 신호의 인에이블을 결정함을 특징으로 하는 지연 고정 루프.
  24. 제 22 항에 있어서,
    상기 제 2 제어부는 상기 지연 고정 루프 인에이블 신호와 상기 리셋 신호 중 어느 하나가 인에이블 상태일 때 상기 제어 신호를 디스에이블시키고, 상기 지연 고정 루프 인에이블 신호와 상기 리셋 신호가 모두 디스에이블 상태일 때 상기 제어 신호를 인에이블시킴을 특징으로 하는 반도체 메모리 장치.
  25. 제 23 항 또는 제 24 항에 있어서,
    상기 지연 라인 제어부는 상기 제어 신호가 인에이블일 때 동작하여서, 상기 블라인드 풀 제어형 위상 비교부에서 상기 지연 증가 신호가 제공되면 상기 시프트 레프트 신호를 인에이블시키고, 상기 블라인드 풀 제어형 위상 비교부에서 상기 지연 감소 신호가 제공되면 상기 시프트 라이트 신호를 인에이블시킴을 특징으로 하는 지연 고정 루프.
  26. 제 25 항에 있어서,
    상기 지연 라인은 상기 시프트 레프트 신호가 인에이블되면 상기 기준 클럭의 지연량을 증가시키고, 상기 시프트 라이트 신호가 인에이블되면 상기 기준 클럭의 지연량을 감소시킴을 특징으로 하는 지연 고정 루프.
  27. 제 26 항에 있어서,
    상기 지연 라인은 상기 시프트 레프트 신호와 상기 시프트 라이트 신호에 의해 제어되는 직렬 연결된 다수의 단위 지연부를 포함하며, 상기 지연 고정 루프 인에이블 신호가 디스에이블 상태일 때 상기 시프트 라이트 신호에 의해 상기 다수의 단위 지연부 중 출력단에 연결된 단위 지연부만이 인에이블됨을 특징으로 하는 지연 고정 루프.
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