KR100956774B1 - 지연 고정 루프 회로 및 그 제어 방법 - Google Patents

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Abstract

본 발명에 따른 지연 고정 루프 회로는 기준 클럭 신호를 순차적으로 지연시켜 출력하는 복수개의 지연 라인; 상기 기준 클럭 신호 및 상기 복수개의 지연 라인의 최종 출력 신호의 위상차를 검출하여 위상 검출 신호 및 제 1 지연 모드 판단 신호를 출력하는 위상 검출부; 상기 위상 검출 신호 및 제 2 지연 모드 판단 신호에 따라 상기 복수개의 지연 라인을 제어하기 위한 지연 제어 신호를 출력하는 제어부; 및 상기 지연 제어 신호 및 상기 복수개의 지연 라인의 최종 출력 신호에 따라 상기 제 1 지연 모드 판단 신호의 오류를 검출하여 상기 제 2 지연 모드 판단신호를 출력하는 오류 판단부를 구비한다.
Figure R1020070139829
딜레이 라인, 파인 딜레이 라인

Description

지연 고정 루프 회로 및 그 제어 방법{DELAY LOCKED LOOP CIRCUIT AND CONTROL METHOD OF THE SAME}
본 발명은 반도체 회로 기술에 관한 것으로서, 특히 지연 고정 루프 회로 및 그 제어 방법에 관한 것이다.
일반적으로 지연 고정 루프(Delay Locked Loop) 회로는 반도체 메모리 장치 외부에서 공급되는 외부 클럭 신호와 반도체 메모리 장치 내부에서 사용되는 내부 클럭 신호의 위상을 동기시키기 위해 사용되는 회로이다.
종래의 기술에 따른 지연 고정 루프 회로는 도 1에 도시된 바와 같이, 차동 증폭기(10), 딜레이 라인(20), 복제 딜레이(30), 위상 검출부(40), 제어부(50) 및 드라이버(60)를 구비한다.
상기 딜레이 라인(20)은 커스 듀얼 딜레이 라인(Coarse Dual Delay Line)(21)과 파인 딜레이 라인(Fine Delay Line)(22)을 구비한다. 상기 파인 딜레이 라인(22)을 구성하는 단위 지연 소자의 지연값에 비해 상기 커스 딜레이 라인을 구성하는 단위 지연 소자의 지연값이 크게 설정된다.
상기 복제 딜레이(30)는 반도체 회로 내부의 신호처리 지연시간과 동일한 지 연시간을 갖도록 한 지연회로이다. 상기 복제 딜레이(30)는 상기 딜레이 라인(20)의 지연 신호(MIXOUT)를 설정된 지연시간 만큼 지연시켜 생성한 피드백 클럭 신호(FBCLK)를 상기 위상 검출부(40)로 출력한다.
상기 위상 검출부(40)는 상기 차동 증폭기(10)에서 출력된 기준 클럭 신호(REFCLK)와 상기 피드백 클럭 신호(FBCLK)의 위상차를 검출하여 위상 검출 신호(POUT)와 지연 모드 판단 신호(COARSE_LOCK)를 상기 제어부(50)로 출력한다.
상기 지연 모드 판단 신호(COARSE_LOCK)는 상기 커스 듀얼 딜레이 라인(21)을 이용한 지연 고정이 완료되었음을 알리는 신호이다. 즉, 상기 커스 듀얼 딜레이 라인(21)을 이용한 지연 동작을 수행하다가 지연 고정 시키고자 하는 두 신호의 시간 차이가 상기 커스 듀얼 딜레이 라인(21)의 유닛 딜레이의 지연 시간보다 작아진 것을 정의하는 신호이다.
상기 제어부(50)는 상기 위상 검출 신호(POUT)와 상기 지연 모드 판단 신호(COARSE_LOCK)에 따라 상기 딜레이 라인(20)의 커스 듀얼 딜레이 라인(21) 또는 파인 딜레이 라인(22)을 제어하여 상기 딜레이 라인(20) 전체의 지연시간을 가변시킨다.
상기 제어부(50)는 두 가지 지연 모드로 상기 딜레이 라인(20)을 제어하도록 구성된다. 지연 고정 루프 회로의 동작 초기에는 상기 커스 듀얼 딜레이 라인(21)을 제어하여 지연 고정 동작을 수행한다. 이후 상기 지연 모드 판단 신호(COARSE_LOCK)가 활성화되면 상기 파인 딜레이 라인(22)을 제어하여 지연 고정 동작을 수행한다.
상기 드라이버(60)는 상기 딜레이 라인(20)의 지연 신호(MIXOUT)를 드라이빙하여 지연 고정 클럭(DLLCLK)을 출력한다.
상기 파인 딜레이 라인(22)을 이용한 지연 고정 동작은 도 2와 같이 이루어진다. 즉, 상기 커스 듀얼 딜레이 라인(21)의 두 출력 신호(FCLK, SCLK)는 1/2 유닛 딜레이 만큼의 시간차를 두고 출력된다.
상기 파인 딜레이 라인(22)은 상기 두 출력 신호(FCLK, SCLK)의 혼합비를 달리하여 지연시간을 미세 조정하는 방식으로 지연 고정 동작을 수행한다.
정상적인 동작 환경에서 파인 딜레이 라인(22)의 지연 신호(MIXOUT)가 'A0' 에 해당하는 값이 되어야 지연 고정이 이루어진다고 가정한다.
한편, 온도, 전압 또는 동작 주파수와 같은 동작 환경의 변화가 발생할 경우, 지연 고정시키고자 하는 두 신호의 위상 왜곡을 초래하여 파인 딜레이 라인(22)의 지연 신호(MIXOUT)가 'A0'가 아닌 'A1'에 해당하는 값이 되어야 지연 고정이 이루어질 수 있다.
그러나 파인 딜레이 라인(22)의 지연 신호(MIXOUT)가 상기 'A1'에 해당하는 값이 되기 위해서는 상당히 많은 조정 단계를 거쳐야 한다.
상술한 바와 같이, 종래의 기술에 따른 지연 고정 루프 회로는 동작 환경 변화 발생시 파인 딜레이 라인(22)을 이용한 지연 고정 동작에 너무 많은 시간이 소요될 수 있고, 반도체 메모리 장치의 동작 규격을 맞추지 못하여 지연 고정 오류를 초래할 수 있다.
본 발명은 동작 환경이 변하더라도 지연 고정에 소요되는 시간이 증가하는 것을 방지할 수 있도록 한 지연 고정 루프 회로 및 그 제어 방법을 제공함에 그 목적이 있다.
본 발명에 따른 지연 고정 루프 회로는 기준 클럭 신호를 순차적으로 지연시켜 출력하는 복수개의 지연 라인; 상기 기준 클럭 신호 및 상기 복수개의 지연 라인의 최종 출력 신호의 위상차를 검출하여 위상 검출 신호 및 제 1 지연 모드 판단 신호를 출력하는 위상 검출부; 상기 위상 검출 신호 및 제 2 지연 모드 판단 신호에 따라 상기 복수개의 지연 라인을 제어하기 위한 지연 제어 신호를 출력하는 제어부; 및 상기 지연 제어 신호 및 상기 복수개의 지연 라인의 최종 출력 신호에 따라 상기 제 1 지연 모드 판단 신호의 오류를 검출하여 상기 제 2 지연 모드 판단신호를 출력하는 오류 판단부를 구비함을 특징으로 한다.
본 발명에 따른 지연 고정 루프 회로의 제어 방법은 기본 지연 시간이 다르게 설정된 복수개의 지연 라인을 구비한 지연 고정 루프 회로의 제어 방법으로서, 상기 복수개의 지연 라인 중 어느 하나를 제어하여 제 1 지연 고정 동작을 수행하는 단계; 상기 제 1 지연 고정 동작이 정해진 시간 내에 완료되는지 판단하는 단계; 및 상기 제 1 지연 고정 동작이 정해진 시간 내에 완료되지 못하면 상기 복수개의 지연 라인 중 다른 하나를 제어하여 제 2 지연 고정 동작을 수행하는 단계를 구비함을 특징으로 한다.
본 발명에 따른 지연 고정 루프 회로 및 그 제어 방법은 동작 환경 변화에 대응하여 안정적이고 신속한 지연 고정 동작이 가능하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 지연 고정 루프 회로 및 그 제어 방법의 바람직한 실시예를 설명하면 다음과 같다.
본 발명에 따른 지연 고정 루프 회로(100)는 도 3에 도시된 바와 같이, 차동 증폭기(110), 딜레이 라인(200), 복제 딜레이(300), 위상 검출부(400), 제어부(500), 드라이버(60), 분주부(700) 및 오류 판단부(800)를 구비한다.
상기 딜레이 라인(200)은 커스 듀얼 딜레이 라인(Coarse Dual Delay Line)(210)과 파인 딜레이 라인(Fine Delay Line)(220)을 구비한다. 상기 파인 딜레이 라인(220)을 구성하는 단위 지연 소자의 지연값에 비해 상기 커스 딜레이 라인을 구성하는 단위 지연 소자의 지연값이 크게 설정된다.
상기 복제 딜레이(300)는 반도체 회로 내부의 신호처리 지연시간과 동일한 지연시간을 갖도록 한 지연회로이다. 상기 복제 딜레이(300)는 상기 딜레이 라인(200)의 지연 신호(MIXOUT)를 설정된 지연시간만큼 지연시켜 생성한 피드백 클럭 신호(FBCLK)를 상기 위상 검출부(400)로 출력하도록 구성된다.
상기 위상 검출부(400)는 상기 차동 증폭기(110)에서 출력된 기준 클럭 신호(REFCLK)와 상기 피드백 클럭 신호(FBCLK)의 위상차를 검출하여 위상 검출 신 호(POUT)와 제 1 지연 모드 판단 신호(COARSE_LOCK)를 출력하도록 구성된다.
상기 제 1 지연 모드 판단 신호(COARSE_LOCK)는 상기 커스 듀얼 딜레이 라인(210)을 이용한 지연 고정이 완료되었음을 알리는 신호이다. 즉, 상기 커스 듀얼 딜레이 라인(210)을 이용한 지연 동작을 수행하다가 지연 고정 시키고자 하는 두 신호의 시간 차이가 상기 커스 듀얼 딜레이 라인(210)의 유닛 딜레이의 지연 시간보다 작아진 것을 정의하는 신호이다.
상기 제어부(500)는 상기 위상 검출 신호(POUT)와 제 2 지연 모드 판단 신호(COARSE_LOCK_NEW)에 따라 지연 제어 신호(CCDL, CFDL)를 출력하여 상기 커스 듀얼 딜레이 라인(210) 또는 파인 딜레이 라인(220)을 제어하도록 구성된다.
상기 제어부(50)는 두 가지 지연 모드로 상기 딜레이 라인(200)을 제어하도록 구성된다. 지연 고정 루프 회로의 동작 초기에는 지연 제어 신호(CCDL)를 출력하여 상기 커스 듀얼 딜레이 라인(210)을 제어함으로써 지연 고정 동작을 수행한다. 이후 상기 제 2 지연 모드 판단 신호(COARSE_LOCK_NEW)가 활성화되면 지연 제어 신호(CFDL)를 출력하여 상기 파인 딜레이 라인(220)을 제어함으로써 지연 고정 동작을 수행한다.
상기 드라이버(600)는 상기 딜레이 라인(200)의 지연 신호(MIXOUT)를 드라이빙하여 지연 고정 클럭(DLLCLK)을 출력하도록 구성된다.
상기 분주부(700)는 상기 딜레이 라인(200)의 지연 신호(MIXOUT)를 정해진 분주비로 분주하여 분주 신호(MIXOUT_DIV)를 출력하도록 구성된다.
상기 오류 판단부(800)는 상기 지연 제어 신호(CFDL)와 상기 분주 신 호(MIXOUT_DIV)에 따라 상기 제 1 지연 모드 판단 신호(COARSE_LOCK)의 오류 여부를 판단하여 제 2 지연 모드 판단 신호(COARSE_LOCK_NEW)를 출력하도록 구성된다.
상기 오류 판단부(800)는 도 4에 도시된 바와 같이, 필터 회로(810) 및 신호 출력 제어 회로(820)를 구비한다.
상기 필터 회로(810)는 상기 분주 신호(MIXOUT_DIV)의 활성화 구간 동안 상기 지연 제어 신호(CFDL) 펄스가 정해진 횟수만큼 발생될 경우 필터링 신호(OUT)를 활성화 시키도록 구성된다.
상기 신호 출력 제어 회로(820)는 상기 필터링 신호(OUT)의 활성화 여부에 따라 상기 제 1 지연 모드 판단 신호(COARSE_LOCK)를 제 2 지연 모드 판단 신호(COARSE_LOCK_NEW)로서 출력하거나, 상기 제 1 지연 모드 판단 신호(COARSE_LOCK)에 상관없이 제 2 지연 모드 판단 신호(COARSE_LOCK_NEW)를 비 활성화 시키도록 구성된다.
상기 필터 회로(810)는 도 5에 도시된 바와 같이, 제 1 내지 제 5 인버터(IV1 ~ IV5), 제 1 내지 제 4 패스 게이트(PG1 ~ PG4), 제 1 내지 제 4 래치(LT1 ~ LT4) 및 낸드 게이트(ND1)를 구비한다.
상기 제 1 및 제 2 인버터(IV1, IV2)는 상기 지연 제어 신호(CFDL)를 버퍼링하여 출력한다. 상기 필터 회로(810)는 상기 제 1 및 제 2 인버터(IV1, IV2)의 출력 신호를 클럭 신호(CLK)로서 사용한다. 따라서 상기 필터 회로(810) 내부에서 상기 제 1 및 제 2 인버터(IV1, IV2)의 출력 신호를 클럭 신호(CLK)라 칭한다. 상기 제 3 인버터(IV3) 및 제 4 인버터(IV4)는 상기 클럭 신호(CLK)를 각각 반전시켜 반 전 클럭 신호(CLKB)를 생성한다. 상기 제 1 패스 게이트(PG1)는 입력단에 상기 분주 신호(MIXOUT_DIV)를 입력받고 출력단에 제 1 래치(LT1)의 입력단이 연결된다. 제 2 패스 게이트(PG2)는 입력단에 상기 제 1 래치(LT1)의 출력단이 연결되고 출력단에 제 2 래치(LT2)의 입력단이 연결된다. 제 3 패스 게이트(PG2)는 입력단에 상기 제 2 래치(LT2)의 출력단이 연결되고 출력단에 제 3 래치(LT3)의 입력단이 연결된다. 제 4 패스 게이트(PG4)는 입력단에 상기 제 3 래치(LT1)의 출력단이 연결되고 출력단에 제 4 래치(LT4)의 입력단이 연결된다. 상기 낸드 게이트(ND1)는 상기 분주 신호(MIXOUT_DIV), 상기 제 2 래치(LT2)의 출력 신호(B) 및 상기 제 4 래치(LT4)의 출력 신호(C)를 입력 받는다. 상기 제 5 인버터(IV5)는 상기 낸드 게이트(ND1)의 출력 신호를 입력 받아 상기 필터링 신호(OUT)를 출력한다.
상기 필터 회로(810)는 상기 분주 신호(MIXOUT_DIV)의 활성화 구간동안 상기 지연 제어 신호(CFDL) 펄스가 3회 이상 발생되는 경우 필터링 신호(OUT)를 활성화시키도록 구성된 것이다. 기준 클럭 신호(REFCLK)의 위상 왜곡이 발생하지 않은 경우 커스 듀얼 딜레이 라인(210)에 의한 지연 고정이 이루어진 후에는 파인 딜레이 라인(220)을 예를 들어, 2단계 정도 조정하면 지연 고정이 이루어져야 한다고 가정한 것이다. 즉, 지연 제어 신호(CFDL) 펄스가 2회만 발생되어야 한다고 가정한 것이다. 상기 분주 신호(MIXOUT_DIV)는 상기 딜레이 라인(200)의 지연 신호(MIXOUT)를 예를 들어, 3분주 한 신호이다. 상기 분주 신호(MIXOUT_DIV)를 사용한 것은 상기 지연 제어 신호(CFDL) 펄스의 3회 발생을 검출하기 위한 구간을 확보하기 위함이다.
상기 신호 출력 제어 회로(820)는 도 6에 도시된 바와 같이, 제 6 및 제 7상기 인버터(IV6, IV7) 및 제 2 낸드 게이트(ND2)를 구비한다.
상기 제 6 인버터(IV6)는 상기 필터링 신호(OUT)를 입력받는다. 상기 제 2 낸드 게이트(ND2)는 상기 제 1 지연 모드 판단 신호(COARSE_LOCK) 및 상기 제 6 인버터(IV6)의 출력 신호를 입력 받는다. 상기 제 7 인버터(IV7)는 상기 제 2 낸드 게이트(ND2)의 출력 신호를 입력받아 상기 제 2 지연 모드 판단 신호(COARSE_LOCK_NEW)를 출력한다.
이와 같이 구성된 본 발명에 따른 지연 고정 루프 회로의 제어 동작을 설명하면 다음과 같다.
도 5를 참조하면, 상기 필터 회로(810)는 상기 지연 제어 신호(CFDL) 펄스가 3회 발생되기 이전에는 분주 신호(MIXOUT_DIV), 제 2 래치(LT2)의 출력 신호(B) 및 제 4 래치(LT4)의 출력 신호(C)가 모두 활성화될 수 없다. 상기 지연 제어 신호(CFDL)는 상기 제 1 지연 모드 판단 신호(COARSE_LOCK)가 활성화된 이후에만 발생된다.
따라서 신호 출력 제어 회로(820)는 상기 필터링 신호(OUT)가 로우 레벨로 비활성화된 상태이므로 제 1 지연 모드 판단 신호(COARSE_LOCK)를 제 2 지연 모드 판단 신호(COARSE_LOCK_NEW)로서 출력하다.
상기 필터링 신호(OUT)가 로우 레벨로 비활성화된 상태에서 제 1 지연 모드 판단 신호(COARSE_LOCK)가 비활성화된 경우, 상기 제 2 지연 모드 판단 신호(COARSE_LOCK_NEW) 또한 비활성화된다.
상기 제 2 지연 모드 판단 신호(COARSE_LOCK_NEW)가 비활성화되었으므로 제어부(500)는 위상 검출 신호(POUT)에 따라 지연 제어 신호(CCDL) 펄스를 발생시킨다. 커스 듀얼 딜레이 라인(210)은 상기 지연 제어 신호(CCDL) 펄스가 발생되면 그에 맞도록 변화된 지연시간 만큼 기준 클럭 신호(REFCLK)를 지연시켜 출력한다.
상기 커스 듀얼 딜레이 라인(210)의 출력 신호의 변화에 따라 위상 검출부(400) 및 제어부(500)의 동작이 반복된다.
한편, 상기 필터링 신호(OUT)가 로우 레벨로 비활성화된 상태에서 제 1 지연 모드 판단 신호(COARSE_LOCK)가 활성화된 경우 상기 제 2 지연 모드 판단 신호(COARSE_LOCK_NEW) 또한 활성화된다.
제어부(500)는 상기 제 2 지연 모드 판단 신호(COARSE_LOCK_NEW)가 활성화되었으므로 위상 검출 신호(POUT)에 따라 지연 제어 신호(CFDL) 펄스를 발생시킨다.
파인 딜레이 라인(220)은 상기 지연 제어 신호(CFDL) 펄스가 발생되면 그에 맞도록 변화된 지연시간 만큼 커스 듀얼 딜레이 라인(210)의 출력 신호를 지연시켜 지연 신호(MIXOUT)를 출력한다.
상기 지연 신호(MIXOUT)의 변화에 따라 위상 검출부(400) 및 제어부(500)의 동작이 반복된다.
상기 기준 클럭 신호(REFCLK)의 위상 왜곡이 발생하지 않은 경우, 상기 지연 제어 신호(CFDL) 펄스가 3회 이상 발생되지 않으므로 상기 도 5의 필터링 신호(OUT)가 비활성화 상태를 계속 유지하고, 그에 따라 제 2 지연 모드 판단 신호(COARSE_LOCK_NEW) 또한 활성화 상태를 유지한다.
한편, 주파수 또는 전압 등의 동작환경이 변하여 상기 기준 클럭 신호(REFCLK)의 위상 왜곡이 발생한 경우, 상기 지연 제어 신호(CFDL) 펄스가 3회 이상 발생될 수 있다.
상기 지연 제어 신호(CFDL) 펄스가 3회 이상 발생될 경우, 도 5의 필터링 신호(OUT)가 하이 레벨로 활성화된다.
상기 필터링 신호(OUT)가 활성화되므로 제 1 지연 모드 판단 신호(COARSE_LOCK)에 상관없이 제 2 지연 모드 판단 신호(COARSE_LOCK_NEW)가 로우 레벨로 비활성화된다.
제어부(500)는 상기 제 2 지연 모드 판단 신호(COARSE_LOCK_NEW)가 비활성화되므로 지연 제어 신호(CFDL) 펄스 발생을 중단하고, 위상 검출 신호(POUT)에 따라 지연 제어 신호(CCDL) 펄스를 발생시켜 커스 듀얼 딜레이 라인(210)을 제어한다.
상술한 바와 같이, 본 발명은 외부적인 영향으로 인하여 기준 클럭 신호(REFCLK)와 피드백 클럭 신호(FBCLK)의 위상차가 파인 딜레이 라인(220)의 조정 범위를 벗어나거나 많은 조정시간이 걸리게 되는 경우를 감지하여, 커스 듀얼 딜레이 라인(210)을 이용하여 지연 고정에 소요되는 시간을 줄일 수 있도록 한 것이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부 터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 지연 고정 루프 회로의 블록도,
도 2는 동작 환경 변화에 의한 딜레이 라인 제어 오류 발생을 보여주는 타이밍도,
도 3은 본 발명에 따른 지연 고정 루프 회로의 블록도,
도 4는 도 3의 오류 판단부의 내부 구성을 나타낸 블록도,
도 5는 도 4의 필터 회로의 회로도,
도 6은 도 4의 신호 출력 제어 회로의 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
110: 차동 증폭기 200: 딜레이 라인
210: 커스 듀얼 딜레이 라인 220: 파인 딜레이 라인
300: 복제 딜레이 400: 위상 검출부
500: 제어부 600: 드라이버
700: 분주부 800: 오류 판단부
810: 필터 회로 820: 신호 출력 제어 회로

Claims (14)

  1. 기준 클럭 신호를 순차적으로 지연시켜 출력하는 복수개의 지연 라인;
    상기 기준 클럭 신호 및 상기 복수개의 지연 라인의 최종 출력 신호의 위상차를 검출하여 위상 검출 신호 및 제 1 지연 모드 판단 신호를 출력하는 위상 검출부;
    상기 위상 검출 신호 및 제 2 지연 모드 판단 신호에 따라 상기 복수개의 지연 라인을 제어하기 위한 지연 제어 신호를 출력하는 제어부; 및
    상기 지연 제어 신호 및 상기 복수개의 지연 라인의 최종 출력 신호에 따라 상기 제 1 지연 모드 판단 신호의 오류를 검출하여 상기 제 2 지연 모드 판단신호를 출력하는 오류 판단부를 구비하는 지연 고정 루프 회로.
  2. 제 1 항에 있어서,
    상기 복수개의 지연 라인은 상기 기준 클럭 신호를 입력 받고 상기 지연 제어 신호에 따라 정해진 지연 시간만큼 지연시켜 출력하는 제 1 지연 라인, 및
    상기 제 1 지연 라인에 비해 적은 기본 지연시간을 갖도록 구성되며, 상기 제 1 지연 라인의 출력 신호를 상기 지연 제어 신호에 따라 정해진 지연 시간만큼 지연시켜 출력하는 제 2 지연 라인을 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  3. 제 2 항에 있어서,
    상기 제어부는
    상기 제 2 지연 모드 판단 신호가 비활성화되면 상기 제 1 지연 라인을 제어하기 위한 지연 제어 신호를 출력하고, 상기 제 2 지연 모드 판단 신호가 활성화되면 상기 제 2 지연 라인을 제어하기 위한 지연 제어 신호를 출력하도록 구성됨을 특징으로 하는 지연 고정 루프 회로.
  4. 제 3 항에 있어서,
    상기 제어부는
    상기 제 1 지연 라인을 제어하기 위한 지연 제어 신호 및 상기 제 2 지연 라인을 제어하기 위한 지연 제어 신호를 펄스 형태로 발생시키도록 구성됨을 특징으로 하는 지연 고정 루프 회로.
  5. 제 4 항에 있어서,
    상기 오류 판단부는
    상기 복수개의 지연 라인의 최종 출력 신호를 분주한 분주 신호의 활성화 구간 동안 상기 지연 제어 신호 펄스가 정해진 횟수 미만으로 발생되면 상기 제 1 지연 모드 판단 신호를 상기 제 2 지연 모드 판단 신호로서 출력하도록 구성됨을 특징으로 하는 지연 고정 루프 회로.
  6. 제 4 항에 있어서,
    상기 오류 판단부는
    상기 복수개의 지연 라인의 최종 출력 신호를 분주한 분주 신호의 활성화 구간 동안 상기 지연 제어 신호 펄스가 정해진 횟수 이상 발생되면 상기 제 1 지연 모드 판단 신호에 상관없이 상기 제 2 지연 모드 판단 신호를 비 활성화시키도록 구성됨을 특징으로 하는 지연 고정 루프 회로.
  7. 제 4 항에 있어서,
    상기 오류 판단부는
    상기 복수개의 지연 라인의 최종 출력 신호를 분주한 분주 신호의 활성화 구간 동안 상기 지연 제어 신호 펄스가 정해진 횟수 이상 발생되는지에 따라 필터링 신호를 활성화시켜 출력하는 필터 회로, 및
    상기 필터링 신호에 따라 상기 제 1 지연 모드 판단 신호를 통과시키거나, 상기 제 1 지연 모드 판단 신호의 출력을 차단하거나 출력단을 정해진 레벨로 천이시키는 신호 출력 제어 회로를 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  8. 제 7 항에 있어서,
    상기 필터 회로는
    상기 분주 신호를 입력 받고 상기 지연 제어 신호에 따라 동작하는 패스 게이트 어레이,
    상기 패스 게이트 어레이의 각 패스 게이트 사이에 연결된 복수개의 래치, 및
    상기 분주 신호 및 상기 복수개의 래치 중 일부 래치에 저장된 신호값을 조합하여 상기 필터링 신호를 출력하는 제 1 논리 회로를 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  9. 제 7 항에 있어서,
    상기 신호 출력 제어 회로는
    상기 필터링 신호와 상기 제 1 지연 모드 판단 신호를 논리합하여 상기 제 2 지연 모드 판단 신호를 출력하는 제 2 논리 회로를 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  10. 제 5 항에 있어서,
    상기 복수개의 지연 라인의 최종 출력 신호를 분주하여 상기 분주 신호를 생성하기 위한 분주부를 더 구비하는 것을 특징으로 하는 지연 고정 루프 회로.
  11. 기본 지연 시간이 다르게 설정된 복수개의 지연 라인을 구비한 지연 고정 루프 회로의 제어 방법으로서,
    상기 복수개의 지연 라인 중 어느 하나를 제어하여 제 1 지연 고정 동작을 수행하는 단계;
    상기 제 1 지연 고정 동작이 정해진 시간 내에 완료되는지 판단하는 단계; 및
    상기 제 1 지연 고정 동작이 정해진 시간 내에 완료되지 못하면 상기 복수개의 지연 라인 중 다른 하나를 제어하여 제 2 지연 고정 동작을 수행하는 단계를 구비하며,
    상기 제 1 지연 고정 동작이 정해진 시간 내에 완료되는지 판단하는 단계는
    상기 복수개의 지연 라인의 최종 출력 신호의 활성화 구간 동안 상기 제 1 지연 고정 동작을 제어하기 위한 신호의 발생 횟수가 정해진 횟수 이상인지 판단하는 단계인 지연 고정 루프 회로의 제어 방법.
  12. 제 11 항에 있어서,
    상기 복수개의 지연 라인 중 어느 하나의 기본 지연 시간이 상기 복수개의 지연 라인 중 다른 하나의 기본 지연 시간에 비해 적게 설정된 것을 특징으로 하는 지연 고정 루프 회로의 제어 방법.
  13. 삭제
  14. 기본 지연 시간이 다르게 설정된 복수개의 지연 라인을 구비한 지연 고정 루프 회로의 제어 방법으로서,
    상기 복수개의 지연 라인 중 어느 하나를 제어하여 제 1 지연 고정 동작을 수행하는 단계;
    상기 제 1 지연 고정 동작이 정해진 시간 내에 완료되는지 판단하는 단계; 및
    상기 제 1 지연 고정 동작이 정해진 시간 내에 완료되지 못하면 상기 복수개의 지연 라인 중 다른 하나를 제어하여 제 2 지연 고정 동작을 수행하는 단계를 구비하며,
    상기 제 1 지연 고정 동작이 정해진 시간 내에 완료되는지 판단하는 단계는
    상기 복수개의 지연 라인의 최종 출력 신호를 분주한 분주 신호의 활성화 구간 동안 상기 제 1 지연 고정 동작을 제어하기 위한 신호의 발생 횟수가 정해진 횟수를 초과하는지 판단하는 단계인 지연 고정 루프 회로의 제어 방법.
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