JP2000059183A - 同期逓倍クロック信号生成回路 - Google Patents

Abstract

(57)【要約】 【課題】 基準クロック信号に同期した周波数逓倍信号
を出力する同期逓倍クロック信号生成回路の出力信号の
位相誤差を低減する。 【解決手段】 本発明の同期逓倍クロック信号生成回路
は、直列に接続された複数のディレイラインと、最終段
のディレイラインの出力と基準信号との位相比較を行な
う位相比較器１１０と、位相比較結果に応じて制御カウ
ント信号を生成するカウンタ１２０および遅延制御回路
１３０と、制御カウント信号に応じて各ディレイライン
の遅延時間を設定するデコード回路とを備える。制御カ
ウント信号は、各ディレイラインに対して共通に設定さ
れる共通カウントデータと、各ディレイラインの遅延時
間を独立に設定するための補助カウントデータとを含
む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、基準クロックに
同期した逓倍周波数の信号を出力する同期逓倍クロック
信号生成回路の構成に関するものである。

【０００２】

【従来の技術】外部より与えられた基準クロック信号に
同期した逓倍周波数信号を得る手段として、いわゆるフ
ェーズロックドループ回路（以下ＰＬＬ回路という）が
知られている。このＰＬＬ回路を、たとえば半導体集積
回路装置の内部クロック信号の供給用として使用する場
合に、集積回路へ搭載した場合のノイズ等の問題を回避
するために、上記ＰＬＬ回路をデジタル素子によって構
成するデジタルＰＬＬ回路に採用される同期逓倍クロッ
ク信号生成回路の技術が知られている。

【０００３】たとえば、特開平９−７４３３９号公報
に、複数のディジタル遅延回路（以下、ディレイライン
という）を用いる同期逓倍クロック信号生成回路の構成
の一例が開示されている。

【０００４】図１１は、特開平９−７４３３９号公報に
開示された従来の技術の同期逓倍クロック信号生成回路
２０００の全体構成を示す図である。

【０００５】図１１を参照して、同期逓倍クロック信号
生成回路２０００は、信号を設定された遅延時間に対応
して遅延して出力するディレイラインＤＬ１〜４と、入
力信号の位相を比較し比較結果に応じたアップダウン信
号（Ｕ／Ｄ信号）を出力する位相比較器ＰＤと、アップ
ダウン信号（Ｕ／Ｄ信号）を受けてディレイラインＤＬ
１〜４の遅延時間を制御するディレイ選択信号ＳＬを出
力するディレイライン制御回路ＤＬＣと、基準クロック
信号ＣＬＫｉｎとディレイラインＤＬ１〜ＤＬ３の出力
を受けて出力信号ＣＬＫｏｕｔを生成するパルス生成回
路ＰＧとを備える。

【０００６】ディレイラインＤＬ１〜４は、互いに直接
に接続され、ディレイラインＤＬ１は、基準クロック信
号ＣＬＫｉｎを受けて遅延信号ＣＬＢを出力する。次に
ディレイラインＤＬ２は信号ＣＬＢを受けて遅延信号Ｃ
ＬＣを出力する。同様に、ディレイラインＤＬ３，ＤＬ
４も前段のディレイラインの出力信号を受けてさらに遅
延させる。

【０００７】最終段のディレイラインＤＬ４の出力Ｄ０
と基準クロック信号ＣＬＫｉｎとは位相比較器ＰＤに入
力される。位相比較器ＰＤは、基準クロック信号ＣＬＫ
ｉｎの立上がりタイミングを受ける信号Ｄ０の論理レベ
ルに対応してアップダウン信号Ｕ／Ｄをカウントアップ
もしくはカウントダウンする。ディレイライン制御回路
ＤＬＣは、アップダウン信号Ｕ／Ｄに対応してディレイ
選択信号ＳＬを設定する。ディレイラインＤＬ１〜４の
遅延時間は、ディレイ選択信号ＳＬに対応して共通に設
定される。

【０００８】図１２は、ディレイラインＤＬ１〜４の構
成をより詳細に示す図である。図１２を参照して、ディ
レイラインＤＬ１〜４の各々は、入力端子ＩＮと、出力
端子ＯＵＴと、単位遅延素子Ｕ０〜Ｕ１５を備える。単
位遅延素子Ｕ０〜Ｕ１５の各々は、第１入力端子Ａと第
２入力端子Ｂと出力端子Ｃとディレイ選択端子ＳＥＬ０
〜ＳＥＬ１５と接続される制御端子Ｄとを含む。信号入
力端子ＩＮは、単位遅延素子Ｕ０〜Ｕ１５の各々の第１
入力端子Ａと共通に接続される。単位遅延素子Ｕ１５の
第２入力端子Ｂは接地される。単位遅延素子Ｕ１５の出
力端子Ｃは、次段の図示しない単位遅延素子の第２入力
端子Ｂと接続される。順次同様の接続がなされ、単位遅
延素子Ｕ４の出力端子Ｃは単位遅延素子Ｕ３の第２入力
端子Ｂと接続される。すなわち、単位遅延素子Ｕ１５〜
Ｕ０は直列に接続され、単位遅延素子Ｕ０の出力端子が
ディレイラインの出力端子ＯＵＴと接続される。

【０００９】また、単位遅延素子Ｕ０〜Ｕ１５の各制御
端子Ｄは、ディレイ選択信号ＳＬが入力されるディレイ
選択端子ＳＥＬ０〜ＳＥＬ１５と各々接続される。ディ
レイ選択信号ＳＬに応じて、ディレイ選択端子ＳＥＬ０
〜ＳＥＬ１５のうちの１つが選択される。選択されたデ
ィレイ選択端子を含む単位遅延素子は、入力端子ＩＮと
接続された第１入力端子Ａより入力信号を取込み、単位
遅延時間ｄだけ遅延された信号を出力端子Ｃに出力す
る。出力端子Ｃの出力は次段の単位遅延素子の入力とし
て与えられ、以降順次単位遅延時間ｄずつ遅延された信
号が伝達される。

【００１０】以上の動作により、ディレイ選択信号ＳＬ
に応じたディレイ選択端子の選択によって、ディレイラ
インの遅延時間を単位遅延時間ｄずつ段階的に変化させ
ることができる。

【００１１】再び図１１を参照して、位相比較器ＰＤ
は、基準クロック信号ＣＬＫｉｎとディレイ選択信号Ｓ
Ｌの変化に応じてディレイラインＤＬ４の出力として得
られるＤ０をフィードバック信号として受ける。位相比
較器ＰＤは、基準クロック信号ＣＬＫｉｎの立上がりタ
イミングにおける信号Ｄ０の論理レベルに対応したアッ
プダウン信号Ｕ／Ｄをディレイライン制御回路ＤＬＣに
出力する。

【００１２】図１３は、ディレイライン制御回路ＤＬＣ
の構成を詳細に示す図である。図１３を参照して、ディ
レイライン制御回路ＤＬＣは、アップダウンカウンタＵ
ＤＣとデコーダ回路ＤＡＣとを備える。アップダウンカ
ウンタＵＤＣは、位相比較器ＰＤよりアップダウン信号
Ｕ／Ｄを受けるＵＤＩ端子と、クロック信号ＣＬＫｉｎ
を受けるＣＫ端子と、リセット信号ＲＳＴを受けるＲＳ
端子とを含む。アップダウンカウンタＵＤＣは、アップ
ダウン信号Ｕ／Ｄに応じて４ビットの信号であるカウン
トデータＵＤ（０〜３）を生成する。アップダウンカウ
ントＵＤＣは、リセット信号ＲＳＴの活性化に応じて、
カウントデータＵＤを初期化する。以降は、クロック信
号ＣＬＫｉｎに同期してアップダウン信号Ｕ／Ｄの状態
をカウントデータＵＤ（０〜３）に反映する。

【００１３】デコーダ回路ＤＥＣは、カウントデータＵ
Ｄ（０〜３）に応じてディレイ選択端子ＳＥＬ０〜ＳＥ
Ｌ１５を択一的に選択して活性化する。

【００１４】すなわち、位相比較器ＰＤにおける位相比
較結果に応じたディレイ選択信号ＳＬによってディレイ
ラインＤＬ１〜４に対して共通の遅延時間Ｔｄが設定さ
れ、これに応じて得られる信号Ｄ０がさらにフィードバ
ックされる。このフィードバックループの形成により、
Ｄ０と基準クロック信号ＣＬＫｉｎとは位相が同期した
状態でロックする。ロック状態においては、各ディレイ
ラインの共通遅延時間Ｔｄは基準クロック信号の半周期
を等分する状態となるため、基準クロック信号ＣＬＫｉ
ｎとディレイラインＤＬ１〜３の出力であるＣＬＡ〜Ｃ
ＬＣとを、ＥＸ−ＯＲゲートＥＯ１〜ＥＯ３を備えるパ
ルス生成回路ＰＧに与えることによって、ＥＸ−ＯＲゲ
ートＥＯ３の出力として基準クロック信号ＣＬＫｉｎと
同期した４逓倍信号である出力信号ＣＬＫｏｕｔが得ら
れる。

【００１５】図１４は、基準クロック信号ＣＬＫｉｎを
２分周回路ＦＡによって分周した後に、周波数逓倍を行
なう同期逓倍クロック信号生成回路２１００の構成を示
すものである。２分周回路ＦＡを設けることにより、同
期逓倍クロック信号生成回路２１００は、基準クロック
信号ＣＬＫｉｎのデューティ比に関係なくデューティ比
が５０％のクロックＣＬＡを基準としてＰＬＬ回路を動
作させることができる。外部から与えられる基準クロッ
クのデューティ比が５０％でない場合に発生する問題に
対処するために、一般的にこの２分周回路ＦＡを前段に
有する同期逓倍クロック信号生成回路２１００の構成が
とられる。

【００１６】

【発明が解決しようとする課題】しかしながら、同期逓
倍クロック信号生成回路においては、ディレイラインＤ
Ｌ１〜４の遅延時間を単位遅延時間ｄずつ段階的にしか
設定することができない。このため、ロック時に得られ
る出力信号と理想的な逓倍信号との間には、Ａ／Ｄ変換
時の量子化誤差に相当する単位遅延時間ｄ以下の位相誤
差が、同期逓倍クロック信号生成回路の本質的な問題と
して存在する。

【００１７】特に、従来の技術の同期逓倍クロック信号
生成回路の構成においては、位相比較器ＰＤにおけるフ
ィードバック信号Ｄ０と基準信号との比較結果に応じて
設定されるディレイ選択信号ＳＬを各ディレイラインＤ
Ｌ１〜４に共通の制御信号として用いるため、ディレイ
ライン全体での位相調整は４ｄずつ段階的にしか行なう
ことができないため、出力逓倍信号と理想的な逓倍周波
数信号との位相誤差は大きい値となる。

【００１８】この発明の目的は、上記のような課題を解
決するためになされたものであって、その目的は、より
位相誤差の小さい周波数逓倍信号を得ることができる同
期逓倍クロック信号生成回路の構成を提供することであ
る。

【００１９】

【課題を解決するための手段】請求項１記載の同期逓倍
クロック信号生成回路は、基準クロック信号に同期した
逓倍周波数信号を出力する同期逓倍クロック信号生成回
路であって、基準クロック信号に同期した信号を出力す
るための同期遅延手段を備え、同期遅延手段は、互いに
直列に接続され、設定された遅延時間に応じて入力信号
を遅延して出力する第１複数個の遅延手段を含み、基準
クロック信号と同期遅延手段の出力である帰還信号との
位相差を比較する位相比較手段と、位相比較手段により
検出された位相誤差に基づいて、位相誤差を補償するた
めの補償制御量を第１複数個の遅延手段の各々に分散し
て分配し、同期遅延手段の遅延量を制御する遅延制御手
段と、第１複数個の遅延手段の出力を受けて、逓倍周波
数の信号を生成する逓倍手段とをさらに備える。

【００２０】請求項２記載の同期逓倍クロック信号生成
回路は、請求項１記載の同期逓倍クロック信号生成回路
であって、逓倍手段の出力信号を受けて、基準クロック
信号と逓倍手段の出力信号との位相差を検出し、基準ク
ロック信号に同期した逓倍周波数信号を生成する位相差
補正手段をさらに備える。

【００２１】請求項３記載の同期逓倍クロック信号生成
回路は、請求項１または２記載の同期逓倍クロック信号
生成回路であって、第１複数個の遅延手段の各々は、入
力信号を単位遅延時間分遅延して出力する、互いに直列
に接続された第２複数個の単位遅延手段を含み、第１複
数個の遅延手段の各々に対応して設けられ、遅延制御手
段の指示に応じて第２複数個の単位遅延手段を選択して
活性化する第１複数個のデコード手段をさらに備える。

【００２２】請求項４記載の同期逓倍クロック信号生成
回路は、請求項３記載の同期逓倍クロック信号生成回路
であって、遅延制御手段は、補償制御量の遅延手段の各
々に対する分配量のうち、第１複数個の遅延手段に対し
て共通に割り当てられる共通分配値に対応する共通カウ
ントデータと、第１複数個の遅延手段の一部に対して分
散して割り当てられ、遅延時間を共通カウントデータに
よって設定される遅延時間から単位遅延時間分増加させ
る補助カウント信号とを生成する。

【００２３】請求項５記載の同期逓倍クロック信号生成
回路は、請求項３記載の同期逓倍クロック信号生成回路
であって、遅延制御手段は、補償制御量の遅延手段の各
々に対する分配量のうち、第１複数個の遅延手段に対し
て共通に割り当てられる共通分配値に対応する個数の単
位遅延手段を、遅延手段の各々において活性化し、か
つ、遅延手段のうち予め定められた優先順位にしたがっ
て順次選択される遅延手段ごとに、１つの単位遅延手段
をさらに活性化することで同期遅延手段の遅延量を制御
し、優先順位は、順次選択される遅延手段が分散して分
布するように定められる。

【００２４】請求項６記載の同期逓倍クロック信号生成
回路は、請求項３記載の同期逓倍クロック信号生成回路
であって、遅延制御手段において、第１複数個は、２^m
個であり、単位遅延時間に相当する遅延手段の単位制御
量により、補償制御量を［（単位制御量）×２^m ］に対
する剰余Ｑで表現する場合、補償制御量が、［（単位制
御量）×２^m ］×Ｐ＋Ｑ，（Ｐ，Ｑ：０以上の整数）で
あるときに、 ｉ）１番目のステップにおいて、補償制御量のうち、
［（単位制御量）×Ｐ］で表される共通補償量を各遅延
手段に割り当て、 ｉｉ）各ｊ番目のステップにおいて、剰余Ｑに応じて、
遅延手段の一部に共通補償量に追加して単位制御量を割
り当てる処理を、第１番〜第２^m 番の遅延手段を２^m-j
個ずつの遅延手段を含む２^j 個のグループに分け、２^j
個のグループの先頭の遅延手段のうち、（ｊ−１）番目
のステップまでに追加した単位制御量を未だ割り当てら
れていない遅延手段に、剰余Ｑ分の割り当てが完了する
までステップを繰り返すことに相当する割り当て処理方
法により行う。

【００２５】請求項７記載の同期逓倍クロック信号生成
回路は、請求項１または２記載の同期逓倍クロック信号
生成回路であって、第１複数個の遅延手段の各々は、入
力信号を単位遅延時間分遅延して出力する、互いに直列
に接続された第２複数個の単位遅延手段を含み、第１複
数個の遅延手段の各々に対応して設けられ、遅延手段の
出力をさらに単位遅延時間分遅延させる第１複数個の補
助遅延手段をさらに備える。

【００２６】請求項８記載の同期逓倍クロック信号生成
回路は、請求項７記載の同期逓倍クロック信号生成回路
であって、遅延制御手段は、補償制御量の遅延手段の各
々に対する分配量のうち、第１複数個の遅延手段に対し
て共通に割り当てられる共通分配値に対応する共通カウ
ントデータを生成する共通カウントデータ生成回路と、
第１複数個の補助遅延手段の一部を分散して活性化させ
る補助カウント信号生成回路とを含む。

【００２７】請求項９記載の同期逓倍クロック信号生成
回路は、請求項７記載の同期逓倍クロック信号生成回路
であって、遅延制御手段は、補償制御量の遅延手段の各
々に対する分配量のうち、第１複数個の遅延手段に対し
て共通に割り当てられる共通分配値に対応する個数の単
位遅延手段を、遅延手段の各々において活性化し、か
つ、遅延手段のうち予め定められた優先順位にしたがっ
て順次選択される遅延手段ごとに、補助遅延手段をさら
に活性化することで同期遅延手段の遅延量を制御し、優
先順位は、順次選択される遅延手段が分散して分布する
ように定められる。

【００２８】請求項１０記載の同期逓倍クロック信号生
成回路は、請求項７記載の同期逓倍クロック信号生成回
路であって、遅延制御手段は、第１複数個は、２^m 個で
あり、単位遅延時間に相当する遅延手段の単位制御量に
より、補償制御量を［（単位制御量）×２^m ］に対する
剰余Ｑで表現する場合、補償制御量が、［（単位制御
量）×２^m ］×Ｐ＋Ｑ，（Ｐ，Ｑ：０以上の整数）であ
るときに、 ｉ）１番目のステップにおいて、補償制御量のうち、
［（単位制御量）×Ｐ］で表される共通補償量を各遅延
手段に割り当て、 ｉｉ）各ｊ番目のステップにおいて、剰余Ｑに応じて、
補助遅延手段の一部を選択的に活性化する処理を、第１
番〜第２^m 番の遅延手段を２^m-J 個ずつの遅延手段を
含む２^j 個のグループに分け、２^j 個のグループの先頭
の遅延手段に対応する補助遅延手段のうち（ｊ−１）番
目のステップまでに未だ活性化されていない補助遅延手
段に、剰余Ｑ分の割り当てが完了するまでステップを繰
り返すことに相当する処理方法により行う。

【００２９】

【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１の同期逓倍クロック信号生成回路１００
０の全体構成を示す図である。

【００３０】図１を参照して、同期逓倍クロック信号生
成回路１０００は基準クロック信号（以下、基準ＣＬＫ
という）を受けて基準クロック信号を２分周して得られ
る参照クロック信号（以下、ＲＥＦ信号という）を出力
する分周部１０と、ＲＥＦ信号を受けてこれに同期した
周波数逓倍信号を出力する周波数逓倍部１００と、周波
数逓倍部１００の出力である逓倍信号とＲＥＦ信号とを
受けて両者の位相を調整する位相調整部２００とを備え
る。同期逓倍クロック信号生成回路１０００は、基準ク
ロック信号を受けてこれに同期した周波数逓倍信号を出
力ＣＬＫ信号として得る回路である。

【００３１】図２は、本発明の実施の形態１の同期逓倍
クロック信号生成回路１０００の構成および動作を説明
するために、図１の具体的な構成例の一つとして示され
る同期逓倍クロック信号生成回路１５００の詳細な構成
を説明するためのブロック図である。

【００３２】図２には、１つの２分周回路と４つのディ
レイラインとを備えた、与えられた基準ＣＬＫに対して
２逓倍された出力ＣＬＫ信号を得るための同期逓倍クロ
ック信号生成回路１５００の構成が示されている。

【００３３】図２を参照して、同期逓倍クロック信号生
成回路１５００の分周部１０は１個の２分周回路１１を
含む。２分周回路１１の出力であるＲＥＦ信号は、周波
数逓倍部１００および位相調整部２００に伝達される。

【００３４】周波数逓倍部１００は、ＲＥＦ信号とフィ
ードバック信号の位相を比較し比較結果に応じたアップ
カウント信号もしくはダウンカウント信号を生成する位
相比較器１１０と、位相比較器１１０よりカウントアッ
プ信号もしくはカウントダウン信号を受けてこれらをカ
ウントするカウンタ１２０と、カウンタ１２０のカウン
ト結果を受けてディレイラインＤＬ−Ａ１〜ＤＬ−Ａ４
の遅延時間を設定するために、ディレイラインＤＬ−Ａ
１〜ＤＬ−Ａ４に対して共通に設けられたデコード回路
１４０とを備える。

【００３５】さらに、周波数逓倍部１００は、互いに直
列に接続された４個のディレイラインＤＬ−Ａ１〜ＤＬ
−Ａ４と、ＲＥＦ信号およびディレイラインＤＬ−Ａ１
〜ＤＬ−Ａ３の出力を受けて参照クロック信号の４逓倍
信号であるＣＬＫ−ｏｕｔ信号を生成する逓倍パルス生
成回路１５０と、ディレイラインＤＬ−Ａ４の出力を反
転して位相比較器１１０にフィードバック信号として伝
達するインバータ１６０とを備える。

【００３６】位相比較器１１０は、図１１の従来の技術
の同期逓倍クロック信号生成回路２０００と同様に基準
となるＲＥＦ信号とフィードバック信号として与えられ
る最終段のディレイラインＤＬ−Ａ４の出力の反転信号
／ＤＬ４との位相を比較するものである。位相比較器１
１０は、ＲＥＦ信号と信号／ＤＬ４との位相を比較し、
これに応じたアップカウント信号もしくはダウンカウン
ト信号を出力する。カウンタ１２０は、位相比較器１１
０によって生成されるアップカウント信号もしくはダウ
ンカウント信号を受けてこれらをカウントする。

【００３７】ディレイラインＤＬ−Ａ１〜ＤＬ−Ａ４の
それぞれは、従来の技術の同期逓倍クロック信号生成回
路２０００と同様に１６個の単位遅延素子を含み、デコ
ード回路１４０の指令に応じて、入力された信号に対し
てｄ〜１５ｄの遅延時間（ｄは単位遅延時間）の遅延を
付与して出力する。ディレイラインＤＬ−Ａ１〜ＤＬ−
Ａ４は互いに直列に接続され、初段のＤＬ−Ａ１の入力
としてはＲＥＦ信号が与えられる。

【００３８】最終段のディレイラインＤＬ−Ａ４の出力
はインバータ１６０によって反転された後、位相比較器
１１０にフィードバック信号として与えられる。ＲＥＦ
信号およびディレイラインＤＬ−Ａ１〜ＤＬ−Ａ３の出
力である信号ＤＬ１〜ＤＬ３は、逓倍パルス生成回路１
５０に入力される。逓倍パルス生成回路１５０は、例え
ば従来の技術の同期逓倍クロック信号生成回路２０００
におけるパルス生成回路ＰＧの構成と同様にＥＸ−ＯＲ
ゲートを含み、上記の入力信号を受けてＲＥＦ信号の４
逓倍信号であるＣＬＫ−ｏｕｔ信号を生成する。

【００３９】次に、各部の信号の関係を図３によって説
明する。図３は、基準ＣＬＫ信号、ＲＥＦ信号、各ディ
レイラインの出力信号ＤＬ１〜ＤＬ４および逓倍信号Ｃ
ＬＫ−ｏｕｔの関係を示すための波形図である。

【００４０】図３を参照して、外部より与えられた基準
クロック信号は、２分周されＲＥＦ信号となる。参照ク
ロック信号に対してＴｄだけ遅延した信号ＤＬ１がディ
レイラインＤＬ１の出力として生成される。同様に、Ｄ
Ｌ１からＴｄだけ遅延した信号ＤＬ２がディレイライン
ＤＬ−Ａ２の出力として得られる。同様に順次信号ＤＬ
３および信号ＤＬ４が得られる。最終段のディレイライ
ンＤＬ−Ａ４の出力である信号ＤＬ４の反転信号／ＤＬ
４は、フィードバック信号として位相比較器１１０にお
いてＲＥＦ信号と比較される。この位相比較結果に応じ
て各ディレイラインＤＬ−Ａ１〜ＤＬ−Ａ４の遅延時間
は順次変更され、最終的にはＲＥＦ信号と信号／ＤＬ４
とが同期した状態でロックされる。この状態における参
照クロック信号ＲＥＦ、信号ＤＬ１〜ＤＬ３を、たとえ
ば図８に示すような３つのＥＸ−ＯＲ回路からなる逓倍
パルス生成回路１５０に入力することによってＲＥＦ信
号と同期した４逓倍の信号であるＣＬＫ−ｏｕｔを得る
ことができる。

【００４１】再び図２を参照して、生成された逓倍信号
ＣＬＫ−ｏｕｔは位相調整部２００に伝達される。位相
調整部２００は、逓倍信号ＣＬＫ−ｏｕｔを受けて指定
された遅延時間だけ遅延を行なうディレイラインＤＬ−
Ｂ１と、ディレイラインＤＬ−Ｂ１の遅延時間を設定す
るデコード回路２４１と、ディレイラインＤＬ−Ｂ１の
出力信号と参照クロック信号ＲＥＦとを受けて位相を比
較する位相比較器２１０と、位相比較器２１０の位相比
較結果に応じて出力されるカウントアップ信号もしくは
カウントダウン信号に応じてこれをカウントし、カウン
トデータを生成するカウンタ２２０とを含む。

【００４２】位相調整部２００においては、位相比較器
２１０においてＲＥＦ信号と同期逓倍クロック信号生成
回路の出力ＣＬＫ信号であるディレイラインＤＬ−Ｂ１
の出力信号との位相比較を行なう。これにより、ＲＥＦ
信号の立上がりおよび立下がりすなわち基準クロック信
号の立上がりごとに基準クロック信号と出力信号との位
相誤差の調整が行なわれる。

【００４３】図４は、同期逓倍クロック信号生成回路１
５００における基準クロック信号ＣＬＫｉｎに対する理
想逓倍信号と出力として得られるＣＬＫｏｕｔ信号との
位相誤差を説明するための概念図である。

【００４４】図４を参照して、基準クロック信号ＣＬＫ
ｉｎの半周期は２Ｔであり、理想逓倍信号の半周期はＴ
である。

【００４５】同期逓倍クロック信号生成回路１５００に
おいては、基準クロックの１周期ごとに位相調整部２０
０によって位相誤差を最小化することができる。図３に
おいては、理想的な場合として、基準クロック信号の立
ち上がりごとに位相誤差が解消されるケースにおける波
形図を記載している。

【００４６】しかしながら、ディレイラインの遅延時間
はデジタル素子によって単位遅延時間ｄの整数倍として
段階的に設定される値であるため、一般的に、（ｎ−
１）ｄ＜Ｔ＜ｎ・ｄの関係が成立し、（ｎ−１）ｄもし
くはｎ・ｄとＴとの差が、吸収することのできない位相
誤差としてｅ（＜ｄ）として現われる。

【００４７】同期逓倍クロック信号生成回路１５００に
おいても、ディレイライン全体での位相調整は、従来の
技術の同期逓倍クロック信号生成回路２０００と同様に
４ｄを最小単位として段階的に行われる構成であるた
め、一旦発生した位相誤差ｅは、基準クロック信号の同
一周期内においては、図３に示すように出力信号ＣＬＫ
ｏｕｔの立ち上がり、立下がりタイミングごとに積算さ
れて現われる。

【００４８】図５は、本発明の実施の形態１の同期逓倍
クロック信号生成回路１０００の詳細な構成を示すブロ
ック図である。

【００４９】同期逓倍クロック信号生成回路１０００
は、図４において説明した出力信号の立ち上がり、立下
がりタイミングごとに現れる位相誤差の積算を抑制する
ためのものである。

【００５０】本発明の実施の形態１の同期逓倍クロック
信号生成回路１０００は、カウンタ１２０のカウント結
果を受けて、各ディレイラインＤＬ−Ａ１〜ＤＬＡ４の
遅延時間を独立に設定するための制御信号である制御カ
ウント信号ＣＮＴ♯１〜ＣＮＴ♯４を生成する遅延制御
回路１３０をさらに備える。

【００５１】また、ディレイラインの遅延時間を設定す
るデコード回路は、ＤＬ−Ａ１〜ＤＬ−Ａ４に対応して
それぞれ設けられる。デコード回路１４１〜１４４は、
制御カウント信号ＣＮＴ♯１〜ＣＮＴ♯４を受けてディ
レイラインＤＬ−Ａ１〜ＤＬ−Ａ４の遅延時間を設定す
る。

【００５２】ディレイラインＤＬ−Ａ１〜ＤＬ−Ａ４の
それぞれは、実施の形態１の同期逓倍クロック信号生成
回路１０００と同様に１６個の単位遅延素子を含み、デ
コード回路１４１〜１４４の指令に応じて、入力された
信号に対してｄ〜１５ｄの遅延時間（ｄは単位遅延時
間）の遅延を付与して出力する。

【００５３】位相比較器１１０は、上記の同期逓倍クロ
ック信号生成回路１５００と同様に、ＲＥＦ信号と最終
段のディレイラインＤＬ−Ａ４の出力信号ＤＬ４をイン
バータ１６０で反転して得られる信号／ＤＬ４との位相
を比較し、これに応じたアップカウント信号もしくはダ
ウンカウント信号を出力する。

【００５４】カウンタ１２０は、位相比較器１１０によ
って生成されるアップカウント信号もしくはダウンカウ
ント信号を受けてこれらをカウントするが、同期逓倍ク
ロック信号生成回路１５００が４ビットのカウント信号
によって４個のディレイラインに対して共通の制御信号
を生成していたのに対して、本発明の実施の形態１にお
いては、遅延時間をさらに詳細に制御するために、４個
のディレイラインＤＬ−Ａ１〜ＤＬ−Ａ４の遅延時間を
独立に設定するための２ビットの信号をカウントデータ
として付加する。以下では、便宜上カウントデータの上
位４ビットをカウントデータの整数部と、カウントデー
タの下位２ビットをカウントデータの小数部と呼ぶ。

【００５５】同期逓倍クロック信号生成回路１０００に
おいては、カウンタ１２０におけるカウントアップは最
下位ビットすなわち小数第２位のビットを単位として行
なわれる。遅延制御回路１３０は、カウンタ１２０から
伝達されるカウントデータの整数部（４ビット）および
小数部（２ビット）に応じて、ディレイ回路ＤＬ−Ａ１
〜ＤＬ−Ａ４のそれぞれの遅延時間を独立に設定するた
めの制御カウント信号ＣＮＴ♯１〜ＣＮＴ♯４を生成す
る。

【００５６】基準ＣＬＫ信号、ＲＥＦ信号、各ディレイ
ラインの出力信号ＤＬ１〜ＤＬ４および逓倍信号ＣＬＫ
−ｏｕｔの関係について、図５で説明した同期逓倍クロ
ック信号生成回路１５００においては、ＲＥＦ信号〜Ｄ
Ｌ１〜ＤＬ２〜ＤＬ３〜ＤＬ４の間の遅延時間が共通の
値（Ｔｄ）であるのに対して、実施の形態１において
は、これらの遅延時間がディレイラインごとに独立に設
定されることが特徴である。

【００５７】位相調整部２００の構成および動作につい
ては、先に説明した同期逓倍クロック信号生成回路１５
００と同様である。

【００５８】次に、ディレイラインＤＬ−Ａ１〜ＤＬ−
Ａ４における遅延時間の設定について、カウンタ１２０
におけるカウントの方法および遅延制御回路１３０の構
成によって説明する。

【００５９】上述したように、カウンタ１２０において
は、４個のディレイラインの各々にに設定される１６段
階（４ビット）に可変な遅延時間を制御するためのカウ
ントデータとして、小数部２ビットを拡張した合計６ビ
ットの信号によりカウントを行なう。

【００６０】すなわち、カウントデータの下位２ビット
Ｃｏｕｎｔ［０］〜Ｃｏｕｎｔ［１］はカウントデータ
の小数部を表わし、Ｃｏｕｎｔ［２］〜Ｃｏｕｎｔ［ｍ
−１］はカウントデータの整数部を表わす。ここでｍは
カウントデータのビット数の合計を表わす（この例にお
いてはｍ＝６）。

【００６１】ここで、カウントデータの整数部のビット
数は、ディレイラインにおいて設定される遅延時間の段
階数（すなわちディレイラインの各々が備える単位遅延
素子の個数）に応じて決定すればよく、カウントデータ
の小数部のビット数は、ディレイラインの個数に応じて
決定すればよい。

【００６２】カウントデータの整数部および小数部に応
じて各ディレイラインＤＬ−Ａ１〜ＤＬ−Ａ４の遅延時
間を設定する制御カウント信号ＣＮＴ♯１〜ＣＮＴ♯４
が決定される。カウンタ１２０におけるカウントアップ
もしくはカウントダウンは、最小ビットであるＣｏｕｎ
ｔ［０］を単位として行なわれる。

【００６３】各ディレイラインの遅延時間は、単位遅延
時間ｄを最小単位として設定される。まず、カウントデ
ータの整数部に対応して共通カウント信号ＧＣＮＴが各
ディレイラインに共通のデータとして設定される。一方
で、カウントデータの小数部に対応して各ディレイライ
ンに対して独立に設定される補助カウント信号ＩＮＣ♯
１〜ＩＮＣ♯４が生成される。補助カウント信号ＩＮＣ
♯１〜ＩＮＣ♯４は、、出力信号の各エッジにおける位
相誤差を均等に分散させることにより図３で指摘した位
相誤差の積算を抑制するために、カウントデータの小数
部に対応した遅延時間を各ディレイラインに割り当てて
設定するための制御信号である。

【００６４】図６は、ディレイラインが４個備えられ、
カウントデータの小数部が２ビットの信号である同期逓
倍クロック信号生成回路１０００におけるカウントデー
タの小数部Ｃｏｕｎｔ［０］，Ｃｏｕｎｔ［１］と補助
カウント信号ＩＮＣ♯１〜ＩＮＣ♯４との関係を示す図
である。

【００６５】図６を参照して、カウントデータの小数部
（以下、（Ｃｏｕｎｔ［０］，Ｃｏｕｎｔ［１］）と表
記する）が（０，０）の場合には、補助カウント信号は
いずれも０であり、制御カウント信号ＣＮＴ♯１〜ＣＮ
Ｔ♯４は、カウントデータの整数部に対応する共通カウ
ント信号ＧＣＮＴに応じて各ディレイラインは共通の遅
延時間が設定される。

【００６６】カウントデータの小数部が（０，１）の場
合は、補助カウント信号ＩＮＣ♯１のみが１となり、デ
ィレイラインＤＬ−Ａ１に対する遅延時間を設定する制
御カウント信号ＣＮＴ♯１には、他のディレイラインの
遅延時間を設定するＣＮＴ♯２〜ＣＮＴ♯４より１大き
い値が設定される。

【００６７】カウントデータの小数部が（１，０）の場
合は、（０，１）の場合に加えて、ディレイラインＤＬ
−Ａ３の遅延時間を単位遅延時間分だけ増加させるため
に補助カウント信号ＩＮＣ♯３が１となり、制御カウン
ト信号ＣＮＴ♯１およびＣＮＴ♯３はＣＮＴ♯２および
ＣＮＴ♯４より１だけ大きい値となる。カウントデータ
の小数部が（１，１）の場合は、対応して補助カウント
信号ＩＮＣ♯１、ＩＮＣ♯２、ＩＮＣ♯３が１だけ増加
される。

【００６８】より一般的には、ディレイラインを２^m 個
備えた同期逓倍クロック信号生成回路においては、単位
遅延時間ｄに相当する各ディレイラインの単位制御量に
より、位相比較器によって検出される補償制御量を（ｄ
×２^m ）に対する剰余Ｑで表現する場合、補償制御量が
（ｄ×２^m ）×Ｐ＋Ｑ， （Ｐ，Ｑ：０以上の整数）で
あるときに、 ｉ）１番目のステップにおいて、補償制御量のうち、
（ｄ×２^m ）×Ｐで表される共通補償量を共通カウント
信号ＧＣＮＴによって各ディレイラインに共通にに割り
当て、 ｉｉ）各ｊ番目のステップにおいて、剰余Ｑに応じて、
２^m 個のディレイラインの一部に共通補償量に追加して
単位制御量（単位遅延時間ｄ）を割り当てる処理を、第
１番〜第２^m 番のディレイラインを２^m-j 個ずつのディ
レイラインを含む２^j 個のグループに分け、２^j 個のグ
ループの先頭のディレイラインのうち、（ｊ−１）番目
のステップまでに上記の追加した単位制御量を未だ割り
当てられていないディレイラインに、剰余Ｑ分の割り当
てが完了するまでステップを繰り返すことに相当する割
り当て処理方法を行なうことにより、出力信号の各エッ
ジにおける位相誤差を均等に分散させることができる。

【００６９】図７は、図４で説明したカウントデータの
整数部および小数部に対応した制御カウント信号ＣＮＴ
♯１〜ＣＮＴ♯４を得るための遅延制御回路１３０の具
体的な構成の一例である。

【００７０】図７を参照して、遅延制御回路１３０は、
カウントデータの小数部を表わすＣｏｕｎｔ［０］およ
びＣｏｕｎｔ［１］を２入力とするＯＲゲート１３１と
ＡＮＤゲート１３２とを含む。Ｃｏｕｎｔ［ｍ−１］〜
Ｃｏｕｎｔ［２］で表わされるカウントデータの整数部
は共通カウント信号ＧＣＮＴとして加算回路１３３〜１
３５に与えられる。

【００７１】加算回路１３３は、共通カウント信号ＧＣ
ＮＴとＯＲゲート１３１の出力であるＩＮＣ＃１とを加
算して制御カウント信号ＣＮＴ♯１を生成する。同様
に、加算回路１３４は、共通カウント信号ＧＣＮＴとＡ
ＮＤゲート１３２の出力であるＩＮＣ＃２とを加算して
制御カウント信号ＣＮＴ♯２を生成する。同様に、加算
回路１３５は、共通カウント信号ＧＣＮＴとカウントデ
ータの小数部の上位ビットＣｏｕｎｔ［１］であるＩＮ
Ｃ＃３とを加算して制御カウント信号ＣＮＴ♯３を生成
する。カウントデータの小数部Ｃｏｕｎｔ［０］および
Ｃｏｕｎｔ［１］にかかわらずＩＮＣ＃４は常に０であ
るから、制御カウント信号ＣＮＴ♯４は共通カウント信
号ＧＣＮＴと等しい。このように、カウンタ１２０で小
数点以下のカウントを行ない、かつ、遅延制御回路１３
０によって各ディレイラインの遅延時間を独立に設定す
ることにより、従来の技術で問題となっていたロック時
における出力信号と理想逓倍信号の位相のずれを減少す
ることができる。

【００７２】図８は、たとえば、カウントデータの小数
部が（１，０）の場合における同期逓倍クロック信号生
成回路１０００の出力信号と理想逓倍信号との誤差を説
明するための波形図である。

【００７３】図８を参照して、外部から入力される基準
ＣＬＫ信号（半周期＝２Ｔ）に対して理想逓倍信号（半
周期＝Ｔ）が示される。この理想逓倍信号に対する出力
信号の位相誤差を考える。同期逓倍クロック信号生成回
路１０００においては、カウントデータの小数部が
（１，０）の場合、ディレイラインＤＬ−Ａ１およびＤ
Ｌ−Ａ３の遅延時間が、同期逓倍クロック信号生成回路
１５００と比較して単位遅延時間ｄだけ大きく設定され
る。

【００７４】これにより、図８における理想逓倍信号と
出力信号との位相誤差は、第１の立下がりエッジにおい
て図４においてｅであるのに対して｜ｅ−ｄ｜となり、
第２の立上がりエッジにおいては図４の誤差が２ｅであ
るのに対して｜２ｅ−ｄ｜となり、第３の立下がりエッ
ジにおいては図１２における誤差が３ｅであるのに対し
｜３ｅ−２ｄ｜となる。このように、遅延制御回路１３
０によって位相誤差の積み重ねを拡散するように各ディ
レイラインの遅延時間を独立して設定することにより、
出力信号の各エッジにおける位相誤差の積み重ねの問題
を解消することができる。

【００７５】［実施の形態２］図９は、本発明の実施の
形態２の同期逓倍クロック信号生成回路１１００の構成
を示すブロック図である。

【００７６】実施の形態２においては、補助ディレイラ
インＳＤＬ１〜ＳＤＬ４がディレイラインＤＬ−Ａ１〜
ＤＬ−Ａ４のそれぞれに対応してさらに設けられる。補
助ディレイラインＳＤＬ１〜ＳＤＬ４は、補助ディレイ
ライン制御回路（以下、ＳＤＬ制御回路という）１７０
によって制御される。一方、ディレイラインＤＬ−Ａ１
〜ＤＬ−Ａ４の遅延時間は単一のデコード回路１４０に
よって共通に制御される。

【００７７】カウンタ１２０は、実施の形態１の同期逓
倍クロック信号生成回路１０００と同様に、整数部４ビ
ットおよび小数部２ビットのカウントを行なう。デコー
ド回路１４０は、カウントデータの整数部４ビットに対
応してディレイラインＤＬ−Ａ１〜ＤＬ−Ａ４の遅延時
間を設定する。

【００７８】補助ディレイラインＳＤＬ１〜ＳＤＬ４
は、ディレイラインＤＬ−Ａ１〜ＤＬ−Ａ４の出力に対
して単位遅延時間ｄの遅延をさらに加算するための回路
であって、カウントデータの小数部（２ビット）に応じ
てＳＤＬ制御回路１７０より出力される補助カウント信
号ＩＮＣ♯１〜ＩＮＣ♯４によって制御される。カウン
トデータの小数部２ビットに対する補助カウント信号Ｉ
ＮＣ♯１〜♯４の設定方法は図６に示す方法と同様であ
る。

【００７９】図１０は、ＳＤＬ制御回路１７０の具体的
な構成例を示す図である。図１０を参照して、ＳＤＬ制
御回路１７０は、カウントデータの小数部２ビットに相
当するＣｏｕｎｔ［０］とＣｏｕｎｔ［１］とを受けて
補助カウント信号ＩＮＣ♯１〜♯４を生成する。ＳＤＬ
制御回路１７０は、カウントデータの小数部に相当する
２ビットの信号を２入力とするＯＲゲート１７６とＡＮ
Ｄゲート１７７とを含む。ＯＲゲート１７６の出力は、
ＳＤＬ１を制御する補助カウント信号ＩＮＣ♯１を生成
する。ＡＮＤゲート１７７の出力は、ＳＤＬ２を制御す
る補助カウント信号ＩＮＣ♯２となる。補助信号ＩＮＣ
♯３は、小数部の上位ビットＣｏｕｎｔ［１］に等し
く、ＩＮＣ♯４は常に０である。これにより、カウント
データの小数部２ビットの信号に対応して図６に示す補
助カウント信号ＩＮＣ♯１〜ＩＮＣ♯４を得ることがで
きる。

【００８０】再び図９を参照して、同期逓倍クロック信
号生成回路１１００は、上述した点以外においては、同
期逓倍クロック信号生成回路１０００と同様の動作を行
なうものであり、同期逓倍クロック信号生成回路１００
０と同様に位相誤差のより小さな同期した周波数逓倍信
号を、より簡易な制御回路の構成によって得ることがで
きる。

【００８１】以上、本願発明の同期逓倍周波数クロック
発生回路の構成について述べたが、本願発明の構成は、
実施の形態１および２において図５および図９で説明し
た同期逓倍周波数クロック発生回路１０００、１１００
に限られるものではない。

【００８２】例えば、本願発明の構成を典型的なＰＬＬ
（Phese-Locked-Loop ）回路もしくはＤＬＬ（Delay-Lo
cked-Loop ）回路についても適用することができる。

【００８３】より具体的には、例えば図５に示す同期逓
倍周波数クロック発生回路１０００をＰＬＬ回路へ適用
する場合には、ディレイラインＤＬ−Ａ１への入力信号
を基準クロックではなくインバータ１６０の出力とする
ことよって、インバータ１６０とディレイラインＤＬ-
Ａ１〜ＤＬ−Ａ４とによって自励発振器を構成すればよ
い。

【００８４】同様に、図５に示す同期逓倍周波数クロッ
ク発生回路１０００をＤＬＬ回路へ適用する場合には、
ディレイラインを８個直列に接続し、そのうちの第１〜
第４番のディレイラインＤＬ−Ａ１〜ＤＬ−Ａ４につい
ては、図５と同じ構成とすればよく、第８番目のディレ
イラインの出力と基準信号とが位相比較器１１０によっ
て比較される構成とすればよい。

【００８５】なお、今回開示された実施の形態は全ての
点で例示であって、制限的なものではないと、考えられ
るべきである。本発明の範囲は上記した説明ではなくて
特許請求の範囲によって示され、特許請求の範囲と均等
の意味および範囲内でのすべての変更が含まれることが
意図される。

【００８６】

【発明の効果】請求項１、２、３、４記載の同期逓倍ク
ロック信号生成回路は、各ディレイラインの遅延時間を
独立して詳細に設定できるため、入力された基準クロッ
ク信号に対して位相誤差の小さい周波数逓倍信号を得る
ことができる。

【００８７】請求項５、６記載の同期逓倍クロック信号
生成回路は、請求項３記載の同期逓倍クロック信号生成
回路が奏する効果に加えて、基準クロックの同一周期内
の位相誤差を均等に分散させることにより、出力信号の
立ち上がり、立ち下がりエッジごとの位相誤差をさらに
低減することができる。

【００８８】請求項７、８記載の同期逓倍クロック信号
生成回路は、請求項１または２記載の同期逓倍クロック
信号生成回路が奏する効果を、より簡易な制御回路の構
成の下で享受することができる。

【００８９】請求項９、１０記載の同期逓倍クロック信
号生成回路は、請求項５または６記載の同期逓倍クロッ
ク信号生成回路が奏する効果を、より簡易な制御回路の
構成の下で享受することができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の同期逓倍クロック信
号生成回路１０００の全体構成を示すブロック図であ
る。

【図２】 本発明の実施の形態１の同期周波数逓倍の具
体的な構成例の一つとして示される同期逓倍クロック信
号生成回路１５００の構成を説明するためのブロック図
である。

【図３】 同期逓倍クロック信号生成回路１５００の各
部の信号の関係を示すための波形図である。

【図４】 同期逓倍クロック信号生成回路１５００にお
ける理想逓倍信号と出力信号との位相誤差を説明するた
めの波形図である。

【図５】 本発明の実施の形態１の同期逓倍クロック信
号生成回路１０００の詳細な構成を示すブロック図であ
る。

【図６】 同期逓倍クロック信号生成回路１０００にお
けるカウントデータの小数部と補助カウント信号との対
応を示す図である。

【図７】 遅延制御回路１３０の具体的な構成の一例を
示す図である。

【図８】 同期逓倍クロック信号生成回路１０００にお
ける理想逓倍信号と出力信号との位相誤差を説明するた
めの波形図である。

【図９】 本発明の実施の形態２の同期逓倍クロック信
号生成回路１１００の構成を示す回路図である。

【図１０】 ＳＤＬ制御回路１７０の構成の具体例を示
す図である。

【図１１】 従来の技術の同期逓倍クロック信号生成回
路２０００の構成を示す図である。

【図１２】 同期逓倍クロック信号生成回路２０００の
ディレイラインの詳細な構成を示す図である。

【図１３】 同期逓倍クロック信号生成回路２０００の
ディレイライン制御回路ＤＬＣの詳細な構成を示す図で
ある。

【図１４】 従来の技術の同期逓倍クロック信号生成回
路２１００の構成を示す図である。

【符号の説明】

１０ 分周部、１１ ２分周回路、１００ 周波数逓倍
部、１１０，２１０位相比較器、１２０，２２０ カウ
ンタ、１３０ 遅延制御回路、ＤＬ−Ａ１〜ＤＬ−Ａ
４，ＤＬ−Ｂ１ ディレイライン、１４１〜１４４，２
４１ デコード回路、１５０ 逓倍パルス生成回路、１
６０ インバータ、２００ 位相調整部、１３１，１７
６ ＯＲゲート、１３２，１７７ ＡＮＤゲート、１３
３〜１３５ 加算回路、１７０ ＳＤＬ制御回路、２０
０ 位相調整部、ＳＤＬ１〜ＳＤＬ４ 補助ディレイラ
イン。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 基準クロック信号に同期した逓倍周波数
   信号を出力する同期逓倍クロック信号生成回路であっ
   て、 前記基準クロック信号に同期した信号を出力するための
   同期遅延手段を備え、 前記同期遅延手段は、 互いに直列に接続され、設定された遅延時間に応じて入
   力信号を遅延して出力する第１複数個の遅延手段を含
   み、 前記基準クロック信号と前記同期遅延手段の出力である
   帰還信号との位相差を比較する位相比較手段と、 前記位相比較手段により検出された位相誤差に基づい
   て、前記位相誤差を補償するための補償制御量を第１複
   数個の遅延手段の各々に分散して分配し、前記同期遅延
   手段の遅延量を制御する遅延制御手段と、 前記第１複数個の遅延手段の出力を受けて、逓倍周波数
   の信号を生成する逓倍手段とをさらに備える、同期逓倍
   クロック信号生成回路。
2. 【請求項２】 前記逓倍手段の出力信号を受けて、前記
   基準クロック信号と前記逓倍手段の出力信号との位相差
   を検出し、前記基準クロック信号に同期した逓倍周波数
   信号を生成する位相差補正手段をさらに備える、請求項
   １記載の同期逓倍クロック信号生成回路。
3. 【請求項３】 前記第１複数個の遅延手段の各々は、 入力信号を単位遅延時間分遅延して出力する、互いに直
   列に接続された第２複数個の単位遅延手段を含み、 前記第１複数個の遅延手段の各々に対応して設けられ、
   前記遅延制御手段の指示に応じて前記第２複数個の単位
   遅延手段を選択して活性化する第１複数個のデコード手
   段をさらに備える、請求項１または２記載の同期逓倍ク
   ロック信号生成回路。
4. 【請求項４】 前記遅延制御手段は、 前記補償制御量の前記遅延手段の各々に対する分配量の
   うち、前記第１複数個の遅延手段に対して共通に割り当
   てられる共通分配値に対応する共通カウントデータと、
   前記第１複数個の遅延手段の一部に対して分散して割り
   当てられ、前記遅延時間を前記共通カウントデータによ
   って設定される前記遅延時間から前記単位遅延時間分増
   加させる補助カウント信号とを生成する、請求項３記載
   の同期逓倍クロック信号生成回路。
5. 【請求項５】 前記遅延制御手段は、 前記補償制御量の前記遅延手段の各々に対する分配量の
   うち、前記第１複数個の遅延手段に対して共通に割り当
   てられる共通分配値に対応する個数の前記単位遅延手段
   を、前記遅延手段の各々において活性化し、かつ、前記
   遅延手段のうち予め定められた優先順位にしたがって順
   次選択される遅延手段ごとに、１つの前記単位遅延手段
   をさらに活性化することで前記同期遅延手段の遅延量を
   制御し、 前記優先順位は、前記順次選択される遅延手段が分散し
   て分布するように定められる、請求項３記載の同期逓倍
   クロック信号生成回路。
6. 【請求項６】 前記遅延制御手段は、 前記第１複数個は、２^m 個であり、前記単位遅延時間に
   相当する前記遅延手段の単位制御量により、前記補償制
   御量を［（前記単位制御量）×２^m ］に対する剰余Ｑで
   表現する場合、前記補償制御量が ［（前記単位制御量）×２^m ］×Ｐ＋Ｑ （Ｐ，Ｑ：０以上の整数）であるときに、 ｉ）１番目のステップにおいて、前記補償制御量のう
   ち、［（前記単位制御量）×Ｐ］で表される共通補償量
   を各前記遅延手段に割り当て、 ｉｉ）各ｊ番目のステップにおいて、前記剰余Ｑに応じ
   て、前記遅延手段の一部に前記共通補償量に追加して単
   位制御量を割り当てる処理を、第１番〜第２^m番の前記
   遅延手段を２^m-j 個ずつの遅延手段を含む２^j 個のグル
   ープに分け、前記２^j 個のグループの先頭の遅延手段の
   うち、（ｊ−１）番目のステップまでに前記追加した単
   位制御量を未だ割り当てられていない遅延手段に、前記
   剰余Ｑ分の割り当てが完了するまでステップを繰り返す
   ことに相当する割り当て処理方法により行う、請求項３
   記載の同期逓倍クロック信号生成回路。
7. 【請求項７】 前記第１複数個の遅延手段の各々は、入
   力信号を単位遅延時間分遅延して出力する、互いに直列
   に接続された第２複数個の単位遅延手段を含み、 前記第１複数個の遅延手段の各々に対応して設けられ、
   前記遅延手段の出力をさらに単位遅延時間分遅延させる
   前記第１複数個の補助遅延手段をさらに備える、請求項
   １または２記載の同期逓倍クロック信号生成回路。
8. 【請求項８】 前記遅延制御手段は、 前記補償制御量の前記遅延手段の各々に対する分配量の
   うち、前記第１複数個の遅延手段に対して共通に割り当
   てられる共通分配値に対応する共通カウントデータを生
   成する共通カウントデータ生成回路と、 前記第１複数個の補助遅延手段の一部を分散して活性化
   させる前記補助カウント信号生成回路とを含む、請求項
   ７記載の同期逓倍クロック信号生成回路。
9. 【請求項９】 前記遅延制御手段は、 前記補償制御量の前記遅延手段の各々に対する分配量の
   うち、前記第１複数個の遅延手段に対して共通に割り当
   てられる共通分配値に対応する個数の前記単位遅延手段
   を、前記遅延手段の各々において活性化し、かつ、前記
   遅延手段のうち予め定められた優先順位にしたがって順
   次選択される遅延手段ごとに、前記補助遅延手段をさら
   に活性化することで前記同期遅延手段の遅延量を制御
   し、 前記優先順位は、前記順次選択される遅延手段が分散し
   て分布するように定められる、請求項７記載の同期逓倍
   クロック信号生成回路。
10. 【請求項１０】 前記遅延制御手段は、 前記第１複数個は、２^m 個であり、前記単位遅延時間に
    相当する前記遅延手段の単位制御量により、前記補償制
    御量を［（前記単位制御量）×２^m ］に対する剰余Ｑで
    表現する場合、前記補償制御量が ［（前記単位制御量）×２^m ］×Ｐ＋Ｑ （Ｐ，Ｑ：０以上の整数）であるときに、 ｉ）１番目のステップにおいて、前記補償制御量のう
    ち、［（前記単位制御量）×Ｐ］で表される共通補償量
    を各前記遅延手段に割り当て、 ｉｉ）各ｊ番目のステップにおいて、前記剰余Ｑに応じ
    て、前記補助遅延手段の一部を選択的に活性化する処理
    を、第１番〜第２^m 番の前記遅延手段を２^m-J個ずつの
    遅延手段を含む２^j 個のグループに分け、前記２^j 個の
    グループの先頭の遅延手段に対応する補助遅延手段のう
    ち（ｊ−１）番目のステップまでに未だ活性化されてい
    ない補助遅延手段に、前記剰余Ｑ分の割り当てが完了す
    るまでステップを繰り返すことに相当する処理方法によ
    り行う、請求項７記載の同期逓倍クロック信号生成回
    路。