JP3487533B2 - 逓倍回路及び半導体集積回路装置 - Google Patents
逓倍回路及び半導体集積回路装置Info
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- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
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- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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Description
【０００１】
【発明の属する技術分野】本発明は、逓倍回路に関する
ものであり、とくに外部の入力信号に対して半導体基板
内部を高速に動作させる半導体集積回路装置に関するも
のである。
ものであり、とくに外部の入力信号に対して半導体基板
内部を高速に動作させる半導体集積回路装置に関するも
のである。
【０００２】
【従来の技術】従来の逓倍回路を図１９に示し、この逓
倍回路に用いるリングカウンタを図２０に示す。この逓
倍回路は、位相比較器、ｎ・ｍ段リングカウンタ、ＬＰ
Ｆ（ローパス・フィルタ）及び排他的論理和回路で構成
されている。ｎ・ｍ段リングカウンタは、ｎ個のフリッ
プフロップ（ＦＦ１、ＦＦ２、・・・、ＦＦｎ）で構成
され、最終段の出力を入力に戻してリング状にしたもの
である。制御電圧によってカウンタの伝搬遅延時間を可
変できる。この従来の逓倍回路は、基準入力信号ｒｅｆ
とｎ・ｍ段リングカウンタの出力を位相比較器に入力す
る。そして、基準入力信号とリングカウンタ出力とを位
相比較して、ｎ・ｍ段リングカウンタの出力周波数が基
準入力信号周波数と一致するようにｎ・ｍ段リングカウ
ンタの各カウンタの伝搬遅延時間をＬＰＦの出力電圧で
制御する。このような動作によって、位相が同期した状
態においてｎ・ｍ段リングカウンタの途中段数から信号
を取り出し基準入力信号に対して位相のずれた信号を生
成することができる。そして生成した信号を論理回路に
より排他的論理和することで基準入力信号に対して速い
逓倍信号を出力する。
倍回路に用いるリングカウンタを図２０に示す。この逓
倍回路は、位相比較器、ｎ・ｍ段リングカウンタ、ＬＰ
Ｆ（ローパス・フィルタ）及び排他的論理和回路で構成
されている。ｎ・ｍ段リングカウンタは、ｎ個のフリッ
プフロップ（ＦＦ１、ＦＦ２、・・・、ＦＦｎ）で構成
され、最終段の出力を入力に戻してリング状にしたもの
である。制御電圧によってカウンタの伝搬遅延時間を可
変できる。この従来の逓倍回路は、基準入力信号ｒｅｆ
とｎ・ｍ段リングカウンタの出力を位相比較器に入力す
る。そして、基準入力信号とリングカウンタ出力とを位
相比較して、ｎ・ｍ段リングカウンタの出力周波数が基
準入力信号周波数と一致するようにｎ・ｍ段リングカウ
ンタの各カウンタの伝搬遅延時間をＬＰＦの出力電圧で
制御する。このような動作によって、位相が同期した状
態においてｎ・ｍ段リングカウンタの途中段数から信号
を取り出し基準入力信号に対して位相のずれた信号を生
成することができる。そして生成した信号を論理回路に
より排他的論理和することで基準入力信号に対して速い
逓倍信号を出力する。
【０００３】
【発明が解決しようとする課題】従来の逓倍回路では、
アナログ回路を用いているためＬＰＦが必要である。こ
のため、ゲートアレイなどを利用してＬＰＦをＬＳＩ半
導体基板内部に設計するのは困難であった。したがっ
て、従来は通常は、ＬＳＩ半導体基板の外部にＬＰＦの
外付けにして対応しなければならない。これに伴い実装
基板にＬＰＦを載せる領域が必要となり、基板面積が増
大する。 また、アナログ量の制御電圧を使用している
ため、電源ノイズの影響を受けやすく出力信号が変動し
やすい。本発明は、このような事情によりなされたもの
であり、遅延回路(Delay-Chain）の遅延素子数を制御し
て遅延量を調整することにより、任意の基準入力信号の
周波数に対応し、デジタル回路で構成された逓倍回路及
びこの逓倍回路を組み込んだ半導体集積回路装置を提供
する。
アナログ回路を用いているためＬＰＦが必要である。こ
のため、ゲートアレイなどを利用してＬＰＦをＬＳＩ半
導体基板内部に設計するのは困難であった。したがっ
て、従来は通常は、ＬＳＩ半導体基板の外部にＬＰＦの
外付けにして対応しなければならない。これに伴い実装
基板にＬＰＦを載せる領域が必要となり、基板面積が増
大する。 また、アナログ量の制御電圧を使用している
ため、電源ノイズの影響を受けやすく出力信号が変動し
やすい。本発明は、このような事情によりなされたもの
であり、遅延回路(Delay-Chain）の遅延素子数を制御し
て遅延量を調整することにより、任意の基準入力信号の
周波数に対応し、デジタル回路で構成された逓倍回路及
びこの逓倍回路を組み込んだ半導体集積回路装置を提供
する。
【０００４】
【課題を解決するための手段】本発明は、位相比較器、
遅延回路を用いて入力信号の１周期分（もしくは１／２
周期分）の遅延量を調整し、調整した遅延量（遅延素子
数）を基に基準入力信号に対して遅らせたい位相差分の
遅延量（遅延素子数）の設定を可能とし、基準入力信号
と複数の位相を遅らせた信号を排他的論理和（ＥｘＯＲ
もしくはＥｘＮＯＲ）回路に入力することにより基準信
号より高い周波数の信号を出力する。電源ノイズの影響
を受け難くしたＬＰＦを必要としないので設計が容易な
逓倍回路を得ることができる。
遅延回路を用いて入力信号の１周期分（もしくは１／２
周期分）の遅延量を調整し、調整した遅延量（遅延素子
数）を基に基準入力信号に対して遅らせたい位相差分の
遅延量（遅延素子数）の設定を可能とし、基準入力信号
と複数の位相を遅らせた信号を排他的論理和（ＥｘＯＲ
もしくはＥｘＮＯＲ）回路に入力することにより基準信
号より高い周波数の信号を出力する。電源ノイズの影響
を受け難くしたＬＰＦを必要としないので設計が容易な
逓倍回路を得ることができる。
【０００５】 請求項１の発明は、複数の遅延素子から
なる遅延回路と、前記遅延回路の出力段数を選択する選
択回路と、基準入力信号と前記選択回路の出力のうち前
記基準入力信号より１周期分もしくは１／２周期分遅れ
た出力とを入力する位相比較器と、基準入力信号と前記
選択回路で遅延回路の出力信号とを前記位相比較器で位
相を比較し、前記基準入力信号の位相に同期するように
前記遅延回路の前記出力信号を前記基準入力信号の１周
期分又は１／２周期分遅らせるように遅延量を制御する
制御回路と、前記基準入力信号と前記選択回路の出力と
を入力し、Ｎ逓倍の信号を生成する排他的論理和回路と
を備えている逓倍回路を特徴とする。請求項２の発明
は、所定の遅延素子数を有する遅延回路と、基準入力信
号と前記遅延回路の出力信号の２信号の位相が同期する
ように前記遅延回路の遅延量を制御し、前記基準入力信
号に対して前記遅延回路の出力信号を所定の周期分だけ
遅らせてその遅延量を調整する選択回路と、前記基準入
力信号と前記選択回路の出力のうち前記基準入力信号よ
り１周期分もしくは１／２周期分遅れた出力信号とを入
力する位相比較器と、前記遅延量を基にして設定したい
位相差に相当する遅延量を少なくとも１つの遅延回路よ
り選択して得られた位相を遅らせた信号と前記基準入力
信号とを入力することにより前記基準入力信号に対して
高い周波数の信号を出力する排他的論理和回路とを備え
ている逓倍回路を特徴とする。請求項３の発明は、前記
所定の周期は１周期分もしくは１／２周期分である請求
項２に記載の逓倍回路を特徴とする。請求項４の発明
は、前記遅延量は前記遅延素子数により調整される請求
項２に記載の逓倍回路を特徴とする。請求項５の発明
は、前記排他的論理和回路はｅｘＯＲもしくはｅｘＮＯ
Ｒから選ばれる請求項２に記載の逓倍回路を特徴とす
る。
なる遅延回路と、前記遅延回路の出力段数を選択する選
択回路と、基準入力信号と前記選択回路の出力のうち前
記基準入力信号より１周期分もしくは１／２周期分遅れ
た出力とを入力する位相比較器と、基準入力信号と前記
選択回路で遅延回路の出力信号とを前記位相比較器で位
相を比較し、前記基準入力信号の位相に同期するように
前記遅延回路の前記出力信号を前記基準入力信号の１周
期分又は１／２周期分遅らせるように遅延量を制御する
制御回路と、前記基準入力信号と前記選択回路の出力と
を入力し、Ｎ逓倍の信号を生成する排他的論理和回路と
を備えている逓倍回路を特徴とする。請求項２の発明
は、所定の遅延素子数を有する遅延回路と、基準入力信
号と前記遅延回路の出力信号の２信号の位相が同期する
ように前記遅延回路の遅延量を制御し、前記基準入力信
号に対して前記遅延回路の出力信号を所定の周期分だけ
遅らせてその遅延量を調整する選択回路と、前記基準入
力信号と前記選択回路の出力のうち前記基準入力信号よ
り１周期分もしくは１／２周期分遅れた出力信号とを入
力する位相比較器と、前記遅延量を基にして設定したい
位相差に相当する遅延量を少なくとも１つの遅延回路よ
り選択して得られた位相を遅らせた信号と前記基準入力
信号とを入力することにより前記基準入力信号に対して
高い周波数の信号を出力する排他的論理和回路とを備え
ている逓倍回路を特徴とする。請求項３の発明は、前記
所定の周期は１周期分もしくは１／２周期分である請求
項２に記載の逓倍回路を特徴とする。請求項４の発明
は、前記遅延量は前記遅延素子数により調整される請求
項２に記載の逓倍回路を特徴とする。請求項５の発明
は、前記排他的論理和回路はｅｘＯＲもしくはｅｘＮＯ
Ｒから選ばれる請求項２に記載の逓倍回路を特徴とす
る。
【０００６】請求項６の発明は、所定の遅延素子数を有
する第１の遅延回路と、所定の遅延素子数を有し、前記
第１の遅延回路とは遅延量の異なる第２の遅延回路と、
基準入力信号と前記第１の遅延回路の出力信号の２信号
の位相が同期するように前記第１の遅延回路の遅延量を
制御し、前記基準入力信号に対して前記第１の遅延回路
の出力信号を所定の周期分だけ遅らせてこの遅延量を調
整する第１の選択回路と、前記基準入力信号と前記第２
の遅延回路の出力信号の２信号の位相が同期するように
前記第２の遅延回路の遅延量を制御し、前記基準入力信
号に対して前記第２の遅延回路の出力信号を所定の周期
分だけ遅らせてこの遅延量を調整する第２の選択回路
と、前記基準入力信号と前記第１の選択回路が出力する
信号とを入力する位相比較器と、前記遅延量を基にして
設定したい位相差に相当する遅延量を少なくとも１つの
遅延回路より選択して得られた位相を遅らせた前記第２
の選択回路の出力信号と前記基準入力信号とを入力する
ことにより基準入力信号に対して高い周波数の信号を出
力する排他的論理和回路とを備えている逓倍回路を特徴
とする。請求項７の発明は請求項１乃至請求項６のいず
れかに記載の逓倍回路を半導体基板に配置形成した半導
体集積回路装置を特徴とする。
する第１の遅延回路と、所定の遅延素子数を有し、前記
第１の遅延回路とは遅延量の異なる第２の遅延回路と、
基準入力信号と前記第１の遅延回路の出力信号の２信号
の位相が同期するように前記第１の遅延回路の遅延量を
制御し、前記基準入力信号に対して前記第１の遅延回路
の出力信号を所定の周期分だけ遅らせてこの遅延量を調
整する第１の選択回路と、前記基準入力信号と前記第２
の遅延回路の出力信号の２信号の位相が同期するように
前記第２の遅延回路の遅延量を制御し、前記基準入力信
号に対して前記第２の遅延回路の出力信号を所定の周期
分だけ遅らせてこの遅延量を調整する第２の選択回路
と、前記基準入力信号と前記第１の選択回路が出力する
信号とを入力する位相比較器と、前記遅延量を基にして
設定したい位相差に相当する遅延量を少なくとも１つの
遅延回路より選択して得られた位相を遅らせた前記第２
の選択回路の出力信号と前記基準入力信号とを入力する
ことにより基準入力信号に対して高い周波数の信号を出
力する排他的論理和回路とを備えている逓倍回路を特徴
とする。請求項７の発明は請求項１乃至請求項６のいず
れかに記載の逓倍回路を半導体基板に配置形成した半導
体集積回路装置を特徴とする。
【０００７】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図１０を参照して第
１の実施例を説明する。図１は、逓倍回路の回路構成図
である。この逓倍回路は、遅延回路１、位相比較器２、
アップダウンカウンタ（Ｕ／Ｄカウンタ）３、選択回路
４及び排他的論理和回路（ＥｘＮＯＲ回路）５で構成さ
れている。遅延回路１は、基準入力信号ｒｅｆを入力
し、選択回路４へ出力する。位相比較器２は、基準入力
信号ｒｅｆ及び選択回路４の出力Ｄ０とを入力し、アッ
プダウンカウンタ３へ出力する。アップダウンカウンタ
３は、位相比較器２の出力を入力し、選択回路４へ出力
してこの選択回路を制御する。選択回路４は、遅延回路
１の出力、アップダウンカウンタ３の出力及びＮ逓倍設
定入力信号ＩＮを入力し、位相比較器２へ出力Ｄ０し、
かつ排他的論理和回路５へ出力（Ｄ１、Ｄ２、Ｄ３、・
・・、Ｄｚ）する。排他的論理和回路５は、選択回路４
の出力（Ｄ１、Ｄ２、Ｄ３、・・・、Ｄｚ）、基準入力
信号ｒｅｆ及びＮ逓倍設定入力信号ＩＮを入力し、出力
信号ＯＵＴを出力する。
の形態を説明する。まず、図１乃至図１０を参照して第
１の実施例を説明する。図１は、逓倍回路の回路構成図
である。この逓倍回路は、遅延回路１、位相比較器２、
アップダウンカウンタ（Ｕ／Ｄカウンタ）３、選択回路
４及び排他的論理和回路（ＥｘＮＯＲ回路）５で構成さ
れている。遅延回路１は、基準入力信号ｒｅｆを入力
し、選択回路４へ出力する。位相比較器２は、基準入力
信号ｒｅｆ及び選択回路４の出力Ｄ０とを入力し、アッ
プダウンカウンタ３へ出力する。アップダウンカウンタ
３は、位相比較器２の出力を入力し、選択回路４へ出力
してこの選択回路を制御する。選択回路４は、遅延回路
１の出力、アップダウンカウンタ３の出力及びＮ逓倍設
定入力信号ＩＮを入力し、位相比較器２へ出力Ｄ０し、
かつ排他的論理和回路５へ出力（Ｄ１、Ｄ２、Ｄ３、・
・・、Ｄｚ）する。排他的論理和回路５は、選択回路４
の出力（Ｄ１、Ｄ２、Ｄ３、・・・、Ｄｚ）、基準入力
信号ｒｅｆ及びＮ逓倍設定入力信号ＩＮを入力し、出力
信号ＯＵＴを出力する。
【０００８】 図３は、遅延回路１の回路構成図であ
る。遅延回路（ディレイチェイン）１は、複数の遅延素
子（ＤＣ１、ＤＣ２、ＤＣ３、・・・、ＤＣｎ）を直列
に接続して構成されている。この遅延回路１は、各遅延
素子間から出力信号が出力できるように構成されている
ので、遅延素子数を必要に応じて適宜選択することが可
能である。図２は、図１を詳細に説明する２〜４逓倍ま
での可変逓倍回路の構成図である。位相比較器２は、基
準入力信号ｒｅｆと選択回路（セレクタ）４からの出力
信号Ｄ０の２信号の位相の比較を行い、この出力信号Ｄ
Ｏが、基準入力信号ｒｅｆに対して位相が速いか遅いか
の判定信号を出力する。この判定信号をもとにアップダ
ウンカウンタ３で、カウント値のアップダウンを行う。
このアップダウンカウンタ３のカウント値で遅延回路１
の遅延素子数を制御する。カウントアップで遅延素子数
を増加させ、カウントダウンで遅延素子数を減少させ
る。遅延素子数を制御することにより位相を進めたり遅
らせたりして最終的に基準入力信号ｒｅｆに対して１周
期分遅れた出力信号Ｄ０を出力する。
る。遅延回路（ディレイチェイン）１は、複数の遅延素
子（ＤＣ１、ＤＣ２、ＤＣ３、・・・、ＤＣｎ）を直列
に接続して構成されている。この遅延回路１は、各遅延
素子間から出力信号が出力できるように構成されている
ので、遅延素子数を必要に応じて適宜選択することが可
能である。図２は、図１を詳細に説明する２〜４逓倍ま
での可変逓倍回路の構成図である。位相比較器２は、基
準入力信号ｒｅｆと選択回路（セレクタ）４からの出力
信号Ｄ０の２信号の位相の比較を行い、この出力信号Ｄ
Ｏが、基準入力信号ｒｅｆに対して位相が速いか遅いか
の判定信号を出力する。この判定信号をもとにアップダ
ウンカウンタ３で、カウント値のアップダウンを行う。
このアップダウンカウンタ３のカウント値で遅延回路１
の遅延素子数を制御する。カウントアップで遅延素子数
を増加させ、カウントダウンで遅延素子数を減少させ
る。遅延素子数を制御することにより位相を進めたり遅
らせたりして最終的に基準入力信号ｒｅｆに対して１周
期分遅れた出力信号Ｄ０を出力する。
【０００９】選択回路４は、乗算器４１及びデコーダ４
２から構成される。また、選択回路４の各出力信号（Ｄ
０、Ｄ１、Ｄ２、Ｄ３）それぞれに１つのデコーダ４２
を備えている。デコーダ４２は、アップダウンカウンタ
３の出力信号の値によって遅延回路１のどの段数から信
号を出力するか制御する。ただし、出力信号Ｄ０用デコ
ーダ４２は、アップダウンカウンタの出力信号値を乗算
器４１で２・Ｎ倍にした値を入力する。 乗算器の出力値＝（２・Ｎ）×（アップダウンカウンタ
値） （Ｎは、Ｎ逓倍設定入力端子ｂ０、ｂ１、ｂ２から入力
された値） 遅延回路１の出力信号と選択回路４の各出力信号との接
続は、 （１） 信号Ｄ０，Ｄ１・・・遅延素子間から出力信号
を接続する、 （２） 信号Ｄ２ ・・・遅延素子１つおきに出力
信号を接続する、 （３） 信号Ｄ３ ・・・遅延素子２つおきに出力
信号を接続する、の３通りの接続を行う。この接続によ
り選択回路４の各出力信号は、図４に示す遅延素子数を
通過した信号を出力する。このためＤ１、Ｄ２、Ｄ３の
各出力信号は、基準入力信号ｒｅｆに対して特定の位相
が遅れた信号を出力する。ここで、出力信号Ｄ１は、１
／２Ｎ位相が遅れた信号、出力信号Ｄ２は、２／２Ｎ位
相が遅れた信号、出力信号Ｄ３は、３／２Ｎ位相が遅れ
た信号である。
２から構成される。また、選択回路４の各出力信号（Ｄ
０、Ｄ１、Ｄ２、Ｄ３）それぞれに１つのデコーダ４２
を備えている。デコーダ４２は、アップダウンカウンタ
３の出力信号の値によって遅延回路１のどの段数から信
号を出力するか制御する。ただし、出力信号Ｄ０用デコ
ーダ４２は、アップダウンカウンタの出力信号値を乗算
器４１で２・Ｎ倍にした値を入力する。 乗算器の出力値＝（２・Ｎ）×（アップダウンカウンタ
値） （Ｎは、Ｎ逓倍設定入力端子ｂ０、ｂ１、ｂ２から入力
された値） 遅延回路１の出力信号と選択回路４の各出力信号との接
続は、 （１） 信号Ｄ０，Ｄ１・・・遅延素子間から出力信号
を接続する、 （２） 信号Ｄ２ ・・・遅延素子１つおきに出力
信号を接続する、 （３） 信号Ｄ３ ・・・遅延素子２つおきに出力
信号を接続する、の３通りの接続を行う。この接続によ
り選択回路４の各出力信号は、図４に示す遅延素子数を
通過した信号を出力する。このためＤ１、Ｄ２、Ｄ３の
各出力信号は、基準入力信号ｒｅｆに対して特定の位相
が遅れた信号を出力する。ここで、出力信号Ｄ１は、１
／２Ｎ位相が遅れた信号、出力信号Ｄ２は、２／２Ｎ位
相が遅れた信号、出力信号Ｄ３は、３／２Ｎ位相が遅れ
た信号である。
【００１０】排他的論理和回路（ＥｘＮＯＲ）５は、図
５に示すように、Ｎ逓倍設定入力信号ｂ０、ｂ１、ｂ２
の設定値によって２〜４入力ＥｘＮＯＲの排他的論理演
算を行う。図４は、逓倍数と選択回路の出力信号（Ｄ
０、Ｄ１、Ｄ２、Ｄ３）の遅延素子数との関係を示す。
逓倍数は、Ｎ逓倍設定入力信号ｂ２、ｂ１、ｂ０によっ
て決定される。ｃｏｕｎｔは、アップダウンカウンタ３
の出力によるカウント値である。図５は、排他的論理和
回路による逓倍出力信号の形成を示したものであり、基
準入力信号ｒｅｆと選択回路４の出力信号Ｄ１、Ｄ２、
Ｄ３とから形成され、２〜４逓倍の出力信号ＯＵＴを得
ることができる。基準入力信号と１つの出力信号Ｄ１と
から２逓倍信号を生成し、基準入力信号と２つの出力信
号Ｄ２とから３逓倍信号を生成し、基準入力信号と３つ
の出力信号Ｄ３とから４逓倍信号が生成される。一般
に、基準入力信号と（Ｎ−１）／２Ｎ周期遅れた信号と
のＮ信号からＮ逓倍信号が生成される。
５に示すように、Ｎ逓倍設定入力信号ｂ０、ｂ１、ｂ２
の設定値によって２〜４入力ＥｘＮＯＲの排他的論理演
算を行う。図４は、逓倍数と選択回路の出力信号（Ｄ
０、Ｄ１、Ｄ２、Ｄ３）の遅延素子数との関係を示す。
逓倍数は、Ｎ逓倍設定入力信号ｂ２、ｂ１、ｂ０によっ
て決定される。ｃｏｕｎｔは、アップダウンカウンタ３
の出力によるカウント値である。図５は、排他的論理和
回路による逓倍出力信号の形成を示したものであり、基
準入力信号ｒｅｆと選択回路４の出力信号Ｄ１、Ｄ２、
Ｄ３とから形成され、２〜４逓倍の出力信号ＯＵＴを得
ることができる。基準入力信号と１つの出力信号Ｄ１と
から２逓倍信号を生成し、基準入力信号と２つの出力信
号Ｄ２とから３逓倍信号を生成し、基準入力信号と３つ
の出力信号Ｄ３とから４逓倍信号が生成される。一般
に、基準入力信号と（Ｎ−１）／２Ｎ周期遅れた信号と
のＮ信号からＮ逓倍信号が生成される。
【００１１】次に、逓倍信号の生成される過程を図６乃
至図８のそれぞれ２、３、４逓倍時のタイムチャートを
参照して説明する。Ｎ逓倍出力時における選択回路４の
出力信号Ｄ０は、Ｎ×２個を１回の増減の遅延量とし
て、遅延回路３の遅延素子数を選択する。また、出力信
号Ｄ１は、遅延素子を１個ずつ、出力信号Ｄ２は、遅延
素子を２個ずつ、出力信号Ｄ３は、遅延素子を３個ず
つ、・・・、出力信号Ｄｚは、遅延素子をｚ個ずつを１
回の増減の遅延量として選択する。すなわち、出力信号
Ｄ０で選択した遅延量に対して出力信号Ｄ１は、１／２
Ｎ、出力信号Ｄ２は、２／２Ｎ、出力信号Ｄ３は、３／
２Ｎ、・・・、出力信号ｄｚは、ｚ／２Ｎの遅延量を選
択することになる。２逓倍出力信号ＯＵＴは、基準入力
信号と１／４周期遅れた信号の２つの信号から生成され
（図６）、３逓倍出力信号ＯＵＴは、基準入力信号と１
／６、２／６周期遅れた信号の３つの信号から生成され
（図７）、４逓倍出力信号ＯＵＴは、基準入力信号と１
／８、２／８、３／８周期遅れた信号の４つの信号から
生成される（図８）。すなわち、選択回路４で選択され
た出力信号Ｄ１、Ｄ２、Ｄ３、・・・、Ｄｚは、排他的
論理和回路（ＥｘＮＯＲ回路）５に入力され、Ｎ逓倍の
出力信号を得る場合は、Ｄ１〜ＤN-1 ）までの（Ｎ−
１）本の信号と基準信号ｒｅｆについてＥｘＮＯＲを行
って基準入力信号ｒｅｆに対してＮ逓倍の出力信号ＯＵ
Ｔを得ることができる（図５参照）。
至図８のそれぞれ２、３、４逓倍時のタイムチャートを
参照して説明する。Ｎ逓倍出力時における選択回路４の
出力信号Ｄ０は、Ｎ×２個を１回の増減の遅延量とし
て、遅延回路３の遅延素子数を選択する。また、出力信
号Ｄ１は、遅延素子を１個ずつ、出力信号Ｄ２は、遅延
素子を２個ずつ、出力信号Ｄ３は、遅延素子を３個ず
つ、・・・、出力信号Ｄｚは、遅延素子をｚ個ずつを１
回の増減の遅延量として選択する。すなわち、出力信号
Ｄ０で選択した遅延量に対して出力信号Ｄ１は、１／２
Ｎ、出力信号Ｄ２は、２／２Ｎ、出力信号Ｄ３は、３／
２Ｎ、・・・、出力信号ｄｚは、ｚ／２Ｎの遅延量を選
択することになる。２逓倍出力信号ＯＵＴは、基準入力
信号と１／４周期遅れた信号の２つの信号から生成され
（図６）、３逓倍出力信号ＯＵＴは、基準入力信号と１
／６、２／６周期遅れた信号の３つの信号から生成され
（図７）、４逓倍出力信号ＯＵＴは、基準入力信号と１
／８、２／８、３／８周期遅れた信号の４つの信号から
生成される（図８）。すなわち、選択回路４で選択され
た出力信号Ｄ１、Ｄ２、Ｄ３、・・・、Ｄｚは、排他的
論理和回路（ＥｘＮＯＲ回路）５に入力され、Ｎ逓倍の
出力信号を得る場合は、Ｄ１〜ＤN-1 ）までの（Ｎ−
１）本の信号と基準信号ｒｅｆについてＥｘＮＯＲを行
って基準入力信号ｒｅｆに対してＮ逓倍の出力信号ＯＵ
Ｔを得ることができる（図５参照）。
【００１２】図９は、位相比較器の一例である。フリッ
プフロップ（ＦＦ）、ＮＡＮＤ回路及びインバータ回路
ＩＮＶとから構成され、アップ信号ｕｐ及びダウン信号
ｄｎをアップダウンカウンタ３に供給する。図１０のタ
イミングチャート図に示すようにアップダウン信号が形
成される。次に、図１１及び図１２を参照して第２の実
施例を説明する。図１１は、逓倍回路の回路構成図、図
１２は、逓倍出力信号の生成過程を示すタイムチャート
図である。本発明では、遅延回路と選択回路の複数組を
備え、各組の遅延時間が互いに異なるように構成するこ
とも可能である。この実施例では遅延素子の遅延量が異
なる遅延回路（ディレイチェイン）を２つ備えた逓倍回
路を用いる。遅延回路は、第１の遅延回路１０と第２の
遅延回路１１とからなり、それぞれ第１の選択回路（セ
レクタ）４５及び第２の選択回路４６を備えている。遅
延回路１１は、遅延回路１０に対して各遅延素子がそれ
ぞれ１／４の遅延量となっている。また、選択回路４
５、４６の出力信号ｄ０、ｄ１への遅延回路１０、１１
の出力信号の接続は、これら遅延回路を構成する遅延素
子間から行う。第１及び第２の選択回路４５、４６は、
遅延量の増減をそれぞれの遅延回路１０、１１について
同一個数の遅延素子を選択するように動作する。
プフロップ（ＦＦ）、ＮＡＮＤ回路及びインバータ回路
ＩＮＶとから構成され、アップ信号ｕｐ及びダウン信号
ｄｎをアップダウンカウンタ３に供給する。図１０のタ
イミングチャート図に示すようにアップダウン信号が形
成される。次に、図１１及び図１２を参照して第２の実
施例を説明する。図１１は、逓倍回路の回路構成図、図
１２は、逓倍出力信号の生成過程を示すタイムチャート
図である。本発明では、遅延回路と選択回路の複数組を
備え、各組の遅延時間が互いに異なるように構成するこ
とも可能である。この実施例では遅延素子の遅延量が異
なる遅延回路（ディレイチェイン）を２つ備えた逓倍回
路を用いる。遅延回路は、第１の遅延回路１０と第２の
遅延回路１１とからなり、それぞれ第１の選択回路（セ
レクタ）４５及び第２の選択回路４６を備えている。遅
延回路１１は、遅延回路１０に対して各遅延素子がそれ
ぞれ１／４の遅延量となっている。また、選択回路４
５、４６の出力信号ｄ０、ｄ１への遅延回路１０、１１
の出力信号の接続は、これら遅延回路を構成する遅延素
子間から行う。第１及び第２の選択回路４５、４６は、
遅延量の増減をそれぞれの遅延回路１０、１１について
同一個数の遅延素子を選択するように動作する。
【００１３】このため第１の選択回路４５の出力信号ｄ
０に対して第２の選択回路の出力信号ｄ１は、１／４の
遅延量を選択することになり、その結果、基準入力信号
ｒｅｆに対して１／４位相が遅れた信号となる。この出
力信号ｄ１と基準入力信号ｒｅｆの２信号を排他的論理
和（２入力ＥｘＮＯＲ）することにより基準入力信号ｒ
ｅｆに対して２逓倍の出力信号ＯＵＴを得ることができ
る。遅延量の異なる複数の遅延回路を用いることによ
り、この遅延量の差をそのまま位相の遅れとすることが
できる。
０に対して第２の選択回路の出力信号ｄ１は、１／４の
遅延量を選択することになり、その結果、基準入力信号
ｒｅｆに対して１／４位相が遅れた信号となる。この出
力信号ｄ１と基準入力信号ｒｅｆの２信号を排他的論理
和（２入力ＥｘＮＯＲ）することにより基準入力信号ｒ
ｅｆに対して２逓倍の出力信号ＯＵＴを得ることができ
る。遅延量の異なる複数の遅延回路を用いることによ
り、この遅延量の差をそのまま位相の遅れとすることが
できる。
【００１４】次に、図１３を参照して第３の実施例を説
明する。図１３は、逓倍回路の回路構成図であり、図３
の逓倍回路で用いた選択回路の乗算器を除算器としたこ
とに特徴がある。選択回路（セレクタ）４の出力信号Ｄ
１、Ｄ２、Ｄ３を制御するデコーダ４２には、アップダ
ウンカウンタ（Ｕ／Ｄカウンタ）３の出力信号を除算器
４３で各１／２Ｎ、２／２Ｎ、３／２Ｎ倍にした値を入
力する。また、選択回路４の出力信号Ｄ０、Ｄ１、Ｄ
２、Ｄ３への遅延回路１の出力信号の接続は、遅延回路
１を構成する遅延素子間から行う。アップダウンカウン
タ３の出力信号に対する遅延素子数の増減は、出力信号
Ｄ０は１個ずつ、出力信号Ｄ１は、１／２Ｎ個ずつ、出
力信号Ｄ２は、２／２Ｎ個ずつ、出力信号Ｄ３は、３／
２Ｎ個ずつの信号をそれぞれ出力する。これにより第１
の実施の形態と同様に２、３、４逓倍の出力信号（ＯＵ
Ｔ）を得ることができる。この実施例のように除算器を
用いると位相比較精度が向上する。
明する。図１３は、逓倍回路の回路構成図であり、図３
の逓倍回路で用いた選択回路の乗算器を除算器としたこ
とに特徴がある。選択回路（セレクタ）４の出力信号Ｄ
１、Ｄ２、Ｄ３を制御するデコーダ４２には、アップダ
ウンカウンタ（Ｕ／Ｄカウンタ）３の出力信号を除算器
４３で各１／２Ｎ、２／２Ｎ、３／２Ｎ倍にした値を入
力する。また、選択回路４の出力信号Ｄ０、Ｄ１、Ｄ
２、Ｄ３への遅延回路１の出力信号の接続は、遅延回路
１を構成する遅延素子間から行う。アップダウンカウン
タ３の出力信号に対する遅延素子数の増減は、出力信号
Ｄ０は１個ずつ、出力信号Ｄ１は、１／２Ｎ個ずつ、出
力信号Ｄ２は、２／２Ｎ個ずつ、出力信号Ｄ３は、３／
２Ｎ個ずつの信号をそれぞれ出力する。これにより第１
の実施の形態と同様に２、３、４逓倍の出力信号（ＯＵ
Ｔ）を得ることができる。この実施例のように除算器を
用いると位相比較精度が向上する。
【００１５】次に、図１４及び図１５を参照して第４の
実施例を説明する。この実施例は、位相比較器２の前段
にインバータ回路６を備えたことに特徴がある。図１４
は、逓倍回路の回路構成図、図１５は、図１４の逓倍回
路の逓倍出力信号の生成過程を示すタイムチャート図で
ある。本発明では、遅延回路と選択回路の複数組を備
え、各組の遅延時間が互いに異なるように構成すること
も可能である。この実施例では遅延素子の遅延量が異な
る遅延回路（ディレイチェイン）を２つ備えた逓倍回路
を用いる。遅延回路は、第１の遅延回路１２と第２の遅
延回路１３とからなり、それぞれ第１の選択回路（セレ
クタ）４７及び第２の選択回路４８を備えている遅延回
路１３は、遅延回路１２に対して各遅延素子がそれぞれ
１／２の遅延量となっている。また、選択回路４７、４
８の出力信号ｄ０、ｄ１への遅延回路１２、１３の出力
信号の接続は、これら遅延回路を構成する遅延素子間か
ら行う。位相比較器２への入力信号は、基準入力信号ｒ
ｅｆをインバータ回路６で反転させた信号 /ｒｅｆ
（「 /」は、信号の反転を表わす。以下、同じである）
を入力する。また、遅延回路１２、１３へは基準入力信
号ｒｅｆを入力する。
実施例を説明する。この実施例は、位相比較器２の前段
にインバータ回路６を備えたことに特徴がある。図１４
は、逓倍回路の回路構成図、図１５は、図１４の逓倍回
路の逓倍出力信号の生成過程を示すタイムチャート図で
ある。本発明では、遅延回路と選択回路の複数組を備
え、各組の遅延時間が互いに異なるように構成すること
も可能である。この実施例では遅延素子の遅延量が異な
る遅延回路（ディレイチェイン）を２つ備えた逓倍回路
を用いる。遅延回路は、第１の遅延回路１２と第２の遅
延回路１３とからなり、それぞれ第１の選択回路（セレ
クタ）４７及び第２の選択回路４８を備えている遅延回
路１３は、遅延回路１２に対して各遅延素子がそれぞれ
１／２の遅延量となっている。また、選択回路４７、４
８の出力信号ｄ０、ｄ１への遅延回路１２、１３の出力
信号の接続は、これら遅延回路を構成する遅延素子間か
ら行う。位相比較器２への入力信号は、基準入力信号ｒ
ｅｆをインバータ回路６で反転させた信号 /ｒｅｆ
（「 /」は、信号の反転を表わす。以下、同じである）
を入力する。また、遅延回路１２、１３へは基準入力信
号ｒｅｆを入力する。
【００１６】これにより、基準入力信号ｒｅｆの反転信
号 /ｒｅｆと第１の選択回路（セレクタ）の出力信号ｄ
０の位相比較を行うと、位相が同期した状態で第１の遅
延回路１２の遅延量は、基準入力信号ｒｅｆの１／２周
期となる。このため、第２の遅延回路１３を構成する遅
延素子を第１の遅延回路１２に対して１／２の遅延量と
することで第２の選択回路４８の出力信号ｄ１は、基準
入力信号ｒｅｆに対して１／４位相が遅れた信号を出力
し、基準入力信号ｒｅｆと出力信号ｄ１の２信号を排他
的論理和回路５１で排他的論理回路和（２入力ＥｘＮＯ
Ｒ）することにより基準入力信号ｒｅｆに対して２逓倍
の出力信号ＯＵＴを得ることができる。遅延量の異なる
複数の遅延回路を用いることにより、この遅延量の差を
そのまま位相の遅れとすることができる。
号 /ｒｅｆと第１の選択回路（セレクタ）の出力信号ｄ
０の位相比較を行うと、位相が同期した状態で第１の遅
延回路１２の遅延量は、基準入力信号ｒｅｆの１／２周
期となる。このため、第２の遅延回路１３を構成する遅
延素子を第１の遅延回路１２に対して１／２の遅延量と
することで第２の選択回路４８の出力信号ｄ１は、基準
入力信号ｒｅｆに対して１／４位相が遅れた信号を出力
し、基準入力信号ｒｅｆと出力信号ｄ１の２信号を排他
的論理和回路５１で排他的論理回路和（２入力ＥｘＮＯ
Ｒ）することにより基準入力信号ｒｅｆに対して２逓倍
の出力信号ＯＵＴを得ることができる。遅延量の異なる
複数の遅延回路を用いることにより、この遅延量の差を
そのまま位相の遅れとすることができる。
【００１７】次に、図１６及び図１７を参照して第５の
実施例を説明する。図１６は、逓倍回路の回路構成図、
図１７は、図１６の逓倍回路の逓倍出力信号の生成過程
を示すタイムチャート図である。この実施例も第４の実
施例と同じ様にインバータ回路６を備えたことに特徴が
ある。前実施例では位相比較器２に入力される基準入力
信号ｒｅｆをインバータ回路６で反転させた反転信号 /
ｒｅｆを入力させていたが、この実施例では、位相比較
器２に入力される第１の選択回路４７の出力信号ｄ０を
インバータ回路６で反転させて位相の遅れた信号を生成
する。前実施例とこの実施例は位相比較器２への２つの
入力信号のいずれかの信号を反転しているのでどちらの
実施例を用いても同じ逓倍信号が得られる。
実施例を説明する。図１６は、逓倍回路の回路構成図、
図１７は、図１６の逓倍回路の逓倍出力信号の生成過程
を示すタイムチャート図である。この実施例も第４の実
施例と同じ様にインバータ回路６を備えたことに特徴が
ある。前実施例では位相比較器２に入力される基準入力
信号ｒｅｆをインバータ回路６で反転させた反転信号 /
ｒｅｆを入力させていたが、この実施例では、位相比較
器２に入力される第１の選択回路４７の出力信号ｄ０を
インバータ回路６で反転させて位相の遅れた信号を生成
する。前実施例とこの実施例は位相比較器２への２つの
入力信号のいずれかの信号を反転しているのでどちらの
実施例を用いても同じ逓倍信号が得られる。
【００１８】次に、図１８を参照して第６の実施例を説
明する。図は、逓倍回路の回路構成図である。この実施
例では、４組の遅延回路（ディレイチェイン）と選択回
路（セレクタ）を備え、各組の遅延回路の遅延量が互い
に異なるように構成されていることを特徴としている。
遅延回路は、第１の遅延回路１０、第２の遅延回路１
１、第３の遅延回路１４及び第４の遅延回路１５とから
なり、それぞれ第１の選択回路４５、第２の選択回路４
６、第３の選択回路４４及び第４の選択回路４９とを備
えている。遅延回路１１は、遅延回路１０に対して各遅
延素子がそれぞれ１／４の遅延量となっている。遅延回
路１４は、遅延回路１０に対して各遅延素子がそれぞれ
１／６の遅延量となっている。遅延回路１５は、遅延回
路１０に対して各遅延素子がそれぞれ２／６の遅延量と
なっている。第１の遅延回路１０の出力信号は、第１の
遅延回路を構成する遅延素子間から第１の選択回路４５
の出力信号ｄ０へ接続される。第２、第３及び第４の遅
延回路１１、１４、１５の出力信号も、同様にそれぞれ
遅延回路を構成する出力信号ｄ１、ｄ２、ｄ３へ接続さ
れる。
明する。図は、逓倍回路の回路構成図である。この実施
例では、４組の遅延回路（ディレイチェイン）と選択回
路（セレクタ）を備え、各組の遅延回路の遅延量が互い
に異なるように構成されていることを特徴としている。
遅延回路は、第１の遅延回路１０、第２の遅延回路１
１、第３の遅延回路１４及び第４の遅延回路１５とから
なり、それぞれ第１の選択回路４５、第２の選択回路４
６、第３の選択回路４４及び第４の選択回路４９とを備
えている。遅延回路１１は、遅延回路１０に対して各遅
延素子がそれぞれ１／４の遅延量となっている。遅延回
路１４は、遅延回路１０に対して各遅延素子がそれぞれ
１／６の遅延量となっている。遅延回路１５は、遅延回
路１０に対して各遅延素子がそれぞれ２／６の遅延量と
なっている。第１の遅延回路１０の出力信号は、第１の
遅延回路を構成する遅延素子間から第１の選択回路４５
の出力信号ｄ０へ接続される。第２、第３及び第４の遅
延回路１１、１４、１５の出力信号も、同様にそれぞれ
遅延回路を構成する出力信号ｄ１、ｄ２、ｄ３へ接続さ
れる。
【００１９】遅延回路１０、１１、１４、１５へは、基
準入力信号ｒｅｆが入力される。第１の選択回路４５の
出力信号ｄ０と基準入力信号ｒｅｆとを位相比較器２に
入力し、これらを位相比較し、その結果をアップダウン
カウンタ（Ｕ／Ｄカウンタ）３で制御して、その出力を
選択回路４５、４６、４４、４９へ入力させる。そし
て、選択回路４６、４４、４９の出力信号ｄ１、ｄ２、
ｄ３は、第５の選択回路７へ入力される。第５の選択回
路７は、マルチプレクサ及びＥｘＮＯＲ回路を備え、Ｎ
逓倍設定入力信号ＩＮの入力によって 複数の遅延量が
異なる遅延回路を備え、選択回路に入力されるＮ逓倍設
定入力信号ＩＮに基づいて出力信号ｄ１、ｄ２、ｄ３の
いづれかを選択し、基準入力信号ｒｅｆに対して２逓倍
及び３逓倍のいづれかの出力信号ＯＵＴを出力する。こ
のようにこの実施例の逓倍回路は、Ｎ逓倍設定入力信号
ＩＮによって基準入力信号ｒｅｆに対して２逓倍、３逓
倍の出力信号ＯＵＴを切り替え出力することができる。
準入力信号ｒｅｆが入力される。第１の選択回路４５の
出力信号ｄ０と基準入力信号ｒｅｆとを位相比較器２に
入力し、これらを位相比較し、その結果をアップダウン
カウンタ（Ｕ／Ｄカウンタ）３で制御して、その出力を
選択回路４５、４６、４４、４９へ入力させる。そし
て、選択回路４６、４４、４９の出力信号ｄ１、ｄ２、
ｄ３は、第５の選択回路７へ入力される。第５の選択回
路７は、マルチプレクサ及びＥｘＮＯＲ回路を備え、Ｎ
逓倍設定入力信号ＩＮの入力によって 複数の遅延量が
異なる遅延回路を備え、選択回路に入力されるＮ逓倍設
定入力信号ＩＮに基づいて出力信号ｄ１、ｄ２、ｄ３の
いづれかを選択し、基準入力信号ｒｅｆに対して２逓倍
及び３逓倍のいづれかの出力信号ＯＵＴを出力する。こ
のようにこの実施例の逓倍回路は、Ｎ逓倍設定入力信号
ＩＮによって基準入力信号ｒｅｆに対して２逓倍、３逓
倍の出力信号ＯＵＴを切り替え出力することができる。
【００２０】
【発明の効果】前述のように、本発明の半導体集積回路
は、デジタル回路のみで回路構成しているため電源ノイ
ズによる出力周波数の変動を抑えることができる。ま
た、ＬＰＦ等を必要としないゲートアレイ等でも容易に
逓倍回路を実現できる。
は、デジタル回路のみで回路構成しているため電源ノイ
ズによる出力周波数の変動を抑えることができる。ま
た、ＬＰＦ等を必要としないゲートアレイ等でも容易に
逓倍回路を実現できる。
【図１】本発明の逓倍回路の回路構成図。
【図３】本発明の逓倍回路の回路構成図。
【図２】本発明の逓倍回路に用いる遅延回路の回路構成
図。
図。
【図４】本発明の逓倍数と選択回路の出力信号の遅延素
子数との関係を示す特性図。
子数との関係を示す特性図。
【図５】本発明の入力信号と排他的論理和との関係を示
す特性図。
す特性図。
【図６】本発明の２逓倍時のタイミングチャート図。
【図７】本発明の３逓倍時のタイミングチャート図。
【図８】本発明の４逓倍時のタイミングチャート図。
【図９】本発明の逓倍回路に用いる位相比較器の回路
図。
図。
【図１０】図９の位相比較器のタイミングチャート図。
【図１１】本発明の逓倍回路構成図。
【図１２】図１１の逓倍回路の２逓倍時のタイミングチ
ャート図。
ャート図。
【図１３】本発明の逓倍回路構成図。
【図１４】本発明の逓倍回路構成図。
【図１５】図１４の逓倍回路の２逓倍時のタイミングチ
ャート図。
ャート図。
【図１６】本発明の逓倍回路構成図。
【図１７】図１４の逓倍回路の２逓倍時のタイミングチ
ャート図。
ャート図。
【図１８】本発明の逓倍回路構成図。
【図１９】従来の逓倍回路の回路構成図。
【図２０】図１９の逓倍回路に用いるリングカウンタの
回路構成図。
回路構成図。
１、１０、１１、１２、１３、１４、１５・・・遅延回
路、２・・・位相比較器、 ３・・・アップダウンカ
ウンタ、４、７、４４、４５、４６、４７、４８、４９
・・・選択回路、５、５１・・・排他的論理和回路、
６・・・インバータ回路、４１・・・乗算器、 ４
２・・・デコーダ、 ４３・・・除算器。
路、２・・・位相比較器、 ３・・・アップダウンカ
ウンタ、４、７、４４、４５、４６、４７、４８、４９
・・・選択回路、５、５１・・・排他的論理和回路、
６・・・インバータ回路、４１・・・乗算器、 ４
２・・・デコーダ、 ４３・・・除算器。
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フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 5/00
H03B 19/00
H03L 7/08
Claims (7)
- 【請求項１】 複数の遅延素子からなる遅延回路と、 前記遅延回路の出力段数を選択する選択回路と、 基準入力信号と前記選択回路の出力のうち前記基準入力
信号より１周期分もしくは１／２周期分遅れた出力とを
入力する位相比較器と、基準入力信号と前記選択回路で遅延回路の出力信号とを
前記位相比較器で位相を比較し、前記基準入力信号の位
相に同期するように前記遅延回路の前記出力信号を前記
基準入力信号の１周期分又は１／２周期分遅らせるよう
に遅延量を 制御する制御回路と、 前記基準入力信号と前記選択回路の出力とを入力し、Ｎ
逓倍の信号を生成する排他的論理和回路とを備えている
ことを特徴とする逓倍回路。 - 【請求項２】 所定の遅延素子数を有する遅延回路と、 基準入力信号と前記遅延回路の出力信号の２信号の位相
が同期するように前記遅延回路の遅延量を制御し、前記
基準入力信号に対して前記遅延回路の出力信号を所定の
周期分だけ遅らせてその遅延量を調整する選択回路と、 前記基準入力信号と前記選択回路の出力のうち前記基準
入力信号より１周期分もしくは１／２周期分遅れた出力
信号とを入力する位相比較器と、 前記遅延量を基にして設定したい位相差に相当する遅延
量を少なくとも１つの遅延回路より選択して得られた位
相を遅らせた信号と前記基準入力信号とを入力すること
により前記基準入力信号に対して高い周波数の信号を出
力する排他的論理和回路とを備えていることを特徴とす
る逓倍回路。 - 【請求項３】 前記所定の周期は１周期分もしくは１／
２周期分であることを特徴とする請求項２に記載の逓倍
回路。 - 【請求項４】 前記遅延量は前記遅延素子数により調整
されることを特徴とする請求項２に記載の逓倍回路。 - 【請求項５】 前記排他的論理和回路はｅｘＯＲもしく
はｅｘＮＯＲから選ばれることを特徴とする請求項２に
記載の逓倍回路。 - 【請求項６】 所定の遅延素子数を有する第１の遅延回
路と、 所定の遅延素子数を有し、前記第１の遅延回路とは遅延
量の異なる第２の遅延回路と、 基準入力信号と前記第１の遅延回路の出力信号の２信号
の位相が同期するように前記第１の遅延回路の遅延量を
制御し、前記基準入力信号に対して前記第１の遅延回路
の出力信号を所定の周期分だけ遅らせてこの遅延量を調
整する第１の選択回路と、 前記基準入力信号と前記第２の遅延回路の出力信号の２
信号の位相が同期するように前記第２の遅延回路の遅延
量を制御し、前記基準入力信号に対して前記第２の遅延
回路の出力信号を所定の周期分だけ遅らせてこの遅延量
を調整する第２の選択回路と、 前記基準入力信号と前記第１の選択回路が出力する信号
とを入力する位相比較器と、 前記遅延量を基にして設定したい位相差に相当する遅延
量を少なくとも１つの遅延回路より選択して得られた位
相を遅らせた前記第２の選択回路の出力信号と前記基準
入力信号とを入力することにより基準入力信号に対して
高い周波数の信号を出力する排他的論理和回路とを備え
ていることを特徴とする逓倍回路。 - 【請求項７】 請求項１乃至請求項６のいずれかに記載
の逓倍回路を半導体基板に配置形成したことを特徴とす
る半導体集積回路装置。
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